JP2012195539A - 半導体装置の製造方法および補強板 - Google Patents

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Abstract

【課題】半導体基板の薄化工程および薄化後の工程において半導体基板を補強し、且つ補強したまま素子特性が取得できる半導体装置の製造方法および補強板を提供する。
【解決手段】一つの実施形態によれば、半導体装置の製造方法では、半導体基板１１を接着剤４２で覆い、補強板３０を第１パッド１６、１７、１８と第１貫通孔３１、３２、３３が上下重なるように接合する。半導体基板１１を第２の面１１ｂ側から所定の厚さになるまで除去し、所定の処理を施した後、電極膜１９を形成する。第１貫通孔３１、３２、３３に接着剤４０の除去液４３を注入して、第１パッド１６、１７、１８を露出させる。第１パッド１６、１７、１８に第１貫通孔３１、３２、３３を通してプローブ４５、４６、４７を当接し、プローブ４５と電極膜１９の間の電流を測定する。第１貫通孔３１、３２、３３に除去液５１を注入し、半導体基板１１と補強板３０を分離する。
【選択図】 図７

Description

本発明の実施形態は、半導体装置の製造方法および補強板に関する。
半導体基板の厚さ方向に電流が流れる縦型のパワー半導体装置では、導通損失を低減するために、製造工程の途中で半導体基板は当初の厚さより薄化される。また、生産効率を高めるために大口径の半導体基板が用いられる。
更に、出荷前検査の生産性を上げるために、半導体基板を薄化／機能の作りこみを行った後に、ウェハー状態のまま一旦素子特性を簡易測定し不良素子をあらかじめ特定する必要がある。これにより、ダイシング後のチップ状態での本測定の負荷を軽減している。
パワー半導体装置は、高温環境での動作を保証することが求められており、素子特性は動作時に近い条件で取得する必要がある。
然しながら、薄化された大口径の半導体基板は、大きな反りが発生するので、移送器での搬送が困難な上、極めて破損しやすいという問題がある。
特開２００１−２２３２３２号公報
本発明の実施形態は、半導体基板の薄化工程および薄化後の工程において半導体基板を補強し、且つ補強したまま素子特性が取得できる半導体装置の製造方法および補強板を提供する。
一つの実施形態によれば、半導体装置の製造方法では、対向する第１の面と第２の面を有し、前記第１の面側に選択的に複数の第１パッドが形成された半導体基板を接着剤で覆う。対向する第１の面と第２の面を有し、前記第１パッドに対応して複数の第１貫通孔が形成された補強板を、前記第1パッドと前記第1貫通孔とが上下重なるように前記半導体基板に接合する。前記補強板が接合された前記半導体基板を前記第２の面側から所定の厚さになるまで除去する。前記半導体基板の前記第２の面側に所定の処理を施し、電極膜を形成する。前記第１貫通孔に前記接着剤の除去液を注入して、前記第１パッドを露出させる。露出した前記第１パッドに前記第１貫通孔を通してプローブを当接し、前記プローブと前記電極膜の間に流れる電流を測定する。前記第１貫通孔に前記除去液を注入し、前記半導体基板と前記補強板を分離する。前記補強板から分離された前記半導体基板を、チップに切断する。
実施例１に係る半導体装置を示す図。 実施例１に係る半導体装置の要部を示す断面図。 実施例１に係る補強板を示す図。 実施例１に係る補強板の製造工程を順に示す断面図。 実施例１に係る半導体装置の製造工程を順に示す断面図。 実施例１に係る半導体装置の製造工程を順に示す断面図。 実施例１に係る半導体装置の製造工程を順に示す断面図。 実施例１に係る半導体装置の製造工程を順に示す断面図。 実施例２に係る半導体装置の補強板を示す断面図。 実施例２に係る補強板の製造工程を順に示す断面図。 実施例２に係る半導体装置の製造工程を順に示す断面図。 実施例２に係る半導体装置の製造工程を順に示す断面図。 実施例３に係る補強板を示す断面図。 実施例３に係る補強板の製造工程の要部を順に示す断面図。 実施例３に係る半導体装置の製造工程の要部を示す断面図。
以下、本発明の実施例について図面を参照しながら説明する。
本実施例に係る半導体装置の製造方法について図１乃至図６を用いて説明する。図１は本実施例の半導体装置を示す図で、図１（ａ）はその平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿って切断し矢印方向に眺めた断面図、図２は半導体装置の要部を示す断面図である。
図３は補強板を示す図で、図３（ａ）はその平面図、図３（ｂ）は図３（ａ）のＢ−Ｂ線に沿って切断し矢印方向に眺めた断面図、図４はその製造工程を順に示す断面図である。図５乃至図８は半導体装置の製造工程を順に示す断面図である。
図１に示すように、本実施例の半導体装置１０では、半導体基板１１は、例えば直径２００ｍｍ、厚さが５０μｍのＮ型シリコン基板である。半導体基板１１には複数の縦型の半導体素子１２、例えばサイズが数ｍｍのパワー半導体素子が形成されている。
複数の半導体素子１２は、オリエンテーションフラット１３に平行なＸ方向にピッチＰ１で配列され、Ｘ方向に直行するＹ方向にピッチＰ２で配列されている。Ｘ方向に隣り合う半導体素子１２の間が、Ｘ方向にピッチＰ１で配列されたダイシングライン１４である。同様に、Ｙ方向に隣り合う半導体素子１２の間が、Ｙ方向にピッチＰ２で配列されたダイシングライン１５である。
即ち、ダイシングライン１４、１５は、半導体基板１１の第１の面１１ａに格子状に形成されている。半導体素子１２は、ダイシングライン１４、１５で囲まれた矩形状格子領域に形成されている。
半導体装置１０の製造工程において素子特性を測定するために、半導体素子１２には、半導体基板１１の第１の面１１ａに素子特性測定用の第１パッド１６、１７、１８が形成されている。
図１には、測定用の第１パッド１６、１７、１８以外のパッド、例えばボンディング用のパッドは記載されていない。半導体基板１１の第１の面１１ａと対向する第２の面１１ｂには、電極膜１９が形成されている。
半導体基板１１は、半導体装置１０の製造工程において研削され、当初の厚さ、例えば７００μｍから５０μｍに薄化されている。後述するように、半導体基板１１は、補強板に貼り付けられた状態で薄化される。電極膜１９は、補強板に貼り付けられた状態で形成される。
半導体装置１０は、ウェハー状であるが、最終的には半導体素子１２を有する半導体チップに分割される。半導体基板１１がダイシングデープ上に載置され、例えば厚さ５０μｍのブレードにより、ダイシングライン１４およびダイシングライン１５のそれぞれに沿って切断される。ダイシングライン１４およびダイシングライン１５の幅は、それぞれ例えばブレードの厚さの２倍の１００μｍ程度である。
上述した素子特性の測定は、半導体基板１１を薄化／機能の作り込みを行った後、多くはダイシングされる直前に行われる。半導体素子１２は、高温環境での動作保証をするために、所定の温度条件で素子特性を取得する必要がある。半導体基板１１は５０μｍに薄化されると、大きな反りが発生するので、作業中に半導体基板が破損しやすくなる。
半導体素子１２は、例えばＩＧＢＴ（Insulated Gate Bipolar Transistor）である。ＩＧＢＴの構造は周知であるが、以下簡単に説明する。
図２に示すように、ＩＧＢＴでは、Ｎ＋型バッファ層２１の一方の面上にＮ−型ドリフト層２２が形成されている。
Ｎ−型ドリフト層２２の上部の一部にＰ型ベース層２３が形成されている。Ｐ型ベース層２３の上部の一部にＮ＋型ソース層（カソード）２４が形成されている。
Ｎ−型ドリフト層２２とＮ＋型ソース層２４に挟まれたＰ型ベース層２３を跨ぐように、Ｐ型ベース層２３上にゲート絶縁膜（図示せず）を介してゲート電極２５が形成されている。
ゲート電極２５を覆うように絶縁膜２６が形成されている。Ｐ型ベース層２３に電気的に接続されたソースメタル２７、ゲート電極に電気的に接続された図示されないゲートメタルが形成されている。
Ｎ＋型バッファ層２１の他方の面上にＰ＋型ドレイン層（アノード）２８が形成されている。Ｐ＋型ドレイン層２８上にドレインメタル２９が形成されている。
Ｎ−型ドリフト層２２、Ｐ型ベース層２３、Ｎ＋型ソース層２４およびゲート電極２５により、ＮチャネルＭＯＳトランジスタ構造が形成されている。
Ｐ＋型ドレイン層２８、Ｎ＋型バッファ層２１およびＰ型ベース層２３により、ＰＮＰバイポーラトランジスタが構成されている。ＰＮＰバイポーラトランジスタが伝導度変調を起こすことにより、低飽和電圧特性を実現している。
第１パッド１６は、例えばソースメタル２７に電気的に接続されている。第１パッド１７は、例えばゲートメタルに電気的に接続されている。第１パッド１８は、例えば素子の温度または素子に流れる電流などをモニターするためのセンス素子に接続されている。電極膜１９がドレインメタル２９である。
図３に示すように、補強板３０は、半導体基板１１が見透かせる透明な基板、たとえばガラス板である。補強板３０のサイズは、当初の半導体基板１１と略同じサイズで、直径２００ｍｍ、厚さ７００μｍである。
補強板３０には、図１に示す第１パッド１６、１７、１８に対応した第１貫通孔３１、３２、３３が形成されている。第１貫通孔３１、３２、３３は、半導体素子１２の特性を測定するときに、第１貫通孔３１、３２、３３を通してプローブを第１パッド１６、１７、１８に接触させるための孔である。
そのため、第１貫通孔３１、３２、３３の側面には、プローブの先端が第１貫通孔３１、３２、３３に挿入し易いように、第２の面３０ｂから第１の面３０ａに向かって末広がり状（第１の面３０ａ側から見て順テーパ状）の傾斜をつけておくとよい。
側面の傾斜角度θは、プローブが滑り込みやすく、第１貫通孔３１、３２、３３の第１の面３０ａ側の開口が隣接する別のパッドに干渉しないようにする観点から、例えば１０度から２０度程度が適当である。
更に、補強板３０には、第１パッド１６、１７、１８と第１貫通孔３１、３２、３３が位置合わせし易いように、半導体基板１１のオリエンテーションフラット１３と略同じのオリエンテーションフラット３４を形成しておくとよい。
第１貫通孔３１、３２、３３を有する補強板３０は、例えば次のようにして形成する。図４（ａ）に示すように、ガラス板４０上に、フォトリソグラフィ法にてフォーカスおよび露光量を制御することにより順テーパ状の開口４１ａを有するレジスト膜４１を形成する。
次に、図４（ｂ）に示すように、レジスト膜４１をマスクとして、例えばフッ素系ガスを用いたＲＩＥ（Reactive Ion etching）法によりガラス板４０を異方性エッチングする。このとき、ガラス板４０とレジスト膜４１の選択比に応じてレジスト膜４１もエッチングされるので、レジスト膜４１の開口幅が徐々に大きくなる。その結果、順テーパ形状の第１貫通孔３１、３２、３３が形成される。
次に、残ったレジスト膜４１を、例えばアッシャーを用いて除去することにより、第１貫通孔３１、３２、３３を有する補強板３０が得られる。
補強板３０の厚さが７００μｍ、第１貫通孔３１、３２、３３のサイズが、例えば１００μｍのとき、第１貫通孔３１、３２、３３のアスペクトは７である。第１貫通孔３１、３２、３３は、例えばシリコン深堀用と呼ばれるＲＩＥ装置を用いることにより形成することができる。また、順テーパ状の開口を有するレジスト膜４１はインプリント法により形成することもできる。
次に、本実施例の半導体装置１０の製造方法について説明する。本実施例の半導体装置１０の製造方法は、半導体装置１０がウェハー状態および動作時に近い条件で半導体素子１２の素子特性が取得できるように構成されている。
図５（ａ）に示すように、当初の厚さ７００μｍの半導体基板１１の第１の面１１ａに、半導体素子１２としてＩＧＢＴ（図示せず）を、コレクタとなるＰ＋型ドレイン層２８およびドレインメタル２９を除いて形成する。
具体的には、Ｎ＋型バッファ層２１となるＮ＋型半導体基板１１上にＮ−型ドリフト層２２を、例えばエピタキシャル法により形成する。Ｎ−型ドリフト層２２の上部の一部にＰ型ベース層２３を、例えばイオン注入法により形成する。Ｐ＋型ベース層２３の上部の一部にＮ＋型ソース層２４を、例えばイオン注入法により形成する。
Ｎ−型ドリフト層２２とＮ＋型ソース層２４に挟まれたＰ型ベース層２３上にゲート絶縁膜を、例えば熱酸化法により形成する。ゲート絶縁膜上にゲート電極２５として、例えばＣＶＤ（Chemical Vapor Deposition）法によるポリシリコン膜を形成する。ゲート電極２５を覆う絶縁膜２６として、例えばＣＶＤ法によるシリコン酸化膜を形成する。
絶縁膜２６、絶縁膜２６から露出したＰ型ベース層２３およびＮ＋型ソース層２４上にソースメタル２７として、例えばスパッタリング法によりアルミニウム（Ａｌ）膜を形成する。
同様に、ゲート電極２５に電気的に接続されたゲートメタルを形成する。半導体素子１２の素子特性を測定するために測定用の第１パッド１６、１７、１８を、半導体基板１１の第１の面１１ａに選択的に形成する。
次に、図５（ｂ）に示すように、半導体基板１１上に第１パッド１６、１７、１８を覆うように接着剤４２を塗布する。接着剤４２は耐熱性（例えば２００℃まで）を有する接着剤で、例えばレジスト材から感光成分を除去したものを用いる。レジスト材は、塗布および剥離が容易である。
半導体基板１１上の第１パッド１６、１７、１８と第１貫通孔３１、３２、３３が上下重なるように位置合わせし、半導体基板１１の上方から補強板３０を重ねる。このとき、補強板３０がガラス板で、補強板３０を見透かして第１パッド１６、１７、１８の位置が視認できるため、位置合わせが容易である。
次に、図５（ｃ）に示すように、接着剤４２を挟んで補強板３０を半導体基板１１に押し当て、接着剤４２をキュアし、半導体基板１１と補強板３０を張り合わせる（接合する）。この段階では、接着剤４０は第１貫通孔３１、３２、３３の第２の面３０ｂより盛り上がっており、第１パッド１６、１７、１８は接着剤４２で覆われている。
次に、図６（ａ）に示すように、半導体基板１１を７００μｍから５０μｍに薄化する。具体的には、補強板３０を、例えば研削盤のステージに固定し、半導体基板１１を第２の面１１ｂ側から研削する。
半導体基板１１を所定の厚さまで研削したら、半導体基板１１の第２の面１１ｂ側に生じた破砕層を、例えばウェットエッチングにより除去する。更に、半導体基板１１の第２の面１１ｂ側をポリッシュし、半導体基板１１の平坦度を向上させる。
これにより、半導体基板１１は、補強板３０により補強されて、略当初の厚さを維持している。以後、通常通り、半導体基板１１を流品することが可能である。
次に、図６（ｂ）に示すように、半導体基板１１の第２の面１１ｂにＰ＋型ドレイン層２８（図示せず）を形成し、Ｐ＋型ドレイン層２８上にドレインメタル２９（電極膜１９）を形成する。
具体的には、半導体基板１１の第２の面１１ｂ側にＰ型不純物として、例えばホウ素（Ｂ）をイオン注入して活性化処理をおこなう。活性化処理は、例えばマイクロ波照射によるＲＴＡ（Rapid Thermal Annealing）法で行う。半導体基板１１の第１の面１１ａ側の温度が、接着剤４２の耐熱温度を越えないようにするためである。
Ｐ＋型ドレイン層２８上に、例えばスパッタリング法によりＡｌ膜を形成する。この段階で、半導体素子１２であるＩＧＢＴが得られる。
次に、図６（ｃ）に示すように、第１貫通孔３１、３２、３３に接着剤４２の除去液４３、例えばシンナー系の有機溶剤を注入して、第１貫通孔３１、３２、３３の底部および底部の周りの接着剤４２を除去する。
これにより、第１貫通孔３１、３２、３３の底部に、第１パッド１６、１７、１８が露出する。以後、第１パッド１６、１７、１８とプローブのコンタクトが可能になる。
次に、図７に示すように、補強板３０が半導体基板１１に張り合わされた状態で、半導体素子１２の特性を測定する。具体的には、半導体基板１１をステージ４４上に固定する。ステージ４４には、ヒータ（図示せず）が内蔵されている。ヒータにより、半導体基板１１は、半導体素子１２の所定の保証温度等まで加熱される。
プローブ４５、４６、４７を第１貫通孔３１、３２、３３に挿入し、パッド１６、１７、１８に接触させる。第１貫通孔３１、３２、３３は順テーパ状なので、プローブ４５、４６、４７の挿入は容易である。
半導体素子１２の特性の検査は、テスター４８を用いて行う。例えば、プローブ４６を介して第１パッド１７にゲート電圧を印加し、プローブ４５と電極膜１９の間に流れる電流を測定する。
測定結果に応じて半導体素子１２の良否判定を行ない、不良品をマーキングしてもよい。また、測定結果に応じて半導体素子１２をランク分けしてもよい。
次に、図８（ａ）に示すように、補強板３０が張り合わされた半導体基板１１を、ステージ４４から取り外し、ダイシングシート４９に貼り付ける。ダイシングシート４９はダイシングリング５０により等方的に伸長されている。
次に、図８（ｂ）に示すように、第１貫通孔３１、３２、３３に接着剤４２の除去液５１を注入する。第１貫通孔３１、３２、３３を通して、補強板３０と第１パッド１６、１７、１８の隙間に除去液５１が浸入し、接着剤４２は横方向に溶解され、アンダーカットが進行する。
次に、図８（ｃ）に示すように、アンダーカットにより、大方の接着剤４２が除去されると、半導体基板１１と補強板３０は自然に分離する。半導体基板１１から分離された補強板３０は、洗浄して保管しておく。これにより、補強板３０は何度でも繰り返して使用することが可能である。
次に、ダイシングリング５０をダイザのステージに固定し、半導体基板１１をダイシングライン１４、１５に沿ってダイシングする。これにより、半導体装置１０は半導体素子１２を有する半導体チップに分割される。
以上説明したように、本実施例では、半導体基板１１を薄化する際に、半導体基板１１に第１パッド１６、１７、１８と対応する第１貫通孔３１、３２、３３を有する補強板３０を張り合わせている。
その結果、その後の工程から半導体素子１２の特性を測定する工程まで、半導体基板１１を破損することなく流品することができる。従って、半導体基板の薄化工程および薄化後の工程において半導体基板を補強し、且つ補強したまま素子特性が取得できる半導体装置の製造方法および補強板が得られる。
ここでは、補強板３０がガラスである場合について説明したが、可視光に対する透明性と耐熱性を有していれば良く、樹脂を用いても構わない。
また、赤外光に対して透明なシリコンを用いることもできる。赤外用光源と赤外用カメラを用いて、第１パッド１６、１７、１８と第１貫通孔３１、３２、３３の位置合わせをおこなうことができる。
但し、シリコンは絶縁体ではないので、できるだけ比抵抗の高いシリコンを用いるか、またはシリコン補強板の表面に熱酸化膜を形成しておくとよい。
半導体素子１２が、ＩＧＢＴである場合について説明したが、その他の縦型半導体素子、例えば、トレンチゲートＭＯＳトランジスタ、ダイオードでも同様に実施することができる。横型の半導体素子に適用しても、特に問題は無い。
本発明の実施例２に係る半導体装置の製造方法について図９乃至図１２を用いて説明する。図９は本実施例の補強板を示す断面図、図１０は補強板の製造工程を順に示す断面図、図１１および図１２は半導体装置の製造方法の要部を順に示す断面図である。
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施例が実施例１と異なる点は、補強板の貫通孔の開口をパッドで封着したことにある。
即ち、図９に示すように、本実施例の半導体装置の製造方法に用いられる補強板６０では、第１貫通孔３１、３２、３３の第２の面６０ｂ側の開口が、第２パッド６１、６２、６３で封着されている。更に、第１パッド１６、１７、１８と対応しない第２貫通孔６４が形成されている。
第２パッド６１、６２、６３は、例えば厚さ１０乃至３０μｍの金メッキ膜である。第２貫通孔６４は、第１貫通孔３１、３２、３３と同様な順テーパ状である。
第２パッド６１、６２、６３は、第１パッド１６、１７、１８と接触させることにより、接着剤４２を介して半導体基板１１と補強板６０を張り合わせるときに、第１パッド１６、１７、１８が接着剤４２で覆われないように設けられている。
第２貫通孔６４には、接着剤４２が注入される。第２貫通孔６４は、半導体基板１１と補強板６０の隙間に接着剤４２を浸入させる注入口として設けられている。
補強板６０は、例えば次のようにして形成する。図１０（ａ）に示すように、ガラス板７０の第２の面７０ｂ上に、例えば無電界メッキ法により厚さ１０乃至３０μｍの金メッキ膜７１を形成する。金メッキ膜７１上に、図９に示す第１貫通孔３１、３２、３３の第２の面６０ｂ側の開口に対応するマスク材としてレジスト膜７２を形成する。
次に、図１０（ｂ）に示すように、レジスト膜７２をマスクとして、金メッキ膜７１を、例えば王水系またはヨウ素系の金エッチング液を用いてウェットエッチングする。これにより、図９に示す第１貫通孔３１、３２、３３の第２の面６０ｂ側の開口を封着するための第２パッド６１、６２、６３が形成される。
次に、図１０（ｃ）に示すように、レジスト膜７２を除去し、ガラス板７０の第２の面７０ｂに保護テープ７４を貼り付け、第２パッド６１、６２、６３を保護する。ガラス板７０を反転させて、ガラス板７０の第１の面７０ａに、図４（ａ）と同様にして第１貫通孔３１、３２、３３および第２貫通孔６４に対応する開口を有する順テーパ状のレジスト膜７３を形成する。
次に、図１０（ｄ）に示すように、図４（ｂ）と同様にして、レジスト膜７３をマスクとして、ＲＩＥ法によりガラス板７０を異方性エッチングし、第１貫通孔３１、３２、３３および第２貫通孔６４を形成する。このとき、金メッキ膜７１は、ＲＩＥ法によりエッチングされない。
最後に、レジスト膜７３および保護テープ７４を除去することにより、図９に示す第１貫通孔３１、３２、３３の第２の面６０ｂ側の開口を封着する第２パッド６１、６２、６３および第２貫通孔６４を有する補強板６０が得られる。
次に、本実施例の半導体装置の製造方法について説明する。図１１（ａ）に示すように、半導体基板１１の第１パッド１６、１７、１８と補強板７０の第２パッド６１、６２、６３が重なるように位置合わせして接触させる。この状態を維持して、第２貫通孔６４に接着剤７５を注入する。注入された接着剤７５は、半導体基板１１と補強板６０の隙間に浸入する。
次に、図１１（ｂ）に示すように、接着剤７５をキュアすることにより、半導体基板１１と補強板６０が張り合わされる。このとき、第１貫通孔３１、３２、３３の第２の面６０ｂ側の開口が封着されているので、第２パッド６１、６２、６３の上面は、接着剤４２で覆われることなく露出している。第２貫通孔６４では、接着剤７５は第２貫通孔６４の底部より盛り上がっている。
次に、図１１（ｃ）に示すように、図６（ａ）および図６（ｂ）と同様にして、半導体基板１１を薄化した後、Ｐ＋ドレイン層２８、ドレインメタル２９（電極膜１９）を形成する。
次に、図１２（ａ）に示すように、プローブ４５、４６、４７を第２パッド６１、６２、６３に当接させて、図７と同様にして、半導体素子１２の素子特性を検査する。
次に、図１２（ｂ）に示すように、図８（ａ）と同様にして、補強板６０が張り合わされた半導体基板１１を、ダイシングシート４９に貼り付けた後、第２貫通孔６４に接着剤７５の除去液７６を注入する。第２貫通孔６４を通して、補強板６０と半導体基板１１に挟まれた接着剤７５は横方向に溶解され、アンダーカットが進行する。
アンダーカットにより、大方の接着剤７５が除去されると、半導体基板１１と補強板６０は自然に分離される。半導体基板１１から分離された補強板６０は、洗浄して保管しておく。このとき、第２パッド６１、６２、６３を破損しないように行うことはいうまでもない。これにより、補強板６０は何度でも繰り返し使用することが可能である。
以上説明したように、本実施例では、第１貫通孔３１、３２、３３の第２の面６０ｂ側の開口を封着する第２パッド６１、６２、６３および第２貫通孔６４を有する補強板６０を半導体基板１１に張り合わせている。
その結果、プローブ４５、４６、４７が当接する第２パッド６１、６２、６３の上面が接着剤７５で覆われるのを防止することができる利点がある。図６（ｃ）に示す第１パッド３１、３２、３３を覆う接着剤４２を除去する無駄な工程を削減することができる。
本発明の実施例３に係る半導体装置の製造方法について図１３乃至図１５を用いて説明する。図１３は本実施例の補強板を示す断面図、図１４は補強板の製造工程の要部を順に示す断面図、図１５は半導体装置の製造方法の要部を示す断面図である。
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施例が実施例２と異なる点は、貫通孔の開口を封着する第２パッドを補強板上に引き出したことにある。
即ち、図１３に示すように、本実施例の半導体装置の製造方法に用いられる補強板８０では、補強板８０の第１の面８０ａ上に第３パッド８１、８２、８３が形成されている。第３パッド８１、８２、８３は、第１貫通孔３１、３２、３３の傾斜した側面に沿って形成された配線８１ａ、８２ａ、８３ａを介して、第２パッド６１、６２、６３に電気的に接続されている。
第３パッド８１、８２、８３は、シード膜８４を介して補強板８０の第１の面８０ａ上に形成されている。配線８１ａ、８２ａ、８３は、シード膜８４を介して第１貫通孔３１、３２、３３の内面（側面および底面）全体に形成されている。シード膜８４は、電界メッキ法による第３パッド８１、８２、８３の形成を容易にするために設けられている。
第３パッド８１、８２、８３に、プローブ４５、４６、４７が当接する。第３パッド８１、８２、８３は、第１貫通孔３１、３２、３３を通さずに、プローブ４５、４６、４７と半導体素子１２の電気的接続が得られるように設けられている。
補強板８０は、例えば次のようにして形成する。図１０（ｄ）に示す工程の次に、図１４（ａ）に示すように、ガラス板７０の第１の面７０ａ側に、シード膜８４として、例えばＴｉＮ膜９１をスパッタリング法により形成する。
ＴｉＮ膜９１は、第１の面７０ａ、第１および第２貫通孔３１、３２、３３、６４の側面、第２パッド６１、６２、６３および保護テープ７４の露出部上にコンフォーマルに形成される。
次に、図１４（ｂ）に示すように、フォトリソグラフィ法により第１貫通孔３１、３２、３３の内面および第１貫通孔３１、３２、３３の一方の側壁に連続する第１の面７０ａの一部を露出し、第２貫通孔６４を埋め込むレジスト膜９２を形成する。
次に、図１４（ｃ）に示すように、レジスト膜９２をマスクとして、第１貫通孔３１、３２、３３の内面および第１貫通孔３１、３２、３３の一方の側壁に連続する第１の面７０ａの一部に金メッキ膜９３を電界メッキ法により形成する。
次に、図１４（ｄ）に示すように、レジスト膜９２を除去した後、金メッキ膜９３をマスクとして露出したＴｉＮ膜９１を、例えばウェットエッチングにより除去する。これにより、第３パッド８１、８２、８３および配線８１ａ、８２ａ、８３ａが形成される。保護テープ７４を除去することにより、図１３に示す補強板８０が得られる。
次に、本実施例の半導体装置の製造方法について説明する。本実施例の半導体装置の製造方法は、基本的に図１１および図１２に示す方法と同様である。即ち、半導体基板１１の第１パッド１６、１７、１８と補強板８０の第２パッド６１、６２、６３が重なるように位置合わせして接触させる。第２貫通孔６４に接着剤７５を注入して、キュアすることにより、半導体基板１１と補強板８０を張り合わせる。
但し、半導体素子１２の特性を測定するところが異なっている。図１５に示すように、プローブ４５、４６、４７は、第２パッド６１、６２、６３ではなく、第３パッド８１、８２、８３に当接される。これにより、プローブ４５、４６、４７を第１貫通孔３１、３２、３３に挿入する必要がなくなる。第１貫通孔３１、３２、３３を通さずに、プローブ４５、４６、４７と半導体素子１２の電気的接続を得ることが可能である。
以上説明したように、本実施例では、第１の面８０ａ上に引き出された第３パッド８１、８２、８３を有する補強板８０を半導体基板１１に張り合わせている。
その結果、プローブ４５、４６、４７を第１貫通孔３１、３２、３３に挿入することなく、プローブ４５、４６、４７と半導体素子１２の電気的接続が容易に得られる利点がある。
更に、プローブ４５、４６、４７が第２パッド６１、６２、６３に当接しないので、第２パッド６１、６２、６３の減耗が防止される利点がある。これにより、補強板８０の耐久性が向上し、長期間繰り返し使用することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる
本発明は、以下の付記に記載されているような構成が考えられる。
（付記１） 前記半導体基板を所定の温度に加熱して、前記電流を測定する請求項１乃至請求項２に記載の半導体装置の製造方法。
（付記２） 前記補強板を、洗浄して繰り返し使用する請求項１乃至請求項２に記載の半導体装置の製造方法。
（付記３） 前記補強板は、ガラス、樹脂またはシリコンである請求項５に記載の補強板。
（付記４） 前記第１貫通孔は、前記第２の面側から前記第１の面側に向かって末広がり状に傾斜した側面を有する請求項３に記載の補強板。
（付記５） 前記第２貫通孔は、前記第２の面側から前記第１の面側に向かって末広がり状に傾斜した側面を有する請求項４に記載の補強板。
（付記６） 前記側面の傾斜角度が、１０度以上２０度以下である付記４および付記５に記載の補強板。
（付記７） 前記補強板は、前記第１貫通孔の前記第２の面側の開口を封着する第２パッドと、前記第１パッドに対応しない第２貫通孔を有し、
前記第１パッドと前記第２パッドを上下重ね合わせ、前記第２貫通孔に接着剤を注入して、前記半導体基板と前記補強板を接合し、前記第２パッドにプローブを当接し、前記プローブと前記電極膜の間に流れる電流を測定し、前記第２貫通孔に前記除去液を注入し、前記半導体基板と前記補強板を分離する請求項１に記載の半導体装置の製造方法。
１０ 半導体装置
１１ 半導体基板
１２ 半導体素子
１３、３４ オリエンテーションフラット
１４、１５ ダイシングライン
１６、１７、１８ 第１パッド
１９ 電極膜
２１ Ｎ＋型バッフア層
２２ Ｎ−型ドリフト層
２３ Ｐ型ベース層
２４ Ｎ＋型ソース層
２５ ゲート電極
２６ 絶縁膜
２７ ソースメタル
２８ Ｐ＋型ドレイン層
２９ ドレインメタル
３０、６０、８０ 補強板
３１、３２、３３ 第１貫通孔
４０、７０ ガラス板
７１ 金メッキ膜
４１、７２、７３、９２ レジスト膜
４２、７５ 接着剤
４３、５１、７６ 除去液
４４ ステージ
４５、４６、４７ プローブ
４８ テスター
４９ ダイシングシート
５０ ダイシングリング
６１、６２、６３ 第２パッド
６４ 第２貫通孔
７１、９３ 金メッキ膜
７４ 保護テープ
８１、８２、８３ 第３パッド
８１ａ、８２ａ、８３ａ 配線
８４ シード膜
９１ ＴｉＮ膜

Claims (5)

  1. 対向する第１の面と第２の面を有し、前記第１の面側に選択的に複数の第１パッドが形成された半導体基板を接着剤で覆う工程と、
    対向する第１の面と第２の面を有し、前記第１パッドに対応して複数の第１貫通孔が形成された補強板を、前記第１パッドと前記第１貫通孔とが上下重なるように前記半導体基板に接合する工程と、
    前記補強板が接合された前記半導体基板を前記第２の面側から所定の厚さになるまで除去する工程と、
    前記半導体基板の前記第２の面側に所定の処理を施し、電極膜を形成する工程と、
    前記第１貫通孔に前記接着剤の除去液を注入して、前記第１パッドを露出させる工程と、
    露出した前記第１パッドに前記第１貫通孔を通してプローブを当接し、前記プローブと前記電極膜の間に流れる電流を測定する工程と、
    前記第１貫通孔に前記除去液を注入し、前記半導体基板と前記補強板を分離する工程と、
    前記補強板から分離された前記半導体基板を、チップに切断する工程と、
    を具備することを特徴とする半導体装置の製造方法。
  2. 前記補強板は、前記第１貫通孔の前記第２の面側の開口を封着する第２パッドと、前記第１パッドに対応しない第２貫通孔と、前記補強板の第１の面上に形成された第３パッドと、前記第１貫通孔の側面に沿って形成され、前記第２パッドと前記第３パッドを電気的に接続するための配線を有し、
    前記第１パッドと前記第２パッドを上下重ね合わせ、前記第２貫通孔に接着剤を注入して、前記半導体基板と前記補強板を接合し、前記第３パッドにプローブを当接し、前記プローブと前記電極膜の間に流れる電流を測定し、前記第２貫通孔に前記除去液を注入し、前記半導体基板と前記補強板を分離することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 対抗する第１の面と第２の面を有し、前記第１の面側に選択的に複数の第１パッドが形成された半導体基板に接合される補強板であって、
    前記補強板は、対向する第１の面と第２の面を有し、前記第１パッドに対応して形成された複数の第１貫通孔を有することを特徴とする補強板。
  4. 前記補強板は、前記第１貫通孔の前記第２の面側の開口を封着する第２パッドと、前記第１パッドに対応しない第２貫通孔を有し、
    または前記第２パッドと、前記第２貫通孔と、前記第１の面上に形成された第３パッドと、前記第１貫通孔の側壁に沿って形成され前記第２パッドと前記第３パッドを電気的に接続するための配線を有することを特徴とする請求項３に記載の補強板。
  5. 前記補強板は可視光および赤外光の少なくとも一方に対して透光性を有するものであることを特徴とする請求項３または請求項４に記載の補強板。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014056949A (ja) * 2012-09-13 2014-03-27 Toshiba Corp 半導体装置の製造方法、半導体装置、サポート基板、半導体製造装置
JP2016025250A (ja) * 2014-07-22 2016-02-08 トヨタ自動車株式会社 半導体装置の製造方法
WO2017158747A1 (ja) * 2016-03-16 2017-09-21 株式会社日立製作所 エピタキシャル基板の製造方法および半導体装置の製造方法
JP2022115851A (ja) * 2016-08-26 2022-08-09 インテル・コーポレーション 集積回路のデバイス構造及び両面製造技術
US11869894B2 (en) 2018-03-05 2024-01-09 Intel Corporation Metallization structures for stacked device connectivity and their methods of fabrication

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10529634B2 (en) * 2017-05-11 2020-01-07 Invensas Bonding Technologies, Inc. Probe methodology for ultrafine pitch interconnects

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014056949A (ja) * 2012-09-13 2014-03-27 Toshiba Corp 半導体装置の製造方法、半導体装置、サポート基板、半導体製造装置
JP2016025250A (ja) * 2014-07-22 2016-02-08 トヨタ自動車株式会社 半導体装置の製造方法
US9633901B2 (en) 2014-07-22 2017-04-25 Toyota Jidosha Kabushiki Kaisha Method for manufacturing semiconductor device
WO2017158747A1 (ja) * 2016-03-16 2017-09-21 株式会社日立製作所 エピタキシャル基板の製造方法および半導体装置の製造方法
JPWO2017158747A1 (ja) * 2016-03-16 2018-06-28 株式会社日立製作所 エピタキシャル基板の製造方法および半導体装置の製造方法
JP2022115851A (ja) * 2016-08-26 2022-08-09 インテル・コーポレーション 集積回路のデバイス構造及び両面製造技術
US11854894B2 (en) 2016-08-26 2023-12-26 Intel Corporation Integrated circuit device structures and double-sided electrical testing
US11869894B2 (en) 2018-03-05 2024-01-09 Intel Corporation Metallization structures for stacked device connectivity and their methods of fabrication

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