JP2004071887A - 縦型パワー半導体装置の製造方法 - Google Patents
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Abstract
【課題】半導体基板の薄型化によりオン抵抗の低減を図り、且つ新たな装置開発を必要としない縦型パワー半導体装置の製造方法を提案する。
【解決手段】半導体基板１０に想定された複数の各能動素子領域のそれぞれにｐ型シリコン層３、ｎ＋型シリコン層４、ゲート電極６及びソース電極７を形成した後に、シリコン基板１０を主面１０ｃ側より８０〜１００μｍになるまで削って主面１０ｂを形成し、この主面１０ｂ上にドレイン電極を形成した後、導電性接着シート２１を介して導電性樹脂基板２２を接合し、この状態でウエハテストを行う。この方法によれば、ウエハテストやその後のアセンブリ工程において薄いシリコン基板１０の割れを防ぐことができ、従来装置をそのまま使用できる。また、製造されたＤ−ＭＯＳＦＥＴ３０は、シリコン基板１０の厚みＬ２が従来に比べて非常に薄いことからオン抵抗が大幅に低減される。
【選択図】 図２
【解決手段】半導体基板１０に想定された複数の各能動素子領域のそれぞれにｐ型シリコン層３、ｎ＋型シリコン層４、ゲート電極６及びソース電極７を形成した後に、シリコン基板１０を主面１０ｃ側より８０〜１００μｍになるまで削って主面１０ｂを形成し、この主面１０ｂ上にドレイン電極を形成した後、導電性接着シート２１を介して導電性樹脂基板２２を接合し、この状態でウエハテストを行う。この方法によれば、ウエハテストやその後のアセンブリ工程において薄いシリコン基板１０の割れを防ぐことができ、従来装置をそのまま使用できる。また、製造されたＤ−ＭＯＳＦＥＴ３０は、シリコン基板１０の厚みＬ２が従来に比べて非常に薄いことからオン抵抗が大幅に低減される。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置、特にＩＧＢＴやＭＯＳＦＥＴ等の縦型パワー半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ ｍｏｄｅ Ｔｒａｎｓｉｓｔｏｒ）やＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等の縦型パワー半導体装置は、ＩＣと異なり、電流が縦方向すなわち半導体基板に対して垂直方向に流れる素子構造となっている。図６は、従来の電力制御用素子として用いられる二重拡散形ＭＯＳＦＥＴ（Ｄ−ＭＯＳＦＥＴ）の構造例を示す図である。従来のＤ−ＭＯＳＦＥＴを構成するシリコン基板１００は、ｎ−型シリコン層１２を出発材料として作られ、相対向する主面１００Ａ、１００Ｂを有する。下に位置する主面１００Ｂ側には、ｎ−型シリコン層１２の出発材料にｎ型の不純物が全面に拡散され、ｎ＋型シリコン層１１が形成されている。上に位置する主面１００Ａ側には、ｎ−型シリコン層１２に主面１００Ａからｐ型の不純物を選択的に拡散してｐ型シリコン層１３が形成され、さらにｐ型シリコン層１３の中にｎ型の不純物を選択的に拡散し、ｎ＋型シリコン層１４が形成されている。また、主面１００Ａ上には、酸化シリコン膜等の絶縁膜１５を介して制御電極（ゲート電極）１６が形成され、このゲート電極１６はｎ−型シリコン層１２とその周りのｐ型シリコン層１３に対向している。さらに、主面１００Ａ上には、ｎ＋型シリコン層１４とその周りのｐ型シリコン層１３にオーミック接触している第１主電極（ソース電極）１７が形成されている。一方、シリコン基板１００の主面１００Ｂ上にはドレイン電極１８が形成され、ソース電極１７との間に、シリコン基板１００に対して垂直方向の電流経路を形成する。
【０００３】
次に、動作について簡単に説明する。ゲート電極１６に正の電圧を印加すると、ゲート電極１６に対向したｐ型シリコン層１３部分にチャネルが形成され、ドレイン電極１８からｎ＋型シリコン層１１、ｎ−型シリコン層１２、ｐ型シリコン層１３のチャネルを通ってｎ＋型シリコン層１４、ソース電極１７へ電流が流れる。ゲート電圧を零または負とするとチャネルは消え、オフ状態に戻る。
【０００４】
【発明が解決しようとする課題】
上記のようなパワーＭＯＳＦＥＴは、制御する電流が大きく、電力制御用素子として電力損失を低減するためには上記の電流経路により形成されるオン抵抗が低い方がよい。オン抵抗を低くする方法としては、シリコン基板１００の抵抗を下げるか、またはシリコン基板１００を薄くする方法がある。シリコン基板１００の抵抗を下げるためには、シリコン中の不純物を増加させる方法があるが、これは物理的に限界がある。
【０００５】
図４は、縦型パワー半導体装置におけるシリコン基板の厚みとオン抵抗の関係の一例を示す図であり、基板厚みが薄いほどオン抵抗が低くなる傾向があることを示している。しかし、従来のシリコン基板１００の厚さ（図６中Ｌ１で示す）は通常４００μｍ程度であるが、これよりも薄いシリコン基板を用いて素子を形成することは、素子製造工程中に基板が割れたり、反り、たわみが生じ易いため、非常に困難であった。また、素子製造工程完了後にシリコン基板を研磨等により薄くした場合、その後に行われる検査工程（ウエハテスト）やアセンブリ工程においてシリコン基板の割れ等を防止する必要が生じ、従来と同様にシリコン基板を取り扱えないため、新たな装置開発が必要となりコスト高となる問題があった。
【０００６】
一方、例えば特開平４−４３９７１号公報では、モリブデン（Ｍｏ）による金属基板とシリコンウエハを接合した後、シリコンウエハ表面を機械研磨にて荒く削り取り、さらに鏡面研磨、エッチングを施し、金属基板上に約１０μｍの厚さのｎ−型のシリコン薄膜が形成された構造とし、このシリコン薄膜上にトランジスタあるいはダイオード等の半導体能動素子を形成している。しかし、この例では、素子製造工程の前に金属基板とシリコンウエハを結合させるため、素子製造ラインが金属汚染される恐れがあり実現は非常に困難である。
【０００７】
本発明は、上記のような問題点を解消するためになされたもので、半導体基板の薄型化によりオン抵抗の低減を図ることができ、且つ新たな装置開発を必要としない縦型パワー半導体装置の製造方法を提案するものである。
【０００８】
【課題を解決するための手段】
本発明に係わる縦型パワー半導体装置の製造方法は、相対向する第１主面と第２主面を有する半導体基板を準備する工程、半導体基板に複数の能動素子領域を想定しこの各能動素子領域のそれぞれについて第１主面から半導体基板内に第１不純物領域を形成しまたこの各第１不純物領域内にそれぞれ第２不純物領域を形成する工程、および複数の能動素子領域のそれぞれについて第１不純物領域に絶縁膜を介して対向する制御電極を第１主面上に形成しまた少なくとも第２不純物領域に接合する第１主電極を第１主面上に形成する工程を含んだ縦型パワー半導体装置の製造方法であって、各能動素子領域のそれぞれに第１不純物領域と第２不純物領域と制御電極と第１主電極を形成した後に、さらに、半導体基板を第２主面側より所定の厚みになるまで削り第１主面と対向する第３主面を形成する工程と、第３主面上に第２主電極層を形成しこの第２主電極層上に導電性接着材を介して導電性樹脂基板を接合する工程と、導電性樹脂基板を第２主電極層上に接合した状態で第１主面側から第３主面に達する切れ目を形成し各能動素子領域を分離する工程と、導電性樹脂基板を第２主電極層上に接合した状態で各能動素子領域のそれぞれの電気特性テストを行い各能動素子領域の良否判定を行う工程とを含んで製造するようにしたものである。
【０００９】
また、電気特性テストが、第２主電極層上に導電性樹脂基板を接合した後であって、しかも切れ目により各能動素子領域が分離される前に行われるものである。
また、電気特性テストが、第２主電極層上に導電性樹脂基板を接合した後であって、しかも切れ目により各能動素子領域が分離された後に行われるものである。
また、半導体基板を第２主面側より所定の厚みになるまで削る工程において、所定の厚みが８０〜１００μｍとされるものである。
また、導電性樹脂基板として半導体基板と外形がほぼ等しいものを用いるものである。
さらに、導電性樹脂基板として縦弾性係数が５００〜４０００Ｋｇｆ／ｍｍ２のものを用いるものである。
また、電気特性テストにおいて、各能動素子領域上の第１主電極と導電性樹脂基板との間に流れる電流をプローバにより測定するものである。
さらに、電気特性テストの結果、不良品と判別された能動素子領域にマークを付けるものである。
また、各能動素子領域を分離する工程において、切れ目が導電性樹脂基板の板厚の中程まで達するものである。
【００１０】
また、各能動素子領域を分離し、また電気特性テストを行った後に、第１主面の全面を覆うように接着シートを接着する工程と、接着シートを接着した状態で半導体基板を加熱して導電性樹脂基板を半導体基板から剥離する工程と、電気特性テストで良品と判定された能動素子領域を接着シートから剥離して所定の素子取付基材に固着する工程とを含むものである。
また、導電性樹脂基板を剥離した後に、接着シートを引き伸ばして各能動素子領域の間に隙間を形成するものである。
さらに、各能動素子領域の間に隙間を形成した状態において、電気特性テストで良品と判定された能動素子領域が接着シートから剥離されるものである。
【００１１】
【発明の実施の形態】
実施の形態１．
以下に、本発明の実施の形態を図面に基づいて説明する。図１は、本実施の形態において製造される縦型パワーデバイスの例である二重拡散形ＭＯＳ（Ｄ−ＭＯＳ）ＦＥＴの構造を示す断面図である。本実施の形態におけるＤ−ＭＯＳＦＥＴ３０を構成するシリコン基板１０は、ｎ＋ＣＺシリコン基板１を出発材料として作られ、相対向する主面１０ａ、１０ｂを有する。
上に位置する主面１０ａ側には、ｎ＋型シリコン層１の出発材料にエピタキシャル成長されたｎ−型シリコン層２が形成されている。上に位置する主面１０ａ側には、ｎ−型シリコン層２に主面１０ａからｐ型の不純物を選択的に拡散してｐ型シリコン層３が形成される。このｐ型シリコン層３はリング状に形成されて主面１０Ａに露出しており、その中央にはｎ−型シリコン層２が主面１０ａに露出している。さらにｐ型シリコン層３の中にｎ型の不純物を選択的に拡散し、ｎ＋型シリコン層４が形成される。このｎ＋型シリコン層４もリング状に形成されて主面１０ａに露出している。
【００１２】
また、主面１０ａ上には、酸化シリコン膜等の絶縁膜５が形成されている。この絶縁膜５は主面１０ａに接触するように形成され、ｎ−型シリコン層２とその周りのｐ型シリコン層３およびｎ＋型シリコン層４を覆っている。絶縁膜５の上には、制御電極（ゲート電極）６が形成され、このゲート電極６はｎ−型シリコン層２とその周りのｐ型シリコン層３に対向している。さらに主面１０ａには第１主電極（ソース電極）７が形成されている。このソース電極７は、ｎ＋型シリコン層４とその周りのｐ型シリコン層３にオーミック接触している。一方、主面１０ｂ上には金属層よりなるドレイン電極８が形成され、ソース電極７との間に、シリコン基板１０に対して垂直方向の電流経路を形成する。
以上の構造は従来のＤ−ＭＯＳＦＥＴ（図６参照）と同様であるが、本実施の形態において製造されるＤ−ＭＯＳＦＥＴ３０の特徴は、シリコン基板１０の厚みＬ２が８０μｍ〜１００μｍ程度であるということである。これは、従来の一般的なシリコン基板の厚み（図６中Ｌ１で示す）が４００μｍであるのに対し、２０〜２５％の厚みであり、このシリコン基板の薄型化によりオン抵抗の大幅な低減を図るものである。
【００１３】
次に、本実施の形態におけるＤ−ＭＯＳＦＥＴ３０の動作について簡単に説明する。ゲート電極６に正の電圧を印加すると、ゲート電極６に対向したｐ型シリコン層３部分にチャネルが形成され、ドレイン電極８からｎ＋型シリコン層１、ｎ−型シリコン層２、ｐ型シリコン層３のチャネルを通ってｎ＋型シリコン層４、ソース電極７へ電流が流れる。ゲート電圧を零または負とするとチャネルは消え、オフ状態に戻る。
【００１４】
本実施の形態におけるＤ−ＭＯＳＦＥＴ３０の製造方法について図２を用いて説明する。なお、図２では便宜上Ｄ−ＭＯＳＦＥＴ３０の各構成要素については図示を省略しているが、図２中、図１と同一、相当部分には同一符号を付している。まず、相対向する一対の主面１０ａ、１０ｃを有するシリコン基板１０を準備する。シリコン基板１０は、例えば直径約５インチ、厚みＬ１は約４００μｍの従来と同様のものである。このシリコン基板１０に複数のＤ−ＭＯＳＦＥＴ３０の能動素子領域を想定しこの各能動素子領域のそれぞれについて主面１０ａからシリコン基板１０内に第１不純物領域であるｐ型シリコン層３（図１参照）を形成しさらに主面１０ａからｐ型シリコン層３内に第２不純物領域であるｎ＋型シリコン層４（図１参照）を形成する。さらに、複数の能動素子領域のそれぞれについてｐ型シリコン層３に絶縁膜５（図１参照）を介して対向するゲート電極６を主面１０ａ上に形成し、ｎ＋型シリコン層４とその周りのｐ型シリコン層３に接合するソース電極７（図１参照）を主面１０ａ上に形成する（図２（ａ））。
【００１５】
上記のように各能動素子領域のそれぞれにｐ型シリコン層３、ｎ＋型シリコン層４、ゲート電極６およびソース電極７を形成した後に、シリコン基板１０を主面１０ｃ側より所定の厚みＬ２になるまで機械研磨にて削り、主面１０ａと対向する主面１０ｂを形成する（図２（ｂ））。本実施の形態では、所定の厚みＬ２として８０〜１００μｍは残すようにしているが、この厚みＬ２は、ｎ−型シリコン層２へのダメージを回避するためにｎ＋型シリコン層１を１０μｍ程度残すように考慮して決定される。なお、シリコン基板１０を短時間で削るためには機械研磨が適しているが、水酸化カリウム（ＫＯＨ）及び弗硝酸等を用いたウェットエッチングでも良いし、機械研磨とウェットエッチングの両方を組み合わせても良い。
【００１６】
続いて、主面１０ｂ上にＤ−ＭＯＳＦＥＴ３０の第２主電極層であるドレイン電極８（図１参照）を形成し、このドレイン電極８上に、導電性接着材である導電性接着シート２１を介して、シリコン基板１０と外形がほぼ等しい導電性樹脂基板２２を接合する（図２（ｃ））。この導電性樹脂基板２２は、例えばガラス繊維編組布にエポキシ樹脂やＢＴレジンを含浸させたものであり、縦弾性係数が５００〜４０００Ｋｇｆ／ｍｍ２であることが望ましい。また、必要に応じて銅箔よりなる配線回路層を設け、ガラスエポキシ回路基板としてもよい。この場合、配線回路を密に構成すると、銅の縦弾性係数が１２２５０Ｋｇｆ／ｍｍ２であることから、導電性樹脂基板２２の剛性をより大きくすることができる。また、ＥガラスやＴガラス等、ガラス繊維の種類を変更したり、配線回路を構成する銅箔の材質や硬度、あるいはレジンの材質や含有率を変更することにより、縦弾性係数が５００〜４０００Ｋｇｆ／ｍｍ２の導電性樹脂基板２２が得られる。例えば、ガラスエポキシ基板でＦＲ−４基板として呼称される樹脂基板では１９００Ｋｇｆ／ｍｍ２、ＢＴレジンを用いたガラス繊維基材では２４００Ｋｇｆ／ｍｍ２の縦弾性係数の導電性樹脂基板２２が得られる。また、導電性樹脂基板２２とシリコン基板１０の厚みの合計Ｌ３が研磨前のシリコン基板の厚みＬ１と同程度になるように、導電性樹脂基板２２の厚みを３００μｍ程度とすることにより、この後に行われる電気特性テスト（ウエハテスト）やアセンブリ工程において従来装置をそのまま使用することができ、新たな装置開発の必要がない。ただし、導電性樹脂基板２２の剛性はシリコン基板１０よりも大きいため、導電性樹脂基板２２の厚みを３００μｍより薄くしても従来と同様の剛性は得られる。このため、ウエハテストやアセンブリ工程にて用いられる従来装置が対応可能であるならば、導電性樹脂基板２２の厚みは例えば１００〜２００μｍ程度にしてもよい。また、導電性接着シート２１は両面粘着性で、シリコン基板１０および導電性樹脂基板２２と外形がほぼ等しいものを用いる。例えばアクリル系導電性接着シートの場合、１５５℃以上で加熱することにより剥離することができる。
【００１７】
次に、導電性樹脂基板２２をドレイン電極８上に接合した状態で、各能動素子領域のそれぞれの電気特性テスト（ウエハテスト）を行い、各能動素子領域の良否判定を行う（図２（ｄ））。この時、Ｄ−ＭＯＳＦＥＴ３０の主面１０ａ上のゲート電極６にプローバの電気印加電極針２３を、ソース電極７に接地電極端子を接触させ、プローバのステージに設けられた真空吸着（ウエハチャック２４）により固定された導電性樹脂基板２２を共通のドレイン電極として、ソース電極７と導電性樹脂基板２２との間に流れる電流を測定する。なお、測定の結果は、導電性樹脂基板２２の抵抗を考慮した上で判断されることは言うまでもない。測定の結果、不良品と判別された能動素子領域にはマークを付ける。マークを付ける方法としては、例えばインカーと呼ばれる装置でインクにより印を付ける方法等がある。ウエハテスト終了後、ダイシングブレードによりシリコン基板１０の主面１０ａ側からダイシングラインに沿って主面１０ｂに達する切れ目（ダイシング溝２５）を形成し、シリコン基板１０を各Ｄ−ＭＯＳＦＥＴ３０に分離する（図２（ｅ））。この時、ダイシング溝２５を導電性樹脂基板２２の板厚の中程まで達するように形成することで、各Ｄ−ＭＯＳＦＥＴ３０が完全に分割され、シリコン基板１０の切り残しに起因する割れが生じない。
【００１８】
上記のようにダイシング溝２５を形成し各能動素子領域を分離し、またウエハテストを行った後に、主面１０ａの全面を覆うように引き伸ばし可能なエキスパント用の接着シート２６を接着する（図２（ｆ））。この接着シート２６は片面粘着性であり、シリコン基板１０の主面１０ａ側を保護すると共に、導電性樹脂基板２２を除去後も、分割された各Ｄ−ＭＯＳＦＥＴ３０の整列を保つものである。続いて、接着シート２６を下側、導電性樹脂基板２２を上側にした状態でシリコン基板１０を１５５℃で加熱し、導電性樹脂基板２２をシリコン基板１０から剥離する（図２（ｇ））。最後に、引き伸ばし治具（図示せず）により接着シート２６を引き伸ばして各Ｄ−ＭＯＳＦＥＴ３０の間に隙間を形成し、良品のＤ−ＭＯＳＦＥＴ３０のみを接着シート２６から剥離して、所定のフレームや基板等の素子取付基材に固着する（図２（ｈ））。このように、接着シート２６を引き伸ばして各Ｄ−ＭＯＳＦＥＴ３０の間に隙間を形成することにより、個々のＤ−ＭＯＳＦＥＴを治具によって容易且つ確実に保持することができる。なお、良品、不良品の選別は、ウエハテストの際に不良品に付けられたマークを、チップソータ（ダイボンダ）において例えばＣＣＤカメラにより自動で認識させ、良品のみを選んでコレット２７にて接着シート２６から剥離し、予め半田２８等が配置されたフレーム２９上に置いていく（図３）。また、接着シート２６として、紫外線を照射することにより粘着力が無くなるＵＶシートを用いることができる。
【００１９】
本実施の形態によって製造されたＤ−ＭＯＳＦＥＴ３０は、シリコン基板１０の厚みＬ２が従来の４００μｍと比較して８０〜１００μｍと非常に薄いことから、そのオン抵抗が大幅に低減され、電力損失の少ない高品質なものとなる。図４は、縦型パワーデバイスにおけるシリコン基板の厚みとオン抵抗の関係の一例を示す図であり、基板が薄いほどオン抵抗が低くなる傾向があることを示している。図４より、シリコン基板の厚みを４００μｍから１００μｍにした場合、オン抵抗が約半分になると予想される。
また、本実施の形態によれば、各能動素子領域のそれぞれにｐ型シリコン層３、ｎ＋型シリコン層４、ゲート電極６およびソース電極７を形成した後に、シリコン基板１０を主面１０ｃ側より所定の厚み（８０〜１００μｍ）になるまで機械研磨にて削って主面１０ｂを形成し、この主面１０ｂ上に形成されたドレイン電極８上に導電性接着シート２１を介してシリコン基板１０と外形がほぼ等しい導電性樹脂基板２２を接合するようにしたので、素子製造工程は従来と同様に行うことができ、ウエハテストやアセンブリ工程においては導電性樹脂基板２２によってシリコン基板１０の割れを防ぐため、従来装置をそのまま使用することができる。すなわち、新たな装置開発の必要がない。さらに、導電性樹脂基板２２として縦弾性係数が５００〜４０００Ｋｇｆ／ｍｍ２のものを用いることにより、従来の厚みを有するシリコン基板と同様またはそれ以上の剛性を確保でき、研磨後のシリコン基板１０を従来と同様に取り扱うことができる。また、導電性樹脂基板２２を接合した状態で、主面１０ａ上のソース電極７と導電性樹脂基板２２との間に流れる電流をプローバにより測定することができるため、縦型パワー半導体装置のウエハテストを従来と同様に容易に行うことができる。
【００２０】
なお、本実施の形態では、導電性樹脂基板２２をドレイン電極８上に接合した後で、しかもダイシング溝２５により各能動素子領域が分離される前に各能動素子領域のそれぞれの電気特性テストを行うので、各能動素子領域の整列が保たれており容易に検査が行えるが、電気特性テストはダイシング溝２５により各能動素子領域が分離された後に行ってもよい。分離された後に電気特性テストを行うことにより、各能動素子領域（チップ）が独立した状態であるため、より厳密で詳細なテスト結果を得ることが可能となる。
【００２１】
実施の形態２．
図５は、本実施の形態において製造される縦型パワー半導体装置の例であるＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ ｍｏｄｅ Ｔｒａｎｓｉｓｔｏｒ）の構造を示す断面図である。なお、図中、同一、相当部分には同一符号を付している。
ＩＧＢＴは、パワーＭＯＳＦＥＴのドレイン側にｐ＋型シリコン層を追加した構造を有するものである。本実施の形態におけるＩＧＢＴ５０を構成するシリコン基板４０は、ｐ＋型ＣＺシリコン層４１を出発材料として作られる。ｎ＋、ｎ−層がエピタキシャル成長されているこのシリコン基板４０は相対向する主面４０ａ、４０ｂを有する。
上に位置する主面４０ａ側には、上記実施の形態１で示したＤ−ＭＯＳＦＥＴ３０（図１）と同様に、ｎ−型シリコン層２に主面４０ａからｐ型の不純物を選択的に拡散してｐ型シリコン層３が形成され、このｐ型シリコン層３の中にｎ型の不純物を選択的に拡散しｎ＋型シリコン層４が形成されている。また、主面４０ａ上には、酸化シリコン膜等の絶縁膜５を介して制御電極（ゲート電極）６が形成され、さらにｎ＋型シリコン層４とその周りのｐ型シリコン層３にオーミック接触している第１主電極（エミッタ電極）７が形成されている。ｐ＋型シリコン層４１が露出する主面４１ｂには第２電極層（コレクタ電極）８が形成されている。なお、本実施の形態におけるＩＧＢＴ５０の製造方法については、基板構造以外は上記実施の形態１と同様であるため説明を省略する。
【００２２】
本実施の形態によって製造されたＩＧＢＴ５０は、シリコン基板４０の厚みが従来の４００μｍと比較して８０〜１００μｍと非常に薄いことから、そのオン抵抗が大幅に低減され、電力損失の少ない高品質なＩＧＢＴ２００が得られる。
【００２３】
【発明の効果】
以上のように、本発明によれば、各能動素子領域のそれぞれに第１不純物領域と第２不純物領域と制御電極と第１主電極を形成した後に、さらに、半導体基板を第２主面側より所定の厚みになるまで削り第１主面と対向する第３主面を形成する工程と、第３主面上に第２主電極層を形成しこの第２主電極層上に導電性接着材を介して導電性樹脂基板を接合する工程と、導電性樹脂基板を第２主電極層上に接合した状態で第１主面側から第３主面に達する切れ目を形成し各能動素子領域を分離する工程と、導電性樹脂基板を第２主電極層上に接合した状態で各能動素子領域のそれぞれの電気特性テストを行い各能動素子領域の良否判定を行う工程とを含んで製造するようにしたので、電気特性テストやその後のアセンブリ工程において従来より薄い半導体基板が割れるのを防ぐことができ、縦型パワー半導体装置のオン抵抗の低減を図ることが可能である。
【００２４】
また、電気特性テストが、第２主電極層上に導電性樹脂基板を接合した後であって、しかも切れ目により各能動素子領域が分離される前に行われるので、各能動素子領域の整列が保たれておりテストが容易に行える。
【００２５】
また、電気特性テストが、第２主電極層上に導電性樹脂基板を接合した後であって、しかも切れ目により各能動素子領域が分離された後に行われるので、各能動素子領域（チップ）が独立した状態でテストが行え、より厳密で詳細なテスト結果を得ることが可能となる。
【００２６】
また、半導体基板を第２主面側より所定の厚みになるまで削る工程において、所定の厚みを８０〜１００μｍとすることにより、従来の基板の厚みの約４００μｍと比較して縦型パワー半導体装置のオン抵抗が約半分に低減される。
【００２７】
また、導電性樹脂基板として半導体基板と外形がほぼ等しいものを用いるようにしたので、従来装置をそのまま使用することができ、新たな装置開発の必要がない。
【００２８】
さらに、導電性樹脂基板として縦弾性係数が５００〜４０００Ｋｇｆ／ｍｍ２のものを用いることにより、従来の厚みを有する半導体基板と同様またはそれ以上の剛性を確保でき、半導体基板を従来と同様に取り扱うことができる。
【００２９】
また、電気特性テストにおいて、各能動素子領域上の第１主電極と導電性樹脂基板との間に流れる電流をプローバにより測定することができるので、従来より薄い半導体基板が割れるのを防ぎながら、各能動素子領域のウエハテストを従来と同様に容易に行うことが可能である。
【００３０】
また、電気特性テストの結果、不良品と判別された能動素子領域にマークを付けることにより、チップソータ（ダイボンダ）において、このマークを例えばＣＣＤカメラにより自動で認識させ、良品のみを選んで接着シートから剥離し、所定のフレームや基板等の素子取付基材に固着することができる。
【００３１】
また、各能動素子領域を分離する工程において、切れ目が導電性樹脂基板の板厚の中程まで達するようにしたので、各能動素子領域が完全に分割され、半導体基板の切り残しに起因する割れが生じない。
【００３２】
さらに、各能動素子領域を分離し、また電気特性テストを行った後に、第１主面の全面を覆うように接着シートを接着する工程と、接着シートを接着した状態で半導体基板を加熱して導電性樹脂基板を半導体基板から剥離する工程と、電気特性テストで良品と判定された能動素子領域を接着シートから剥離して所定の素子取付基材に固着する工程とを含んで製造するようにしたので、半導体基板の第１主面側を保護すると共に、導電性樹脂基板を半導体基板から剥離した後も、分割された各能動素子領域の整列を保つことが可能である。
【００３３】
また、導電性樹脂基板を剥離した後に、接着シートを引き伸ばして各能動素子領域の間に隙間を形成することにより、個々の能動素子領域を治具により容易且つ確実に保持することができる。
【００３４】
さらに、各能動素子領域の間に隙間を形成した状態において、電気特性テストで良品と判定された能動素子領域を接着シートから剥離するようにしたので、良品のみを選んで治具で保持し、接着シートから剥離し、所定のフレームや基板等の素子取付基材に固着する工程が容易に行える。
【図面の簡単な説明】
【図１】本発明の実施の形態１における縦型パワー半導体装置の例である二重拡散形ＭＯＳＦＥＴの構造を示す断面図である。
【図２】本発明の実施の形態１である二重拡散形ＭＯＳＦＥＴの製造方法を示す断面図である。
【図３】本発明の実施の形態１である二重拡散形ＭＯＳＦＥＴの製造方法を示す断面図である。
【図４】シリコン基板の厚みとオン抵抗の関係を示す図である。
【図５】本発明の実施の形態２における縦型パワー半導体装置の例であるＩＧＢＴの構造を示す断面図である。
【図６】従来の縦型パワー半導体装置の例である二重拡散形ＭＯＳＦＥＴの構造を示す断面図である。
【符号の説明】
１０、４０ シリコン基板、１ ｎ＋型シリコン層、２ ｎ−型シリコン層、３ ｐ型シリコン層、４ ｎ＋型シリコン層、５ 絶縁膜、６ 制御電極（ゲート電極）、７ 第１主電極（ソース電極、エミッタ電極）、８ 第２主電極（ドレイン電極、コレクタ電極）、２１ 導電性接着シート、２２ 導電性樹脂基板、２３ 電気印加電極針、２４ ウエハチャック、２５ ダイシング溝、２６ 接着シート、２７ コレット、２８ 半田、２９ フレーム、３０ Ｄ−ＭＯＳＦＥＴ、４１ ｐ＋型シリコン層、５０ ＩＧＢＴ。
【発明の属する技術分野】
本発明は、半導体装置、特にＩＧＢＴやＭＯＳＦＥＴ等の縦型パワー半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ ｍｏｄｅ Ｔｒａｎｓｉｓｔｏｒ）やＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等の縦型パワー半導体装置は、ＩＣと異なり、電流が縦方向すなわち半導体基板に対して垂直方向に流れる素子構造となっている。図６は、従来の電力制御用素子として用いられる二重拡散形ＭＯＳＦＥＴ（Ｄ−ＭＯＳＦＥＴ）の構造例を示す図である。従来のＤ−ＭＯＳＦＥＴを構成するシリコン基板１００は、ｎ−型シリコン層１２を出発材料として作られ、相対向する主面１００Ａ、１００Ｂを有する。下に位置する主面１００Ｂ側には、ｎ−型シリコン層１２の出発材料にｎ型の不純物が全面に拡散され、ｎ＋型シリコン層１１が形成されている。上に位置する主面１００Ａ側には、ｎ−型シリコン層１２に主面１００Ａからｐ型の不純物を選択的に拡散してｐ型シリコン層１３が形成され、さらにｐ型シリコン層１３の中にｎ型の不純物を選択的に拡散し、ｎ＋型シリコン層１４が形成されている。また、主面１００Ａ上には、酸化シリコン膜等の絶縁膜１５を介して制御電極（ゲート電極）１６が形成され、このゲート電極１６はｎ−型シリコン層１２とその周りのｐ型シリコン層１３に対向している。さらに、主面１００Ａ上には、ｎ＋型シリコン層１４とその周りのｐ型シリコン層１３にオーミック接触している第１主電極（ソース電極）１７が形成されている。一方、シリコン基板１００の主面１００Ｂ上にはドレイン電極１８が形成され、ソース電極１７との間に、シリコン基板１００に対して垂直方向の電流経路を形成する。
【０００３】
次に、動作について簡単に説明する。ゲート電極１６に正の電圧を印加すると、ゲート電極１６に対向したｐ型シリコン層１３部分にチャネルが形成され、ドレイン電極１８からｎ＋型シリコン層１１、ｎ−型シリコン層１２、ｐ型シリコン層１３のチャネルを通ってｎ＋型シリコン層１４、ソース電極１７へ電流が流れる。ゲート電圧を零または負とするとチャネルは消え、オフ状態に戻る。
【０００４】
【発明が解決しようとする課題】
上記のようなパワーＭＯＳＦＥＴは、制御する電流が大きく、電力制御用素子として電力損失を低減するためには上記の電流経路により形成されるオン抵抗が低い方がよい。オン抵抗を低くする方法としては、シリコン基板１００の抵抗を下げるか、またはシリコン基板１００を薄くする方法がある。シリコン基板１００の抵抗を下げるためには、シリコン中の不純物を増加させる方法があるが、これは物理的に限界がある。
【０００５】
図４は、縦型パワー半導体装置におけるシリコン基板の厚みとオン抵抗の関係の一例を示す図であり、基板厚みが薄いほどオン抵抗が低くなる傾向があることを示している。しかし、従来のシリコン基板１００の厚さ（図６中Ｌ１で示す）は通常４００μｍ程度であるが、これよりも薄いシリコン基板を用いて素子を形成することは、素子製造工程中に基板が割れたり、反り、たわみが生じ易いため、非常に困難であった。また、素子製造工程完了後にシリコン基板を研磨等により薄くした場合、その後に行われる検査工程（ウエハテスト）やアセンブリ工程においてシリコン基板の割れ等を防止する必要が生じ、従来と同様にシリコン基板を取り扱えないため、新たな装置開発が必要となりコスト高となる問題があった。
【０００６】
一方、例えば特開平４−４３９７１号公報では、モリブデン（Ｍｏ）による金属基板とシリコンウエハを接合した後、シリコンウエハ表面を機械研磨にて荒く削り取り、さらに鏡面研磨、エッチングを施し、金属基板上に約１０μｍの厚さのｎ−型のシリコン薄膜が形成された構造とし、このシリコン薄膜上にトランジスタあるいはダイオード等の半導体能動素子を形成している。しかし、この例では、素子製造工程の前に金属基板とシリコンウエハを結合させるため、素子製造ラインが金属汚染される恐れがあり実現は非常に困難である。
【０００７】
本発明は、上記のような問題点を解消するためになされたもので、半導体基板の薄型化によりオン抵抗の低減を図ることができ、且つ新たな装置開発を必要としない縦型パワー半導体装置の製造方法を提案するものである。
【０００８】
【課題を解決するための手段】
本発明に係わる縦型パワー半導体装置の製造方法は、相対向する第１主面と第２主面を有する半導体基板を準備する工程、半導体基板に複数の能動素子領域を想定しこの各能動素子領域のそれぞれについて第１主面から半導体基板内に第１不純物領域を形成しまたこの各第１不純物領域内にそれぞれ第２不純物領域を形成する工程、および複数の能動素子領域のそれぞれについて第１不純物領域に絶縁膜を介して対向する制御電極を第１主面上に形成しまた少なくとも第２不純物領域に接合する第１主電極を第１主面上に形成する工程を含んだ縦型パワー半導体装置の製造方法であって、各能動素子領域のそれぞれに第１不純物領域と第２不純物領域と制御電極と第１主電極を形成した後に、さらに、半導体基板を第２主面側より所定の厚みになるまで削り第１主面と対向する第３主面を形成する工程と、第３主面上に第２主電極層を形成しこの第２主電極層上に導電性接着材を介して導電性樹脂基板を接合する工程と、導電性樹脂基板を第２主電極層上に接合した状態で第１主面側から第３主面に達する切れ目を形成し各能動素子領域を分離する工程と、導電性樹脂基板を第２主電極層上に接合した状態で各能動素子領域のそれぞれの電気特性テストを行い各能動素子領域の良否判定を行う工程とを含んで製造するようにしたものである。
【０００９】
また、電気特性テストが、第２主電極層上に導電性樹脂基板を接合した後であって、しかも切れ目により各能動素子領域が分離される前に行われるものである。
また、電気特性テストが、第２主電極層上に導電性樹脂基板を接合した後であって、しかも切れ目により各能動素子領域が分離された後に行われるものである。
また、半導体基板を第２主面側より所定の厚みになるまで削る工程において、所定の厚みが８０〜１００μｍとされるものである。
また、導電性樹脂基板として半導体基板と外形がほぼ等しいものを用いるものである。
さらに、導電性樹脂基板として縦弾性係数が５００〜４０００Ｋｇｆ／ｍｍ２のものを用いるものである。
また、電気特性テストにおいて、各能動素子領域上の第１主電極と導電性樹脂基板との間に流れる電流をプローバにより測定するものである。
さらに、電気特性テストの結果、不良品と判別された能動素子領域にマークを付けるものである。
また、各能動素子領域を分離する工程において、切れ目が導電性樹脂基板の板厚の中程まで達するものである。
【００１０】
また、各能動素子領域を分離し、また電気特性テストを行った後に、第１主面の全面を覆うように接着シートを接着する工程と、接着シートを接着した状態で半導体基板を加熱して導電性樹脂基板を半導体基板から剥離する工程と、電気特性テストで良品と判定された能動素子領域を接着シートから剥離して所定の素子取付基材に固着する工程とを含むものである。
また、導電性樹脂基板を剥離した後に、接着シートを引き伸ばして各能動素子領域の間に隙間を形成するものである。
さらに、各能動素子領域の間に隙間を形成した状態において、電気特性テストで良品と判定された能動素子領域が接着シートから剥離されるものである。
【００１１】
【発明の実施の形態】
実施の形態１．
以下に、本発明の実施の形態を図面に基づいて説明する。図１は、本実施の形態において製造される縦型パワーデバイスの例である二重拡散形ＭＯＳ（Ｄ−ＭＯＳ）ＦＥＴの構造を示す断面図である。本実施の形態におけるＤ−ＭＯＳＦＥＴ３０を構成するシリコン基板１０は、ｎ＋ＣＺシリコン基板１を出発材料として作られ、相対向する主面１０ａ、１０ｂを有する。
上に位置する主面１０ａ側には、ｎ＋型シリコン層１の出発材料にエピタキシャル成長されたｎ−型シリコン層２が形成されている。上に位置する主面１０ａ側には、ｎ−型シリコン層２に主面１０ａからｐ型の不純物を選択的に拡散してｐ型シリコン層３が形成される。このｐ型シリコン層３はリング状に形成されて主面１０Ａに露出しており、その中央にはｎ−型シリコン層２が主面１０ａに露出している。さらにｐ型シリコン層３の中にｎ型の不純物を選択的に拡散し、ｎ＋型シリコン層４が形成される。このｎ＋型シリコン層４もリング状に形成されて主面１０ａに露出している。
【００１２】
また、主面１０ａ上には、酸化シリコン膜等の絶縁膜５が形成されている。この絶縁膜５は主面１０ａに接触するように形成され、ｎ−型シリコン層２とその周りのｐ型シリコン層３およびｎ＋型シリコン層４を覆っている。絶縁膜５の上には、制御電極（ゲート電極）６が形成され、このゲート電極６はｎ−型シリコン層２とその周りのｐ型シリコン層３に対向している。さらに主面１０ａには第１主電極（ソース電極）７が形成されている。このソース電極７は、ｎ＋型シリコン層４とその周りのｐ型シリコン層３にオーミック接触している。一方、主面１０ｂ上には金属層よりなるドレイン電極８が形成され、ソース電極７との間に、シリコン基板１０に対して垂直方向の電流経路を形成する。
以上の構造は従来のＤ−ＭＯＳＦＥＴ（図６参照）と同様であるが、本実施の形態において製造されるＤ−ＭＯＳＦＥＴ３０の特徴は、シリコン基板１０の厚みＬ２が８０μｍ〜１００μｍ程度であるということである。これは、従来の一般的なシリコン基板の厚み（図６中Ｌ１で示す）が４００μｍであるのに対し、２０〜２５％の厚みであり、このシリコン基板の薄型化によりオン抵抗の大幅な低減を図るものである。
【００１３】
次に、本実施の形態におけるＤ−ＭＯＳＦＥＴ３０の動作について簡単に説明する。ゲート電極６に正の電圧を印加すると、ゲート電極６に対向したｐ型シリコン層３部分にチャネルが形成され、ドレイン電極８からｎ＋型シリコン層１、ｎ−型シリコン層２、ｐ型シリコン層３のチャネルを通ってｎ＋型シリコン層４、ソース電極７へ電流が流れる。ゲート電圧を零または負とするとチャネルは消え、オフ状態に戻る。
【００１４】
本実施の形態におけるＤ−ＭＯＳＦＥＴ３０の製造方法について図２を用いて説明する。なお、図２では便宜上Ｄ−ＭＯＳＦＥＴ３０の各構成要素については図示を省略しているが、図２中、図１と同一、相当部分には同一符号を付している。まず、相対向する一対の主面１０ａ、１０ｃを有するシリコン基板１０を準備する。シリコン基板１０は、例えば直径約５インチ、厚みＬ１は約４００μｍの従来と同様のものである。このシリコン基板１０に複数のＤ−ＭＯＳＦＥＴ３０の能動素子領域を想定しこの各能動素子領域のそれぞれについて主面１０ａからシリコン基板１０内に第１不純物領域であるｐ型シリコン層３（図１参照）を形成しさらに主面１０ａからｐ型シリコン層３内に第２不純物領域であるｎ＋型シリコン層４（図１参照）を形成する。さらに、複数の能動素子領域のそれぞれについてｐ型シリコン層３に絶縁膜５（図１参照）を介して対向するゲート電極６を主面１０ａ上に形成し、ｎ＋型シリコン層４とその周りのｐ型シリコン層３に接合するソース電極７（図１参照）を主面１０ａ上に形成する（図２（ａ））。
【００１５】
上記のように各能動素子領域のそれぞれにｐ型シリコン層３、ｎ＋型シリコン層４、ゲート電極６およびソース電極７を形成した後に、シリコン基板１０を主面１０ｃ側より所定の厚みＬ２になるまで機械研磨にて削り、主面１０ａと対向する主面１０ｂを形成する（図２（ｂ））。本実施の形態では、所定の厚みＬ２として８０〜１００μｍは残すようにしているが、この厚みＬ２は、ｎ−型シリコン層２へのダメージを回避するためにｎ＋型シリコン層１を１０μｍ程度残すように考慮して決定される。なお、シリコン基板１０を短時間で削るためには機械研磨が適しているが、水酸化カリウム（ＫＯＨ）及び弗硝酸等を用いたウェットエッチングでも良いし、機械研磨とウェットエッチングの両方を組み合わせても良い。
【００１６】
続いて、主面１０ｂ上にＤ−ＭＯＳＦＥＴ３０の第２主電極層であるドレイン電極８（図１参照）を形成し、このドレイン電極８上に、導電性接着材である導電性接着シート２１を介して、シリコン基板１０と外形がほぼ等しい導電性樹脂基板２２を接合する（図２（ｃ））。この導電性樹脂基板２２は、例えばガラス繊維編組布にエポキシ樹脂やＢＴレジンを含浸させたものであり、縦弾性係数が５００〜４０００Ｋｇｆ／ｍｍ２であることが望ましい。また、必要に応じて銅箔よりなる配線回路層を設け、ガラスエポキシ回路基板としてもよい。この場合、配線回路を密に構成すると、銅の縦弾性係数が１２２５０Ｋｇｆ／ｍｍ２であることから、導電性樹脂基板２２の剛性をより大きくすることができる。また、ＥガラスやＴガラス等、ガラス繊維の種類を変更したり、配線回路を構成する銅箔の材質や硬度、あるいはレジンの材質や含有率を変更することにより、縦弾性係数が５００〜４０００Ｋｇｆ／ｍｍ２の導電性樹脂基板２２が得られる。例えば、ガラスエポキシ基板でＦＲ−４基板として呼称される樹脂基板では１９００Ｋｇｆ／ｍｍ２、ＢＴレジンを用いたガラス繊維基材では２４００Ｋｇｆ／ｍｍ２の縦弾性係数の導電性樹脂基板２２が得られる。また、導電性樹脂基板２２とシリコン基板１０の厚みの合計Ｌ３が研磨前のシリコン基板の厚みＬ１と同程度になるように、導電性樹脂基板２２の厚みを３００μｍ程度とすることにより、この後に行われる電気特性テスト（ウエハテスト）やアセンブリ工程において従来装置をそのまま使用することができ、新たな装置開発の必要がない。ただし、導電性樹脂基板２２の剛性はシリコン基板１０よりも大きいため、導電性樹脂基板２２の厚みを３００μｍより薄くしても従来と同様の剛性は得られる。このため、ウエハテストやアセンブリ工程にて用いられる従来装置が対応可能であるならば、導電性樹脂基板２２の厚みは例えば１００〜２００μｍ程度にしてもよい。また、導電性接着シート２１は両面粘着性で、シリコン基板１０および導電性樹脂基板２２と外形がほぼ等しいものを用いる。例えばアクリル系導電性接着シートの場合、１５５℃以上で加熱することにより剥離することができる。
【００１７】
次に、導電性樹脂基板２２をドレイン電極８上に接合した状態で、各能動素子領域のそれぞれの電気特性テスト（ウエハテスト）を行い、各能動素子領域の良否判定を行う（図２（ｄ））。この時、Ｄ−ＭＯＳＦＥＴ３０の主面１０ａ上のゲート電極６にプローバの電気印加電極針２３を、ソース電極７に接地電極端子を接触させ、プローバのステージに設けられた真空吸着（ウエハチャック２４）により固定された導電性樹脂基板２２を共通のドレイン電極として、ソース電極７と導電性樹脂基板２２との間に流れる電流を測定する。なお、測定の結果は、導電性樹脂基板２２の抵抗を考慮した上で判断されることは言うまでもない。測定の結果、不良品と判別された能動素子領域にはマークを付ける。マークを付ける方法としては、例えばインカーと呼ばれる装置でインクにより印を付ける方法等がある。ウエハテスト終了後、ダイシングブレードによりシリコン基板１０の主面１０ａ側からダイシングラインに沿って主面１０ｂに達する切れ目（ダイシング溝２５）を形成し、シリコン基板１０を各Ｄ−ＭＯＳＦＥＴ３０に分離する（図２（ｅ））。この時、ダイシング溝２５を導電性樹脂基板２２の板厚の中程まで達するように形成することで、各Ｄ−ＭＯＳＦＥＴ３０が完全に分割され、シリコン基板１０の切り残しに起因する割れが生じない。
【００１８】
上記のようにダイシング溝２５を形成し各能動素子領域を分離し、またウエハテストを行った後に、主面１０ａの全面を覆うように引き伸ばし可能なエキスパント用の接着シート２６を接着する（図２（ｆ））。この接着シート２６は片面粘着性であり、シリコン基板１０の主面１０ａ側を保護すると共に、導電性樹脂基板２２を除去後も、分割された各Ｄ−ＭＯＳＦＥＴ３０の整列を保つものである。続いて、接着シート２６を下側、導電性樹脂基板２２を上側にした状態でシリコン基板１０を１５５℃で加熱し、導電性樹脂基板２２をシリコン基板１０から剥離する（図２（ｇ））。最後に、引き伸ばし治具（図示せず）により接着シート２６を引き伸ばして各Ｄ−ＭＯＳＦＥＴ３０の間に隙間を形成し、良品のＤ−ＭＯＳＦＥＴ３０のみを接着シート２６から剥離して、所定のフレームや基板等の素子取付基材に固着する（図２（ｈ））。このように、接着シート２６を引き伸ばして各Ｄ−ＭＯＳＦＥＴ３０の間に隙間を形成することにより、個々のＤ−ＭＯＳＦＥＴを治具によって容易且つ確実に保持することができる。なお、良品、不良品の選別は、ウエハテストの際に不良品に付けられたマークを、チップソータ（ダイボンダ）において例えばＣＣＤカメラにより自動で認識させ、良品のみを選んでコレット２７にて接着シート２６から剥離し、予め半田２８等が配置されたフレーム２９上に置いていく（図３）。また、接着シート２６として、紫外線を照射することにより粘着力が無くなるＵＶシートを用いることができる。
【００１９】
本実施の形態によって製造されたＤ−ＭＯＳＦＥＴ３０は、シリコン基板１０の厚みＬ２が従来の４００μｍと比較して８０〜１００μｍと非常に薄いことから、そのオン抵抗が大幅に低減され、電力損失の少ない高品質なものとなる。図４は、縦型パワーデバイスにおけるシリコン基板の厚みとオン抵抗の関係の一例を示す図であり、基板が薄いほどオン抵抗が低くなる傾向があることを示している。図４より、シリコン基板の厚みを４００μｍから１００μｍにした場合、オン抵抗が約半分になると予想される。
また、本実施の形態によれば、各能動素子領域のそれぞれにｐ型シリコン層３、ｎ＋型シリコン層４、ゲート電極６およびソース電極７を形成した後に、シリコン基板１０を主面１０ｃ側より所定の厚み（８０〜１００μｍ）になるまで機械研磨にて削って主面１０ｂを形成し、この主面１０ｂ上に形成されたドレイン電極８上に導電性接着シート２１を介してシリコン基板１０と外形がほぼ等しい導電性樹脂基板２２を接合するようにしたので、素子製造工程は従来と同様に行うことができ、ウエハテストやアセンブリ工程においては導電性樹脂基板２２によってシリコン基板１０の割れを防ぐため、従来装置をそのまま使用することができる。すなわち、新たな装置開発の必要がない。さらに、導電性樹脂基板２２として縦弾性係数が５００〜４０００Ｋｇｆ／ｍｍ２のものを用いることにより、従来の厚みを有するシリコン基板と同様またはそれ以上の剛性を確保でき、研磨後のシリコン基板１０を従来と同様に取り扱うことができる。また、導電性樹脂基板２２を接合した状態で、主面１０ａ上のソース電極７と導電性樹脂基板２２との間に流れる電流をプローバにより測定することができるため、縦型パワー半導体装置のウエハテストを従来と同様に容易に行うことができる。
【００２０】
なお、本実施の形態では、導電性樹脂基板２２をドレイン電極８上に接合した後で、しかもダイシング溝２５により各能動素子領域が分離される前に各能動素子領域のそれぞれの電気特性テストを行うので、各能動素子領域の整列が保たれており容易に検査が行えるが、電気特性テストはダイシング溝２５により各能動素子領域が分離された後に行ってもよい。分離された後に電気特性テストを行うことにより、各能動素子領域（チップ）が独立した状態であるため、より厳密で詳細なテスト結果を得ることが可能となる。
【００２１】
実施の形態２．
図５は、本実施の形態において製造される縦型パワー半導体装置の例であるＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ ｍｏｄｅ Ｔｒａｎｓｉｓｔｏｒ）の構造を示す断面図である。なお、図中、同一、相当部分には同一符号を付している。
ＩＧＢＴは、パワーＭＯＳＦＥＴのドレイン側にｐ＋型シリコン層を追加した構造を有するものである。本実施の形態におけるＩＧＢＴ５０を構成するシリコン基板４０は、ｐ＋型ＣＺシリコン層４１を出発材料として作られる。ｎ＋、ｎ−層がエピタキシャル成長されているこのシリコン基板４０は相対向する主面４０ａ、４０ｂを有する。
上に位置する主面４０ａ側には、上記実施の形態１で示したＤ−ＭＯＳＦＥＴ３０（図１）と同様に、ｎ−型シリコン層２に主面４０ａからｐ型の不純物を選択的に拡散してｐ型シリコン層３が形成され、このｐ型シリコン層３の中にｎ型の不純物を選択的に拡散しｎ＋型シリコン層４が形成されている。また、主面４０ａ上には、酸化シリコン膜等の絶縁膜５を介して制御電極（ゲート電極）６が形成され、さらにｎ＋型シリコン層４とその周りのｐ型シリコン層３にオーミック接触している第１主電極（エミッタ電極）７が形成されている。ｐ＋型シリコン層４１が露出する主面４１ｂには第２電極層（コレクタ電極）８が形成されている。なお、本実施の形態におけるＩＧＢＴ５０の製造方法については、基板構造以外は上記実施の形態１と同様であるため説明を省略する。
【００２２】
本実施の形態によって製造されたＩＧＢＴ５０は、シリコン基板４０の厚みが従来の４００μｍと比較して８０〜１００μｍと非常に薄いことから、そのオン抵抗が大幅に低減され、電力損失の少ない高品質なＩＧＢＴ２００が得られる。
【００２３】
【発明の効果】
以上のように、本発明によれば、各能動素子領域のそれぞれに第１不純物領域と第２不純物領域と制御電極と第１主電極を形成した後に、さらに、半導体基板を第２主面側より所定の厚みになるまで削り第１主面と対向する第３主面を形成する工程と、第３主面上に第２主電極層を形成しこの第２主電極層上に導電性接着材を介して導電性樹脂基板を接合する工程と、導電性樹脂基板を第２主電極層上に接合した状態で第１主面側から第３主面に達する切れ目を形成し各能動素子領域を分離する工程と、導電性樹脂基板を第２主電極層上に接合した状態で各能動素子領域のそれぞれの電気特性テストを行い各能動素子領域の良否判定を行う工程とを含んで製造するようにしたので、電気特性テストやその後のアセンブリ工程において従来より薄い半導体基板が割れるのを防ぐことができ、縦型パワー半導体装置のオン抵抗の低減を図ることが可能である。
【００２４】
また、電気特性テストが、第２主電極層上に導電性樹脂基板を接合した後であって、しかも切れ目により各能動素子領域が分離される前に行われるので、各能動素子領域の整列が保たれておりテストが容易に行える。
【００２５】
また、電気特性テストが、第２主電極層上に導電性樹脂基板を接合した後であって、しかも切れ目により各能動素子領域が分離された後に行われるので、各能動素子領域（チップ）が独立した状態でテストが行え、より厳密で詳細なテスト結果を得ることが可能となる。
【００２６】
また、半導体基板を第２主面側より所定の厚みになるまで削る工程において、所定の厚みを８０〜１００μｍとすることにより、従来の基板の厚みの約４００μｍと比較して縦型パワー半導体装置のオン抵抗が約半分に低減される。
【００２７】
また、導電性樹脂基板として半導体基板と外形がほぼ等しいものを用いるようにしたので、従来装置をそのまま使用することができ、新たな装置開発の必要がない。
【００２８】
さらに、導電性樹脂基板として縦弾性係数が５００〜４０００Ｋｇｆ／ｍｍ２のものを用いることにより、従来の厚みを有する半導体基板と同様またはそれ以上の剛性を確保でき、半導体基板を従来と同様に取り扱うことができる。
【００２９】
また、電気特性テストにおいて、各能動素子領域上の第１主電極と導電性樹脂基板との間に流れる電流をプローバにより測定することができるので、従来より薄い半導体基板が割れるのを防ぎながら、各能動素子領域のウエハテストを従来と同様に容易に行うことが可能である。
【００３０】
また、電気特性テストの結果、不良品と判別された能動素子領域にマークを付けることにより、チップソータ（ダイボンダ）において、このマークを例えばＣＣＤカメラにより自動で認識させ、良品のみを選んで接着シートから剥離し、所定のフレームや基板等の素子取付基材に固着することができる。
【００３１】
また、各能動素子領域を分離する工程において、切れ目が導電性樹脂基板の板厚の中程まで達するようにしたので、各能動素子領域が完全に分割され、半導体基板の切り残しに起因する割れが生じない。
【００３２】
さらに、各能動素子領域を分離し、また電気特性テストを行った後に、第１主面の全面を覆うように接着シートを接着する工程と、接着シートを接着した状態で半導体基板を加熱して導電性樹脂基板を半導体基板から剥離する工程と、電気特性テストで良品と判定された能動素子領域を接着シートから剥離して所定の素子取付基材に固着する工程とを含んで製造するようにしたので、半導体基板の第１主面側を保護すると共に、導電性樹脂基板を半導体基板から剥離した後も、分割された各能動素子領域の整列を保つことが可能である。
【００３３】
また、導電性樹脂基板を剥離した後に、接着シートを引き伸ばして各能動素子領域の間に隙間を形成することにより、個々の能動素子領域を治具により容易且つ確実に保持することができる。
【００３４】
さらに、各能動素子領域の間に隙間を形成した状態において、電気特性テストで良品と判定された能動素子領域を接着シートから剥離するようにしたので、良品のみを選んで治具で保持し、接着シートから剥離し、所定のフレームや基板等の素子取付基材に固着する工程が容易に行える。
【図面の簡単な説明】
【図１】本発明の実施の形態１における縦型パワー半導体装置の例である二重拡散形ＭＯＳＦＥＴの構造を示す断面図である。
【図２】本発明の実施の形態１である二重拡散形ＭＯＳＦＥＴの製造方法を示す断面図である。
【図３】本発明の実施の形態１である二重拡散形ＭＯＳＦＥＴの製造方法を示す断面図である。
【図４】シリコン基板の厚みとオン抵抗の関係を示す図である。
【図５】本発明の実施の形態２における縦型パワー半導体装置の例であるＩＧＢＴの構造を示す断面図である。
【図６】従来の縦型パワー半導体装置の例である二重拡散形ＭＯＳＦＥＴの構造を示す断面図である。
【符号の説明】
１０、４０ シリコン基板、１ ｎ＋型シリコン層、２ ｎ−型シリコン層、３ ｐ型シリコン層、４ ｎ＋型シリコン層、５ 絶縁膜、６ 制御電極（ゲート電極）、７ 第１主電極（ソース電極、エミッタ電極）、８ 第２主電極（ドレイン電極、コレクタ電極）、２１ 導電性接着シート、２２ 導電性樹脂基板、２３ 電気印加電極針、２４ ウエハチャック、２５ ダイシング溝、２６ 接着シート、２７ コレット、２８ 半田、２９ フレーム、３０ Ｄ−ＭＯＳＦＥＴ、４１ ｐ＋型シリコン層、５０ ＩＧＢＴ。
Claims (12)
- 相対向する第１主面と第２主面を有する半導体基板を準備する工程、前記半導体基板に複数の能動素子領域を想定しこの各能動素子領域のそれぞれについて前記第１主面から前記半導体基板内に第１不純物領域を形成しまたこの各第１不純物領域内にそれぞれ第２不純物領域を形成する工程、および前記複数の能動素子領域のそれぞれについて前記第１不純物領域に絶縁膜を介して対向する制御電極を前記第１主面上に形成しまた少なくとも前記第２不純物領域に接合する第１主電極を前記第１主面上に形成する工程を含んだ縦型パワー半導体装置の製造方法であって、前記各能動素子領域のそれぞれに前記第１不純物領域と第２不純物領域と制御電極と第１主電極を形成した後に、さらに、前記半導体基板を前記第２主面側より所定の厚みになるまで削り前記第１主面と対向する第３主面を形成する工程と、前記第３主面上に第２主電極層を形成しこの第２主電極層上に導電性接着材を介して導電性樹脂基板を接合する工程と、前記導電性樹脂基板を前記第２主電極層上に接合した状態で前記第１主面側から前記第３主面に達する切れ目を形成し各能動素子領域を分離する工程と、前記導電性樹脂基板を前記第２主電極層上に接合した状態で前記各能動素子領域のそれぞれの電気特性テストを行い各能動素子領域の良否判定を行う工程とを含むことを特徴とする縦型パワー半導体装置の製造方法。
- 前記電気特性テストが、前記第２主電極層上に前記導電性樹脂基板を接合した後であって、しかも前記切れ目により前記各能動素子領域が分離される前に行われることを特徴とする請求項１記載の縦型パワー半導体装置の製造方法。
- 前記電気特性テストが、前記第２主電極層上に前記導電性樹脂基板を接合した後であって、しかも前記切れ目により前記各能動素子領域が分離された後に行われることを特徴とする請求項１記載の縦型パワー半導体装置の製造方法。
- 前記半導体基板を前記第２主面側より所定の厚みになるまで削る工程において、前記所定の厚みが８０〜１００μｍとされることを特徴とする請求項１記載の縦型パワー半導体装置の製造方法。
- 前記導電性樹脂基板として前記半導体基板と外形がほぼ等しいものを用いることを特徴とする請求項１記載の縦型パワー半導体装置の製造方法。
- 前記導電性樹脂基板として縦弾性係数が５００〜４０００Ｋｇｆ／ｍｍ２のものを用いることを特徴とする請求項１記載の縦型パワー半導体装置の製造方法。
- 前記電気特性テストにおいて、前記各能動素子領域上の第１主電極と前記導電性樹脂基板との間に流れる電流をプローバにより測定することを特徴とする請求項１記載の縦型パワー半導体装置の製造方法。
- 前記電気特性テストの結果、不良品と判別された前記能動素子領域にマークを付けることを特徴とする請求項１記載の縦型パワー半導体装置の製造方法。
- 前記各能動素子領域を分離する工程において、前記切れ目が前記導電性樹脂基板の板厚の中程まで達することを特徴とする請求項１記載の縦型パワー半導体装置の製造方法。
- 前記各能動素子領域を分離し、また前記電気特性テストを行った後に、前記第１主面の全面を覆うように接着シートを接着する工程と、前記接着シートを接着した状態で前記半導体基板を加熱して前記導電性樹脂基板を前記半導体基板から剥離する工程と、前記電気特性テストで良品と判定された前記能動素子領域を前記接着シートから剥離して所定の素子取付基材に固着する工程とを含むことを特徴とする請求項１記載の縦型パワー半導体装置の製造方法。
- 前記導電性樹脂基板を剥離した後に、前記接着シートを引き伸ばして前記各能動素子領域の間に隙間を形成することを特徴とする請求項１０記載の縦型パワー半導体装置の製造方法。
- 前記各能動素子領域の間に隙間を形成した状態において、前記電気特性テストで良品と判定された前記能動素子領域が前記接着シートから剥離されることを特徴とする請求項１１記載の縦型パワー半導体装置の製造方法。
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|---|---|---|---|---|
| JP2005294773A (ja) * | 2004-04-06 | 2005-10-20 | Renesas Technology Corp | 半導体装置の製造方法 |
| EP2290677A3 (en) * | 2009-08-27 | 2012-11-21 | Tokyo Electron Limited | Method for evaluating semiconductor device |
| CN103035518A (zh) * | 2012-05-09 | 2013-04-10 | 上海华虹Nec电子有限公司 | 一种绝缘栅双极型晶体管晶片制作方法 |
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2002
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