以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
また、符号「−」および「+」は、導電型がn型またはp型の不純物の相対的な濃度を表しており、例えばn型不純物の場合は、「n−」、「n」、「n+」の順に不純物濃度が高くなる。
本願では、SiC基板を炭化ケイ素半導体基板と呼ぶ場合があるが、当該SiC基板と当該SiC基板上のエピタキシャル層とから成る積層基板を炭化ケイ素半導体基板と呼ぶ場合もある。また、本願では、ダイシング工程によりチップ化される前の基板、つまり、MOSFETを備えた製造工程中の基板であっても、炭化ケイ素半導体装置と呼ぶ場合がある。
<改善の余地の詳細>
以下に、図16を用いて、改善の余地の詳細について説明する。図16は、炭化ケイ素半導体装置に生じた欠陥を示す断面図である。
図16に示すように、SiC(炭化ケイ素)から成る炭化ケイ素半導体基板を用いたMOSFET(Metal Oxide Semiconductor Field Effect Transistor、MOS型電界効果トランジスタ)として、以下に説明する構造を有するものがある。当該炭化ケイ素半導体基板は、SiCから成るn+型のSiC基板2と、SiC基板2上のn−型の半導体層であるエピタキシャル層3とにより構成されている。SiC基板2は、主面(上面)と、当該主面の反対側の裏面(下面)とを有している。エピタキシャル層3はMOSFETのドリフト層を構成している。SiC基板2の裏面(下面)には、n+型の半導体領域であるドレイン領域14が形成されており、ドレイン領域14の下面は、シリサイド層24を介してドレイン配線用電極24により覆われている。すなわち、ドレイン領域14はシリサイド層24を介してドレイン配線用電極24に電気的に接続されている。
また、エピタキシャル層3の上面から所定の深さで、p型半導体領域(pウェル領域、p型ボディ領域)6が複数形成されている。すなわち、エピタキシャル層3の上面を含むエピタキシャル層3内には、複数のp型半導体領域6が所定の間隔で並んで形成されている。各p型半導体領域6内には、エピタキシャル層3の上面から所定の深さで、n+型の半導体領域であるソース領域7が形成されている。ソース領域7とドリフト層であるエピタキシャル層3との間には、p型半導体領域6が介在している。
また、各p型半導体領域6内には、エピタキシャル層3の上面から所定の深さで、p+型の半導体領域であるコンタクト領域8が形成されている。コンタクト領域8はp型半導体領域6の電位を固定するために設けられた領域であり、ソース領域7とほぼ同様の深さを有している。コンタクト領域8は、p型半導体領域6およびソース領域7のそれぞれと接している。コンタクト領域8は、隣接するソース領域7により両側から挟まれるように配置されている。また、コンタクト領域8の底面、並びにソース領域7の底面および側面は、p型半導体領域6に覆われている。
隣り合うソース領域7同士の間であって、隣り合うp型半導体領域6同士の間のエピタキシャル層3上には、ゲート絶縁膜11を介してゲート電極12が形成されている。言い換えれば、ソース領域7と隣接するp型半導体領域6の上面上にゲート絶縁膜11を介してゲート電極12が形成されている。ゲート絶縁膜11は、例えば酸化シリコン膜から成る。ゲート絶縁膜11の端部の上面、ゲート電極12の側面および上面は、層間絶縁膜13により覆われている。ゲート電極12の一部は、エピタキシャル層3の上面に形成されたp型半導体領域6の直上に位置している。ゲート絶縁膜11および層間絶縁膜13は開口部(貫通孔)15を有しており、開口部15において、コンタクト領域8およびソース領域7は、ゲート絶縁膜11、ゲート電極12および層間絶縁膜13から成る積層膜に覆われていない。
開口部15、つまりコンタクトホール内の底部で上記積層膜から露出するソース領域7の一部およびコンタクト領域8のそれぞれの表面上には、シリサイド層25が形成されている。すなわち、コンタクト領域8およびソース領域7は互いに隣接しており、コンタクト領域8およびソース領域7の境界上を跨がるように、コンタクト領域8の上面およびソース領域7の上面にシリサイド層25が形成されている。
ソース領域7の一部およびコンタクト領域8に接するシリサイド層25上の開口部15内には、コンタクトプラグ(導電性接続部)18が埋め込まれている。複数の開口部15に埋め込まれた複数のコンタクトプラグ18のそれぞれは、層間絶縁膜13上に形成されたソース配線用電極21と一体となっている。ソース配線用電極21は、ソースパッド29(図12参照)に電気的に接続されている。
ソース領域7の一部およびコンタクト領域8は、シリサイド層25を介して、コンタクトプラグ18に対しオーミック性を有するように電気的に接続されている。よって、ソース領域7およびコンタクト領域8は、シリサイド層25、コンタクトプラグ18、およびソース配線用電極21などの導電体を介して、ソースパッド29に電気的に接続されている。同様に、ゲート電極12には、図示しない領域においてコンタクトプラグが接続され、ゲート電極12は当該コンタクトプラグおよびゲート配線用電極を介してゲートパッド28(図12参照)に電気的に接続されている。
平面視において、1つのコンタクト領域8は矩形のレイアウトを有しており、コンタクト領域8の周囲はソース領域7により囲まれている(図10参照)。当該ソース領域7は、p型半導体領域6により囲まれている。コンタクト領域8と、コンタクト領域8の周囲のソース領域7と、ソース領域7の周囲のp型半導体領域6とは、ユニットセル30を構成している。また、複数存在するユニットセル30のそれぞれは、p型半導体領域6の直上にゲート絶縁膜11を介して形成されたゲート電極12を有している。ユニットセル30は、炭化ケイ素半導体基板の上面において複数並んで配置されており、隣り合うユニットセル30同士の間には、エピタキシャル層3の上面が形成されている。
ゲート電極12と、ソース領域7とドレイン領域14とはnチャネル型のMOSFETを構成している。例えばゲート電極12およびドレイン領域14に正の電圧を印加して当該MOSFETを導通させた際には、ドリフト層であるエピタキシャル層3内をドレイン領域14側から電流が縦方向に流れ、電流は、エピタキシャル層3の上面に位置するp型半導体領域6に形成されたチャネル(反転層)を通ってソース領域7へと流れる。なお、隣り合うp型半導体領域6と、それらのp型半導体領域6同士の間のエピタキシャル層3とはnpn型のトランジスタを構成している。MOSFETのオフ時には隣り合うp型半導体領域6のそれぞれからエピタキシャル層3側に空乏層が伸びるため、p型半導体領域6に挟まれたエピタキシャル層3近傍の領域はJFET(Junction FET)領域と呼ばれている。
正常な炭化ケイ素半導体基板では、結晶欠陥は存在していない。しかし、図16に示すように、上面から所定の深さに亘って、炭化ケイ素の貫通転位である結晶欠陥4が形成されている場合がある。結晶欠陥4は、エピタキシャル層3の上面からエピタキシャル層3の所定の深さに亘って空洞(空隙)5が断続的に複数配置された構造を有している。空洞5の平面視での直径は例えば100nm以下である。すなわち、結晶欠陥4は閉塞マイクロパイプ構造を有している。結晶欠陥4の上部では、エピタキシャル層3の上面がすり鉢状に凹んでいる。
ドレイン領域14とソース領域7との間の電位差が例えば2.6kVとなり、ゲート電極12とソース領域7との間の電位差が例えば0VとなるようにMOSFETに対し電圧を印加すると、MOSFETはDCBL(Direct Current Blocking)状態(ブロッキング状態)となる。DCBL状態、つまりMOSFETのオフ状態では、エピタキシャル層3内のドリフト領域が空乏化し、炭化ケイ素半導体基板の上面とほぼ平行に等電位面が形成され、その等電位面に対する鉛直方向において電界Esicが発生する。電界Esicの値は約1MV/cmとなる。一方、JFET領域に形成された空洞5内の電界Ecavityと、電界Esicとの間では、以下の式1が成立する。
Ecavity=εsic/εcavity×Esic・・・(式1)
ただし、εsicは電界Esicが生じている領域のエピタキシャル層3の比誘電率であり、εcavityは空洞5内の比誘電率である。この電界Ecavityは空洞5の表面および空洞5の内部の気体中の耐電界を超えるため、空洞5内でプラズマが発生して放電が起き、この放電により、空洞5の表面の帯電と炭化ケイ素半導体基板内のホットキャリア(電子・正孔対)とが発生する。この影響で結晶欠陥4の直上に位置するゲート絶縁膜11では、帯電による酸化膜電界の増大が起き、かつ、ゲート絶縁膜11にはホットホール(正孔)が注入される。これにより、経時的にゲート絶縁膜11の破壊が進行し、絶縁破壊が起きて絶縁不良に至る。
つまり、結晶欠陥4を有するMOSFETでは、スイッチング動作などを繰り返すことで、このような放電に起因してゲート絶縁膜11の破壊が起きる。その結果、ゲート電極12とドレイン領域14との間で流れるリーク電流が増大し、MOSFETが正常に動作しなくなる。すなわち、結晶欠陥4の存在は、炭化ケイ素半導体装置の信頼性の低下の原因となる。
結晶欠陥4はSiC基板2上にエピタキシャル成長法によりエピタキシャル層3を形成した際に生じる欠陥であるが、全ての炭化ケイ素半導体基板に発生するものではない。また、製造工程中に1枚の半導体ウェハに結晶欠陥4が生じていても、当該半導体ウェハから複数得られる半導体チップには、結晶欠陥4が形成されているものと、結晶欠陥が形成されていないものとに分かれ得る。結晶欠陥4を炭化ケイ素半導体装置の製造工程中に発見することができたとしても、結晶欠陥4を除去して炭化係争半導体基板を正常化することは困難である。したがって、炭化ケイ素半導体装置の信頼性の低下を防ぐため、炭化ケイ素半導体装置の製造工程中において結晶欠陥4の有無を判別し、結晶欠陥4を含む半導体ウェハ、半導体チップ、当該半導体チップを搭載した半導体チップ実装基板、または、パワーモジュールなどを破棄する必要がある。
結晶欠陥4を発見するための方法として、例えば炭化ケイ素半導体装置の製造工程中において、ゲート絶縁膜11の形成前の時点で、炭化ケイ素半導体基板の表面に対してSEM(Scanning Electron Microscope)を用いた観察を行うことが考えられる。しかし、結晶欠陥4の平面視における直径は100nm以下であり、半導体ウェハ全体に対しそのような観察を行って結晶欠陥4の有無を判断することは、手間と時間を要するため現実的ではない。このような観察による検査ではなく、下記のように電気的な試験を行う方が現実的である。
すなわち、結晶欠陥4を発見するための試験(検査方法)として、DCBL試験を行うことが考えられる。DCBL試験は、MOSFETがブロッキング状態、つまりオフ状態で、ドレイン電極に高い直流電圧を印加し続け、一定の時間をかけて行われるものである。DCBL試験では、MOSFETに電圧を印加し続けることで、結晶欠陥4を有するMOSFETのゲート絶縁膜11の絶縁破壊を促し、当該絶縁破壊に起因するリーク電流の増大を確認することで結晶欠陥4の有無を判断する。つまり、当該DCBL試験は、TDDB(Time Dependent Dielectric Breakdown:経時絶縁破壊)試験である。以下では、まず、比較例のDCBL試験を行う際の電圧印加条件について説明する。
DCBL試験ではMOSFETがオフ状態となっていればよいので、ゲート電極12とソース領域7との間の電位差、つまりゲート・ソース間電圧Vgsを0Vとすることが考えられる。また、ドレイン領域14とソース領域7との間の電位差、つまりドレイン・ソース間電圧Vdsは、例えば2.6kVとする。具体的には、例えば、ソース領域7に0Vを印加し、ドレイン領域14に2.6kVを印加し、ゲート電極12に0Vを印加する。ゲート・ソース間電圧Vgsが0Vであるため、ドレイン・ソース間電圧Vdsが高くても、ドレイン・ソース間の導通はない。ドレイン・ソース間電圧Vdsは、炭化ケイ素半導体装置の定格電圧によって決まる。つまり、定格電圧を超えた電圧を印加すると、結晶欠陥4と関係無い原因で炭化ケイ素半導体装置が故障し、正確なDCBL試験結果を得られない虞がある。よって、例えば定格電圧が3.3kVである炭化ケイ素半導体装置においては、定格電圧の80%程度の電圧である2.6kVをドレイン領域14に2.6kVを印加する。
このような条件でMOSFETに電圧を印加し続けると、例えば約1000時間(つまり1、2ヶ月)後に、ゲート電極12を流れるリーク電流の増大を確認することができる。すなわち、製造工程中または完成後の炭化ケイ素半導体装置が結晶欠陥4を有する場合、DCBL試験を長時間行うことで結晶欠陥4の空洞5において電子・正孔対が発生し、そうして発生した電荷(正孔)がゲート絶縁膜11に注入されることでゲート絶縁膜11が破壊され、これによりゲート電極12とドレイン領域14との間で流れるリーク電流が増大する。リーク電流の増大が確認された炭化ケイ素半導体装置は、結晶欠陥4が形成されていると判断することができる。逆に、1000時間以上経ってもリーク電流が増大しない炭化ケイ素半導体装置は、結晶欠陥4が形成されていないと判断することができる。
DCBL試験は、炭化ケイ素半導体装置の製造工程中であって、例えば、ダイシング前の半導体ウェハ、ダイシング後の半導体チップ(ペレット)、当該半導体チップを搭載したプリント基板(配線基板)である半導体チップ実装基板、または、当該半導体チップ実装基板を封入したパワーモジュールの、いずれの状態で行ってもよい。このDCBL試験を行うことでリーク電流の増大が確認された半導体ウェハ、半導体チップ、半導体チップ実装基板またはパワーモジュールは、ゲート絶縁膜11の信頼性が低く、寿命が短いため、製品として出荷せずに破棄される。これにより、炭化ケイ素半導体装置の信頼性を確保することができる。
ただし、結晶欠陥4は、1つの半導体ウェハから得られる全ての半導体チップのそれぞれに生じるとは限らない。また、1つの半導体ウェハにおいて、1つの半導体チップとなる領域(チップ領域)のMOSFETに結晶欠陥4が生じていないとしても、当該半導体ウェハの他のチップ領域には、結晶欠陥4が生じ得る。したがって、半導体ウェハに対してDCBL試験を行う場合は、全ての半導体ウェハのそれぞれにおいて、全てのチップ領域に対してDCBL試験を行う必要がある。また、実装前の半導体チップに対してDCBL試験を行う場合には、全ての半導体チップに対してDCBL試験を行う必要がある。また、半導体チップ実装基板に対してDCBL試験を行う場合には、全ての半導体チップ実装基板に対してDCBL試験を行う必要がある。同様に、パワーモジュールに対してDCBL試験を行う場合には、全てのパワーモジュールに対してDCBL試験を行う必要がある。
このように全てのチップ領域、全ての半導体チップ、全ての半導体チップ実装基板、または、全てのパワーモジュールのそれぞれに対し、1、2ヶ月の時間を要するDCBL試験を行うことは、現実的ではなく、炭化ケイ素半導体装置の製造コストの増大の原因となる。また、試験に1、2ヶ月を要するため、例えば、製造工程中の複数の半導体ウェハのうち、一部の半導体ウェハについてのみ試験を行うことが考えられる。しかし、その場合、結晶欠陥4を有する半導体ウェハに対して試験を行わず、欠陥の見逃しが起こる可能性が高い。すなわち、製造工程中の全ての炭化ケイ素半導体装置に対しDCBL試験を行わなければ、炭化ケイ素半導体装置の信頼性を向上することはできない。したがって、結晶欠陥4を発見するために行う試験(検査)に要する時間を短縮することは、改善の余地として存在する。
そこで、本実施の形態では、上述した改善の余地を解決する工夫を施している。以下では、この工夫を施した本実施の形態における技術的思想について説明する。
<炭化ケイ素半導体装置の製造方法>
以下に、本実施の形態の炭化ケイ素半導体装置の製造工程を、図1に示す製造工程のフローに沿って、図2〜図15、図17および図18を用いて説明する。図1は本実施の形態の半導体装置の製造工程を示すフローである。ここで製造する炭化ケイ素半導体装置を構成するMOSFETの構造は、図16を用いて説明したMOSFETの構造と同様であるが、ここで製造されるMOSFETは、結晶欠陥4(図16参照)を含む場合と含まない場合とがある。
図2、図10、図12および図13は、本実施の形態の半導体装置の製造工程中の平面図であり、図3〜図9および図11は、本実施の形態の半導体装置の製造工程中の断面図である。図14は、本実施の形態の半導体装置の製造工程中の斜視図である。図15は、本実施の形態である炭化ケイ素半導体装置の製造工程中に行う検査用の炭化ケイ素半導体検査装置の回路を説明する断面図である。図17は、本実施の形態の炭化ケイ素半導体装置の製造工程中に行う検査の結果として、リーク電流が生じた炭化ケイ素半導体装置の電流特性を示すグラフである。図18は、比較例の炭化ケイ素半導体装置の製造方法で行うDCBL試験(検査)に要する時間と、本実施の形態の炭化ケイ素半導体装置の製造方法で行うDCBL試験(検査)に要する時間とを示すグラフである。図11は、図10のA−A線における断面図である。
まず、図2に示すように、半導体ウェハWF(図3に示すSiC基板2)を準備する(図1のステップST1)。半導体ウェハWFは、例えば炭化ケイ素(SiC)から成るn+型の基板であり、第1面である主面と、その反対側の第2面である裏面(背面)とを有している。SiC基板2にはn型の不純物が比較的高い濃度で導入されている。このn型不純物は例えば窒素(N)であり、このn型不純物の不純物濃度は例えば、1×1017〜1×1019cm−3である。
平面視において、円形状を有する半導体ウェハWFは、端部の一部に切り欠き(ノッチ)NTを有している。また、半導体ウェハWFは、平面視において行列状に並ぶ複数のチップ領域CHRを有している。すなわち、チップ領域CHRは、X方向およびY方向のそれぞれに複数並んでアレイ状(マトリクス状)に配置されている。X方向およびY方向は、平面視で互いに直交する方向であり、いずれも半導体ウェハ(SiC基板)WFの主面に沿う方向である。平面視において、各チップ領域CHRは矩形形状を有している。以下で半導体ウェハと呼ぶ場合、半導体ウェハは、SiC基板2のみでなく、ダイシング工程を行うまでの間にSiC基板2上に形成された構造を含む。
次に、図3〜図8を用いて説明するように、MOSFETを形成する(図1のステップST2)。
すなわち、図3に示すように、SiC基板2の主面上に、エピタキシャル成長法によりSiCから成るn−型の半導体層であるエピタキシャル層3を形成する。エピタキシャル層3には、SiC基板2の不純物濃度よりも低いn型不純物(例えば窒素(N))が導入されている。エピタキシャル層3の不純物濃度は、素子の定格耐圧(定格電圧)に依存し、例えば1×1014〜1×1017cm−3である。また、エピタキシャル層3の厚さは例えば3〜80μmである。これにより、SiC基板2およびSiC基板2上のエピタキシャル層3から成る炭化ケイ素半導体基板を形成する。
次に、図4に示すように、エピタキシャル層3の上面上に、マスク32を形成する。マスク32はエピタキシャル層3の上面の複数の箇所を露出する膜である。マスク32の厚さは、例えば1.0〜5.0μm程度である。マスク32の材料には、例えばSiO2またはフォトレジストなどを用いる。エピタキシャル層3の上面の複数の箇所を露出する膜である。
次に、上部にマスク32が形成されたエピタキシャル層3の上面に対し、p型不純物(例えばアルミニウム(Al))をイオン注入する。これにより、エピタキシャル層3の上面に、ボディ領域(ウェル領域)であるp型半導体領域6を複数形成し、p型半導体領域6のエピタキシャル層3の上面からの深さは、例えば0.5〜1.5μm程度である。また、p型半導体領域6の不純物濃度は、例えば1×1016〜1×1019cm−3である。なお、本願でいう深さとは、炭化ケイ素半導体基板の上面に一部が形成された半導体領域の上下方向(縦方向、垂直方向)の長さであり、炭化ケイ素半導体基板の上面から当該半導体領域の下面までの距離を指す。また、ここでいう上下方向(縦方向、垂直方向)とは、SiC基板2の上面およびエピタキシャル層3の上面(炭化ケイ素半導体基板の上面)に対して垂直な方向である。
次に、図5に示すように、マスク32を除去した後、エピタキシャル層3の上面上に、マスク33を形成する。マスク33の厚さは、例えば0.5〜2.0μm程度である。マスク33の材料には、例えばSiO2またはフォトレジストなどを用いる。マスク33は、アクティブ領域のエピタキシャル層3の上面のうち、複数の箇所を露出する膜である。具体的には、マスク33は、平面視で島状に形成されたp型半導体領域6の上面の中央部を露出しており、p型半導体領域6の上面の端部およびp型半導体領域6と隣接するエピタキシャル層3の上面を覆っている。なお、本願でいうアクティブ領域は、半導体チップが形成されるチップ領域のうち、周縁部であるターミネーション領域に囲まれた領域であって、複数のMOSFETが形成される領域である。
続いて、上部にマスク33が形成されたエピタキシャル層3に対し、n型不純物(例えば窒素(N))をイオン注入する。これにより、アクティブ領域のエピタキシャル層3の上面に、n+型の半導体領域であるソース領域7を複数形成する。ソース領域7のn型不純物濃度は、例えば1×1018〜1×1021cm−3である。各ソース領域7は、p型半導体領域6の平面視における中央部に形成する。各ソース領域7のエピタキシャル層3の上面からの深さは、例えば0.05〜1.0μm程度である。すなわち、ソース領域7の深さは、p型半導体領域6の深さより浅い。
次に、図6に示すように、マスク33を除去した後、エピタキシャル層3の上面上に、マスク34を形成する。マスク34の厚さは、例えば0.5〜2.0μm程度である。マスク34の材料には、例えばSiO2またはフォトレジストなどを用いる。マスク34は、アクティブ領域のエピタキシャル層3の上面のうち、複数の箇所を露出する膜である。具体的には、マスク34は、平面視で島状に形成されたソース領域7の上面の中央部を露出しており、ソース領域7の上面の端部およびソース領域7を平面視で囲むp型半導体領域およびエピタキシャル層3のそれぞれの上面を覆っている。すなわち、マスク34の開口部の底部において、ソース領域7の上面の中央部が露出している。
続いて、上部にマスク34が形成されたエピタキシャル層3に対し、p型不純物(例えばアルミニウム(Al))をイオン注入する。これにより、エピタキシャル層3の上面にp+型の半導体領域であるコンタクト領域8を複数形成する。各コンタクト領域8は、各ソース領域7の平面視における中央部に形成される。コンタクト領域8のエピタキシャル層3の上面からの深さは、例えば0.05〜1.0μm程度である。すなわち、コンタクト領域8の深さは、p型半導体領域6の深さより浅い。
コンタクト領域8のp型不純物濃度は、例えば1×1018〜1×1021cm−3である。具体的には、当該濃度は1×1020cm−3である。
次に、図7に示すように、マスク34を除去した後、エピタキシャル層3の上面上に、保護膜となるマスク(図示しない)を形成する。その後、SiC基板2の裏面にn型不純物(例えば窒素(N))をイオン注入する。これにより、SiC基板2の裏面にn+型の半導体領域であるドレイン領域14を形成する。ドレイン領域14の不純物濃度は、1×1019〜1×1021cm−3である。ドレイン領域14の、SiC基板2の裏面からの深さは、例えば0.05〜2.0μm程度である。
続いて、図示は省略するが、全てのマスクを除去し、エピタキシャル層3の上面およびSiC基板2の裏面のそれぞれを覆うように、例えばプラズマCVD(Chemical Vapor Deposition)法を用いて炭素膜を堆積する。炭素膜の厚さは、例えば0.03〜0.05μm程度である。その後、1500度以上の温度で、2〜3分程度の熱処理を施す。これにより、エピタキシャル層3の上面と、SiC基板2の裏面にイオン注入した各不純物の活性化を行う。その後、上記炭素膜を例えばプラズマ処理により除去する。
続いて、エピタキシャル層3の上面上に、絶縁膜26およびn型の多結晶Si(シリコン)膜を順に形成した後、多結晶Si膜上にマスク36を形成する。絶縁膜26および多結晶Si膜は、例えばCVD法により形成する。マスク36は、エピタキシャル層3の上面において隣り合うコンタクト領域8同士の間に形成する。
続いて、マスク36を用いたドライエッチング法により、多結晶Si膜を加工する。これにより、多結晶Si膜から成るゲート電極12を形成する。絶縁膜26の厚さは、例えば0.05〜0.15μm程度である。ゲート電極12の厚さは、例えば、0.2〜0.5μm程度である。
次に、図8に示すように、マスク36を除去した後、エピタキシャル層3の上面上に、ゲート電極12および絶縁膜26を覆うように、例えばプラズマCVD法により層間絶縁膜13を形成する。その後、マスク37を用いて、層間絶縁膜13および絶縁膜26をドライエッチング法により加工することで、エピタキシャル層3の上面を露出させる。これにより、絶縁膜26から成るゲート絶縁膜11をゲート電極12および層間絶縁膜13の直下に形成する。当該エッチング工程により、層間絶縁膜13には、ソース領域7の一部およびコンタクト領域8のそれぞれの上面が露出する開口部15が形成される。また、ここではゲート電極12に達する開口部(図示しない)も形成する。
以上により、アクティブ領域には、MOSFETの最小単位構造であるユニットセル30が複数形成される。図8に示す複数のユニットセル30のそれぞれは、互いに隣接するp型半導体領域6、ソース領域7およびコンタクト領域8と、当該p型半導体領域6の直上にゲート絶縁膜11を介して形成されたゲート電極12とを有している。
次に、図9に示すように、マスク37を除去した後、開口部15の底部のエピタキシャル層3の上面にシリサイド層25を形成する。シリサイド層25を形成する際には、まず、露出しているエピタキシャル層3の上面を覆うように、例えばスパッタリング法により第1金属(例えばニッケル(Ni))膜を堆積する。この第1金属膜の厚さは、例えば0.05μm程度である。続いて、600〜1000℃のシリサイド化熱処理を施すことにより、開口部15の底面において、第1金属膜とエピタキシャル層3とを反応させて、例えばニッケルシリサイド(NiSi)から成るシリサイド層25を形成する。
次に、図10および図11に示すように、電極パッドを形成する(図1のステップST3)。つまり、開口部15およびゲート電極12に達する開口部(図示しない)のそれぞれの内部を埋め込むように、層間絶縁膜13上に、第2金属(例えばチタン(Ti))膜、窒化チタン(TiN)膜およびアルミニウム(Al)膜を順に積層する。アルミニウム(Al)膜の厚さは、例えば1.0μm以上が好ましい。続いて、上記の第2金属膜、窒化チタン膜およびアルミニウム膜から成る積層膜を加工することにより、当該積層膜から成るコンタクトプラグ18、ソース配線用電極21およびゲート配線用電極(図示しない)を形成する。
ソース配線用電極21またはゲート配線用電極は層間絶縁膜13上の上記積層膜から成り、コンタクトプラグ18は開口部15内の上記積層膜から成る。ソース配線用電極21はシリサイド層25を介してコンタクト領域8およびソース領域7に対してオーミック性を有するように電気的に接続されている。また、図示しないゲート配線用電極は、ゲート電極12と電気的に接続されている。図10では、開口部15の形成箇所、つまり、コンタクトプラグ18が炭化ケイ素半導体基板に接続される箇所の輪郭を破線で示している。
続いて、SiO2膜またはポリイミド膜から成る絶縁膜をゲート配線用電極およびソース配線用電極21を覆うように成膜し、当該絶縁膜を加工してパッシベーション膜22(図12参照)を形成する。パッシベーション膜22はターミネーション領域の一部を覆い、アクティブ領域において開口している。パッシベーション膜22から露出するソース配線用電極21の上面は、ソースパッド(ソース電極パッド)29(図12参照)を構成している。また、パッシベーション膜22から露出するゲート配線用電極の上面は、ゲートパッド(ゲート電極パッド)28(図12参照)を構成している。
続いて、SiC基板2の裏面に、例えばスパッタリング法により第3金属膜を成膜し、レーザーシリサイド化熱処理を施すことにより、第3金属膜とSiC基板2とを反応させて、シリサイド層23を形成する。シリサイド層23は、ドレイン領域14の下面と接している。第3金属膜の厚さは、例えば0.1μm程度である。続いて、シリサイド層23の底面を覆うように、ドレイン配線用電極24を形成する。ドレイン配線用電極24は、シリサイド層23側から順にチタン(Ti)膜、ニッケル(Ni)膜および金(Au)膜を積層して形成した0.5〜1μmの積層膜により構成される。
ドレイン配線用電極24の裏面は、ドレインパッド(ドレイン電極パッド)を構成している。これにより、上記電極パッドであるソースパッド、ドレインパッド、ゲートパッドを形成することができる。
次に、図12に示すように、SiC基板2(図11参照)を含む半導体ウェハWF(図2参照)をダイシング工程により切削することで個片化し、これにより複数の半導体チップ1を形成する(図1のステップST4)。以上により、SiC−MOSFETを含む半導体チップ1が完成する。SiC−MOSFET(以下、単にMOSFETと呼ぶ)は、炭化ケイ素半導体基板内にチャネル領域を有するMOSFETである。チャネル領域は、ソース領域とドレイン領域との間で、MOSFETの動作時にチャネルが形成される領域である。
次に、図13に示すように、半導体チップ1をプリント基板である絶縁基板上に実装することで、半導体チップ実装基板を形成する(図1のステップST5)。図13では、半導体チップ1に接続されたボンディングワイヤ41を太い線で示している。図13では、全てのボンディングワイヤ41ではなく、一部のボンディングワイヤ41のみを示している。
すなわち、図12に示す半導体チップ1を、絶縁基板27に搭載する。絶縁基板27は、上面に金属箔の導電パターンが形成(プリント)されたプリント基板である。金属箔の導電パターンとしては、絶縁基板27上にゲート配線40、ソース配線39およびドレイン配線38が互いに離間して配置されている。絶縁基板27は、例えばAlN(窒化アルミニウム)などから成る。絶縁基板27は、平面視で矩形のレイアウトを有している。
ここでは、絶縁基板27上の2つのドレイン配線38のそれぞれの上面上に、半田などを用いて半導体チップ1を6つ実装する。すなわち、ドレイン配線38の上面上に、半田を介して6つの半導体チップ1のドレイン配線用電極24(図11参照)の底面(ドレインパッド)を接続する。つまり、絶縁基板27上には、合計12の半導体チップ1が搭載される。絶縁基板27上に搭載(実装)される半導体チップ1の数は偶数であり、例えば、6つまたは8つなどであってもよい。
続いて、ボンディングワイヤ41を介して、ソースパッド29(図12参照)とソース配線39とを接続し、ボンディングワイヤ41を介して、ゲートパッド28(図12参照)とゲート配線40とを接続する。これにより、複数の半導体チップ1を実装した半導体実装基板を形成する。
次に、図14に示すように、パワーモジュールを形成する(図1のステップST6)。つまり、パッケージングを行う。すなわち、樹脂ケース42内に上記半導体チップ実装基板を複数配置し、半田などを用いて、ゲート配線40、ソース配線39およびドレイン配線38(図13参照)と外部端子44とを電気的に接続する。続いて、半導体チップ実装基板上の樹脂ケース42内にモールド樹脂を流し込み、これにより、樹脂ケース42内の半導体チップ実装基板を封止するモールド樹脂層43を形成する。以上により、樹脂ケース42、モールド樹脂層43、外部端子44、および、封入された半導体チップ実装基板を含むパワーモジュールを形成する。樹脂ケース42およびモールド樹脂層43からは外部端子44が複数露出しており、複数の外部端子44のそれぞれは、半導体チップ実装基板のゲート配線40、ソース配線39またはドレイン配線38(図13参照)に電気的に接続されている。
次に、DCBL試験を行う(図1のステップST7)。DCBL試験は、MOSFETに電圧を印加し、電流を測定して行う試験(検査)である。ここでは、パワーモジュールを形成する工程(図1のステップST6)の後に結晶欠陥の有無を判別するDCBL試験(検査)を行うことについて説明する。しかし、このDCBL試験は、図1のステップST3の後、ステップST4の前の時点に行ってもよい。つまり、MOSFETが形成された半導体ウェハに対して当該試験を行ってもよい。また、このDCBL試験は、ステップST4の後、ステップST5の前の時点に行ってもよい。つまり、個片化された半導体チップに対して当該試験を行ってもよい。また、このDCBL試験は、ステップST5の後、ステップST6の前の時点に行ってもよい。つまり、半導体チップが複数搭載された半導体チップ実装基板に対して当該試験を行ってもよい。このように、当該DCBL試験は、図1のステップST3〜ST6の間、または、ステップST6の後に行うことができる。
本実施の形態のDCBL試験では、図15に示すように、150℃の温度条件で、MOSFETに対し、ゲート・ソース間電圧Vgs=−15V、ドレイン・ソース間電圧Vds=2.6kVを印加する。つまり、炭化ケイ素半導体基板を150℃に加熱した状態で試験を行う。
ゲート・ソース間電圧Vgsは、ソース領域7に印加される電圧に対する、ゲート電極12に印加される電圧の差である。すなわち、ゲート・ソース間電圧Vgsは、ゲート電極12とソース領域7と間に印加される電圧である。つまり、ゲート電極12に印加される電圧がソース領域7に印加される電圧に比べて大きい場合は、ゲート・ソース間電圧Vgsは正の値となり、ゲート電極12に印加される電圧がソース領域7に印加される電圧に比べて小さい場合は、ゲート・ソース間電圧Vgsは負の値となる。
ここでは、ソース領域7はコモン線に接続される。つまり、ソース領域7はグランドGNDに接続され、ソース領域7には接地電位、つまり0Vが印加される。この場合、ゲート電極12には負バイアスが印加される。つまり、ゲート電極12には−15Vが印加される。ただし、ゲート・ソース間電圧Vgsが負バイアスであればよいので、例えばソース領域7に50Vが印加される場合は、ゲート電極12には例えば35Vが印加される。ゲート・ソース間電圧Vgsが正バイアスではなく負バイアスであることにより、MOSFETはブロッキング状態(オフ状態)となる。
すなわち、上記の各電圧を印加したMOSFETでは、p型半導体領域6とエピタキシャル層3とから成るpn接合が空乏層を形成し、エピタキシャル層3内に拡がった当該空乏層は、互いに隣り合うp型半導体領域6同士の間のエピタキシャル層3を、ドレイン領域14に印加された高電圧から保護する。
本実施の形態では、ゲート・ソース間電圧Vgsは負の電圧である。言い換えれば、当該DCBL試験では、ゲート電極12とソース領域7との間に、ソース領域7側が高電圧側となる第1電圧を印加する。
ゲート・ソース間電圧Vgsの値は、例えば−35〜−5Vの範囲内であって、より望ましくは−20〜−10Vの範囲内である。DCBL試験において結晶欠陥の発見までに要する時間を短縮する観点から、ゲート・ソース間電圧Vgsの絶対値は大きい方が好ましい。ただし、ゲート・ソース間電圧Vgsの値は、絶対値が絶対最大定格以下である必要がある。ゲート・ソース間電圧Vgsの絶対最大定格とは、絶対値がその値を超えるゲート・ソース間電圧Vgsが印加されると、炭化ケイ素半導体装置が壊れ、正常に動作しなくなる値である。ここではゲート・ソース間電圧Vgsの絶対値の絶対最大定格が35Vであるため、ゲート・ソース間電圧Vgsの絶対値を35V以下とする必要がある。また、ゲート・ソース間電圧Vgsの絶対値を5V未満とすると、DCBL試験において結晶欠陥の発見までに要する時間が過度に大きくなる。よって、ゲート・ソース間電圧Vgsは−35〜−5Vの範囲内であることが望ましい。つまり、|−5|≦Vgs≦|−35|の条件でMOSFETにゲート・ソース間電圧Vgsを印加する。言い換えれば、ゲート・ソース間電圧Vgsの絶対値は、5〜35Vである。
また、ドレイン・ソース間電圧Vdsは、ソース領域7に印加される電圧に対する、ドレイン領域14に印加される電圧の差である。すなわち、ドレイン・ソース間電圧Vdsは、ドレイン領域14とソース領域7と間に印加される電圧である。つまり、ドレイン領域14に印加される電圧がソース領域7に印加される電圧に比べて大きい場合は、ドレイン・ソース間電圧Vdsは正の値となり、ドレイン領域14に印加される電圧がソース領域7に印加される電圧に比べて小さい場合は、ドレイン・ソース間電圧Vdsは負の値となる。ソース領域7に0Vが印加される場合には、ドレイン領域14に2.6kVが印加される。ここでは、ドレイン領域14に、炭化ケイ素半導体装置の定格電圧である3.3kVの約80%の値の電圧である2.6kVを印加する。定格電圧の種類としては、1.7kV、2.5kV、3.3kV、4.5kVまたは6.5kVなどがある。つまり、ドレイン・ソース間電圧Vdsとして印加し得る最大の電圧は、6.5kVである。
定格電圧とは、所定の期間(例えば20年)の間、装置に対して印加し続けても、装置が壊れないことを保証する電圧である。
このように、本実施の形態のDCBL試験でのドレイン・ソース間電圧Vdsは、正電圧である。言い換えれば、当該DCBL試験では、ドレイン領域14とソース領域7との間に、ドレイン領域14側が高電圧側となる第2電圧を印加する。
ドレイン・ソース間電圧Vdsが高ければ、炭化ケイ素半導体基板の上面から深い位置に形成された結晶欠陥も発見し易くなる。しかし、ドレイン・ソース間電圧Vdsが定格電圧の100%の値より大きい場合、つまり、ドレイン領域14に定格電圧を超えた電圧を印加した場合、例えばMOSFETの性能が低下するなどして、結晶欠陥と関係無い原因で炭化ケイ素半導体装置が故障し、正確なDCBL試験の結果を得られない虞がある。また、結晶欠陥を有しない炭化ケイ素半導体装置のMOSFETの性能が低下する問題も生じる。よって、ドレイン・ソース間電圧Vdsは、炭化ケイ素半導体装置の定格電圧の80%程度であることが望ましい。これにより、炭化ケイ素半導体装置の故障を防ぎ、DCBL試験の信頼性の低下を防ぎつつ、高いドレイン・ソース間電圧Vdsを印加することでDCBL試験に要する時間を短縮することができる。
ただし、ドレイン・ソース間電圧Vdsが1kV未満である場合、DCBL試験により結晶欠陥が発見されるまでに要する時間が過度に長くなり、炭化ケイ素半導体装置の製造コストが増大する。また、当該DCBL試験は、結晶欠陥が生じていない正常な炭化ケイ素半導体装置と、結晶欠陥を有する炭化ケイ素半導体装置とを判別するために行うものであるから、試験は一定時間で打ち切る必要がある。よって、ドレイン・ソース間電圧Vdsが1kVよりも低くなると、結晶欠陥を有する炭化ケイ素半導体装置であっても、結晶欠陥の存在しない正常な装置であると判断される虞がある。つまり、炭化ケイ素半導体装置およびDCBL試験の信頼性を高めるため、ドレイン・ソース間電圧Vdsは1kV以上である必要がある。よって、ドレイン・ソース間電圧Vdsは、1kV以上であって、MOSFETの定格電圧の100%の値以下(つまり定格電圧以下)とする必要がある。具体的に、ドレイン・ソース間電圧Vdsの値は、1kV以上、6.5kV以下である。
また、ここではDCBL試験において結晶欠陥の発見までに要する時間を短縮するため、高い温度下でDCBL試験を行う。具体的には、150〜200℃の範囲内で炭化ケイ素半導体基板が加熱された炭化ケイ素半導体装置を用いて試験を行う。炭化ケイ素半導体装置の温度を高めることで、試験時間を短縮することが可能である。ただし、温度が200℃より高い場合、例えば半田またはパワーモジュールの樹脂ケースが溶け出す虞があるため、試験の温度は200℃以下とする。試験温度が150℃未満である場合、時間短縮の効果が殆ど得られないため、炭化ケイ素半導体装置に対し高温下でDCBL試験を行う場合は、上記温度を150〜200℃とする。
このように、本実施の形態で結晶欠陥の有無を調べる試験は、MOSFETのゲート・ソース間電圧Vgsとして負バイアスを印加するものである。このような電圧印加は、MOSFETの動作環境においては、MOSFETをオン状態およびオフ状態のいずれの状態とする場合にも行われない。本実施の形態のDCBL試験は、このようにゲート・ソース間電圧Vgsを負の値とする点で、図16を用いて説明したDCBL試験とは異なるものである。
本実施の形態のDCBL試験を行うため、図15に示す炭化ケイ素半導体検査装置を用いる。つまり、炭化ケイ素半導体検査装置は、炭化ケイ素半導体基板の主面上にゲート絶縁膜11を介して形成されたゲート電極12と、炭化ケイ素半導体基板の上面に形成されたソース領域7と、炭化ケイ素半導体基板の裏面に形成されたドレイン領域14とを有するMOSFETを備えた炭化ケイ素半導体装置に対し、検査を行うものである。炭化ケイ素半導体検査装置は、当該検査においてゲート電極12に負電圧を印加する負電圧印加部(負バイアス電源)47と、ドレイン領域14に高い正電圧(例えば定格電圧)を印加する正電圧印加部(正バイアス電源)48とを有する。また、炭化ケイ素半導体検査装置は、ゲート電極12と負電圧印加部47との間に直列に接続され、ゲート電極12に流れる電流を測定する電流計45と、ドレイン領域14と正電圧印加部48との間に直列に接続され、ドレイン領域14に流れる電流を測定する電流計46とを有している。
図1のステップST7で行う上記DCBL試験の結果について、図17および図18を用いて説明する。
図17の横軸は上記電圧条件でDCBL試験を行う時間、つまりストレス時間を表し、図17の縦軸は電流を表す。図17では、破線でドレイン電流(ドレイン領域を流れる電流)を示し、実線でゲート電流(ゲート電極を流れる電流)を示している。破線のドレイン電流は、図15に示す電流計46で測定されるものであり、実線のゲート電流は、図15に示す電流計45で測定されるものである。
図18の横軸はゲート絶縁膜の電界強度を示し、図18の縦軸は、検査対象のMOSFETの寿命、つまり、ゲート電極を流れるリーク電流の増大が発見されるまでの時間を表している。言い換えれば、図18の縦軸は、DCBL試験において検査結果が得られるまでの時間を表している。図18では、図16を用いて説明した比較例のDCBL試験の結果であって、横軸の電界強度と縦軸の寿命とが交わる箇所を白丸で示し、本実施の形態でのDCBL試験の結果であって、横軸の電界強度と縦軸の寿命とが交わる箇所を黒丸で示している。
本実施の形態で行うDCBL試験では、MOSFETのゲート・ソース間電圧Vgsを負電圧とすることで、上記比較例のようにゲート・ソース間電圧Vgsを0Vとする場合に比べてゲート絶縁膜の電界強度を高めることができる(図18参照)。これにより、ゲート絶縁膜における絶縁破壊の発生を早め、短時間でリーク電流の増大を発見することができる。すなわち、図18に示すように、比較例ではリーク電流の増大を発見するまでに1000時間を要していたが、本実施の形態では、図17および図18に示すように、1時間程度でリーク電流の増大を確認することができる。つまり、試験に要する時間を3桁短縮することができる。
図17に示すように、ドレイン電流が増大していないのに対し、ゲート電流は検査開始から1時間で増大している。これは、ドレイン領域とゲート電極との間で流れるリーク電流が、ゲート絶縁膜の絶縁破壊により増大していることを意味している。絶縁破壊が生じたMOSFETを動作させようとすると、ゲート電圧が正バイアスである場合でも負バイアスである場合でもリーク電流の増大が確認できる。また、リーク電流は、ゲート電圧の絶対値が大きい程、増大する。
当該絶縁破壊は、DCBL試験の電圧印加により結晶欠陥における放電を促し、これにより引き起こされたものである。すなわち、DCBL試験は全ての炭化ケイ素半導体装置に対して行われるが、リーク電流の増大は、結晶欠陥を有しない正常な炭化ケイ素半導体装置では起こらず、結晶欠陥を有する炭化ケイ素半導体装置においてのみ起こる。つまり、リーク電流の増大が認められた炭化ケイ素半導体装置は、結晶欠陥を有しているものと判断することができ、リーク電流の増大が認められない炭化ケイ素半導体装置は、結晶欠陥を有していないものと判断することができる。このように、本実施の形態のDCBL試験を行うことで、結晶欠陥の有無を検査する(図1のステップST8)。
検査結果としてリーク電流の増大が認められない炭化ケイ素半導体装置については、結晶欠陥を有していないため、検査に合格してPASS判定となり、次の工程へと移行する。つまり、図1のステップST3〜ST5の製造工程中の炭化ケイ素半導体装置であれば、次の製造ステップへ進み、図1のステップST6で完成したパワーモジュールであれば、出荷準備または他の検査工程などに移行する。これに対し、検査結果としてリーク電流の増大が認められた炭化ケイ素半導体装置は、結晶欠陥を有しているため、検査に不合格であるとしてFAIL判定となり、破棄される。
このように、図1のステップST7、ST8では、DCBL試験を行うことで結晶欠陥の有無を判別し、結晶欠陥が発見された炭化ケイ素半導体装置を製造ラインから除外することで、炭化ケイ素半導体装置の信頼性を向上させている。以上により、本実施の形態の炭化ケイ素半導体装置の製造工程が完了する。
<本実施の形態の効果>
本実施の形態の炭化ケイ素半導体装置の製造方法では、結晶欠陥の有無の判別のために行う試験において、上記のようにゲート・ソース間電圧Vgsを負バイアスとすることで、試験時間を大幅に短縮することができる。DCBL試験に要する時間が約1時間程度で済むため、製造工程中の全半導体ウェハ、全半導体チップ、全半導体チップ実装基板または全パワーモジュールに対してDCBL試験を行ったとしても、現実的に無理のない時間内に試験結果を得ることができる。よって、炭化ケイ素半導体装置の製造工程における製造コストを低減し、かつ、炭化ケイ素半導体装置の信頼性を向上させることができる。また、上記炭化ケイ素半導体検査装置を用いて図1のステップST7のDCBL試験を行うことで、同様に、炭化ケイ素半導体装置の製造工程における製造コストを低減し、かつ、炭化ケイ素半導体装置の信頼性を向上させることができる。
本実施の形態では、DCBL試験を高温の条件下で行うことで、試験に要する時間をより短縮している。当該DCBL試験は室温(常温)で行っても、比較例のDCBL試験より試験時間を短縮する効果を得ることができるが、試験温度が150〜200℃であれば、より効果的に試験時間を短縮することができる。このような加熱を行う場合は、本実施の形態の炭化ケイ素半導体検査装置は、カーボンヒータなどの加熱部を備える。
以上、本発明者らによってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。