KR101236498B1 - 전력 반도체장치 - Google Patents

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Abstract

본 발명은, CMP 처리후의 절연막의 막두께의 격차를 저감하여 특성의 격차를 저감시키는 것이 가능한 전력 반도체장치를 제공하는 것을 목적으로 한다. 본 발명에 따른 전력 반도체장치는, 반도체 기판(1)에 형성한 리세스 영역에 충전된 절연막(3) 위에 필드 플레이트를 설치한 종단 구조를 갖고, 복수의 유닛 셀(10)이 병렬로 접속된 전력 반도체장치에 있어서, 복수의 유닛 셀(10)의 각각의 게이트 전극과 전기적으로 접속된 게이트 배선이 배치된 게이트 배선 영역(12)과, 게이트 배선 영역(12)과 전기적으로 접속된 게이트 패드 영역(13)을 구비하고, 게이트 배선 영역(12)은, 반도체 기판(1)에 형성된 리세스 영역에 충전된 절연막(3) 위에 배치되는 것을 특징으로 한다.

Description

전력 반도체장치{POWER SEMICONDUCTOR DEVICE}
본 발명은, 전력 반도체장치에 관한 것으로서, 특히, 종단 구조를 갖는 고내압형의 전력 반도체장치에 관한 것이다.
고내압의 다이오드와 바이폴러 트랜지스터, 파워 MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor), IGBT(Insulated Gate Bipolar Transistor) 등의 고내압형의 전력 반도체장치의 종단부에 있어서, 주 접합 표면 부근의 공핍층 단부의 전계를 완화시키기 위해, 반도체 기판 위에 절연막을 개재하여 도전막(필드 플레이트)을 설치한 필드 플레이트 구조와, 반도체 기판의 표면 부근에 선택적으로 기판과는 다른 도전형의 저농도의 확산층을 설치한 RESURF(Reduced Surface Field) 층을 구비함으로써, 소자 내압을 향상시키는 기술이 있다. 필드 플레이트 구조는, 예를 들면, RESURF 층 위에 산화막을 개재하여 Al-Si막을 설치한 구조이며, 특히 전계가 집중하기 쉬운 주 접합 영역 주변의 p형 층과 RESURF 층의 접합 영역 위에 설치함으로써, 해당 접합 영역 부근의 전계를 완화시켜 소자 내압을 향상시킬 수 있다.
필드 플레이트 구조에 있어서, 필드 플레이트 아래의 절연막의 막두께가 얇은 경우에는, 필드 플레이트 단부에서 애벌란시가 발생하여 소자 내압이 낮아지기 때문에, 절연막의 막두께를 두껍게 할 필요가 있다. 그러나, 절연막을 형성하면 웨이퍼 프로세스의 단차로 되기(절연막이 형성되어 있지 않은 영역보다도 전체적인 막두께가 두꺼워지기) 때문에, 절연막의 막두께가 두꺼워지면, 레지스트를 도포할 때에 레지스트의 도포 불균일이 발생하고, 또한, 사진제판시의 포커스 마진의 확보가 곤란해지는 것 등의 문제가 생긴다.
상기한 문제를 해결하기 위해, 필드 플레이트 아래의 절연막을 반도체 기판 내부에 형성시키는 종단 구조를 본 출원인은 제안하고 있다. 해당 종단 구조는, 반도체 기판에 리세스 영역을 형성한 후에 반도체 기판 전체면에 절연막을 성막하고, 성막후의 표면을 CMP(Chemical Mechanical Polishing) 처리에 의해 평탄화함으로써 형성된다. 또한, 반도체 기판 표면에 형성된 RESURF 층에 리세스 영역을 형성하고, 해당 리세스 영역에 절연막을 충전시킨 종단 구조가 있다(예를 들면, 특허문헌 1 참조).
일본국 특개 2009-88385호 공보
리세스 영역을 갖고 해당 리세스 영역에 절연막을 형성하는 종단 구조에서는, 반도체 기판 전체면에 절연막을 성막한 후에 CMP 처리를 행할 때, 반도체 기판에의 대미지를 방지하기 위해, 트랜지스터 셀 영역을 포함하는 리세스 영역 이외의 영역(비리세스 영역) 위에 성막된 절연막을 남길 필요가 있다. 그러나, CMP 처리후의 절연막의 막두께 분포는, 리세스 영역에 둘러싸인 비리세스 영역의 면적에 의존성을 갖고 있어, 비리세스 영역의 면적이 넓을수록 막두께 분포가 커진다(막두께의 격차가 커진다). 막두께의 격차가 커지면, 결과적으로 특성의 격차로 된다고 하는 문제가 생긴다.
본 발명은, 이들 문제를 해결하기 위해 이루어진 것으로, CMP 처리후의 절연막의 막두께의 격차를 저감하여 특성의 격차를 저감시키는 것이 가능한 전력 반도체장치를 제공하는 것을 목적으로 한다.
상기한 과제를 해결하기 위해, 본 발명에 따른 전력 반도체장치는, 반도체 기판에 형성한 제1 리세스 영역에 충전된 절연막 위에 필드 플레이트를 설치한 종단 구조를 갖고, 복수의 유닛 셀이 병렬로 접속된 전력 반도체장치에 있어서, 복수의 유닛 셀의 각각의 게이트 전극과 전기적으로 접속된 게이트 배선이 배치된 게이트 배선 영역과, 게이트 배선 영역과 전기적으로 접속된 게이트 패드 영역을 구비하고, 게이트 배선 영역은, 반도체 기판에 형성된 제2 리세스 영역에 충전된 절연막 위에 배치되는 것을 특징으로 한다.
본 발명에 따르면, 반도체 기판에 형성한 제1 리세스 영역에 충전된 절연막 위에 필드 플레이트를 설치한 종단 구조를 갖고, 복수의 유닛 셀이 병렬로 접속된 전력 반도체장치로서, 복수의 유닛 셀의 각각의 게이트 전극과 전기적으로 접속된 게이트 배선이 배치된 게이트 배선 영역과, 게이트 배선 영역과 전기적으로 접속된 게이트 패드 영역을 구비하고, 게이트 배선 영역은, 반도체 기판에 형성된 제2 리세스 영역에 충전된 절연막 위에 배치되기 때문에, CMP 처리후의 절연막의 막두께의 격차를 저감하여 특성의 격차를 저감시키는 것이 가능해진다.
도 1은 본 발명의 실시형태 1에 따른 전력 반도체장치의 게이트 배선 영역의 구성을 나타낸 단면도다.
도 2는 본 발명의 실시형태 2에 따른 전력 반도체장치의 게이트 배선 영역의 구성을 나타낸 단면도다.
도 3은 본 발명의 실시형태 3에 따른 전력 반도체장치의 게이트 패드의 구성을 나타낸 단면도다.
도 4는 종래에 따른 전력 반도체장치의 게이트 패드의 구성을 나타낸 단면도다.
도 5는 온도 센스 다이오드를 구비한 일반적인 IGBT의 칩 레이아웃의 일례를 나타낸 평면도다.
도 6은 본 발명의 실시형태 4에 따른 전력 반도체장치의 온도 센스 다이오드 영역의 구성을 나타낸 단면도다.
도 7은 종래에 의한 전력 반도체장치의 온도 센스 다이오드 영역의 구성을 나타낸 단면도다.
도 8은 일반적인 IGBT의 칩 레이아웃의 일례를 나타낸 평면도다.
도 9는 전제기술에 따른 전력 반도체장치의 게이트 배선 영역의 단면도다.
도 10은 전제기술에 따른 종단 구조의 일례를 도시한 도면이다.
도 11은 전제기술에 따른 CMP 처리후에 있어서의 절연막의 막두께 분포를 도시한 도면이다.
도 12는 전제기술에 따른 CMP 처리후에 있어서의 절연막의 막두께 분포를 도시한 도면이다.
본 발명의 실시형태에 대해, 도면에 근거하여 이하에서 설명한다.
<전제기술>
우선, 처음에, 본 발명의 전제가 되는 기술에 대해 설명한다.
도 8은, 일반적인 IGBT의 칩 레이아웃의 일례를 나타낸 평면도다. 도 8에서는 IGBT를 일례로서 나타내고 있는데, 도 8에 나타낸 것과 같이, 파워 MOSFET, IGBT 등의 게이트 기능을 갖는 고내압형의 전력 반도체장치는, 트랜지스터 셀 영역(10)을 둘러싸도록 게이트 배선 영역(12)이 설치되어 있다. 전력 반도체장치의 제어 전류가 높고, 또한, 트랜지스터 셀 영역의 면적이 큰 경우에는, 트랜지스터 셀 영역의 중앙부에 있어서 실효적인 게이트 저항값이 높아져, 스위칭 스피드의 저하와 파괴 내량의 저하가 문제로 된다. 따라서, 도 8에 나타낸 것과 같이, 트랜지스터 셀 영역(10)을 복수의 유닛으로 분할하고, 그들 유닛 셀을 병렬로 접속하여 1개의 소자를 형성함으로써, 게이트 배선 영역(12)에 둘러싸인 트랜지스터 셀 영역(10)의 면적을 작게 하고 있다. 이때, 11, 13은 각각 종단 영역, 게이트 패드이다.
도 9는, 전제기술에 따른 전력 반도체장치의 게이트 배선 영역의 단면도다. 도 9에 나타낸 것과 같이, D-poly 등으로 게이트 전극(4)과, Al-Si 전극(6) 등으로 형성되는 게이트 배선은, n형 실리콘 반도체 기판(1)과 전기적으로 절연시키기 위해, n형 실리콘 반도체 기판(1) 위에 형성된 절연막(3) 위에 배치되어 있다. 또한, 게이트 전극(4)의 아래이며 n 실리콘 반도체 기판(1)의 표면 부근에 p형 웰 영역(2)을 형성시킴으로써, 게이트 전극(4)과 n형 실리콘 반도체 기판(1) 사이에 있어서의 리크에 대한 내압을 향상시키고 있다.
도 10은, 본 출원인의 제안에 의한 전제기술에 따른, 필드 플레이트 아래의 절연막을 실리콘 반도체 기판에 형성한 리세스 영역 내부에 형성시킨 종단 구조의 예를 나타낸 도면이다. 도 10에 나타낸 것과 같이, n형 실리콘 반도체 기판(1)에 형성된 리세스 영역 내부에 절연막(23)이 충전되어 있다. 또한, 리세스 영역 아래에는 p형 RESURF 영역(21)이 형성되어 있고, p형 RESURF 영역(21) 위에 절연막(23)을 개재하여 Al-Si 전극(26)(필드 플레이트)이 설치되어 있다. 또한, n형 실리콘 반도체 기판(1)의 표면 부근에는 p형 애노드 영역(20)이 형성되고, p형 애노드 영역(20) 위에 애노드 전극(22)이 설치되어 있다. 이때, n형 실리콘 반도체 기판(1)의 표면 부근으로서 Al-Si 전극(26) 아래에는 n형 채널 스톱퍼 영역(24)이 형성되어 있고, n형 실리콘 반도체 기판(1)의 이면에는 캐소드 전극(25)이 설치되어 있다.
도 11 및 도 12는, 상기 전제기술에 있어서 절연막을 막두께 2㎛으로 성막한 후의 CMP 처리후에 있어서의 절연막의 막두께 분포를 나타낸 도면으로, 도 11은 트랜지스터 셀 영역이 5mm□, 도 12는 트랜지스터 셀 영역이 10mm □인 경우에 있어서의 절연막의 분포를 나타내고 있다. 도 11 및 도 12에 나타낸 것과 같이, 비리세스 영역인 트랜지스터 셀 영역이 넓은 쪽이 CMP 처리후의 막두께 분포가 커진다(막두께의 격차가 커진다)는 것을 알 수 있다. 따라서, 상기한 것과 같이, 막두께의 격차가 커지면, 결과적으로 특성의 격차로 된다고 하는 문제가 생긴다.
본 발명은, 상기한 문제를 해결하기 위한 것으로서, 이하에서 상세에 대해 설명한다.
<실시형태 1>
도 1은, 본 발명의 실시형태 1에 따른 전력 반도체장치의 게이트 배선 영역의 구성을 나타낸 단면도다. 이때, 이하, 본 실시형태에 따른 전력 반도체장치는, 예를 들면, 도 8에 나타낸 것과 같은 일반적인 칩 레이아웃으로 배치되어 있고, 도 10에 나타낸 것과 같은 반도체 기판에 형성한 리세스 영역(제1 리세스 영역)에 충전된 절연막 위에 필드 플레이트를 설치한 종단 영역(11)(종단 구조)을 갖고, 복수의 트랜지스터 셀 영역(10)(유닛 셀)이 병렬로 접속되어 있다. 그리고, 게이트 배선 영역(12)에는 복수의 트랜지스터 셀 영역(10)의 각각의 게이트 전극과 전기적으로 접속된 게이트 배선이 배치되고, 게이트 패드(13)(게이트 패드 영역)는 게이트 배선 영역(12)과 전기적으로 접속되어 있다.
도 1에 나타낸 것과 같이, 본 실시형태에 따른 전력 반도체장치의 게이트 배선 영역은, n형 실리콘 반도체 기판(1)(반도체 기판)의 표면 부근에 형성된 p형 웰 영역(2)에 리세스 영역이 설치되어 있고, 리세스 영역 내부에는 절연막(3)이 n형 실리콘 반도체 기판(1)의 표면과 동일 평면이 되도록 충전되어 있다. 절연막(3) 위에는 게이트 전극(4), 층간막(5), Al-Si 전극(6)이 설치되어 있고, n형 실리콘 반도체 기판(1)의 이면에는, p형 컬렉터층(7), 컬렉터 전극(8)이 순차 설치되어 있다. 즉, 본 실시형태 1에 따른 전력 반도체장치의 게이트 배선 영역은, 종래(예를 들면, 도 9)와 비교하여, Al-Si 전극(6)(게이트 배선 영역)이, n형 실리콘 반도체 기판(1)에 형성된 리세스 영역(제2 리세스 영역)에 충전된 절연막(3) 위에 배치되어 있는 것을 특징으로 하고 있다.
n형 실리콘 반도체 기판(1)에 형성한 리세스 영역(제2 리세스 영역)에 절연막(3)을 충전하는 구조는, 종단 구조에 있어서 리세스 영역(제1 리세스 영역)에 절연막을 충전하는 구조와 같기 때문에, 양 구조는 동시에 형성할 수 있다. 즉, 양 구조에서 충전되는 절연막(3)은 동일하다.
종단 구조를 형성할 때에 있어서, 우선, 처음에, 사진제판처리에 의해 레지스트 패턴을 n형 실리콘 반도체 기판(1) 위에 형성한 후에, 드라이에칭 등에 의해 n형 실리콘 반도체 기판(1)에 리세스 영역(제1 및 제2 리세스 영역)을 형성한다. 다음에, CVD(Chemical Vapor Deposition)법 등에 의해 절연막(3)을 n형 실리콘 반도체 기판(1) 위의 전체면에 성막한 후에, CMP 처리에 의해 표면의 평탄화를 행한다. CMP 처리시에, n형 실리콘 반도체 기판(1)에의 대미지를 방지하기 위해, 리세스 영역 이외의 영역(트랜지스터 셀 영역(10)을 포함하는 비리세스 영역) 위에 성막된 절연막(3)을 남길 필요가 있다. 비리세스 영역이 넓어지면 CMP 처리후의 절연막(3)의 막두께의 격차가 커지지만, 게이트 배선 영역(12) 아래에는 종단 구조와 동일하게 리세스 영역이 형성되어 있고, 도 8의 레이아웃에 나타낸 것과 같이, 각 트랜지스터 셀 영역(10)은 게이트 배선 영역(12)에 의해 복수개 영역으로 분할되어 있기(비리세스 영역도 게이트 배선 아래의 리세스 영역에 의해 복수개 영역으로 분할되어 있기) 때문에, n형 실리콘 반도체 기판(1)의 표면 전체의 절연막(3)의 막두께의 격차를 저감할 수 있다.
이상으로부터, 게이트 배선 영역 아래에 리세스 영역을 형성하고, 해당 리세스 영역에 절연막을 충전함으로써 CMP 처리후의 절연막의 막두께의 격차를 저감할 수 있으며, 전력 반도체장치의 특성의 격차를 저감하는 것이 가능해진다. 또한, 게이트 전극(4) 아래의 절연막(3)이 n형 실리콘 반도체 기판(1)의 리세스 영역에 충전되어 있기 때문에, 웨이퍼 프로세스시에 절연막(3)에 의한 단차를 저감할 수 있어, 사진제판의 포커스 마진을 향상시킬 수 있다.
<실시형태 2>
도 2는, 본 발명의 실시형태 2에 따른 전력 반도체장치의 게이트 배선 영역의 구성을 나타낸 단면도다. 본 발명의 실시형태 2에서는, 도 2에 나타낸 것과 같이, n형 실리콘 반도체 기판(1)에 형성된 리세스 영역(제2 리세스 영역) 아래에, 주입량이 대략 1.0E12 atoms/㎠의 이온주입으로 형성된 저불순물 농도의 p형 웰 영역(9)(제2 불순물 영역)이 설치되어 있는 것을 특징으로 하고 있다. 그 밖의 구성은, 실시형태 1과 같기 때문에, 여기에서는 설명을 생략한다.
종단 구조가 RESURF 구조인 경우에 있어서, 종단 구조의 리세스 영역(제1 리세스 영역) 아래에 주입량이 대략 1.0E12 atoms/㎠의 이온주입으로 형성된 p형 RESURF 층(제1 불순물 영역)이 형성되어 있다. p형 RESURF 층과 p형 웰 영역(9)의 불순물 농도를 같게 함(즉, 트랜지스터 셀 영역(10)의 p형 활성 영역보다도 낮은 불순물 농도의 p형 영역이라고 함)으로써, Al-Si 전극(6)(게이트 배선 영역) 아래의 p형 웰 영역(9)의 형성을 위해 필요하였던 사진제판처리 및 이온주입처리를 생략할 수 있다.
이상으로부터, 실시형태 1의 효과에 덧붙여, p형 웰 영역(9)의 형성을 위해 필요하였던 사진제판처리 및 이온주입처리를 생략할 수 있다.
<실시형태 3>
본 발명의 실시형태 3에서는, Al-Si 전극(6)(게이트 패드 영역)이, n형 실리콘 반도체 기판(1)(반도체 기판)에 형성된 리세스 영역(제3 리세스 영역)에 충전된 절연막(3) 위에 배치되는 것을 특징으로 한다.
도 4는 종래에 따른 전력 반도체장치의 게이트 패드의 구성을 나타낸 단면도다. 도 4에 나타낸 것과 같이, 종래에는, n형 실리콘 반도체 기판(1) 위에, 절연막(3) 및 층간막(5)을 개재하여 Al-Si 전극(6)(게이트 패드 영역)이 배치되어 있다. Al-Si 전극(6) 위에서는, 와이어본딩 등에 의해 게이트 구동회로와 전기적으로 접속되어 있다. 이와 같이 종래에는, n형 실리콘 반도체 기판(1) 위에 형성되는 절연막의 막두께가, 절연막(3)의 막두께와 층간막(5)의 막두께의 합이었기 때문에, 웨이퍼 프로세스시에 절연막 패턴에 의한 단차가 커진다고 하는 문제가 있었다.
상기한 문제에 대하여, 도 3에 나타낸 본 실시형태 3에 따른 전력 반도체장치의 게이트 패드에서는, Al-Si 전극(6)(게이트 패드 영역) 아래에 있어서 n형 실리콘 반도체 기판(1)에 형성된 리세스 영역에 절연막(3)이 충전되어 있다. 따라서, 웨이퍼 프로세스시의 절연막 패턴에 의한 단차를 저감할 수 있다. 이때, 이때의 게이트 배선 영역은, 본 실시형태 1 또는 2의 어느 한 개의 구성이어도 된다.
이상으로부터, Al-Si 전극(6)이, n형 실리콘 반도체 기판(1)에 형성된 리세스 영역에 충전된 절연막(3) 위에 배치되는 구성으로 함으로써, 웨이퍼 프로세스시의 절연막 패턴에 의한 단차를 저감할 수 있다.
이때, 본 실시형태 3에 있어서의 게이트 배선 영역은, 본 실시형태 1 또는 2의 어느 한 개의 구성이어도 된다.
<실시형태 4>
도 5는, 온도 센스 다이오드를 구비한 일반적인 IGBT의 칩 레이아웃의 일례를 나타낸 평면도이며, 도 8에 나타낸 일반적인 IGBT의 칩 레이아웃에 온도 센스 다이오드 영역(14) 및 온도 센스 다이오드 패드(15)를 구비하고 있다. 또한, 도 6은, 본 발명의 실시형태 4에 따른 전력 반도체장치의 온도 센스 다이오드 영역(14)의 구성을 나타낸 단면도이다.
도 5 및 도 6에 나타낸 것과 같이, 온도 센스 다이오드 영역(14)에는, 도프드 폴리실리콘막(16) 등으로 구성된 박막 PN 다이오드인 온도 센스 다이오드가 배치되어 있다. PN 다이오드는 출력 특성에 온도 의존성을 갖고 있어, 온도 센스 다이오드의 출력 특성을 모니터링함으로써 본 실시형태 4에 따른 전력용 반도체장치의 온도를 모니터링할 수 있다. 또한, 온도 센스 다이오드 패드(15)는, 온도 센스 다이오드 영역(14)과 외부 제어회로의 전기적 접속을 위해 설치된 전극 패드이다.
또한, 도 6에 나타낸 것과 같이, 도프드 폴리실리콘막(16)(온도 센스 다이오드 영역(14))은, n형 실리콘 반도체 기판(1)에 형성된 리세스 영역(제4 리세스 영역)에 충전된 절연막(3) 위에 형성되어 있다. 또한, 도시하고 잇지 않지만, 온도 센스 다이오드 패드(15)는, n형 실리콘 반도체 기판(1)에 형성된 리세스 영역(제5 리세스 영역)에 충전된 절연막(3) 위에 배치되어 있다.
본 실시형태 4에 따른 온도 센스 다이오드 영역의 구성(도 6)과, 종래의 온도 센스 다이오드 영역의 구성(도 7)을 비교하면, 종래에는 절연막(3)이 n형 실리콘 반도체 기판(1) 위에 형성되어 있었기 때문, 웨이퍼 프로세스시에 절연막(3)의 패턴에 의한 단차가 생기고 있었다. 그러나, 본 실시형태 4에서는 절연막(3)이 n형 실리콘 반도체 기판(1)에 형성된 리세스 영역에 충전되어 있기 때문에, 웨이퍼 프로세스시의 절연막 패턴에 의한 단차를 저감할 수 있다.
이상으로부터, 온도 센스 다이오드 영역(14) 및 온도 센스 다이오드 패드(15)의 각각이, n형 실리콘 반도체 기판(1)에 형성된 리세스 영역(제4, 제5 리세스 영역)에 충전된 절연막(3) 위에 배치되는 구성으로 함으로써, 웨이퍼 프로세스시의 절연막 패턴에 의한 단차를 저감할 수 있다.
이때, 본 실시형태 4에 있어서의 게이트 배선 영역 및 게이트 패드는, 본 실시형태 1 내지 3의 어느 한 개, 또는 그것의 조합의 구성이어도 된다.
<실시형태 5>
본 발명의 실시형태 5에서는, 본 실시형태 1∼4에 있어서의 실리콘 반도체 기판 대신에, 탄화 실리콘(SiC) 기판, 질화 갈륨(GaN) 기판 등, 실리콘 반도체 기판 이외의 반도체 기판을 사용하는 것을 특징으로 하고 있다.
이와 같이, 실리콘 반도체 기판 이외의 반도체 기판을 사용해도, 실시형태 1∼4와 동일한 효과를 얻을 수 있다.
1 n형 실리콘 반도체 기판, 2 p형 웰 영역, 3 절연막, 4 게이트 전극, 5 층간막, 6 Al-Si 전극, 7 p형 컬렉터층, 8 컬렉터 전극, 9 p형 웰 영역, 10 트랜지스터 셀 영역, 11 종단 영역, 12 게이트 배선 영역, 13 게이트 패드, 14 온도 센스 다이오드 영역, 15 온도 센스 다이오드 패드, 16 도프드 폴리실리콘막, 20 p형 애노드 영역, 21 p형 RESURF 영역, 22 애노드 전극, 23 절연막, 24 n형 채널 스톱퍼 영역, 25 캐소드 전극, 26 Al-Si 전극

Claims (6)

  1. 반도체 기판에 형성한 제1 리세스 영역에 충전된 절연막 위에 필드 플레이트를 설치한 종단 구조를 갖고, 복수의 유닛 셀이 병렬로 접속된 전력 반도체장치에 있어서,
    상기 복수의 유닛 셀의 각각의 게이트 전극과 전기적으로 접속된 게이트 배선이 배치된 게이트 배선 영역과,
    상기 게이트 배선 영역과 전기적으로 접속된 게이트 패드 영역을 구비하고,
    상기 게이트 배선 영역은, 상기 반도체 기판에 형성된 제2 리세스 영역에 충전된 상기 절연막 위에 배치되며,
    상기 제1 리세스 영역 아래에 제1 불순물 영역을, 상기 제2 리세스 영역 아래에 제2 불순물 영역을 각각 설치하고,
    상기 제1 불순물 영역 및 상기 제2 불순물 영역의 각각은, 상기 유닛 셀의 p형 활성 영역보다도 낮은 불순물 농도의 p형 영역인 것을 특징으로 하는, 전력 반도체장치.
  2. 제 1항에 있어서,
    상기 제1 불순물 영역 및 상기 제2 불순물 영역의 각각은, 주입량이 1.0E12 atoms/㎠인 이온주입으로 형성되는 것을 특징으로 하는, 전력 반도체장치.
  3. 제 1항 또는 제 2항에 있어서,
    상기 게이트 패드 영역은, 상기 반도체 기판에 형성된 제3 리세스 영역에 충전된 상기 절연막 위에 배치되는 것을 특징으로 하는, 전력 반도체장치.
  4. 제 1항 또는 제 2항에 있어서,
    온도 센스 다이오드가 배치된 온도 센스 다이오드 영역과, 해당 온도 센스 다이오드 영역과 전기적으로 접속된 온도 센스 다이오드 패드를 더 구비하고,
    상기 온도 센스 다이오드 영역은, 상기 반도체 기판에 형성된 제4 리세스 영역에 충전된 상기 절연막 위에 배치되며,
    상기 온도 센스 다이오드 패드는, 상기 반도체 기판에 형성된 제5 리세스 영역에 충전된 상기 절연막 위에 배치되는 것을 특징으로 하는, 전력 반도체장치.
  5. 제 1항 또는 제 2항에 있어서,
    상기 반도체 기판은, 실리콘(Si) 기판, 탄화 실리콘(SiC) 기판, 질화 갈륨(GaN) 기판 중 어느 한개인 것을 특징으로 하는, 전력 반도체장치.
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