WO2019208755A1 - 半導体装置および電力変換装置 - Google Patents

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electrode film
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政弘 横川
健介 田口
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三菱電機株式会社
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    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Definitions

  • the present invention relates to a semiconductor device and a power conversion device, and more particularly to a semiconductor device and a power conversion device having a protective insulating film made of a thermosetting resin.
  • a power converter having an inverter circuit has a semiconductor device as a switching element.
  • the semiconductor device When the power conversion device is in a driving state, the semiconductor device performs a switching operation. At this time, a lot of heat is generated from the semiconductor device.
  • the power conversion device repeats the standby state and the driving state, the amount of heat generated from the semiconductor device changes greatly. This exposes the power converter to a thermal cycle. Therefore, in order to ensure the reliability of the power converter over a long period of time, the power converter needs to have a module structure that is resistant to thermal cycling.
  • Patent Document 2 discloses a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) using silicon carbide (SiC), that is, a SiC-MOSFET.
  • SiC silicon carbide
  • SiC-MOSFETs have begun to be applied to power converters.
  • This MOSFET is provided with a polyimide film having an opening as a protective insulating film.
  • Patent Document 3 discloses a MOSFET provided with a diode as a temperature sensor element and an anode electrode and a cathode electrode connected to the diode. By providing the temperature sensor element, it is possible to detect the temperature rise of the MOSFET due to the heat described above. By referring to the detected information, the operation of the MOSFET can be further stabilized.
  • JP 2002-095268 A Japanese Patent Application No. 2017-168602 JP 2012-129503 A
  • Patent Document 1 The technology described in Patent Document 1 is intended to increase the reliability of connection between a semiconductor device and a member attached thereto, and is not intended to improve the configuration of the semiconductor device itself. Absent. Therefore, if the semiconductor device itself is vulnerable to thermal cycling, high reliability cannot be obtained.
  • the semiconductor device has a polyimide film having an opening as a protective insulating film.
  • the protective insulating film may be deteriorated by the influence of the thermal cycle, and for example, wrinkles due to cracks or film density may occur.
  • the linear expansion coefficient (linear expansion coefficient) of the semiconductor region is large, the difference between the linear expansion coefficient of the semiconductor region and the linear expansion coefficient of the protective insulating film is widened, so that the protective insulating film is easily deteriorated.
  • the linear expansion coefficient 6.6 [ ⁇ 10 ⁇ 6 / K] of SiC is significantly larger than the linear expansion coefficient 2.4 [ ⁇ 10 ⁇ 6 / K] of silicon (Si).
  • SiC is a semiconductor material suitable for high-temperature operation compared to Si
  • semiconductor devices using SiC are often used at high temperatures.
  • the stress applied to the protective insulating film due to the difference in coefficient of linear expansion can be very large in the case of SiC as compared with the case of Si.
  • the semiconductor device is provided with a structure having a diode as a temperature sensor element, and an anode electrode and a cathode electrode connected to the diode.
  • This document does not disclose protecting this structure with a protective insulating film.
  • the shape of the opening of the protective insulating film is affected by the arrangement of this structure. Depending on the shape of the opening, local deterioration tends to proceed in the protective insulating film.
  • the present invention has been made to solve the above-described problems, and one object thereof is to provide a semiconductor device capable of suppressing the deterioration of the protective insulating film.
  • the semiconductor device of the present invention includes a semiconductor substrate, a gate insulating film, a gate electrode, a first electrode film, a second electrode film, a third electrode film, and a protective insulating film.
  • the semiconductor substrate is made of a semiconductor having a linear expansion coefficient higher than that of Si, and includes a source region having a first conductivity type, a base region having a second conductivity type different from the first conductivity type, and a base region.
  • a drift layer having a first conductivity type and separated from the source region, and having a main surface including a portion made of the source region.
  • the gate insulating film covers the base region of the semiconductor substrate.
  • the gate electrode faces the base region of the semiconductor substrate through the gate insulating film.
  • the first electrode film is electrically connected to the source region of the semiconductor substrate and is provided on the main surface of the semiconductor substrate.
  • the second electrode film is electrically connected to the gate electrode, and is provided on the main surface of the semiconductor substrate away from the first electrode film.
  • the third electrode film is provided on the main surface of the semiconductor substrate away from the first electrode film.
  • the protective insulating film covers only a part of each of the first electrode film and the second electrode film on the main surface of the semiconductor substrate on which the first electrode film, the second electrode film, and the third electrode film are provided. And at least part of the third electrode film is covered, and is made of a thermosetting resin.
  • the main surface of the semiconductor substrate has an outer peripheral region and an inner region surrounded by the outer peripheral region.
  • the protective insulating film has an outer peripheral portion that covers the outer peripheral region, and a first inner portion that covers at least a part of the third electrode film and crosses the inner region.
  • the protective insulating film in order to protect the configuration including the third electrode film, has a first inner portion covering at least a part of the third electrode film. Since the first inner portion crosses the inner region surrounded by the outer peripheral portion of the protective insulating film, one end and the other end of the first inner portion are connected to the outer peripheral portion of the protective insulating film. As a result, local deterioration of the protective insulating film at one end and the other end of the first inner portion is suppressed. Therefore, deterioration of the protective insulating film can be suppressed.
  • FIG. 1 is a plan view schematically showing a configuration of a semiconductor device in a first embodiment of the present invention.
  • FIG. 2 is a plan view schematically showing the configuration of the semiconductor device of FIG. 1 with illustration of a protective insulating film omitted.
  • FIG. 2 is a plan view illustrating a configuration of a protective insulating film included in the semiconductor device of FIG. 1.
  • FIG. 4 is a schematic partial sectional view taken along line IV-IV in FIG. 1.
  • FIG. 5 is a schematic partial sectional view taken along line VV in FIG. 1.
  • FIG. 6 is a schematic partial sectional view taken along line VI-VI in FIG. 1.
  • FIG. 2 is a schematic partial sectional view taken along line VII-VII in FIG. 1.
  • FIG. 10 is a plan view illustrating a configuration of a protective insulating film included in the semiconductor device of FIG. 9. It is a top view which shows roughly the structure of the semiconductor device in Embodiment 2 of this invention.
  • FIG. 12 is a plan view illustrating a configuration of a protective insulating film included in the semiconductor device of FIG. 11. It is a top view which shows roughly the structure of the semiconductor device in Embodiment 3 of this invention.
  • FIG. 14 is a schematic partial cross-sectional view taken along line XIV-XIV in FIG. 13.
  • FIG. 15 is a partially enlarged view of FIG.
  • FIG. 15 is a partially enlarged view of FIG. 14 and a partial cross-sectional view showing a second example of the cross-sectional shape of the protective insulating film.
  • FIG. 15 is a partially enlarged view of FIG. 14 and a partial cross-sectional view showing a third example of the cross-sectional shape of the protective insulating film. It is a fragmentary sectional view which shows the example of the cross-sectional shape of the 1st inner side part of a protective insulating film.
  • FIG. 15 is a partial cross-sectional view schematically showing a configuration of a semiconductor device of a modified example of FIG. 14. It is a fragmentary sectional view which shows schematically the structure of the semiconductor device in Embodiment 4 of this invention. It is a block diagram which shows roughly the structure of the power conversion system with which the power converter device by Embodiment 5 of this invention was applied.
  • FIG. 1 is a plan view schematically showing a configuration of MOSFET 101 (semiconductor device) in the first embodiment.
  • FIG. 2 is a plan view schematically showing the configuration of the MOSFET 101 of FIG. 1 while omitting the illustration of the polyimide film 20 (protective insulating film).
  • FIG. 3 is a plan view illustrating the configuration of the polyimide film 20 (FIG. 1). In FIG. 3, a dot pattern is given to the polyimide film 20 in order to make the drawing easy to see.
  • FIG. 4 to 7 are schematic partial sectional views taken along line IV-IV, line VV, line VI-VI, and line VII-VII in FIG.
  • FIG. 4 along the line IV-IV corresponds to a portion where the outer edge of the source electrode pad 91 (first electrode film) is covered with the polyimide film 20.
  • FIG. 5 along the line VV corresponds to a portion where the gate electrode pad 92 (second electrode film) is covered with the polyimide film 20.
  • 6 along line VI-VI (FIG. 1) and FIG. 7 along line VII-VII (FIG. 1) are provided with temperature sensor element 60 (FIG. 6) connected to electrode film 93 (third electrode film). It corresponds to the specified part.
  • MOSFET 101 includes SiC substrate 50 (semiconductor substrate), gate insulating film 5, gate electrode 6, interlayer insulating film 7, source contact electrode 8, and source electrode pad 91. And a polyimide film 20 and a back electrode 10.
  • the MOSFET 101 may have a barrier film 81.
  • the SiC substrate 50 is made of SiC, and as described above, the linear expansion coefficient of SiC is higher than the linear expansion coefficient of Si.
  • SiC substrate 50 includes source region 4 having n-type (first conductivity type), base region 2 having p-type (second conductivity type different from the first conductivity type), drift layer 1 having n-type, and a contact region 3 having a p-type.
  • the drift layer 1 is separated from the source region 4 by the base region 2.
  • SiC substrate 50 has lower surface S1 and upper surface S2 (main surface) opposite to lower surface S1.
  • Upper surface S ⁇ b> 2 includes a portion made of source region 4 and a portion made of contact region 3.
  • the gate insulating film 5 covers the base region 2 of the SiC substrate 50.
  • Gate electrode 6 faces base region 2 of SiC substrate 50 with gate insulating film 5 interposed therebetween.
  • the gate electrode 6 is made of a conductive material, for example, polysilicon doped with impurities.
  • the gate electrode 6 has a planar structure in the present embodiment. In other words, the gate electrode 6 has a planar shape along the upper surface S2.
  • the source contact electrode 8 is in contact with the source region 4 and the contact region 3. Of the source contact electrode 8, the portion in contact with the source region 4 and the contact region 3 is preferably silicided.
  • the source contact electrode 8 is, for example, a nickel (Ni) electrode having a silicided portion facing the upper surface S2 of the SiC substrate 50.
  • the source electrode pad 91 is a terminal electrode that receives supply of a source potential from the outside of the MOSFET 101.
  • the source electrode pad 91 is disposed on the upper surface S2 on which the source contact electrode 8 is provided.
  • Source electrode pad 91 is electrically connected to source region 4 and contact region 3 of SiC substrate 50 by contacting source contact electrode 8. This electrical connection may be via the barrier film 81.
  • the source electrode pad 91 and the gate electrode 6 are insulated by the interlayer insulating film 7.
  • the interlayer insulating film 7 is typically made of an inorganic material.
  • the source electrode pad 91 is made of metal, for example, aluminum (Al) or an alloy thereof.
  • the barrier film 81 is made of a metal having a high ability to occlude hydrogen atoms or hydrogen ions, for example, Ti (titanium).
  • the manufacturing process of the MOSFET 101 may be accompanied by generation of hydrogen atoms or hydrogen ions, and the barrier film 81 prevents the hydrogen atoms or hydrogen ions from entering the interlayer insulating film 7.
  • the barrier film 81 can also suppress entry of hydrogen atoms or hydrogen ions from the outside.
  • the back electrode 10 is provided on the lower surface S1 of the SiC substrate 50.
  • the back electrode 10 functions as a drain electrode of the MOSFET 101.
  • the MOSFET 101 has a gate electrode pad 92 and a silicon oxide film 11 (insulating film), and the MOSFET 101 may have a barrier film 82 made of metal. .
  • the material of the barrier film 82 is the same as that of the barrier film 81, so that the barrier film 82 has the same function as the barrier film 81.
  • the barrier film 82 is separated from the barrier film 81.
  • the gate electrode pad 92 is a terminal electrode that receives supply of a gate potential from the outside of the MOSFET 101.
  • Gate electrode pad 92 is arranged away from source electrode pad 91 in plan view (FIG. 2). Preferably, the gate electrode pad 92 is separated from the source electrode pad 91 by about 1 ⁇ m or more.
  • the gate electrode pad 92 is disposed on the upper surface S2 on which the gate electrode 6 is provided.
  • the gate electrode pad 92 is electrically connected to the gate electrode 6. This electrical connection may be through the barrier film 82. In the vicinity of the gate electrode pad 92, the gate electrode 6 and the upper surface S2 are insulated by the silicon oxide film 11.
  • the gate electrode pad 92 is made of metal, for example, Al or an alloy thereof.
  • the material of the gate electrode pad 92 is preferably the same as the material of the source electrode pad 91.
  • the MOSFET 101 includes an electrode film 93 and a temperature sensor element 60 (electric element) connected to the electrode film 93.
  • the MOSFET 101 may include an oxide film 41 (insulating film) and an interlayer insulating film 42.
  • the electrode film 93 is disposed away from the source electrode pad 91 in plan view (FIG. 2). Preferably, the electrode film 93 is separated from the source electrode pad 91 by about 1 ⁇ m or more. In the present embodiment, electrode film 93 is arranged away from gate electrode pad 92 in plan view (FIG. 2). Preferably, the electrode film 93 is separated from the gate electrode pad 92 by about 1 ⁇ m or more.
  • the electrode film 93 is made of metal, for example, Al or an alloy thereof.
  • the material of the electrode film 93 is preferably the same as the material of at least one of the source electrode pad 91 and the gate electrode pad 92, and more preferably the same as both materials.
  • the electrode film 93 is disposed on the upper surface S2 on which the silicon oxide film 11 is provided. Therefore, in the present embodiment, electrode film 93 is insulated from SiC substrate 50. As illustrated, the electrode film 93 may be disposed on the upper surface S ⁇ b> 2 via the interlayer insulating film 42 and the oxide film 41 as well as the silicon oxide film 11.
  • the electrode film 93 includes an anode electrode film 93a and a cathode electrode film 93c.
  • the temperature sensor element 60 is a pn diode, and has a p-type anode region 61 and an n-type cathode region 62.
  • the anode electrode film 93a and the cathode electrode film 93c are connected to the anode region 61 and the cathode region 62, respectively.
  • Each of the anode electrode film 93a and the cathode electrode film 93c includes a pad portion (substantially rectangular portion in FIG. 2) and a wiring portion extending from the pad portion (a portion extending with a width smaller than the width of the pad portion in FIG. 2). ).
  • the pad portion is a portion of the electrode film 93 for electrical connection with the outside of the MOSFET 101.
  • the temperature sensor element 60 is connected to the wiring portion.
  • the wiring part is provided to electrically connect the temperature sensor element 60 arranged away from the pad part to the pad part.
  • polyimide film 20 is provided on upper surface S2 of SiC substrate 50 provided with source electrode pad 91, gate electrode pad 92, and electrode film 93.
  • the polyimide film 20 is provided as a protective insulating film for the MOSFET 101.
  • the polyimide film 20 is particularly required in a semiconductor device that handles a large current, that is, a power semiconductor device.
  • the polyimide film 20 is disposed so that each of the source electrode pad 91 and the gate electrode pad 92 is at least partially exposed. In other words, the polyimide film 20 is disposed so that only a part of each of the source electrode pad 91 and the gate electrode pad 92 is covered.
  • the polyimide film 20 is disposed so that at least a part of the electrode film 93 is covered.
  • the polyimide film 20 is disposed so that the pad portions of the anode electrode film 93a and the cathode electrode film 93c are at least partially exposed.
  • the polyimide film 20 is disposed so that only a part of each of the anode electrode film 93a and the cathode electrode film 93c is covered.
  • the polyimide film 20 is disposed so as to cover the respective wiring portions of the anode electrode film 93a and the cathode electrode film 93c.
  • the polyimide film 20 has an opening OP (FIG. 3) so that the above arrangement can be obtained.
  • Opening OP is preferably exposed at least half of upper surface S2 of SiC substrate 50 in plan view. In other words, it is preferable that opening OP covers only less than half of upper surface S2 of SiC substrate 50 in plan view. In other words, the opening OP preferably covers a part of the upper surface S2 of the SiC substrate 50 directly or indirectly, but does not cover more than half of the upper surface S2 directly or indirectly.
  • the terms “exposed” and “exposed” in relation to the polyimide film 20 describe that a certain region is exposed in relation to the polyimide film 20. In other words, these terms describe that the region is not covered by the polyimide film 20. Therefore, these terms do not have an implication that the region is covered with another member other than the polyimide film 20.
  • the polyimide film 20 has a portion covering the source electrode pad 91, the gate electrode pad 92, and the electrode film 93, and another portion.
  • the other portions include a portion covering the barrier film 81 (FIG. 4), a portion covering the barrier film 82 (FIG. 5), and a portion directly covering the interlayer insulating film 7 between the barrier film 81 and the barrier film 82 (not shown).
  • a portion directly covering the upper surface S2 of the SiC substrate 50 may be included.
  • the polyimide film 20 is made of a thermosetting resin. That is, in this embodiment, the protective insulating film is made of polyimide resin.
  • the thickness of the polyimide film 20 is preferably large from the viewpoint of the function of protecting the portion that it covers. On the other hand, if the thickness is too large, patterning of the polyimide film 20 becomes difficult. Therefore, the thickness of the polyimide film 20 is preferably about 1 ⁇ m to about 20 ⁇ m, more preferably about 5 ⁇ m to about 20 ⁇ m, and more preferably about 10 ⁇ m to about 20 ⁇ m.
  • the polyimide film 20 can be formed by applying a liquid material, baking, and patterning. Patterning can be performed using photolithography.
  • a protective insulating film made of a thermosetting resin different from the polyimide resin may be used.
  • a thermosetting resin film made of at least one of polyimide resin, silicone resin, epoxy resin, and polyurethane resin can be used.
  • upper surface S2 of SiC substrate 50 has an outer peripheral region RA and an inner region RB surrounded by outer peripheral region RA.
  • the polyimide film 20 includes an outer peripheral portion 29 that covers the outer peripheral region RA, and a first inner portion 21 that covers at least a part of the electrode film 93.
  • the first inner portion 21 crosses the inner region RB.
  • the opening OP of the polyimide film 20 has a first opening OP 1 and a second opening OP 2, which are separated from each other by the first inner portion 21.
  • the polyimide film 20 covers the temperature sensor element 60 (FIGS. 6 and 7). More preferably, the temperature sensor element 60 is covered by the first inner portion 21 of the polyimide film 20, and in this case, the temperature sensor element 60 is disposed in the inner region RB of the SiC substrate 50.
  • an electrode film 94 (not shown in FIG. 2) may be provided as shown in FIG.
  • the electrode film 94 can be used, for example, as a gate wiring that connects between the gate electrode 6 and the gate electrode pad 92.
  • one temperature sensor element is provided as at least one electrical element covered by the first inner portion 21 of the polyimide film 20.
  • at least one electric element including at least one of a diode element, a bipolar transistor element, a resistor element, and a capacitor element may be provided.
  • an electrical element that is covered by the polyimide film 20 and is not a unipolar transistor can be arranged in the inner region RB of the SiC substrate 50.
  • a plurality of electrical elements are provided instead of one, a complicated function can be added to the semiconductor device.
  • a more complicated function such as a signal processing function, can be added to the semiconductor device.
  • the reason why the protective insulating film needs to have a shape like the polyimide film 20 is that the shape of the opening of the protective insulating film is changed to a simple single square, circle due to the arrangement of the at least one electrical element described above. Or it is a case where it is not preferable to comprise by an ellipse etc.
  • FIG. 9 is a plan view showing the configuration of the MOSFET 100 of the comparative example.
  • FIG. 10 is a plan view illustrating the configuration of the polyimide film 20 included in the MOSFET 100 (FIG. 9).
  • the difference between the MOSFET 100 of the comparative example and the MOSFET 101 of the present embodiment is only the shape of the opening of the polyimide film 20.
  • the MOSFET 100 has an inner portion 21C (FIG. 10) instead of the first inner portion 21 (FIG. 3) of the MOSFET 101.
  • Inner portion 21C does not cross inner region RB of SiC substrate 50. If the shape of the polyimide film 20 is designed only from the viewpoint of securing a wider electrical connection location between the source electrode pad 91 (FIG. 2) and the outside, the inner portion 21C is adopted instead of the first inner portion 21. Will be.
  • one end (the upper end in FIG. 10) of the inner portion 21C and the outer peripheral portion 29 are separated as shown by the arrow DF.
  • This end tends to concentrate stress that causes cracks and the like under a thermal cycle.
  • the deterioration of the polyimide film 20 tends to locally progress at the end of the inner portion 21C. Therefore, deterioration of the polyimide film 20 is likely to occur.
  • the polyimide film 20 has the first inner portion 21 (FIG. 3). Since the first inner portion 21 crosses the inner region RB surrounded by the outer peripheral portion 29 of the polyimide film 20, each of one end and the other end of the first inner portion 21 is on the outer peripheral portion 29 of the polyimide film 20. It is connected. Thereby, it is suppressed that deterioration of the polyimide film 20 progresses locally at one end and the other end of the first inner portion 21. Therefore, deterioration of the polyimide film 20 can be suppressed.
  • the polyimide film 20 has an opening OP (FIG. 3) that exposes half or more of the upper surface S2 of the SiC substrate 50.
  • the opening OP covers only less than half of the upper surface S2 of the SiC substrate 50 in plan view.
  • the electrode film 93 may be separated from the gate electrode pad 92. Thereby, the structure which has the electrode film 93 which is not electrically short-circuited with the gate electrode pad 92 is obtained.
  • the temperature sensor element 60 (FIGS. 6 and 7) is preferably covered with the first inner portion 21 of the polyimide film 20. Thereby, temperature sensor element 60 can be arranged in inner region RB instead of outer peripheral region RA of SiC substrate 50 (FIG. 3). Thereby, temperature sensor element 60 is arranged near the center of SiC substrate 50. Therefore, the temperature sensor element 60 is arranged at a representative position of the temperature of the SiC substrate 50. Therefore, the temperature detection accuracy can be increased.
  • FIG. 11 is a plan view schematically showing a configuration of MOSFET 102 (semiconductor device) in the second embodiment.
  • FIG. 12 is a plan view illustrating the configuration of the polyimide film 20 (FIG. 11).
  • the polyimide film 20 has at least one second inner portion 22 in addition to the outer peripheral portion 29 and the first inner portion 21. Each of the second inner portions 22 crosses between the outer peripheral portion 29 and the first inner portion 21. More specific description will be given below.
  • the inner region RB (FIG. 3) of the SiC substrate 50 has a first region RBa and a second region RBb separated from each other by the first inner portion 21.
  • second inner portion 22a and second inner portion 22b of polyimide film 20 are provided in first region RBa and second region RBb of SiC substrate 50, respectively.
  • the number of second inner portions 22 is two in the present embodiment, but may be any number.
  • the polyimide film 20 has the second inner portion 22 (FIG. 12) that crosses between the outer peripheral portion 29 and the first inner portion 21. Accordingly, the first inner portion 21 is connected to the other portion of the polyimide film 20 (that is, the second inner portion 22) between one end and the other end of the first inner portion 21. Thereby, it is suppressed that the 1st inner part 21 extended over a big length receives a stress locally between one end and the other end, and deteriorates.
  • the second inner portion 22 crosses between the outer peripheral portion 29 and the first inner portion 21. As a result, one end and the other end of the second inner portion 22 are connected to other portions of the polyimide film 20. Therefore, local deterioration of the polyimide film 20 is suppressed at one end and the other end of the second inner portion 22.
  • the provision of the second inner portion 22 further suppresses the deterioration of the first inner portion 21, and the second inner portion 22 itself is less likely to deteriorate. Therefore, deterioration of the polyimide film 20 can be further suppressed.
  • FIG. 13 is a plan view schematically showing a configuration of MOSFET 103 (semiconductor device) in the third embodiment.
  • FIG. 14 is a schematic partial sectional view taken along line XIV-XIV in FIG.
  • the edge of the opening OP of the polyimide film 20 has a gentle curved shape instead of a right-angle shape on the chip corner side OPc (FIG. 13). Thereby, the crack of the polyimide film 20 on the chip corner side OPc can be prevented. The reason for this will be described below.
  • the polyimide film 20 preferably covers all the edges (see the broken lines in FIG. 13) of the source electrode pad 91, the gate electrode pad 92, and the electrode film 93. Thereby, the entire region other than the source electrode pad 91, the gate electrode pad 92, and the electrode film 93 can be protected by the polyimide film 20 in plan view.
  • FIG. 15 to 17 are partial enlarged views of FIG. 14 and are partial cross-sectional views showing first to third examples of the cross-sectional shape of the polyimide film 20.
  • the cross-sectional shape of the polyimide film 20 has a tapered shape and an inversely tapered shape.
  • Such cross-sectional shapes can be obtained by patterning the polyimide film 20 by wet etching. By using the wet etching method, the etching rate can be increased and the process cost can be reduced as compared with the dry etching method.
  • the cross-sectional shape of the polyimide film 20 has a side wall substantially along the thickness direction.
  • Such a cross-sectional shape is easily obtained when the polyimide film 20 is patterned by a dry etching method.
  • the side wall is steeper and a corner of approximately 90 ° (upper left in FIG. 17) is formed. Film stress due to thermal contraction tends to concentrate at such corners, and thus the polyimide film 20 is likely to crack due to film stress.
  • the taper shape as shown in FIG. 15 is used, the film stress is easily relieved because the angle of the corner is larger than 90 °, so that the polyimide film 20 is cracked due to the film stress. Can be prevented.
  • the cross-sectional shape of the first inner portion 21 (see FIG. 3) of the protective insulating film 20 also has a tapered shape as shown in FIG. Further, as shown in FIG. 18, the edge of the cross-sectional shape can be entirely curved, and the concentration of film stress can be further relaxed.
  • a termination structure 30 disposed below the polyimide film 20 is provided at the end of the main surface (upper surface in the drawing) of the SiC substrate 50.
  • the termination structure 30 is provided for the purpose of ensuring a withstand voltage.
  • the specific configuration of the termination structure 30 is not particularly limited, in the example shown in FIG. 14, the p-type well region 31, the n-type region 32 formed thereon, the p-type guard ring region 33, Is formed.
  • the configuration other than the above is substantially the same as the configuration of the first embodiment described above, the same or corresponding elements are denoted by the same reference numerals, and description thereof will not be repeated. Further, the characteristics of the polyimide film 20 described in the present embodiment can be applied to both the first and second embodiments.
  • FIG. 19 is a partial cross-sectional view schematically showing a configuration of MOSFET 103V (semiconductor device) as a modification of MOSFET 103 (FIG. 14).
  • the MOSFET 103 ⁇ / b> V has a plating layer 96 (metal layer) on the source electrode pad 91 and the gate electrode pad 92.
  • the plating layer 96 is particularly desirable when the source electrode pad 91 and the gate electrode pad 92 are made of Al or an Al alloy.
  • a similar plating layer may be provided on the electrode film 93.
  • the plating layer 96 is in contact with the inner edge of the polyimide film 20.
  • the plating layer 96 is preferably an electroless plating layer, for example, an electroless nickel phosphorus plating layer.
  • an electroless plating method it is possible to easily form the plating layer 96 only inside the opening OP of the polyimide film 20 after the formation of the polyimide film 20 having the opening OP.
  • the plating layer 96 may be disposed over the entire opening OP in plan view. Moreover, it is preferable that the plating layer 96 only partially fills the space defined by the opening OP of the polyimide film 20 in the thickness direction.
  • a similar plating layer may also be provided on the back electrode 10.
  • Such a plating layer is desirable when the back electrode 10 is made of Al or an Al alloy.
  • FIG. 20 is a partial cross sectional view schematically showing a configuration of MOSFET 104 in the fourth embodiment.
  • the gate electrode 6 has a planar structure, but in this embodiment, the gate electrode 6 has a trench structure. More specific description will be given below.
  • trench TR is provided on upper surface S2 of SiC substrate 50.
  • Trench TR penetrates source region 4 and base region 2 and reaches drift layer 1.
  • the gate electrode 6 is disposed in the trench TR via the gate insulating film 5. Thereby, a trench structure is obtained. Similar to the planar structure described above, the trench structure is suitable for a power semiconductor device that is a semiconductor device that handles a large current. Thus, when a large current is handled, it is particularly required to provide a protective insulating film such as the polyimide film 20.
  • FIG. 21 is a block diagram schematically showing a configuration of a power conversion system to which the power conversion device 700 according to the fifth embodiment is applied.
  • the semiconductor device according to any of the first to fourth embodiments described above or a modification thereof is applied to a power conversion device.
  • this invention is not limited to a specific power converter device, the case where this invention is applied to a three-phase inverter as this Embodiment 5 is demonstrated below.
  • FIG. 21 is a block diagram schematically showing a configuration of a power conversion system to which the power conversion device 700 according to the fifth embodiment of the present invention is applied.
  • the power conversion device 700 is a three-phase inverter connected between the power source 600 and the load 800, converts DC power supplied from the power source 600 into AC power, and supplies AC power to the load 800.
  • the power conversion device 700 includes a main conversion circuit 701, a drive circuit 702, and a control circuit 703.
  • the main conversion circuit 701 has at least one of the semiconductor devices (for example, MOSFETs 101 to 104) of the first to fourth embodiments or modifications thereof as a switching element, and converts input DC power into AC power. And output it.
  • the drive circuit 702 outputs a drive signal for driving each of the semiconductor devices as switching elements to the semiconductor device.
  • the control circuit 703 outputs a control signal for controlling the drive circuit 702 to the drive circuit 702.
  • the power source 600 is a DC power source and supplies DC power to the power conversion device 700.
  • the power source 600 can be composed of various types, for example, can be composed of a direct current system, a solar battery, a storage battery, or can be composed of a rectifier circuit or an AC / DC converter connected to the alternating current system. Also good.
  • the power source 600 may be configured by a DC / DC converter that converts direct-current power output from the direct-current system into predetermined power.
  • the load 800 is a three-phase electric motor that is driven by AC power supplied from the power conversion device 700.
  • the load 800 is not limited to a specific application, and is an electric motor mounted on various electric devices.
  • the load 800 is used as an electric motor for a hybrid vehicle, an electric vehicle, a railway vehicle, an elevator, or an air conditioner.
  • the main conversion circuit 701 includes a switching element and a reflux diode (not shown). When the switching element is switched, the main conversion circuit 701 converts the DC power supplied from the power supply 600 into AC power and supplies it to the load 800.
  • the main conversion circuit 701 is a two-level three-phase full bridge circuit, and includes six switching elements and respective switching elements. And 6 freewheeling diodes in reverse parallel to each other.
  • the six switching elements are connected in series for each of the two switching elements to constitute upper and lower arms, and each upper and lower arm constitutes each phase (U phase, V phase, W phase) of the full bridge circuit.
  • the output terminals of the upper and lower arms, that is, the three output terminals of the main conversion circuit 701 are connected to the load 800.
  • the drive circuit 702 generates a drive signal for driving the switching element of the main conversion circuit 701, and supplies it to the control electrode of the switching element of the main conversion circuit 701. Specifically, in accordance with a control signal from a control circuit 703, which will be described later, the drive circuit 702 sends a drive signal for turning on the switching element and a drive signal for turning off the switching element to the control electrode of each switching element. Output.
  • the drive signal is a voltage signal (ON signal) that is equal to or higher than the threshold voltage of the switching element.
  • the drive signal is the threshold value of the switching element. It becomes a voltage signal (off signal) below the voltage.
  • the control circuit 703 controls the switching element of the main conversion circuit 701 so that desired power is supplied to the load 800. Specifically, the control circuit 703 calculates the time (on time) during which each switching element of the main conversion circuit 701 is in the on state based on the power to be supplied to the load 800.
  • the main conversion circuit 701 can be controlled by PWM (Pulse Width Modulation) control that modulates the ON time of the switching element according to the voltage to be output.
  • the control circuit 703 outputs a control command (control) to the drive circuit 702 so that an ON signal is output to the switching element to be turned on and an OFF signal is output to the switching element to be turned off. Signal).
  • the drive circuit 702 outputs an on signal or an off signal as a drive signal to the control electrode of each switching element.
  • the main conversion circuit 701 has at least one of the semiconductor devices (for example, the MOSFETs 101 to 104) according to the first to fourth embodiments or a modification thereof as a switching element.
  • the semiconductor devices for example, the MOSFETs 101 to 104
  • the deterioration of the polyimide film 20 is suppressed from proceeding locally. Therefore, deterioration of the polyimide film 20 due to the thermal cycle caused by the operation of the power conversion device 700 can be suppressed. Therefore, the reliability of the power conversion device 700 that performs an operation with a thermal cycle can be improved.
  • the present invention is not limited to this and can be applied to various power conversion devices.
  • the power conversion device is a two-level power conversion device, but may be a multi-level power conversion device such as a three-level power conversion device.
  • the present invention can be applied to a DC / DC converter or an AC / DC converter.
  • the power conversion device to which the present invention is applied is not limited to the case where the load described above is an electric motor.
  • any of an electric discharge machine, a laser machine, an induction heating cooker, and a non-contact power supply system It can also be used as such a power supply device, and can also be used as a power conditioner for a photovoltaic power generation system or a power storage system.
  • the semiconductor device is a MOSFET.
  • the semiconductor device may be a MISFET (Metal Insulator Semiconductor Field Effect Transistor) other than the MOSFET.
  • the semiconductor device may be a transistor other than a MISFET, for example, an IGBT (Insulated Gate Bipolar Transistor).
  • IGBT Insulated Gate Bipolar Transistor
  • a second conductivity type collector region may be added between the back electrode 10 and the first conductivity type drift layer 1 described above.
  • the above-described source functions as an IGBT emitter
  • the back electrode 10 functions as a collector electrode.
  • the semiconductor substrate may be made of a semiconductor having a linear expansion coefficient higher than that of Si other than SiC.
  • a semiconductor substrate made of gallium arsenide (GaAs) or gallium nitride (GaN) may be used.
  • the first conductivity type is n-type and the second conductivity type is p-type has been described in detail.
  • the first conductivity type is p-type and the second conductivity type is It may be n-type.

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Abstract

第１電極膜（９１）は、半導体基板（５０）のソース領域（４）に電気的に接続されており、半導体基板（５０）の主面（Ｓ２）上に設けられている。第２電極膜（９２）は、ゲート電極（６）に電気的に接続されており、半導体基板（５０）の主面（Ｓ２）上に設けられている。第３電極膜（９３）は、第１電極膜（９１）から離れて半導体基板（５０）の主面（Ｓ２）上に設けられている。保護絶縁膜（２０）は、主面（Ｓ２）上に、第１電極膜（９１）および第２電極膜（９２）の各々の一部のみが覆われるようにかつ第３電極膜（９３）の少なくとも一部が覆われるように設けられており、熱硬化性樹脂からなる。主面（Ｓ２）は、外周領域（ＲＡ）と、外周領域（ＲＡ）に囲まれた内側領域（ＲＢ）とを有し、保護絶縁膜（２０）は、外周領域（ＲＡ）を覆う外周部分（２９）と、内側領域（ＲＢ）を横断し第３電極膜（９３）の少なくとも一部を覆う第１内側部分（２１）とを有する。

Description

半導体装置および電力変換装置
　本発明は、半導体装置および電力変換装置に関し、特に、熱硬化性樹脂からなる保護絶縁膜を有する半導体装置および電力変換装置に関するものである。
　特許文献１によれば、インバータ回路を有する電力変換装置が開示されている。電力変換装置は、スイッチング素子としての半導体装置を有している。電力変換装置が駆動状態にある場合、半導体装置はスイッチング動作を行なう。このとき半導体装置から、多くの熱が発生する。電力変換装置が待機状態と駆動状態とを繰り返すと、半導体装置から発生される熱の量が大きく変化する。これにより、電力変換装置は熱サイクルにさらされる。よって、電力変換装置の信頼性を長期間にわたって確保するためには、電力変換装置は、熱サイクルに強いモジュール構造を有する必要がある。
　特許文献２によれば、炭化珪素（ＳｉＣ）を用いたＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）、すなわちＳｉＣ－ＭＯＳＦＥＴ、が開示されている。ワイドバンドギャップ半導体であるＳｉＣを用いることによって、ＭＯＳＦＥＴのオン抵抗を大幅に小さくすることができる。よって、近年、電力用変換装置用に、ＳｉＣ－ＭＯＳＦＥＴが適用され始めている。このＭＯＳＦＥＴには、保護絶縁膜として、開口部を有するポリイミド膜が設けられている。
　特許文献３によれば、温度センサ素子としてのダイオードと、それに接続されたアノード電極およびカソード電極とが設けられたＭＯＳＦＥＴが開示されている。温度センサ素子が設けられることによって、上述した熱に起因してのＭＯＳＦＥＴの温度上昇を検知することができる。検知された情報を参照することによって、ＭＯＳＦＥＴの動作をより安定化させることができる。
特開２００２－０９５２６８号公報 特願２０１７－１６８６０２号公報 特開２０１２－１２９５０３号公報
　上記特許文献１に記載の技術は、半導体装置とそれに取り付けられる部材との間での接続の信頼性を高めることが意図されたものであり、半導体装置自体の構成の改善が意図されたものではない。よって、半導体装置自体が熱サイクルに弱ければ、高い信頼性は得られない。
　上記特許文献２に記載の技術によれば、半導体装置は、保護絶縁膜として、開口部を有するポリイミド膜を有している。熱サイクルの影響によって、保護絶縁膜が劣化することがあり、例えば、クラック、または、膜の粗密等によるしわが発生することがある。特に、半導体領域の線膨張率（線膨張係数）が大きいと、半導体領域の線膨張率と保護絶縁膜の線膨張率との差異が広がる結果として、保護絶縁膜が劣化しやすくなる。例えば、ＳｉＣの線膨張率６．６［×１０－６／Ｋ］は、シリコン（Ｓｉ）の線膨張率２．４［×１０－６／Ｋ］に比して大幅に大きい。さらに、ＳｉＣは、Ｓｉに比して高温動作に適した半導体材料であることから、ＳｉＣを用いた半導体装置は高温下で用いられることが多い。このため、線膨張率の差異に起因して保護絶縁膜に加わるストレスは、Ｓｉの場合に比して、ＳｉＣの場合に非常に大きくなり得る。
　上記特許文献３に記載の技術によれば、半導体装置に、温度センサ素子としてのダイオードと、それに接続されたアノード電極およびカソード電極とを有する構造が設けられる。当該文献は、この構造を保護絶縁膜によって保護することについて開示していない。本発明者の検討によれば、信頼性確保のために、この構造は保護絶縁膜によって保護されることが望ましい。この場合、保護絶縁膜の開口部の形状は、この構造の配置の影響を受ける。開口部の形状によっては、保護絶縁膜において局所的な劣化が進行しやすくなる。
　本発明は以上のような課題を解決するためになされたものであり、その一の目的は、保護絶縁膜の劣化を抑制することができる半導体装置を提供することである。
　本発明の半導体装置は、半導体基板と、ゲート絶縁膜と、ゲート電極と、第１電極膜と、第２電極膜と、第３電極膜と、保護絶縁膜とを有する。半導体基板は、Ｓｉの線膨張率よりも高い線膨張率を有する半導体からなり、第１導電型を有するソース領域と、第１導電型と異なる第２導電型を有するベース領域と、ベース領域によってソース領域から隔てられ第１導電型を有するドリフト層とを含み、ソース領域からなる部分を含む主面を有する。ゲート絶縁膜は半導体基板のベース領域を覆っている。ゲート電極はゲート絶縁膜を介して半導体基板のベース領域に面している。第１電極膜は、半導体基板のソース領域に電気的に接続されており、半導体基板の主面上に設けられている。第２電極膜は、ゲート電極に電気的に接続されており、第１電極膜から離れて半導体基板の主面上に設けられている。第３電極膜は、第１電極膜から離れて半導体基板の主面上に設けられている。保護絶縁膜は、第１電極膜、第２電極膜および第３電極膜が設けられた半導体基板の主面上に、第１電極膜および第２電極膜の各々の一部のみが覆われるようにかつ第３電極膜の少なくとも一部が覆われるように設けられており、熱硬化性樹脂からなる。半導体基板の主面は、外周領域と、外周領域に囲まれた内側領域とを有する。保護絶縁膜は、外周領域を覆う外周部分と、第３電極膜の少なくとも一部を覆い内側領域を横断する第１内側部分とを有する。
　本発明によれば、第３電極膜を含む構成を保護するために、保護絶縁膜は、第３電極膜の少なくとも一部を覆う第１内側部分を有する。第１内側部分は、保護絶縁膜の外周部分に囲まれた内側領域を横断しているので、第１内側部分の一方端および他方端の各々は保護絶縁膜の外周部分につながれている。これにより、第１内側部分の一方端および他方端において保護絶縁膜の劣化が局所的に進行することが抑制される。よって、保護絶縁膜の劣化を抑制することができる。
　この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
本発明の実施の形態１における半導体装置の構成を概略的に示す平面図である。 図１の半導体装置の構成を、保護絶縁膜の図示を省略しつつ概略的に示す平面図である。 図１の半導体装置が有する保護絶縁膜の構成を説明する平面図である。 図１の線ＩＶ－ＩＶに沿う概略的な部分断面図である。 図１の線Ｖ－Ｖに沿う概略的な部分断面図である。 図１の線ＶＩ－ＶＩに沿う概略的な部分断面図である。 図１の線ＶＩＩ－ＶＩＩに沿う概略的な部分断面図である。 変形例の半導体装置の構成を概略的に示す部分断面図である。 比較例の半導体装置の構成を示す平面図である。 図９の半導体装置が有する保護絶縁膜の構成を説明する平面図である。 本発明の実施の形態２における半導体装置の構成を概略的に示す平面図である。 図１１の半導体装置が有する保護絶縁膜の構成を説明する平面図である。 本発明の実施の形態３における半導体装置の構成を概略的に示す平面図である。 図１３の線ＸＩＶ－ＸＩＶに沿う概略的な部分断面図である。 図１４の一部拡大図であり、保護絶縁膜の断面形状の第１の例を示す部分断面図である。 図１４の一部拡大図であり、保護絶縁膜の断面形状の第２の例を示す部分断面図である。 図１４の一部拡大図であり、保護絶縁膜の断面形状の第３の例を示す部分断面図である。 保護絶縁膜の第１内側部分の断面形状の例を示す部分断面図である。 図１４の変形例の半導体装置の構成を概略的に示す部分断面図である。 本発明の実施の形態４における半導体装置の構成を概略的に示す部分断面図である。 本発明の実施の形態５による電力変換装置が適用された電力変換システムの構成を概略的に示すブロック図である。
　以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
　＜実施の形態１＞
　図１は、本実施の形態１におけるＭＯＳＦＥＴ１０１（半導体装置）の構成を概略的に示す平面図である。図２は、図１のＭＯＳＦＥＴ１０１の構成を、ポリイミド膜２０（保護絶縁膜）の図示を省略しつつ概略的に示す平面図である。図３は、ポリイミド膜２０（図１）の構成を説明する平面図である。なお図３においては、図を見やすくするために、ポリイミド膜２０にドット模様が付されている。
　図４～図７のそれぞれは、図１の線ＩＶ－ＩＶ、線Ｖ－Ｖ、線ＶＩ－ＶＩ、および線ＶＩＩ－ＶＩＩに沿う概略的な部分断面図である。詳しくは後述するが、線ＩＶ－ＩＶ（図１）に沿う図４は、ソース電極パッド９１（第１電極膜）の外縁がポリイミド膜２０に覆われている箇所に対応している。線Ｖ－Ｖ（図１）に沿う図５は、ゲート電極パッド９２（第２電極膜）がポリイミド膜２０に覆われている箇所に対応している。線ＶＩ－ＶＩ（図１）に沿う図６および線ＶＩＩ－ＶＩＩ（図１）に沿う図７は、電極膜９３（第３電極膜）に接続された温度センサ素子６０（図６）が設けられた箇所に対応している。
　図４に示されているように、ＭＯＳＦＥＴ１０１は、ＳｉＣ基板５０（半導体基板）と、ゲート絶縁膜５と、ゲート電極６と、層間絶縁膜７と、ソースコンタクト電極８と、ソース電極パッド９１と、ポリイミド膜２０と、裏面電極１０とを有している。またＭＯＳＦＥＴ１０１はバリア膜８１を有していてよい。
　ＳｉＣ基板５０はＳｉＣからなり、前述したように、ＳｉＣの線膨張率はＳｉの線膨張率よりも高い。ＳｉＣ基板５０は、ｎ型（第１導電型）を有するソース領域４と、ｐ型（第１導電型と異なる第２導電型）を有するベース領域２と、ｎ型を有するドリフト層１と、ｐ型を有するコンタクト領域３とを含む。ドリフト層１は、ベース領域２によってソース領域４から隔てられている。ＳｉＣ基板５０は、下面Ｓ１、および、下面Ｓ１と反対の上面Ｓ２（主面）を有している。上面Ｓ２は、ソース領域４からなる部分と、コンタクト領域３からなる部分とを含む。
　ゲート絶縁膜５はＳｉＣ基板５０のベース領域２を覆っている。ゲート電極６は、ゲート絶縁膜５を介してＳｉＣ基板５０のベース領域２に面している。ゲート電極６は、導電性を有する材料からなり、例えば、不純物がドープされたポリシリコンからなる。ゲート電極６は、本実施の形態においては、プレーナ構造を有する。言い換えれば、ゲート電極６は、上面Ｓ２に沿った平面形状を有している。
　ソースコンタクト電極８は、ソース領域４およびコンタクト領域３に接している。ソースコンタクト電極８のうち、ソース領域４およびコンタクト領域３に接する部分は、シリサイド化されていることが好ましい。ソースコンタクト電極８は、例えば、ＳｉＣ基板５０の上面Ｓ２に面するシリサイド化された部分を有するニッケル（Ｎｉ）電極である。
　ソース電極パッド９１は、ＭＯＳＦＥＴ１０１の外部からソース電位の供給を受ける端子電極である。ソース電極パッド９１は、ソースコンタクト電極８が設けられた上面Ｓ２上に配置されている。ソース電極パッド９１は、ソースコンタクト電極８に接することによって、ＳｉＣ基板５０のソース領域４およびコンタクト領域３に電気的に接続されている。この電気的接続は、バリア膜８１を介してのものであってよい。ソース電極パッド９１とゲート電極６との間は、層間絶縁膜７によって絶縁されている。層間絶縁膜７は、典型的には、無機材料からなる。ソース電極パッド９１は、金属からなり、例えばアルミニウム（Ａｌ）またはその合金からなる。
　バリア膜８１は、水素原子または水素イオンを吸蔵する能力が高い金属からなり、例えばＴｉ（チタン）からなる。ＭＯＳＦＥＴ１０１の製造工程は水素原子または水素イオンの発生を伴うことがあり、バリア膜８１は、水素原子または水素イオンが層間絶縁膜７に侵入することを抑制する。またバリア膜８１は、外部からの水素原子または水素イオンの侵入も抑制し得る。
　裏面電極１０は、ＳｉＣ基板５０の下面Ｓ１上に設けられている。裏面電極１０は、ＭＯＳＦＥＴ１０１のドレイン電極として機能する。
　図５に示されているように、ＭＯＳＦＥＴ１０１は、ゲート電極パッド９２と、酸化珪素膜１１（絶縁膜）とを有している、またＭＯＳＦＥＴ１０１は、金属からなるバリア膜８２を有していてよい。バリア膜８２の材料はバリア膜８１の材料と同様であり、それによりバリア膜８２はバリア膜８１と同様の機能を有する。バリア膜８２はバリア膜８１から分離されている。
　ゲート電極パッド９２は、ＭＯＳＦＥＴ１０１の外部からゲート電位の供給を受ける端子電極である。ゲート電極パッド９２は、平面視（図２）において、ソース電極パッド９１から離れて配置されている。好ましくは、ゲート電極パッド９２はソース電極パッド９１から１μｍ程度以上離れている。ゲート電極パッド９２は、ゲート電極６が設けられた上面Ｓ２上に配置されている。ゲート電極パッド９２はゲート電極６に電気的に接続されている。この電気的接続は、バリア膜８２を介してのものであってよい。ゲート電極パッド９２近傍において、ゲート電極６と上面Ｓ２との間は、酸化珪素膜１１によって絶縁されている。ゲート電極パッド９２は、金属からなり、例えばＡｌまたはその合金からなる。ゲート電極パッド９２の材料は、ソース電極パッド９１の材料と同じであることが好ましい。
　図６および図７に示されているように、ＭＯＳＦＥＴ１０１は、電極膜９３と、電極膜９３に接続された温度センサ素子６０（電気的素子）とを有している。ＭＯＳＦＥＴ１０１は、酸化膜４１（絶縁膜）と、層間絶縁膜４２とを有していてよい。
　電極膜９３は、平面視（図２）において、ソース電極パッド９１から離れて配置されている。好ましくは、電極膜９３はソース電極パッド９１から１μｍ程度以上離れている。また本実施の形態においては、電極膜９３は、平面視（図２）において、ゲート電極パッド９２から離れて配置されている。好ましくは、電極膜９３はゲート電極パッド９２から１μｍ程度以上離れている。電極膜９３は、金属からなり、例えばＡｌまたはその合金からなる。電極膜９３の材料は、ソース電極パッド９１およびゲート電極パッド９２の少なくともいずれかの材料と同じであることが好ましく、両方の材料と同じであることがより好ましい。
　電極膜９３は、酸化珪素膜１１が設けられた上面Ｓ２上に配置されている。よって本実施の形態においては、電極膜９３はＳｉＣ基板５０から絶縁されている。電極膜９３は、図示されているように、上面Ｓ２上に、酸化珪素膜１１だけでなく層間絶縁膜４２および酸化膜４１を介して配置されていてよい。
　電極膜９３は、アノード電極膜９３ａおよびカソード電極膜９３ｃを有している。温度センサ素子６０は、ｐｎダイオードであり、ｐ型のアノード領域６１と、ｎ型のカソード領域６２とを有している。アノード電極膜９３ａおよびカソード電極膜９３ｃのそれぞれは、アノード領域６１およびカソード領域６２に接続されている。アノード電極膜９３ａおよびカソード電極膜９３ｃの各々は、パッド部（図２における、略長方形部分）と、バッド部から延びる配線部（図２における、パッド部の幅よりも小さい幅で延びている部分）とを有している。パッド部は、電極膜９３のうち、ＭＯＳＦＥＴ１０１の外部との電気的接続のための部分である。本実施の形態においては、温度センサ素子６０は配線部に接続されている。配線部は、パッド部から離れて配置された温度センサ素子６０をパッド部と電気的に接続するために設けられている。
　図１および図２を参照して、ポリイミド膜２０は、ソース電極パッド９１、ゲート電極パッド９２および電極膜９３が設けられたＳｉＣ基板５０の上面Ｓ２上に設けられている。ポリイミド膜２０は、ＭＯＳＦＥＴ１０１の保護絶縁膜として設けられている。ポリイミド膜２０は、大電流を扱う半導体装置、すなわち電力用半導体装置、において、特に必要とされる。
　ポリイミド膜２０は、ソース電極パッド９１およびゲート電極パッド９２の各々が少なくとも部分的に露出されるように配置されている。言い換えれば、ポリイミド膜２０は、ソース電極パッド９１およびゲート電極パッド９２の各々の一部のみが覆われるように配置されている。
　またポリイミド膜２０は、電極膜９３の少なくとも一部が覆われるように配置されている。本実施の形態においては、ポリイミド膜２０は、アノード電極膜９３ａおよびカソード電極膜９３ｃの各々のパッド部が少なくとも部分的に露出されるように配置されている。言い換えれば、ポリイミド膜２０は、アノード電極膜９３ａおよびカソード電極膜９３ｃの各々の一部のみが覆われるように配置されている。また本実施の形態においては、ポリイミド膜２０は、アノード電極膜９３ａおよびカソード電極膜９３ｃの各々の配線部が覆われるように配置されている。
　上記のような配置が得られるように、ポリイミド膜２０は開口部ＯＰ（図３）を有している。開口部ＯＰは、平面視において、ＳｉＣ基板５０の上面Ｓ２の半分以上を露出していることが好ましい。言い換えれば、開口部ＯＰは、平面視において、ＳｉＣ基板５０の上面Ｓ２の半分未満のみを覆っていることが好ましい。言い換えれば、開口部ＯＰは、ＳｉＣ基板５０の上面Ｓ２の一部を直接的または間接的に覆っているものの、上面Ｓ２の半分以上を直接的にも間接的にも覆っていないことが好ましい。
　なお本明細書において、ポリイミド膜２０に関連しての「露出され」および「露出し」の文言は、ある領域がポリイミド膜２０との関係性において露出されていることを記述するものである。言い換えれば、これら文言は、当該領域がポリイミド膜２０に覆われていないことを記述するものである。よってこれら文言は、当該領域がポリイミド膜２０以外の他の部材によって覆われることを除外する含意を有するものではない。
　ポリイミド膜２０は、ソース電極パッド９１、ゲート電極パッド９２および電極膜９３を覆う部分と、他の部分とを有している。当該他の部分は、バリア膜８１（図４）を覆う部分、バリア膜８２を覆う部分（図５）、バリア膜８１とバリア膜８２との間で層間絶縁膜７を直接覆う部分（図示せず）、ＳｉＣ基板５０の上面Ｓ２を直接覆う部分などを含んでよい。
　ポリイミド膜２０は熱硬化性樹脂からなる。すなわち本実施の形態においては、保護絶縁膜がポリイミド樹脂からなる。ポリイミド膜２０の厚みは、それが覆う部分を保護する機能の観点では大きいことが好ましい。一方で、厚みが大き過ぎると、ポリイミド膜２０のパターニングが難しくなる。このためポリイミド膜２０の厚みは、１μｍ程度以上２０μｍ程度以下が好ましく、５μｍ程度以上２０μｍ程度以下がより好ましく、１０μｍ程度以上２０μｍ程度以下がより好ましい。ポリイミド膜２０は、液状材料の塗布と、ベーキングと、パターニングとによって形成することができる。パターニングは写真製版法を用いて行い得る。なお、ポリイミド樹脂とは異なる熱硬化性樹脂からなる保護絶縁膜が用いられてもよい。具体的には、保護絶縁膜として、ポリイミド樹脂、シリコーン(silicone)樹脂、エポキシ樹脂およびポリウレタン樹脂の少なくともいずれかからなる熱硬化性樹脂膜を用いることができる。
　図３を参照して、ＳｉＣ基板５０の上面Ｓ２は、外周領域ＲＡと、外周領域ＲＡに囲まれた内側領域ＲＢとを有している。ポリイミド膜２０は、外周領域ＲＡを覆う外周部分２９と、電極膜９３の少なくとも一部を覆う第１内側部分２１とを有している。第１内側部分２１は内側領域ＲＢを横断している。言い換えれば、第１内側部分２１は、外周部分２９の開口部を横断している。この構成により、ポリイミド膜２０の開口部ＯＰは第１開口部ＯＰ１および第２開口部ＯＰ２を有し、これらは第１内側部分２１によって互いに隔てられている。好ましくは、温度センサ素子６０（図６および図７）をポリイミド膜２０が覆っている。より好ましくは温度センサ素子６０をポリイミド膜２０の第１内側部分２１が覆っており、この場合、温度センサ素子６０はＳｉＣ基板５０の内側領域ＲＢに配置されている。
　なお、ソース電極パッド９１、ゲート電極パッド９２、および電極膜９３（図２）に加えて、図８に示すように、電極膜９４（図２において図示せず）が設けられていてよい。電極膜９４は、例えば、ゲート電極６とゲート電極パッド９２との間をつなぐゲート配線として用いられ得る。
　なお、本実施の形態においては、ポリイミド膜２０の第１内側部分２１に覆われた少なくとも１つの電気的素子として、１つの温度センサ素子が設けられている。しかしながら、１つの温度センサ素子の代わりに、ダイオード素子、バイポーラトランジスタ素子、抵抗素子および容量素子の少なくともいずれかの素子を含む少なくとも１つの電気的素子が設けられてもよい。これによりポリイミド膜２０に覆われた、ユニポーラトランジスタでない電気的素子を、ＳｉＣ基板５０の内側領域ＲＢに配置することができる。１つではなく複数の電気的素子が設けられる場合、複雑な機能を半導体装置に追加することができる。特に、複数の電気的素子として複数の半導体素子が設けられる場合、より複雑な機能、例えば信号処理機能、を半導体装置に追加することができる。保護絶縁膜がポリイミド膜２０のような形状を有する必要があるのは、上述した少なくとも１つの電気的素子の配置の関係上、保護絶縁膜の開口部の形状を、単純な１つの四角形、円または楕円等によって構成することが好ましくない場合である。
　（比較例）
　図９は、比較例のＭＯＳＦＥＴ１００の構成を示す平面図である。図１０は、ＭＯＳＦＥＴ１００（図９）が有するポリイミド膜２０の構成を説明する平面図である。
　比較例のＭＯＳＦＥＴ１００と、本実施の形態のＭＯＳＦＥＴ１０１との相違は、ポリイミド膜２０の開口部の形状のみである。具体的には、ＭＯＳＦＥＴ１００は、ＭＯＳＦＥＴ１０１の第１内側部分２１（図３）に代わって、内側部分２１Ｃ（図１０）を有している。内側部分２１Ｃは、ＳｉＣ基板５０の内側領域ＲＢを横断していない。ソース電極パッド９１（図２）と外部との電気的接続箇所をより広く確保するという観点のみでポリイミド膜２０の形状が設計されるとすると、第１内側部分２１ではなく内側部分２１Ｃが採用されることになる。
　上記構成により、内側部分２１Ｃの一方端（図１０における上端）と、外周部分２９との間は、矢印ＤＦに示すように離れている。この端には熱サイクル下で、クラック等の原因となるストレスが集中しやすい。その結果、内側部分２１Ｃの端においてポリイミド膜２０の劣化が局所的に進行しやすい。よって、ポリイミド膜２０の劣化が発生しやすい。
　（効果）
　本実施の形態のＭＯＳＦＥＴ１０１によれば、上記比較例と異なり、ポリイミド膜２０は第１内側部分２１（図３）を有している。第１内側部分２１は、ポリイミド膜２０の外周部分２９に囲まれた内側領域ＲＢを横断しているので、第１内側部分２１の一方端および他方端の各々はポリイミド膜２０の外周部分２９につながれている。これにより、第１内側部分２１の一方端および他方端においてポリイミド膜２０の劣化が局所的に進行することが抑制される。よって、ポリイミド膜２０の劣化を抑制することができる。
　好ましくは、ポリイミド膜２０は、ＳｉＣ基板５０の上面Ｓ２の半分以上を露出する開口部ＯＰ（図３）を有している。言い換えれば、開口部ＯＰは、平面視において、ＳｉＣ基板５０の上面Ｓ２の半分未満のみを覆っている。これにより、ポリイミド膜２０の開口部ＯＰにおいて、ＭＯＳＦＥＴ１０１と外部との間の電気的接続箇所を、大電流を扱うのに十分な程度に確保することができる。
　電極膜９３はゲート電極パッド９２から離れていてよい。これにより、ゲート電極パッド９２と電気的に短絡されていない電極膜９３を有する構成が得られる。
　温度センサ素子６０（図６および図７）は、ポリイミド膜２０の第１内側部分２１に覆われていることが好ましい。これにより温度センサ素子６０を、ＳｉＣ基板５０（図３）の外周領域ＲＡではなく内側領域ＲＢに配置することができる。これにより、温度センサ素子６０がＳｉＣ基板５０の中央近くに配置される。よって温度センサ素子６０がＳｉＣ基板５０の温度の代表的な位置に配置される。よって温度の検出精度を高めることができる。
　＜実施の形態２＞
　図１１は、本実施の形態２におけるＭＯＳＦＥＴ１０２（半導体装置）の構成を概略的に示す平面図である。図１２は、ポリイミド膜２０（図１１）の構成を説明する平面図である。ＭＯＳＦＥＴ１０２においては、ポリイミド膜２０は、外周部分２９および第１内側部分２１に加えて、少なくとも１つの第２内側部分２２を有している。第２内側部分２２の各々は、外周部分２９と第１内側部分２１との間を横断している。以下、より具体的に説明する。
　ＳｉＣ基板５０の内側領域ＲＢ（図３）は、第１内側部分２１によって互いに隔てられた第１領域ＲＢａおよび第２領域ＲＢｂを有している。本実施の形態においては、ＳｉＣ基板５０の第１領域ＲＢａおよび第２領域ＲＢｂのそれぞれに、ポリイミド膜２０の第２内側部分２２ａおよび第２内側部分２２ｂが設けられている。なお第２内側部分２２の数は、本実施の形態においては２つであるが、任意の数であってよい。
　なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
　本実施の形態によれば、ポリイミド膜２０は、外周部分２９と第１内側部分２１との間を横断する第２内側部分２２（図１２）を有している。これにより、第１内側部分２１の一方端と他方端との間において、第１内側部分２１が、ポリイミド膜２０の他の部分（すなわち第２内側部分２２）につながれている。これにより、大きな長さに渡って延びる第１内側部分２１がその一方端と他方端との間において局所的にストレスを受けて劣化することが抑制される。
　ここで、第２内側部分２２は、外周部分２９と第１内側部分２１との間を横断している。これにより、第２内側部分２２の一方端および他方端の各々は、ポリイミド膜２０の他の部分につながれている。よって、第２内側部分２２の一方端および他方端においてポリイミド膜２０の劣化が局所的に進行することが抑制される。
　以上のように、第２内側部分２２が設けられることによって第１内側部分２１の劣化がより抑制され、かつ、第２内側部分２２自体も劣化しにくい。よって、ポリイミド膜２０の劣化をさらに抑制することができる。
　＜実施の形態３＞
　図１３は、本実施の形態３におけるＭＯＳＦＥＴ１０３（半導体装置）の構成を概略的に示す平面図である。図１４は、図１３の線ＸＩＶ－ＸＩＶに沿う概略的な部分断面図である。
　本実施の形態においては、ポリイミド膜２０の開口部ＯＰの縁は、チップ角側ＯＰｃ（図１３）において、直角形状ではなく、緩やかな曲線形状を有している。これにより、チップ角側ＯＰｃにおけるポリイミド膜２０の割れを防ぐことができる。この理由について、以下に説明する。
　ＳｉＣ基板５０と、その上に設けられた絶縁部材または金属部材との間での熱膨張係数の相違に起因した応力は、平面方向におけるチップの伸縮につながる。この伸縮は、チップの角部において特に大きくなりやすい。この影響により、一般には、チップ角側ＯＰｃにおいてポリイミド膜２０が割れやすい傾向がある。上記構成によれば、この伸縮が小さくなり、よってチップ角側ＯＰｃにおけるポリイミド膜２０の割れを防ぐことができる。
　ポリイミド膜２０は、図１３に示されているように、ソース電極パッド９１、ゲート電極パッド９２および電極膜９３の各々の縁（図１３における破線を参照）のすべてを覆っていることが好ましい。これにより平面視において、ソース電極パッド９１、ゲート電極パッド９２および電極膜９３以外の領域の全体をポリイミド膜２０で保護することができる。
　図１５～図１７のそれぞれは、図１４の一部拡大図であり、ポリイミド膜２０の断面形状の第１～第３の例を示す部分断面図である。図１５および図１６のそれぞれにおいては、ポリイミド膜２０の断面形状はテーパ形状および逆テーパ形状を有している。これらのような断面形状は、ポリイミド膜２０をウェットエッチ法によってパターニングすることによって得ることができる。ウェットエッチ法を用いることによって、ドライエッチ法に比して、エッチング速度を高くすることができ、またプロセスコストを低くすることができる。一方、図１７においては、ポリイミド膜２０の断面形状は、厚み方向にほぼ沿った側壁を有している。このような断面形状は、ポリイミド膜２０がドライエッチ法によってパターニングされる場合に得られやすい。この場合は、図１５の場合に比して、側壁が急峻であり、おおよそ９０°の角部（図１７における左上部）が形成される。このような角部には、熱収縮に起因した膜応力が集中しやすく、よって，膜応力に起因してポリイミド膜２０が割れやすい。これに対して、図１５のようなテーパ形状が用いられる場合は、角部の角度が９０°よりも大きいので、膜応力が緩和されやすく、よって、膜応力に起因したポリイミド膜２０の割れを防ぐことができる。
　図１５のような断面形状を有するポリイミド膜２０が用いられる場合、保護絶縁膜２０の第１内側部分２１（図３参照）の断面形状も、図１８に示されるように、テーパ形状を有する。また、この断面形状の縁は、図１８に示されているように、全体的に曲線状とすることができ、これにより膜応力の集中を、より緩和することができる。
　なお、図１４に示されるように、ＳｉＣ基板５０の主面（図中、上面）の端部には、ポリイミド膜２０の下方に配置された終端構造３０が設けられることが好ましい。終端構造３０は、耐電圧を確保する目的で設けられるものである。終端構造３０の具体的な構成は特に限定されないが、図１４に示された例においては、ｐ型ウェル領域３１と、その上に形成されたｎ型領域３２と、ｐ型ガードリング領域３３とが形成されている。
　上記以外の構成については、前述した実施の形態１の構成とほぼ同様であるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。また、本実施の形態において説明された、ポリイミド膜２０の特徴は、実施の形態１および２のいずれにも適用され得る。
　（変形例）
　図１９は、ＭＯＳＦＥＴ１０３（図１４）の変形例のＭＯＳＦＥＴ１０３Ｖ（半導体装置）の構成を概略的に示す部分断面図である。ＭＯＳＦＥＴ１０３Ｖは、ソース電極パッド９１およびゲート電極パッド９２上に、めっき層９６（金属層）を有している。めっき層９６は、特に、ソース電極パッド９１およびゲート電極パッド９２がＡｌまたはＡｌ合金から形成されている場合に望ましい。また電極膜９３上にも同様のめっき層が設けられてよい。めっき層９６は、ポリイミド膜２０の内縁に接している。めっき層９６は、無電解めっき層であることが好ましく、例えば無電解ニッケルリンめっき層である。無電解めっき法が用いられる場合、開口部ＯＰを有するポリイミド膜２０の形成後に、ポリイミド膜２０の開口部ＯＰの内側にのみめっき層９６を形成することが容易に可能である。めっき層９６は平面視において、開口部ＯＰの全体に配置されてよい。また、めっき層９６は厚み方向において、ポリイミド膜２０の開口部ＯＰによって構成された空間を部分的にのみ埋めていることが好ましい。
　なお、同様のめっき層（金属層）が裏面電極１０上にも設けられてよい。このようなめっき層は、裏面電極１０がＡｌまたはＡｌ合金から形成されている場合に望ましい。
　＜実施の形態４＞
　図２０は、本実施の形態４におけるＭＯＳＦＥＴ１０４の構成を概略的に示す部分断面図である。ＭＯＦＥＴ１０１（図４：実施の形態１）においてはゲート電極６がプレーナ構造を有しているが、本実施の形態においては、ゲート電極６はトレンチ構造を有している。以下、より具体的に説明する。
　ＭＯＳＦＥＴ１０４においては、ＳｉＣ基板５０の上面Ｓ２にトレンチＴＲが設けられている。トレンチＴＲは、ソース領域４およびベース領域２を貫通してドリフト層１に達している。ゲート電極６は、ゲート絶縁膜５を介してトレンチＴＲ内に配置されている。これによりトレンチ構造が得られる。トレンチ構造は、前述したプレーナ構造と同様、大電流を扱う半導体装置である電力用半導体装置に適した構造である。このように大電流が扱われる場合、ポリイミド膜２０のような保護絶縁膜を設けることが特に求められる。
　なお、上記以外の構成については、上述した実施の形態１～３のいずれかの構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。本実施の形態によっても、上述した実施の形態１～３と同様の効果が得られる。
　＜実施の形態５＞
　図２１は、本実施の形態５による電力変換装置７００が適用された電力変換システムの構成を概略的に示すブロック図である。
　本実施の形態５は、上述した実施の形態１～４またはその変形例の半導体装置が電力変換装置に適用されたものである。本発明は特定の電力変換装置に限定されるものではないが、本実施の形態５として、三相のインバータに本発明を適用した場合について、以下に説明する。
　図２１は、本発明の実施の形態５による電力変換装置７００が適用された電力変換システムの構成を概略的に示すブロック図である。
　電力変換装置７００は、電源６００と負荷８００との間に接続された三相のインバータであり、電源６００から供給された直流電力を交流電力に変換し、負荷８００に交流電力を供給する。電力変換装置７００は、主変換回路７０１と、駆動回路７０２と、制御回路７０３とを有している。主変換回路７０１は、スイッチング素子として、実施の形態１～４またはその変形例の半導体装置（例えば、ＭＯＳＦＥＴ１０１～１０４）の少なくともいずれかを有しており、入力される直流電力を交流電力に変換してそれを出力する。駆動回路７０２は、スイッチング素子としての半導体装置の各々を駆動する駆動信号を半導体装置に出力する。制御回路７０３は、駆動回路７０２を制御する制御信号を駆動回路７０２に出力する。
　電源６００は、直流電源であり、電力変換装置７００に直流電力を供給する。電源６００は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができるし、交流系統に接続された整流回路またはＡＣ／ＤＣコンバータで構成することとしてもよい。また、電源６００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成することとしてもよい。
　負荷８００は、電力変換装置７００から供給された交流電力によって駆動される三相の電動機である。なお、負荷８００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車、電気自動車、鉄道車両、エレベーター、または、空調機器向けの電動機として用いられる。
　以下、電力変換装置７００の詳細を説明する。主変換回路７０１は、スイッチング素子および還流ダイオードを備えている（図示せず）。スイッチング素子がスイッチングすることによって、主変換回路７０１は、電源６００から供給される直流電力を交流電力に変換し、それを負荷８００に供給する。主変換回路７０１の具体的な回路構成は種々のものがあるが、本実施の形態にかかる主変換回路７０１は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子と、それぞれのスイッチング素子に逆並列された６つの還流ダイオードとから構成することができる。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路７０１の３つの出力端子は、負荷８００に接続される。
　駆動回路７０２は、主変換回路７０１のスイッチング素子を駆動する駆動信号を生成し、主変換回路７０１のスイッチング素子の制御電極に供給する。具体的には、駆動回路７０２は、後述する制御回路７０３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号と、スイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子のしきい値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子のしきい値電圧以下の電圧信号（オフ信号）となる。
　制御回路７０３は、負荷８００に所望の電力が供給されるよう主変換回路７０１のスイッチング素子を制御する。具体的には、制御回路７０３は、負荷８００に供給すべき電力に基づいて、主変換回路７０１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ（パルス幅変調：Ｐｕｌｓｅ　Ｗｉｄｔｈ　Ｍｏｄｕｌａｔｉｏｎ）制御によって主変換回路７０１を制御することができる。そして、各時点において、オン状態となるべきスイッチング素子にはオン信号が出力され、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、制御回路７０３は駆動回路７０２に制御指令（制御信号）を出力する。駆動回路７０２は、この制御信号に従い、各スイッチング素子の制御電極にオン信号またはオフ信号を駆動信号として出力する。
　本実施の形態５によれば、主変換回路７０１は、スイッチング素子として、実施の形態１～４またはその変形例の半導体装置（例えば、ＭＯＳＦＥＴ１０１～１０４）の少なくともいずれかを有している。これらの半導体装置においては、前述したように、ポリイミド膜２０の劣化が局所的に進行することが抑制される。よって、電力変換装置７００の動作によって引き起こされる熱サイクルに起因してのポリイミド膜２０の劣化を抑制することができる。よって、熱サイクルをともなう動作を行なう電力変換装置７００の信頼性を高めることができる。
　なお本実施の形態５では、２レベルの三相インバータに本発明を適用する例を説明したが、本発明は、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態５では、電力変換装置が２レベルの電力変換装置であるが、３レベルなどのマルチレベルの電力変換装置であっても構わない。また単相負荷に電力を供給する場合には、単相のインバータに本発明を適用しても構わない。また、直流負荷等に電力を供給する場合には、ＤＣ／ＤＣコンバータまたはＡＣ／ＤＣコンバータに本発明を適用することも可能である。
　また、本発明が適用された電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機、レーザー加工機、誘導加熱調理器および非接触器給電システムのいずれかの電源装置として用いることもでき、さらには太陽光発電システムまたは蓄電システム等のパワーコンディショナーとして用いることも可能である。
　上記各実施の形態においては半導体装置がＭＯＳＦＥＴである場合について詳述したが、半導体装置はＭＯＳＦＥＴ以外のＭＩＳＦＥＴ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）であってよい。また半導体装置はＭＩＳＦＥＴ以外のトランジスタであってよく、例えばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）であってよい。ＩＧＢＴを得るためには、上述した裏面電極１０と第１導電型のドリフト層１との間に第２導電型のコレクタ領域が付加されればよい。この場合、上述したソースはＩＧＢＴのエミッタとして機能し、裏面電極１０はコレクタ電極として機能する。
　また上記各実施の形態においては半導体基板がＳｉＣからなる場合について詳述したが、半導体基板は、ＳｉＣ以外の、Ｓｉの線膨張率よりも高い線膨張率を有する半導体からなるものであってよい。例えば、ガリウムヒ素（ＧａＡｓ）または窒化ガリウム（ＧａＮ）からなる半導体基板が用いられてよい。
　また上記各実施の形態においては、第１導電型がｎ型でありかつ第２導電型がｐ型である場合について詳述したが、第１導電型がｐ型でありかつ第２導電型がｎ型であってよい。
　なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
　Ｓ１　下面、Ｓ２　上面（主面）、ＲＡ　外周領域、ＲＢ　内側領域、ＯＰ　開口部、ＯＰ１　第１開口部、ＯＰ２　第２開口部、ＴＲ　トレンチ、ＲＢａ　第１領域、ＲＢｂ　第２領域、１　ドリフト層、２　ベース領域、３　コンタクト領域、４　ソース領域、５　ゲート絶縁膜、６　ゲート電極、７，４２　層間絶縁膜、８　ソースコンタクト電極、１０　裏面電極、１１　酸化珪素膜、２０　ポリイミド膜（保護絶縁膜）、２１　第１内側部分、２２，２２ａ，２２ｂ　第２内側部分、２９　外周部分、４１　酸化膜、５０　ＳｉＣ基板（半導体基板）、６０　温度センサ素子（電気的素子）、６１　アノード領域、６２　カソード領域、８１，８２　バリア膜、９１　ソース電極パッド（第１電極膜）、９２　ゲート電極パッド（第２電極膜）、９３　電極膜（第３電極膜）、９３ａ　アノード電極膜、９３ｃ　カソード電極膜、９４　電極膜、１０１～１０４　ＭＯＳＦＥＴ（半導体装置）、６００　電源、７００　電力変換装置、７０１　主変換回路、７０２　駆動回路、７０３　制御回路、８００　負荷。

Claims (10)

  1. 　シリコンの線膨張率よりも高い線膨張率を有する半導体からなり、第１導電型を有するソース領域と、前記第１導電型と異なる第２導電型を有するベース領域と、前記ベース領域によって前記ソース領域から隔てられ前記第１導電型を有するドリフト層とを含み、前記ソース領域からなる部分を含む主面を有する半導体基板と、
    　前記半導体基板の前記ベース領域を覆うゲート絶縁膜と、
    　前記ゲート絶縁膜を介して前記半導体基板の前記ベース領域に面するゲート電極と、
    　前記半導体基板の前記ソース領域に電気的に接続され、前記半導体基板の前記主面上に設けられた第１電極膜と、
    　前記ゲート電極に電気的に接続され、前記第１電極膜から離れて前記半導体基板の前記主面上に設けられた第２電極膜と、
    　前記第１電極膜から離れて前記半導体基板の前記主面上に設けられた第３電極膜と、
    　前記第１電極膜、前記第２電極膜および前記第３電極膜が設けられた前記半導体基板の前記主面上に、前記第１電極膜および前記第２電極膜の各々の一部のみが覆われるようにかつ前記第３電極膜の少なくとも一部が覆われるように設けられ、熱硬化性樹脂からなる保護絶縁膜と、
    を備え、
    　前記半導体基板の前記主面は、外周領域と、前記外周領域に囲まれた内側領域とを有し、前記保護絶縁膜は、前記外周領域を覆う外周部分と、前記第３電極膜の少なくとも一部を覆い前記内側領域を横断する第１内側部分とを有する、半導体装置。
  2. 　前記保護絶縁膜は、前記外周部分と前記第１内側部分との間を横断する第２内側部分を有する、請求項１に記載の半導体装置。
  3. 　前記保護絶縁膜は、前記半導体基板の前記主面の半分未満のみを覆う開口部を有する、請求項１または２に記載の半導体装置。
  4. 　前記第３電極膜は前記第２電極膜から離れている、請求項１から３のいずれか１項に記載の半導体装置。
  5. 　前記第３電極膜に接続され、前記保護絶縁膜の前記第１内側部分に覆われた、少なくとも１つの電気的素子をさらに備える、請求項１から４のいずれか１項に記載の半導体装置。
  6. 　前記少なくとも１つの電気的素子は、温度センサ素子を含む、請求項５に記載の半導体装置。
  7. 　前記少なくとも１つの電気的素子は、ダイオード素子、バイポーラトランジスタ素子、抵抗素子および容量素子の少なくともいずれかの素子を含む、請求項５または６に記載の半導体装置。
  8. 　前記ゲート電極は、プレーナ構造およびトレンチ構造のいずれかの構造を有する、請求項１から７のいずれか１項に記載の半導体装置。
  9. 　前記保護絶縁膜は、ポリイミド樹脂、シリコーン樹脂、エポキシ樹脂およびポリウレタン樹脂の少なくともいずれかからなる、請求項１から８のいずれか１項に記載の半導体装置。
  10. 　請求項１から９のいずれか１項に記載の半導体装置を有し、入力される電力を変換して出力する主変換回路と、
    　前記半導体装置を駆動する駆動信号を前記半導体装置に出力する駆動回路と、
    　前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路と、
    を備える、電力変換装置。
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