WO2023013223A1 - 半導体装置及び半導体装置の製造方法 - Google Patents

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WO2023013223A1
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layer
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semiconductor device
region
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一範 原田
雄 斎藤
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住友電気工業株式会社
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • the present disclosure relates to a semiconductor device and a method of manufacturing a semiconductor device.
  • a semiconductor device has been disclosed in which a passivation layer containing a nitride film is formed so as to cover wiring (for example, Patent Document 1).
  • a semiconductor device includes a substrate having a first main surface, an electrode provided above the first main surface, and a passivation layer covering the electrode, wherein one part of the electrode is provided on the passivation layer.
  • the passivation layer has a first surface in contact with the electrode, a second surface opposite to the first surface, and the first surface and the second surface; and a third surface that forms the opening, and in a cross-sectional view that intersects the first surface, the second surface, and the third surface, the third surface is the third surface when viewed from the passivation layer. It is curved in the direction in which the center of the osculating circle lies outside the surface.
  • FIG. 1 is a cross-sectional view showing the semiconductor device according to the first embodiment.
  • FIG. 2 is a cross-sectional view showing the passivation layer in the first embodiment.
  • FIG. 3 is a cross-sectional view (Part 1) showing the method of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 4 is a cross-sectional view (part 2) showing the method of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 5 is a cross-sectional view (No. 3) showing the method of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 6 is a cross-sectional view (part 4) showing the method of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 7 is a cross-sectional view (No. 5) showing the method of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 8 is a cross-sectional view (No. 6) showing the method of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 9 is a cross-sectional view (No. 7) showing the method of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 10 is a cross-sectional view (8) showing the method of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 11 is a cross-sectional view (No. 9) showing the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 12 is a cross-sectional view (10) showing the method for manufacturing the semiconductor device according to the first embodiment.
  • 13A and 13B are cross-sectional views (No. 11) showing the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 14 is a cross-sectional view (part 12) showing the method for manufacturing the semiconductor device according to the first embodiment;
  • FIG. 15 is a cross-sectional view (13) showing the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 16 is a cross-sectional view (14) showing the method of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 17 is a cross-sectional view (No. 15) showing the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 18 is a cross-sectional view showing the passivation layer in the second embodiment.
  • An object of the present disclosure is to provide a semiconductor device and a method for manufacturing a semiconductor device that can suppress peeling while alleviating stress concentration in a passivation layer.
  • a semiconductor device includes a substrate having a first main surface, an electrode provided above the first main surface, and a passivation layer covering the electrode, and the An opening is formed in the passivation layer to expose a portion of the electrode, and the passivation layer has a first surface in contact with the electrode, a second surface opposite to the first surface, the first surface, and the second surface. and a third surface that is continuous with the second surface and forms the opening, and in a cross-sectional view that intersects the first surface, the second surface, and the third surface, the third surface is the It is curved in a direction in which the center of the osculating circle is positioned outside the third surface when viewed from the passivation layer.
  • the third surface of the passivation layer is curved in a direction in which the center of the osculating circle is positioned outside the third surface when viewed from the passivation layer in a cross-sectional view that intersects the first, second, and third surfaces. For this reason, while securing a large area on the second surface to the extent that good adhesion can be obtained between the passivation layer and the source electrode, the third surface is perpendicular to the first main surface and the passivation layer is more dense than the case where the third surface is perpendicular to the first main surface. Volume can be reduced. By reducing the volume of the passivation layer, stress concentration in the passivation layer can be alleviated.
  • the shortest distance between the projection boundary obtained by projecting the boundary between the third surface and the second surface onto the first surface and the boundary between the third surface and the first surface A value of A/B may be 0.5 or more and 3.0 or less, where A is the distance and B is the distance between the first surface and the second surface. In this case, it is particularly easy to achieve both suppression of peeling of the passivation layer and relaxation of stress concentration.
  • the passivation layer may include a silicon nitride layer. In this case, it is easy to protect the inside of the semiconductor device.
  • the passivation layer may include a silicon oxide layer provided between the silicon nitride layer and the electrode and forming the first surface. In this case, it is easier to protect the inside of the semiconductor device.
  • the passivation layer may include a polyimide layer forming the second surface, and the silicon nitride layer may be provided between the electrode and the polyimide layer. . In this case, it is easier to protect the inside of the semiconductor device.
  • the passivation layer comprises a silicon oxide layer, a silicon nitride layer provided on the silicon oxide layer, and a polyimide layer provided on the silicon nitride layer. , wherein the silicon oxide layer constitutes the first surface and the polyimide layer constitutes the second surface. In this case, it is easier to protect the inside of the semiconductor device.
  • a compressive stress may act on the passivation layer in a direction parallel to the first surface. Even if compressive stress acts, stress concentration can be alleviated and peeling can be suppressed.
  • the substrate may be a silicon carbide substrate. In this case, it is easy to obtain a high withstand voltage.
  • a method of manufacturing a semiconductor device includes steps of forming an electrode above the first main surface of a substrate having a first main surface, and forming a passivation layer covering the electrode. and forming an opening exposing a portion of the electrode in the passivation layer, the passivation layer having a first surface in contact with the electrode and a surface opposite to the first surface. and a second surface on the side of the passivation layer, and the step of forming the opening includes forming a third surface continuous with the first surface and the second surface in the passivation layer by isotropic etching.
  • the third surface extends in a direction in which the center of the osculating circle is located outside the third surface when viewed from the passivation layer. curved.
  • the center of the osculating circle is located outside the third surface when viewed from the passivation layer in a cross-sectional view that intersects the first, second, and third surfaces.
  • a third surface is formed so as to curve in the direction. Therefore, it is possible to suppress peeling of the passivation layer and alleviate stress concentration.
  • the first embodiment is an example of a silicon carbide semiconductor device, and relates to a so-called vertical MOS (metal-oxide) field effect transistor (FET).
  • FIG. 1 is a cross-sectional view showing the semiconductor device according to the first embodiment.
  • a MOSFET 100 includes a silicon carbide substrate 10, a gate insulating film 71, a buried portion 72, a gate electrode 73, an interlayer insulating film 74, and a source electrode 75. , a drain electrode 76 and a passivation layer 90 .
  • Silicon carbide substrate 10 includes a silicon carbide single crystal substrate 20 and a silicon carbide epitaxial layer 30 on silicon carbide single crystal substrate 20 .
  • Silicon carbide substrate 10 has a first main surface 11 and a second main surface 12 opposite to first main surface 11 .
  • Silicon carbide epitaxial layer 30 forms first main surface 11
  • silicon carbide single-crystal substrate 20 forms second main surface 12 .
  • Silicon carbide single-crystal substrate 20 and silicon carbide epitaxial layer 30 are made of, for example, polytype 4H hexagonal silicon carbide.
  • Silicon carbide single-crystal substrate 20 contains an n-type impurity such as nitrogen (N) and has n-type (first conductivity type).
  • the first main surface 11 is a plane in which the ⁇ 0001 ⁇ plane or the ⁇ 0001 ⁇ plane is inclined in the off direction by an off angle of 8° or less.
  • the first main surface 11 may be the (000-1) plane or the (0001) plane, and the (000-1) plane or the (0001) plane is inclined in the off direction by an off angle of 8° or less.
  • the off direction may be, for example, the ⁇ 11-20> direction or the ⁇ 1-100> direction.
  • the off angle may be, for example, 1° or more, or may be 2° or more.
  • the off angle may be 6° or less, or may be 4° or less.
  • Silicon carbide epitaxial layer 30 mainly has drift region 31 , body region 32 , source region 33 , shield region 35 , connection region 39 and contact region 34 .
  • the drift region 31 contains n-type impurities such as nitrogen or phosphorus (P), and has n-type conductivity.
  • the drift region 31 mainly has a first drift layer 41 and a second drift layer 42, for example.
  • the second drift layer 42 is provided on the first drift layer 41 . That is, the second drift layer 42 is provided closer to the first main surface 11 than the first drift layer 41 is.
  • the body region 32 is provided on the drift region 31.
  • Body region 32 contains a p-type impurity such as aluminum (Al) and has p-type (second conductivity type) conductivity.
  • the source region 33 is provided on the body region 32 so as to be separated from the drift region 31 by the body region 32 .
  • the source region 33 contains n-type impurities such as nitrogen or phosphorus, and has n-type conductivity.
  • Source region 33 constitutes first main surface 11 .
  • the contact region 34 contains p-type impurities such as aluminum and has p-type conductivity.
  • Contact region 18 constitutes first main surface 11 .
  • Contact region 34 penetrates source region 33 and contacts body region 32 .
  • Contact region 34 may extend through body region 32 .
  • a first trench 50 and a second trench 60 are provided in the first main surface 11 .
  • the first trench 50 is defined by a first side surface 52 continuous with the first main surface 11 and a first bottom surface 51 continuous with the first side surface 52 .
  • the second trench 60 is defined by a second side surface 62 continuous with the first main surface 11 and a second bottom surface 61 continuous with the second side surface 62 .
  • the second side surface 62 reaches the drift region 31 through the source region 33 and the body region 32 .
  • Second bottom surface 61 is located in drift region 31 .
  • the second bottom surface 61 is, for example, a plane parallel to the second major surface 12 .
  • the second side surface 62 preferably has a ⁇ 0-33-8 ⁇ plane.
  • the ⁇ 0-33-8 ⁇ plane is a crystal plane that provides excellent mobility.
  • the shield region 35 contains p-type impurities such as aluminum and has p-type conductivity.
  • the shield region 35 is formed on the surface of the first drift layer 41 so as to overlap with the first trench 50 in plan view from the direction perpendicular to the first main surface 11 .
  • connection region 39 contains a p-type impurity such as aluminum and has a p-type conductivity.
  • a connection region 39 is formed around the first trench 50 and contacts both the body region 32 and the shield region 35 .
  • a connection region 39 may further contact the second drift layer 42 and the source region 33 .
  • the connection region 39 is exposed on the first side surface 52 and the first bottom surface 51 .
  • the first side surface 52 and the first bottom surface 51 are located in the connection area 39 .
  • the first bottom surface 51 is, for example, a plane parallel to the second main surface 12 .
  • the gate insulating film 71 is, for example, an oxide film.
  • the gate insulating film 71 is made of a material containing silicon dioxide, for example.
  • the gate insulating film 71 contacts the second side surface 62 and the second bottom surface 61 .
  • Gate insulating film 71 is in contact with drift region 31 at second bottom surface 61 .
  • Gate insulating film 71 is in contact with each of source region 33 , body region 32 and drift region 31 on second side surface 62 .
  • Gate insulating film 71 may be in contact with source region 33 and connection region 39 on first main surface 11 .
  • the gate insulating film 71 may be in contact with the connection region 39 on the first side surface 52 and the first bottom surface 51 .
  • the gate electrode 73 is provided on the gate insulating film 71 .
  • the gate electrode 73 is made of, for example, polysilicon (poly-Si) containing conductive impurities.
  • the gate electrode 73 is arranged inside the second trench 60 .
  • a portion of gate electrode 73 may be arranged on first main surface 11 .
  • the embedded portion 72 is provided on the gate insulating film 71 inside the first trench 50 .
  • the buried portion 72 is made of, for example, poly-Si containing conductive impurities.
  • a portion of embedded portion 72 may be arranged on first main surface 11 .
  • the interlayer insulating film 74 is provided in contact with the embedded portion 72 , the gate electrode 73 and the gate insulating film 71 .
  • the interlayer insulating film 74 is made of a material containing silicon dioxide, for example.
  • the interlayer insulating film 74 electrically insulates the embedded portion 72 and the gate electrode 73 from the source electrode 75 .
  • a contact hole 74A is formed in the interlayer insulating film 74 and the gate insulating film 71 .
  • the source region 33 and the contact region 34 are exposed from the interlayer insulating film 74 and the gate insulating film 71 through the contact hole 74A.
  • the source electrode 75 contacts the first main surface 11 .
  • the source electrode 75 has, for example, a barrier metal film covering the interlayer insulating film 74, an ohmic electrode in contact with the source region 33 and the contact region 34, and a body portion on the barrier metal film and the ohmic electrode.
  • the ohmic electrode is made of a material containing nickel silicide (NiSi), for example.
  • NiSi nickel silicide
  • the ohmic electrode may be made of a material containing titanium (Ti), aluminum and silicon.
  • the ohmic electrode is in ohmic contact with the source region 33 and contact region 34 .
  • the main body is made of a material containing, for example, aluminum.
  • Drain electrode 76 is in contact with the second main surface 12 .
  • Drain electrode 76 is in contact with silicon carbide single-crystal substrate 20 at second main surface 12 .
  • Drain electrode 76 is electrically connected to drift region 31 .
  • Drain electrode 76 has, for example, an ohmic electrode in contact with silicon carbide single crystal substrate 20 and a body portion on the ohmic electrode.
  • the ohmic electrode is made of a material containing nickel silicide, for example.
  • the ohmic electrode may be made of a material containing titanium, aluminum and silicon.
  • the ohmic electrode is in ohmic contact with silicon carbide single crystal substrate 20 .
  • the main body is made of a material containing, for example, aluminum.
  • FIG. 2 is a cross-sectional view showing the passivation layer 90 in the first embodiment.
  • the passivation layer 90 is formed on the source electrode 75 and covers the upper surface of the source electrode 75 .
  • An opening 90 ⁇ /b>A is formed in passivation layer 90 to expose a portion of source electrode 75 .
  • the passivation layer 90 has a first surface 91 in contact with the source electrode 75, a second surface 92 on the side opposite to the first surface 91, and a second surface 92 which is continuous with the first surface 91 and the second surface 92 and forms an opening 90A. It has three faces 93 .
  • the third surface 93 is curved in a direction in which the center of the osculating circle is located outside the third surface 93 when viewed from the passivation layer 90 in a cross-sectional view that intersects the first surface 91 , the second surface 92 and the third surface 93 . ing.
  • the third surface 93 may have a negative curvature with respect to the first surface 91 .
  • the passivation layer 90 is, for example, a silicon nitride layer with a thickness of 180 nm or more and 860 nm or less. Depending on the application of MOSFET 100, passivation layer 90 may have a thickness of 180 nm or more and 220 nm or less, or may be 700 nm or more and 860 nm or less. The thickness of passivation layer 90 is the distance between first surface 91 and second surface 92 . A compressive stress may act on the passivation layer 90 in a direction parallel to the first surface 91 .
  • A be the shortest distance between the projected boundary 94X obtained by projecting the boundary 94 between the third surface 93 and the second surface 92 onto the first surface 91 and the boundary 95 between the third surface 93 and the first surface.
  • the value of A/B is preferably 0.5 or more and 3.0 or less.
  • 3 to 17 are cross-sectional views showing the method of manufacturing the semiconductor device according to the first embodiment.
  • a silicon carbide single crystal substrate 20 is prepared.
  • n-type first drift layer 41 is formed on silicon carbide single-crystal substrate 20 .
  • silicon carbide single-crystal substrate 20 contains n-type impurities such as nitrogen and has n-type.
  • the first drift layer 41 can be formed by nitrogen-added epitaxial growth.
  • a p-type shield region 35, a p-type buried junction termination extension (JTE) region 81, and a p-type A buried guard ring (GR) region 82 is formed on the surface of the first drift layer 41.
  • shield region 35, buried JTE region 81 and buried GR region 82 can be formed by ion implantation of aluminum.
  • a second drift layer 42 is formed on the first drift layer 41 .
  • the second drift layer 42 can be formed by nitrogen-doped epitaxial growth.
  • the n-type impurity concentration of the first drift layer 41 may be the same as the n-type impurity concentration of the second drift layer 42 or may be lower than the n-type impurity concentration of the second drift layer 42 .
  • a p-type body region 32 is formed on the surface of the first drift layer 41 .
  • body region 32 can be formed by ion implantation of aluminum.
  • an n-type source region 33 is formed on the surface of the body region 32 .
  • source region 33 can be formed by ion implantation of nitrogen or phosphorous.
  • a p-type contact region 34 and a p-type GR region 83 are formed in the source region 33, the body region 32 and the second drift layer 42.
  • contact region 34 and GR region 83 can be formed by ion implantation of aluminum.
  • a first drift layer 41 and a second drift layer 42 are included in the drift region 31 .
  • a first trench 50 for the source is formed in the source region 33, the body region 32 and the second drift layer 42. Then, as shown in FIG. A first trench 50 is formed above the shield region 35 .
  • the first trench 50 can be formed as follows.
  • a mask (not shown) having openings over regions where the first trenches 50 are to be formed is formed.
  • a portion of the source region 33, a portion of the body region 32, and a portion of the second drift layer 42 are removed by etching.
  • Etching is, for example, inductively coupled plasma-reactive ion etching (ICP-RIE).
  • ICP-RIE inductively coupled plasma-reactive ion etching
  • Thermal etching is then performed in the recess.
  • Thermal etching can be performed, for example, by heating in an atmosphere containing a reactive gas containing at least one type of halogen atom while a mask is formed on the first main surface 11 .
  • the at least one halogen atom includes at least one of chlorine (Cl) and fluorine (F) atoms.
  • the atmosphere includes, for example, chlorine (Cl 2 ), boron trichloride (BCl 3 ), sulfur hexafluoride (SF 6 ) or carbon tetrafluoride (CF 4 ).
  • a mixed gas of chlorine gas and oxygen gas is used as a reaction gas, and thermal etching is performed at a heat treatment temperature of 800° C.
  • reaction gas may contain a carrier gas in addition to the chlorine gas and the oxygen gas described above.
  • carrier gas for example, nitrogen (N 2 ) gas, argon (Ar) gas, helium (He) gas, or the like can be used.
  • a first trench 50 is formed in the first main surface 11 by the above thermal etching.
  • First trench 50 is defined by a first side surface 52 and a first bottom surface 51 .
  • First side surface 52 is composed of source region 33 , body region 32 , and second drift layer 42 .
  • the first bottom surface 51 is composed of the second drift layer 42 .
  • connection region 39 is formed in the source region 33, the body region 32 and the second drift layer 42 around the first trench 50, as shown in FIG.
  • connection region 39 can be formed by ion implantation of aluminum.
  • the connection region 39 is formed so as to contact both the body region 32 and the shield region 35 .
  • a second trench 60 for a gate is formed in the source region 33, the body region 32 and the second drift layer .
  • the second trench 60 is formed apart from the shield region 35 in plan view from the direction perpendicular to the first main surface 11 .
  • the second trench 60 can be formed in the same manner as the first trench 50 and is defined by a second side surface 62 and a second bottom surface 61 .
  • the second side surface 62 is composed of the source region 33 , the body region 32 and the second drift layer 42 .
  • the second bottom surface 61 is composed of the second drift layer 42 .
  • a gate insulating film 71 is formed on the first main surface 11, the first side surface 52, the first bottom surface 51, the second side surface 62, and the second bottom surface 61. do.
  • a buried portion 72 is formed on the gate insulating film 71 in the first trench 50, and a gate electrode 73 is formed on the gate insulating film 71 in the second trench 60. do.
  • an interlayer insulating film 74 is formed on the gate insulating film 71, the embedded portion 72 and the gate electrode 73. Then, as shown in FIG. Next, a contact hole 74A exposing the source region 33 and the contact region 34 is formed in the interlayer insulating film 74. Next, as shown in FIG.
  • a source electrode 75 is formed on the interlayer insulating film 74 to make ohmic contact with the source region 33 and the contact region 34 through the contact hole 74A.
  • the source electrode 75 has, for example, a barrier metal film covering the interlayer insulating film 74, an ohmic electrode in contact with the source region 33 and the contact region 34, and a body portion on the barrier metal film and the ohmic electrode.
  • drain electrode 76 is formed on second main surface 12 of silicon carbide substrate 10 . Drain electrode 76 has, for example, an ohmic electrode in contact with silicon carbide single crystal substrate 20 and a body portion on the ohmic electrode.
  • passivation layer 90 is formed on the source electrode 75 as shown in FIG.
  • passivation layer 90 can be formed by a plasma chemical vapor deposition (CVD) method.
  • Passivation layer 90 has a first surface 91 in contact with source electrode 75 and a second surface 92 opposite to first surface 91 .
  • a resist pattern 96 having an opening 96A is formed on the passivation layer 90. Then, as shown in FIG. Opening 96A is provided over a region of passivation layer 90 where opening 90A is to be formed.
  • the passivation layer 90 is isotropically etched to form an opening 90A in the passivation layer 90.
  • a third surface 93 is formed in the passivation layer 90 so as to connect to the first surface 91 and the second surface 92 and form the opening 90A. Since the third surface 93 is formed by isotropic etching, it is a curved surface. That is, in a cross-sectional view that intersects the first, second, and third surfaces 91 , 92 , and 93 , the third surface 93 extends in a direction in which the center of the osculating circle is located outside the third surface 93 when viewed from the passivation layer 90 . It becomes a curved surface.
  • the resist pattern 96 is removed.
  • the isotropic etching may be dry etching or wet etching.
  • a mixed gas of oxygen (O 2 ) gas and carbon tetrafluoride (CF 4 ) gas is used as an etchant
  • the substrate temperature is 115° C. or higher and 125° C. or lower
  • the pressure in the chamber is 75 Pa or higher. 85 Pa or less.
  • the ratio (L1:L2) of the oxygen gas flow rate L1 and the carbon tetrafluoride (CF 4 ) gas flow rate L2 in the mixed gas AB is set to 3:7.
  • buffered hydrofluoric acid with a temperature of 21°C or higher and 25°C or lower is used as an etchant.
  • This buffered hydrofluoric acid contains, for example, ammonium fluoride at a concentration of 10% by mass or more and 30% by mass or less, and ammonium hydrogen fluoride at a concentration of 0.5% by mass or more and 10% by mass or less.
  • the third surface 93 of the passivation layer 90 is It is curved in the direction where the center of the osculating circle is located on the outside. For this reason, the third surface 93 is perpendicular to the first main surface 11 and is larger than the case, while securing a large area on the second surface 92 to the extent that good adhesion can be obtained between the passivation layer 90 and the source electrode 75 . Also, the volume of the passivation layer 90 can be reduced. By reducing the volume of passivation layer 90 , stress concentration in passivation layer 90 , for example, stress concentration near boundary 95 can be alleviated.
  • the value of A/B is preferably 0.5 or more and 3.0 or less. If the value of A/B is less than 0.5, it may become difficult to ensure a sufficient area for the second surface 92 and sufficiently reduce the volume of the passivation layer 90 . Moreover, when the value of A/B exceeds 3.0, the passivation layer 90 may become excessively thin.
  • the value of A/B is more preferably 1.0 or more and 2.5 or less, still more preferably 1.5 or more and 2.0 or less.
  • a compressive stress may act on the passivation layer 90 in a direction parallel to the first surface 91 .
  • the third surface 93 is concavely curved, even if a compressive stress acts on the passivation layer 90, the stress concentration at the boundary 95 or the like is easily alleviated.
  • the passivation layer 90 contains a silicon nitride layer, it is easy to protect the inside of the MOSFET 100 .
  • an opening 90A is formed in the passivation layer 90 by isotropic etching. Therefore, in a cross-sectional view that intersects the first surface 91 , the second surface 92 and the third surface 93 , the second surface is curved in a direction in which the center of the osculating circle is located outside the third surface 93 when viewed from the passivation layer 90 . Three faces 93 are formed. Therefore, it is easy to achieve both suppression of peeling of the passivation layer 90 and relief of stress concentration.
  • FIG. 18 is a cross-sectional view showing passivation layer 90 in the second embodiment.
  • the passivation layer 90 has a three-layer structure. That is, the passivation layer 90 has a silicon oxide layer 97A, a silicon nitride layer 97B, and a polyimide layer 97C.
  • the silicon oxide layer 97A is in contact with the source electrode 75 and constitutes the first surface 91 .
  • a silicon nitride layer 97B is provided on the silicon oxide layer 97A.
  • a polyimide layer 97C is provided on the silicon nitride layer 97B and constitutes the second surface 92 .
  • the silicon oxide layer 97A is provided between the silicon nitride layer 97B and the source electrode 75 .
  • the silicon nitride layer 97B is provided between the polyimide layer 97C, the silicon oxide layer 97A and the source electrode 75 .
  • the thickness of the silicon oxide layer 97A is 450 nm or more and 1100 nm or less
  • the thickness of the silicon nitride layer 97B is 180 nm or more and 860 nm or less
  • the thickness of the polyimide layer 97C is 7200 nm or more and 8800 nm or less.
  • the thickness of the silicon oxide layer 97A may be 900 nm or more and 1100 nm or less
  • the thickness of the silicon nitride layer 97B may be 700 nm or more and 860 nm or less
  • the thickness of the polyimide layer 97C may be 7200 nm or more and 8800 nm or less.
  • the thickness of the silicon oxide layer 97A may be 450 nm or more and 550 nm or less
  • the thickness of the silicon nitride layer 97B may be 180 nm or more and 220 nm or less
  • the thickness of the polyimide layer 97C may be 7200 nm or more and 8800 nm or less.
  • passivation layer 90 includes the silicon oxide layer 97A and the polyimide layer 97C, the inside of the MOSFET 100 can be more easily protected.
  • passivation layer 90 may not include either silicon oxide layer 97A or polyimide layer 97C.
  • the semiconductor device is not limited to a MOSFET, and may be another transistor such as an insulated gate bipolar transistor (IGBT), a diode, or the like.
  • IGBT insulated gate bipolar transistor
  • the substrate of the semiconductor device is preferably a silicon carbide substrate.
  • Silicon carbide has a large bandgap and easily obtains a high withstand voltage. Therefore, the silicon carbide substrate is suitable for thinning the semiconductor device. If the substrate is simply made thin, the substrate may easily warp and the passivation layer may easily peel off. Peeling can be suppressed.
  • the material of the substrate is not limited to silicon carbide, and may be silicon, gallium nitride, or the like.

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Abstract

半導体装置は、第１主面を有する基板と、前記第１主面の上方に設けられた電極と、前記電極を覆うパッシベーション層と、を有し、前記パッシベーション層に前記電極の一部を露出する開口部が形成され、前記パッシベーション層は、前記電極に接する第１面と、前記第１面とは反対側の第２面と、前記第１面及び前記第２面に連なり、前記開口部を構成する第３面と、を有し、前記第１面、前記第２面及び前記第３面と交差する断面視において、前記第３面は、前記パッシベーション層からみて前記第３面の外側に接触円の中心が位置する方向に湾曲している。

Description

半導体装置及び半導体装置の製造方法
　本開示は、半導体装置及び半導体装置の製造方法に関する。
　本出願は、２０２１年８月３日出願の日本出願第２０２１－１２７７６８号に基づく優先権を主張し、前記日本出願に記載された全ての記載内容を援用するものである。
　配線を覆うように、窒化膜を含むパッシベーション層が形成された半導体装置が開示されている（例えば、特許文献１）。
日本国特開２０１１－２１６７７１号公報
　本開示の半導体装置は、第１主面を有する基板と、前記第１主面の上方に設けられた電極と、前記電極を覆うパッシベーション層と、を有し、前記パッシベーション層に前記電極の一部を露出する開口部が形成され、前記パッシベーション層は、前記電極に接する第１面と、前記第１面とは反対側の第２面と、前記第１面及び前記第２面に連なり、前記開口部を構成する第３面と、を有し、前記第１面、前記第２面及び前記第３面と交差する断面視において、前記第３面は、前記パッシベーション層からみて前記第３面の外側に接触円の中心が位置する方向に湾曲している。
図１は、第１実施形態に係る半導体装置を示す断面図である。 図２は、第１実施形態におけるパッシベーション層を示す断面図である。 図３は、第１実施形態に係る半導体装置の製造方法を示す断面図（その１）である。 図４は、第１実施形態に係る半導体装置の製造方法を示す断面図（その２）である。 図５は、第１実施形態に係る半導体装置の製造方法を示す断面図（その３）である。 図６は、第１実施形態に係る半導体装置の製造方法を示す断面図（その４）である。 図７は、第１実施形態に係る半導体装置の製造方法を示す断面図（その５）である。 図８は、第１実施形態に係る半導体装置の製造方法を示す断面図（その６）である。 図９は、第１実施形態に係る半導体装置の製造方法を示す断面図（その７）である。 図１０は、第１実施形態に係る半導体装置の製造方法を示す断面図（その８）である。 図１１は、第１実施形態に係る半導体装置の製造方法を示す断面図（その９）である。 図１２は、第１実施形態に係る半導体装置の製造方法を示す断面図（その１０）である。 図１３は、第１実施形態に係る半導体装置の製造方法を示す断面図（その１１）である。 図１４は、第１実施形態に係る半導体装置の製造方法を示す断面図（その１２）である。 図１５は、第１実施形態に係る半導体装置の製造方法を示す断面図（その１３）である。 図１６は、第１実施形態に係る半導体装置の製造方法を示す断面図（その１４）である。 図１７は、第１実施形態に係る半導体装置の製造方法を示す断面図（その１５）である。 図１８は、第２実施形態におけるパッシベーション層を示す断面図である。
　［本開示が解決しようとする課題］
　従来の半導体装置では、パッシベーション層の応力集中を緩和しながら剥がれを抑制することが困難である。
　本開示は、パッシベーション層の応力集中を緩和しながら剥がれを抑制できる半導体装置及び半導体装置の製造方法を提供することを目的とする。
　［本開示の効果］
　本開示によれば、パッシベーション層の応力集中を緩和しながら剥がれを抑制できる。
　実施するための形態について、以下に説明する。
　［本開示の実施形態の説明］
　最初に本開示の実施態様を列記して説明する。以下の説明では、同一又は対応する要素には同一の符号を付し、それらについて同じ説明は繰り返さない。本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、”－”（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。
　〔１〕　本開示の一態様に係る半導体装置は、第１主面を有する基板と、前記第１主面の上方に設けられた電極と、前記電極を覆うパッシベーション層と、を有し、前記パッシベーション層に前記電極の一部を露出する開口部が形成され、前記パッシベーション層は、前記電極に接する第１面と、前記第１面とは反対側の第２面と、前記第１面及び前記第２面に連なり、前記開口部を構成する第３面と、を有し、前記第１面、前記第２面及び前記第３面と交差する断面視において、前記第３面は、前記パッシベーション層からみて前記第３面の外側に接触円の中心が位置する方向に湾曲している。
　パッシベーション層の第３面が、第１面、第２面及び第３面と交差する断面視において、パッシベーション層からみて第３面の外側に接触円の中心が位置する方向に湾曲している。このため、パッシベーション層とソース電極との間に良好な密着性が得られる程度に大きな面積を第２面に確保しながら、第３面が第１主面に垂直で場合よりも、パッシベーション層の体積を低減できる。パッシベーション層の体積の低減により、パッシベーション層における応力集中を緩和できる。
　〔２〕　〔１〕において、前記第３面と前記第２面との境界を前記第１面に射影した射影境界と、前記第３面と前記第１面との境界と、の間の最短距離をＡとし、前記第１面と前記第２面との間の距離をＢとしたとき、Ａ／Ｂの値は０．５以上３．０以下であってもよい。この場合、パッシベーション層の剥がれの抑制と応力集中の緩和とを特に両立しやすい。
　〔３〕　〔１〕又は〔２〕において、前記パッシベーション層は、窒化シリコン層を含んでもよい。この場合、半導体装置の内部を保護しやすい。
　〔４〕　〔３〕において、前記パッシベーション層は、前記窒化シリコン層と前記電極との間に設けられ、前記第１面を構成する酸化シリコン層を含んでもよい。この場合、半導体装置の内部をより保護しやすい。
　〔５〕　〔３〕又は〔４〕において、前記パッシベーション層は、前記第２面を構成するポリイミド層を含み、前記窒化シリコン層が前記電極と前記ポリイミド層との間に設けられていてもよい。この場合、半導体装置の内部をより保護しやすい。
　〔６〕　〔１〕又は〔２〕において、前記パッシベーション層は、酸化シリコン層と、前記酸化シリコン層の上に設けられた窒化シリコン層と、前記窒化シリコン層の上に設けられたポリイミド層と、を有し、前記酸化シリコン層が前記第１面を構成し、前記ポリイミド層が前記第２面を構成してもよい。この場合、半導体装置の内部をより保護しやすい。
　〔７〕　〔１〕～〔６〕において、前記パッシベーション層には、前記第１面に平行な方向で圧縮応力が作用していてもよい。圧縮応力が作用していても、応力集中を緩和して、剥がれを抑制できる。
　〔８〕　〔１〕～〔７〕において、前記基板は炭化珪素基板であってもよい。この場合、高い耐圧を得やすい。
　〔９〕　本開示の他の一態様に係る半導体装置の製造方法は、第１主面を有する基板の、前記第１主面の上方に電極を形成する工程と、前記電極を覆うパッシベーション層を形成する工程と、前記パッシベーション層に前記電極の一部を露出する開口部を形成する工程と、を有し、前記パッシベーション層は、前記電極に接する第１面と、前記第１面とは反対側の第２面と、を有し、前記開口部を形成する工程は、等方性エッチングにより、前記第１面及び前記第２面に連なる第３面を前記パッシベーション層に形成する工程を有し、前記第１面、前記第２面及び前記第３面と交差する断面視において、前記第３面は、前記パッシベーション層からみて前記第３面の外側に接触円の中心が位置する方向に湾曲する。
　等方性エッチングによりパッシベーション層に開口部を形成するため、第１面、第２面及び第３面と交差する断面視において、パッシベーション層からみて第３面の外側に接触円の中心が位置する方向に湾曲するように第３面が形成される。このため、パッシベーション層の剥がれの抑制と応力集中の緩和とを両立できる。
　［本開示の実施形態］
　（第１実施形態）
　まず、第１実施形態について説明する。第１実施形態は、炭化珪素半導体装置の一例であり、いわゆる縦型のＭＯＳ（metal - oxide）電界効果トランジスタ（field effect transistorＦＥＴ）に関する。図１は、第１実施形態に係る半導体装置を示す断面図である。
　図１に示されるように、第１実施形態に係るＭＯＳＦＥＴ１００は、炭化珪素基板１０と、ゲート絶縁膜７１と、埋込部７２と、ゲート電極７３と、層間絶縁膜７４と、ソース電極７５と、ドレイン電極７６と、パッシベーション層９０とを主に有している。炭化珪素基板１０は、炭化珪素単結晶基板２０と、炭化珪素単結晶基板２０上にある炭化珪素エピタキシャル層３０とを含む。炭化珪素基板１０は、第１主面１１と、第１主面１１とは反対側の第２主面１２とを有する。炭化珪素エピタキシャル層３０は第１主面１１を構成し、炭化珪素単結晶基板２０は第２主面１２を構成する。炭化珪素単結晶基板２０及び炭化珪素エピタキシャル層３０は、例えばポリタイプ４Ｈの六方晶炭化珪素から構成されている。炭化珪素単結晶基板２０は、例えば窒素（Ｎ）等のｎ型不純物を含みｎ型（第１導電型）を有する。
　第１主面１１は、｛０００１｝面又は｛０００１｝面がオフ方向に８°以下のオフ角だけ傾斜した面である。第１主面１１は、（０００－１）面又は（０００１）面であってもよく、（０００－１）面又は（０００１）面がオフ方向に８°以下のオフ角だけ傾斜した面であってもよい。オフ方向は、例えば＜１１－２０＞方向であってもよいし、＜１－１００＞方向であってもよい。オフ角は、例えば１°以上であってもよいし、２°以上であってもよい。オフ角は、６°以下であってもよいし、４°以下であってもよい。
　炭化珪素エピタキシャル層３０は、ドリフト領域３１と、ボディ領域３２と、ソース領域３３と、シールド領域３５と、接続領域３９と、コンタクト領域３４とを主に有する。
　ドリフト領域３１は、例えば窒素又はリン（Ｐ）等のｎ型不純物を含み、ｎ型の導電型を有する。ドリフト領域３１は、例えば第１ドリフト層４１と、第２ドリフト層４２とを主に有する。第２ドリフト層４２は第１ドリフト層４１上に設けられている。すなわち、第２ドリフト層４２は、第１ドリフト層４１よりも第１主面１１側に設けられている。
　ボディ領域３２はドリフト領域３１上に設けられている。ボディ領域３２は、例えばアルミニウム（Ａｌ）等のｐ型不純物を含み、ｐ型（第２導電型）の導電型を有する。
　ソース領域３３は、ボディ領域３２によってドリフト領域３１から隔てられるようにボディ領域３２上に設けられている。ソース領域３３は、例えば窒素又はリン等のｎ型不純物を含んでおり、ｎ型の導電型を有する。ソース領域３３は、第１主面１１を構成する。
　コンタクト領域３４は、例えばアルミニウム等のｐ型不純物を含み、ｐ型の導電型を有する。コンタクト領域１８は、第１主面１１を構成する。コンタクト領域３４は、ソース領域３３を貫通し、ボディ領域３２に接する。コンタクト領域３４がボディ領域３２を貫通していてもよい。
　第１主面１１には、第１トレンチ５０と、第２トレンチ６０とが設けられている。第１トレンチ５０は、第１主面１１と連なる第１側面５２と、第１側面５２と連なる第１底面５１とにより規定される。第２トレンチ６０は、第１主面１１と連なる第２側面６２と、第２側面６２と連なる第２底面６１とにより規定される。
　第２側面６２は、ソース領域３３及びボディ領域３２を貫通してドリフト領域３１に至る。第２底面６１は、ドリフト領域３１に位置する。第２底面６１は、例えば第２主面１２と平行な平面である。第２側面６２は、好ましくは、｛０－３３－８｝面を有する。｛０－３３－８｝面は、優れた移動度が得られる結晶面である。
　シールド領域３５は、例えばアルミニウム等のｐ型不純物を含み、ｐ型の導電型を有する。シールド領域３５は、第１主面１１に垂直な方向からの平面視において、第１トレンチ５０と重なるようにして第１ドリフト層４１の表面に形成されている。
　接続領域３９は、例えばアルミニウム等のｐ型不純物を含み、ｐ型の導電型を有する。接続領域３９は、第１トレンチ５０の周囲に形成されており、ボディ領域３２及びシールド領域３５の両方に接する。接続領域３９が第２ドリフト層４２及びソース領域３３に更に接してもよい。接続領域３９は、第１側面５２及び第１底面５１に露出する。第１側面５２及び第１底面５１は、接続領域３９に位置する。第１底面５１は、例えば第２主面１２と平行な平面である。
　ゲート絶縁膜７１は、例えば酸化膜である。ゲート絶縁膜７１は、例えば二酸化珪素を含む材料により構成されている。ゲート絶縁膜７１は、第２側面６２及び第２底面６１に接する。ゲート絶縁膜７１は、第２底面６１においてドリフト領域３１と接する。ゲート絶縁膜７１は、第２側面６２においてソース領域３３、ボディ領域３２及びドリフト領域３１の各々と接している。ゲート絶縁膜７１は、第１主面１１においてソース領域３３及び接続領域３９と接していてもよい。ゲート絶縁膜７１は、第１側面５２及び第１底面５１において接続領域３９と接していてもよい。
　ゲート電極７３は、ゲート絶縁膜７１上に設けられている。ゲート電極７３は、例えば導電性不純物を含むポリシリコン（ポリＳｉ）から構成されている。ゲート電極７３は、第２トレンチ６０の内部に配置されている。ゲート電極７３の一部は、第１主面１１上に配置されていてもよい。
　埋込部７２は、第１トレンチ５０の内側でゲート絶縁膜７１上に設けられている。埋込部７２は、例えば導電性不純物を含むポリＳｉから構成されている。埋込部７２の一部は、第１主面１１上に配置されていてもよい。
　層間絶縁膜７４は、埋込部７２、ゲート電極７３及びゲート絶縁膜７１に接して設けられている。層間絶縁膜７４は、例えば二酸化珪素を含む材料から構成されている。層間絶縁膜７４は、埋込部７２及びゲート電極７３とソース電極７５とを電気的に絶縁している。
　層間絶縁膜７４及びゲート絶縁膜７１には、コンタクトホール７４Ａが形成されている。コンタクトホール７４Ａを通じて、ソース領域３３及びコンタクト領域３４が層間絶縁膜７４及びゲート絶縁膜７１から露出している。
　ソース電極７５は、第１主面１１に接する。ソース電極７５は、例えば、層間絶縁膜７４を覆うバリアメタル膜と、ソース領域３３及びコンタクト領域３４に接触するオーミック電極と、バリアメタル膜及びオーミック電極の上の本体部とを有する。オーミック電極は、例えばニッケルシリサイド（ＮｉＳｉ）を含む材料から構成されている。オーミック電極が、チタン（Ｔｉ）と、アルミニウムと、シリコンとを含む材料から構成されていてもよい。オーミック電極は、ソース領域３３と、コンタクト領域３４とにオーミック接合している。本体部は、例えばアルミニウムを含む材料から構成されている。
　ドレイン電極７６は、第２主面１２に接する。ドレイン電極７６は、第２主面１２において炭化珪素単結晶基板２０と接している。ドレイン電極７６は、ドリフト領域３１と電気的に接続されている。ドレイン電極７６は、例えば、炭化珪素単結晶基板２０に接触するオーミック電極と、オーミック電極の上の本体部とを有する。オーミック電極は、例えばニッケルシリサイドを含む材料から構成されている。オーミック電極が、チタンと、アルミニウムと、シリコンとを含む材料から構成されていてもよい。オーミック電極は、炭化珪素単結晶基板２０にオーミック接合している。本体部は、例えばアルミニウムを含む材料から構成されている。
　ここで、パッシベーション層９０について詳細に説明する。図２は、第１実施形態におけるパッシベーション層９０を示す断面図である。
　パッシベーション層９０は、ソース電極７５の上に形成されており、ソース電極７５の上面を覆う。パッシベーション層９０にソース電極７５の一部を露出する開口部９０Ａが形成されている。パッシベーション層９０は、ソース電極７５に接する第１面９１と、第１面９１とは反対側の第２面９２と、第１面９１及び第２面９２に連なり、開口部９０Ａを構成する第３面９３とを有する。第３面９３は、第１面９１、第２面９２及び第３面９３と交差する断面視において、パッシベーション層９０からみて第３面９３の外側に接触円の中心が位置する方向に湾曲している。第３面９３は、第１面９１に対して負の曲率を有してもよい。
　パッシベーション層９０は、例えば厚さが１８０ｎｍ以上８６０ｎｍ以下の窒化シリコン層である。ＭＯＳＦＥＴ１００の用途に応じて、パッシベーション層９０の厚さが１８０ｎｍ以上２２０ｎｍ以下であってもよく、７００ｎｍ以上８６０ｎｍ以下であってもよい。パッシベーション層９０の厚さは、第１面９１と第２面９２との間の距離である。パッシベーション層９０に、第１面９１に平行な方向で圧縮応力が作用していてもよい。
　第３面９３と第２面９２との境界９４を第１面９１に射影した射影境界９４Ｘと、第３面９３と第１面との境界９５との間の最短距離をＡとし、第１面９１と第２面９２との間の距離をＢとしたとき、Ａ／Ｂの値は、好ましくは０．５以上３．０以下である。
　次に、第１実施形態に係る半導体装置の製造方法について説明する。図３～図１７は、第１実施形態に係る半導体装置の製造方法を示す断面図である。
　第１実施形態では、まず、図３に示されるように、炭化珪素単結晶基板２０を準備する。次に、炭化珪素単結晶基板２０の上にｎ型の第１ドリフト層４１を形成する。例えば、炭化珪素単結晶基板２０は、窒素等のｎ型不純物を含み、ｎ型を有する。例えば、第１ドリフト層４１は窒素を添加したエピタキシャル成長により形成できる。
　次に、図４に示されるように、第１ドリフト層４１の表面に、ｐ型のシールド領域３５と、ｐ型の埋込接合終端構造（junction termination extension：ＪＴＥ）領域８１と、ｐ型の埋込ガードリング（guard ring：ＧＲ）領域８２とを形成する。例えば、シールド領域３５、埋込ＪＴＥ領域８１及び埋込ＧＲ領域８２はアルミニウムのイオン注入により形成できる。
　次に、図５に示されるように、第１ドリフト層４１の上に第２ドリフト層４２を形成する。例えば、第２ドリフト層４２は窒素を添加したエピタキシャル成長により形成できる。第１ドリフト層４１のｎ型不純物の濃度は、第２ドリフト層４２のｎ型不純物の濃度と同じであってもよいし、第２ドリフト層４２のｎ型不純物の濃度より低くてもよい。
　次に、図６に示されるように、第１ドリフト層４１の表面にｐ型のボディ領域３２を形成する。例えば、ボディ領域３２はアルミニウムのイオン注入により形成できる。次に、ボディ領域３２の表面にｎ型のソース領域３３を形成する。例えば、ソース領域３３は窒素又はリンのイオン注入により形成できる。
　次に、図７に示されるように、ソース領域３３、ボディ領域３２及び第２ドリフト層４２に、ｐ型のコンタクト領域３４と、ｐ型のＧＲ領域８３とを形成する。例えば、コンタクト領域３４及びＧＲ領域８３はアルミニウムのイオン注入により形成できる。第１ドリフト層４１及び第２ドリフト層４２がドリフト領域３１に含まれる。
　次に、図８に示されるように、ソース領域３３、ボディ領域３２及び第２ドリフト層４２にソース用の第１トレンチ５０を形成する。第１トレンチ５０は、シールド領域３５の上方に形成する。第１トレンチ５０は、次のようにして形成できる。
　まず、第１トレンチ５０を形成しようとする領域上に開口を有するマスク（図示せず）を形成する。次に、マスクを用いて、ソース領域３３の一部と、ボディ領域３２の一部と、第２ドリフト層４２の一部とをエッチングにより除去する。エッチングは、例えば誘導結合プラズマ反応性イオンエッチング（inductively coupled plasma - reactive ion etching：ＩＣＰ－ＲＩＥ）である。エッチングにより、第１トレンチ５０を形成しようとする領域に、第１主面１１に対してほぼ垂直な側部と、側部と連続的に設けられ、かつ第１主面１１とほぼ平行な底部とを有する凹部が形成される。
　次に、凹部において熱エッチングを行う。熱エッチングは、第１主面１１上にマスクが形成された状態で、例えば、少なくとも１種類以上のハロゲン原子を有する反応性ガスを含む雰囲気中での加熱によって行い得る。少なくとも１種類以上のハロゲン原子は、塩素（Ｃｌ）原子及びフッ素（Ｆ）原子の少なくともいずれかを含む。当該雰囲気は、例えば、塩素（Ｃｌ２）、三塩化ホウ素（ＢＣｌ３）、六フッ化硫黄（ＳＦ６）又は四フッ化炭素（ＣＦ４）を含む。例えば、塩素ガスと酸素ガスとの混合ガスを反応ガスとして用い、熱処理温度を８００℃以上９００℃以下として、熱エッチングが行われる。なお、反応ガスは、上述した塩素ガスと酸素ガスとに加えて、キャリアガスを含んでいてもよい。キャリアガスとしては、例えば窒素（Ｎ２）ガス、アルゴン（Ａｒ）ガス又はヘリウム（Ｈｅ）ガス等を用いることができる。
　上記熱エッチングにより、第１主面１１に第１トレンチ５０が形成される。第１トレンチ５０は、第１側面５２と、第１底面５１とにより規定される。第１側面５２は、ソース領域３３と、ボディ領域３２と、第２ドリフト層４２とにより構成される。第１底面５１は、第２ドリフト層４２により構成される。
　マスクの除去後、図９に示されるように、第１トレンチ５０の周囲において、ソース領域３３、ボディ領域３２及び第２ドリフト層４２にｐ型の接続領域３９を形成する。例えば、接続領域３９はアルミニウムのイオン注入により形成できる。接続領域３９は、ボディ領域３２及びシールド領域３５の両方に接するように形成する。
　次に、図１０に示されるように、ソース領域３３、ボディ領域３２及び第２ドリフト層４２にゲート用の第２トレンチ６０を形成する。第２トレンチ６０は、第１主面１１に垂直な方向からの平面視において、シールド領域３５から離して形成する。第２トレンチ６０は、第１トレンチ５０と同様にして形成でき、第２側面６２と、第２底面６１とにより規定される。第２側面６２は、ソース領域３３と、ボディ領域３２と、第２ドリフト層４２とにより構成される。第２底面６１は、第２ドリフト層４２により構成される。
　次に、図１１に示されるように、第１主面１１と、第１側面５２と、第１底面５１と、第２側面６２と、第２底面６１との上にゲート絶縁膜７１を形成する。
　次に、図１２に示されるように、第１トレンチ５０内でゲート絶縁膜７１の上に埋込部７２を形成し、第２トレンチ６０内でゲート絶縁膜７１の上にゲート電極７３を形成する。
　次に、図１３に示されるように、ゲート絶縁膜７１、埋込部７２及びゲート電極７３の上に層間絶縁膜７４を形成する。次に、ソース領域３３及びコンタクト領域３４を露出するコンタクトホール７４Ａを層間絶縁膜７４に形成する。
　次に、図１４に示されるように、層間絶縁膜７４の上に、コンタクトホール７４Ａを通じてソース領域３３及びコンタクト領域３４にオーミック接触するソース電極７５を形成する。ソース電極７５は、例えば、層間絶縁膜７４を覆うバリアメタル膜と、ソース領域３３及びコンタクト領域３４に接触するオーミック電極と、バリアメタル膜及びオーミック電極の上の本体部とを有する。次に、炭化珪素基板１０の第２主面１２の上にドレイン電極７６を形成する。ドレイン電極７６は、例えば、炭化珪素単結晶基板２０に接触するオーミック電極と、オーミック電極の上の本体部とを有する。
　次に、図１５に示されるように、ソース電極７５の上にパッシベーション層９０を形成する。例えば、パッシベーション層９０は、プラズマ化学気相成長（chemical vapor deposition：ＣＶＤ）法により形成できる。パッシベーション層９０は、ソース電極７５に接する第１面９１と、第１面９１とは反対側の第２面９２とを有する。
　次に、図１６に示されるように、パッシベーション層９０の上に、開口部９６Ａを有するレジストパターン９６を形成する。開口部９６Ａは、パッシベーション層９０の開口部９０Ａが形成される予定の領域の上に設けられる。
　次に、図１７に示されるように、パッシベーション層９０の等方性エッチングを行うことにより、パッシベーション層９０に開口部９０Ａを形成する。パッシベーション層９０に、第１面９１及び第２面９２に連なり、開口部９０Ａを構成する第３面９３が形成される。第３面９３は、等方性エッチングにより形成されるため、曲面となる。すなわち、第３面９３は、第１面９１、第２面９２及び第３面９３と交差する断面視において、パッシベーション層９０からみて第３面９３の外側に接触円の中心が位置する方向に湾曲した曲面となる。開口部９０Ａの形成後に、レジストパターン９６を除去する。
　等方性エッチングは、ドライエッチングであってもよく、ウェットエッチングであってもよい。
　ドライエッチングの場合、例えば、エッチャントして酸素（Ｏ２）ガス及び四フッ化炭素（ＣＦ４）ガスの混合ガスを用い、基板温度を１１５℃以上１２５℃以下とし、チャンバ内の圧力を７５Ｐａ以上８５Ｐａ以下とする。また、たとえＡＢ、混合ガスにおける酸素ガスの流量Ｌ１と四フッ化炭素（ＣＦ４）ガスの流量Ｌ２との比（Ｌ１：Ｌ２）は３：７とする。
　ウェットエッチングの場合、例えばエッチャントとして、温度が２１℃以上２５℃以下のバッファードフッ酸を用いる。このバッファードフッ酸は、例えばフッ化アンモニウムを１０質量％以上３０質量％以下の濃度で含有し、フッ化水素アンモニウムを０．５質量％以上１０質量％以下の濃度で含有する。
　このようにして、電界効果トランジスタを含む半導体装置を製造できる。
　次に、第１実施形態に係るＭＯＳＦＥＴ１００の作用効果について説明する。
　第１実施形態に係るＭＯＳＦＥＴ１００では、パッシベーション層９０の第３面９３が、第１面９１、第２面９２及び第３面９３と交差する断面視において、パッシベーション層９０からみて第３面９３の外側に接触円の中心が位置する方向に湾曲している。このため、パッシベーション層９０とソース電極７５との間に良好な密着性が得られる程度に大きな面積を第２面９２に確保しながら、第３面９３が第１主面１１に垂直で場合よりも、パッシベーション層９０の体積を低減できる。パッシベーション層９０の体積の低減により、パッシベーション層９０における応力集中、例えば境界９５近傍での応力集中を緩和できる。
　Ａ／Ｂの値は、好ましくは０．５以上３．０以下である。Ａ／Ｂの値が０．５未満であると、第２面９２の十分な面積の確保とパッシベーション層９０の体積の十分な低減との両立が困難になるおそれがある。また、Ａ／Ｂの値が３．０超であると、パッシベーション層９０が過剰に薄くなるおそれがある。Ａ／Ｂの値は、より好ましくは１．０以上２．５以下であり、更に好ましくは１．５以上２．０以下である。
　パッシベーション層９０に、第１面９１に平行な方向で圧縮応力が作用していてもよい。第１実施形態では、第３面９３が凹むように湾曲してるため、パッシベーション層９０に圧縮応力が作用していても、境界９５等での応力集中を緩和しやすい。
　パッシベーション層９０が窒化シリコン層を含むため、ＭＯＳＦＥＴ１００の内部を保護しやすい。
　また、ＭＯＳＦＥＴ１００の製造にあたり、等方性エッチングによりパッシベーション層９０に開口部９０Ａを形成する。このため、第１面９１、第２面９２及び第３面９３と交差する断面視において、パッシベーション層９０からみて第３面９３の外側に接触円の中心が位置する方向に湾曲するように第３面９３が形成される。従って、パッシベーション層９０の剥がれの抑制と応力集中の緩和とを両立しやすい。
　（第２実施形態）
　次に、第２実施形態について説明する。第２実施形態は、主として、パッシベーション層の構成の点で第１実施形態と相違する。図１８は、第２実施形態におけるパッシベーション層９０を示す断面図である。
　図１８に示されるように、第２実施形態においては、パッシベーション層９０が３層構造を備える。すなわち、パッシベーション層９０は、酸化シリコン層９７Ａと、窒化シリコン層９７Ｂと、ポリイミド層９７Ｃとを有する。酸化シリコン層９７Ａは、ソース電極７５に接し、第１面９１を構成する。窒化シリコン層９７Ｂは酸化シリコン層９７Ａの上に設けられている。ポリイミド層９７Ｃは窒化シリコン層９７Ｂの上に設けられ、第２面９２を構成する。酸化シリコン層９７Ａは、窒化シリコン層９７Ｂとソース電極７５との間に設けられている。また、窒化シリコン層９７Ｂは、ポリイミド層９７Ｃと酸化シリコン層９７Ａ及びソース電極７５との間に設けられている。
　例えば、酸化シリコン層９７Ａの厚さは４５０ｎｍ以上１１００ｎｍ以下であり、窒化シリコン層９７Ｂの厚さは１８０ｎｍ以上８６０ｎｍ以下であり、ポリイミド層９７Ｃの厚さは７２００ｎｍ以上８８００ｎｍ以下である。ＭＯＳＦＥＴ１００の用途に応じて、酸化シリコン層９７Ａの厚さが９００ｎｍ以上１１００ｎｍ以下、窒化シリコン層９７Ｂの厚さが７００ｎｍ以上８６０ｎｍ以下、かつポリイミド層９７Ｃの厚さが７２００ｎｍ以上８８００ｎｍ以下であってもよい。ＭＯＳＦＥＴ１００の用途に応じて、酸化シリコン層９７Ａの厚さが４５０ｎｍ以上５５０ｎｍ以下、窒化シリコン層９７Ｂの厚さが１８０ｎｍ以上２２０ｎｍ以下、かつポリイミド層９７Ｃの厚さが７２００ｎｍ以上８８００ｎｍ以下であってもよい。
　他の構成は第１実施形態と同様である。
　第２実施形態によっても第１実施形態と同様の効果が得られる。また、パッシベーション層９０が酸化シリコン層９７Ａ及びポリイミド層９７Ｃを含むため、ＭＯＳＦＥＴ１００の内部をより保護しやすい。第２実施形態において、パッシベーション層９０が酸化シリコン層９７Ａ又はポリイミド層９７Ｃのどちらかを含まなくてもよい。
　なお、本開示において、半導体装置はＭＯＳＦＥＴに限定されず、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等の他のトランジスタであってもよく、ダイオード等であってもよい。
　半導体装置の基板は炭化珪素基板であることが好ましい。炭化珪素はバンドギャップが大きく高耐圧を得やすい。このため、炭化珪素基板は半導体装置の薄型化に好適である。単純に基板を薄くした場合には、基板が反りやすく、パッシベーション層に剥がれが生じやすくなるおそれがあるが、本開示によれば、応力集中を緩和できるため、基板を薄くしてもパッシベーション層の剥がれを抑制できる。ただし、基板の材料は炭化珪素に限定されず、シリコン又は窒化ガリウム等であってもよい。
　以上、実施形態について詳述したが、特定の実施形態に限定されるものではなく、請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
１０　炭化珪素基板
１１　第１主面
１２　第２主面
１８　コンタクト領域
２０　炭化珪素単結晶基板
３０　炭化珪素エピタキシャル層
３１　ドリフト領域
３２　ボディ領域
３３　ソース領域
３４　コンタクト領域
３５　シールド領域
３９　接続領域
４１　第１ドリフト層
４２　第２ドリフト層
５０　第１トレンチ
５１　第１底面
５２　第１側面
６０　第２トレンチ
６１　第２底面
６２　第２側面
７１　ゲート絶縁膜
７２　埋込部
７３　ゲート電極
７４　層間絶縁膜
７４Ａ　コンタクトホール
７５　ソース電極
７６　ドレイン電極
８１　埋込ＪＴＥ領域
８２　埋込ＧＲ領域
８３　ＧＲ領域
９０　パッシベーション層
９０Ａ　開口部
９１　第１面
９２　第２面
９３　第３面
９４　境界
９４Ｘ　射影境界
９５　境界
９６　レジストパターン
９６Ａ　開口部
９７Ａ　酸化シリコン層
９７Ｂ　窒化シリコン層
９７Ｃ　ポリイミド層
１００　ＭＯＳＦＥＴ

Claims (9)

  1. 　第１主面を有する基板と、
    　前記第１主面の上方に設けられた電極と、
    　前記電極を覆うパッシベーション層と、
    　を有し、
    　前記パッシベーション層に前記電極の一部を露出する開口部が形成され、
    　前記パッシベーション層は、
    　前記電極に接する第１面と、
    　前記第１面とは反対側の第２面と、
    　前記第１面及び前記第２面に連なり、前記開口部を構成する第３面と、
    　を有し、
    　前記第１面、前記第２面及び前記第３面と交差する断面視において、前記第３面は、前記パッシベーション層からみて前記第３面の外側に接触円の中心が位置する方向に湾曲している半導体装置。
  2. 　前記第３面と前記第２面との境界を前記第１面に射影した射影境界と、前記第３面と前記第１面との境界と、の間の最短距離をＡとし、
    　前記第１面と前記第２面との間の距離をＢとしたとき、
    　Ａ／Ｂの値は０．５以上３．０以下である請求項１に記載の半導体装置。
  3. 　前記パッシベーション層は、窒化シリコン層を含む請求項１または請求項２に記載の半導体装置。
  4. 　前記パッシベーション層は、前記窒化シリコン層と前記電極との間に設けられ、前記第１面を構成する酸化シリコン層を含む請求項３に記載の半導体装置。
  5. 　前記パッシベーション層は、前記第２面を構成するポリイミド層を含み、前記窒化シリコン層が前記電極と前記ポリイミド層との間に設けられている請求項３または請求項４に記載の半導体装置。
  6. 　前記パッシベーション層は、
    　酸化シリコン層と、
    　前記酸化シリコン層の上に設けられた窒化シリコン層と、
    　前記窒化シリコン層の上に設けられたポリイミド層と、
    　を有し、
    　前記酸化シリコン層が前記第１面を構成し、
    　前記ポリイミド層が前記第２面を構成する請求項１または請求項２に記載の半導体装置。
  7. 　前記パッシベーション層には、前記第１面に平行な方向で圧縮応力が作用している請求項１から請求項６のいずれか１項に記載の半導体装置。
  8. 　前記基板は炭化珪素基板である請求項１から請求項７のいずれか１項に記載の半導体装置。
  9. 　第１主面を有する基板の、前記第１主面の上方に電極を形成する工程と、
    　前記電極を覆うパッシベーション層を形成する工程と、
    　前記パッシベーション層に前記電極の一部を露出する開口部を形成する工程と、
    　を有し、
    　前記パッシベーション層は、
    　前記電極に接する第１面と、
    　前記第１面とは反対側の第２面と、
    　を有し、
    　前記開口部を形成する工程は、等方性エッチングにより、前記第１面及び前記第２面に連なる第３面を前記パッシベーション層に形成する工程を有し、
    　前記第１面、前記第２面及び前記第３面と交差する断面視において、前記第３面は、前記パッシベーション層からみて前記第３面の外側に接触円の中心が位置する方向に湾曲する半導体装置の製造方法。
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