DE112013007500B4 - Verfahren zur Herstellung einer Halbleitervorrichtung mit einer PIN-Diode - Google Patents

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Abstract

Verfahren zur Herstellung einer Halbleitervorrichtung, aufweisend:- Bilden eines Transistors (15) in einem Halbleitersubstrat (1);- Bilden einer aus Polysilizium oder amorphem Silizium bestehenden PIN-Diode (17) auf dem Halbleitersubstrat (1);- nach dem Bilden des Transistors (15) selektives Oxidieren oder Sublimieren eines Teils der PIN-Diode (17) derart, dass dadurch die PIN-Diode (17) in eine Mehrzahl von Dioden (17) unterteilt wird, und- Durchführen eines erneuten Kristallisierens, Oxidieren oder Ändern einer Korngröße durch selektives Anwenden einer Wärmebehandlung auf einen Teil der Mehrzahl von Dioden (17), wobei eine n-Typ-Schicht (18) der PIN-Diode (17) selektiv erneut kristallisiert wird.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung einer Halbleitervorrichtung, die eine PIN-Diode bildet, unter Verwendung von Polysilizium oder amorphem Silizium.
  • Hintergrund Stand der Technik
  • In Leistungsmodulen wie IPM ist eine Temperaturerfassungsdiode in einem IGBT eingebaut, um eine Betriebstemperatur zu überwachen. Die Temperaturerfassungsdiode ist eine aus Polysilizium oder amorphem Silizium bestehende PIN-Diode (siehe z.B. das Dokument JP 2003 - 520 441 A ). Eine Temperatursteuerung und -absicherung werden durch Überwachen von VF-Eigenschaften dieser Diode durchgeführt. Die Temperaturerfassungsdiode muss eine hochgenaue Temperaturabhängigkeit der VF-Eigenschaften aufweisen, um eine hochgenaue Temperaturabsicherung bereitzustellen. Weiter muss die Temperaturerfassungsdiode in einem Fall, in welchem es einen drastischen Temperaturanstieg in einem Leistungs-Chip aufgrund eines ungewöhnlichen Betriebs oder Ähnlichem gibt, auch eine Hochgeschwindigkeitsreaktion bereitstellen, um sofort darauf zu reagieren.
  • Literaturliste
  • Patentliteratur
  • Das Dokument JP H11- 97 664 A offenbart eine elektronische Vorrichtung, die konfiguriert ist, um zu verhindern, dass Fototräger in benachbarte Pixel eines Bildsensors mit laminierten Fotodetektor-(Foto/Dioden)-Teilen und Ladungsübertragungs-Teilen lecken. Ein Fotodetektorteil besteht aus unteren Elektroden, die für jedes Fotoerfassungspixel elektrisch isoliert sind, einer fotoelektrischen Umwandlungsschicht und einer oberen Elektrode, die für alle Fotoerfassungspixel gemeinsam ausgebildet ist. Die Konversionsschicht ist in Abschnitte unterteilt, die den fotodetektierenden Pixeln mit Isolation entsprechen, die in die Lücken zwischen den benachbarten Pixeln gefüllt ist. Ein Fotoabsorber verhindert, dass Fototräger, die in einem beliebigen Pixel erzeugt werden, in benachbarte Pixel austreten, wodurch ein Bildsensor mit einem hohem S/N-Verhältnis erhalten wird, selbst wenn er mit einer hohen Dichte gebildet wird.
  • Das Dokument JP 2001 - 168 357 A beschreibt eine elektronische Vorrichtung, die eingerichtet ist zu verhindern, dass Fototräger in benachbarte Pixel eines Bildsensors mit laminierten Fotodetektor-(Foto/Dioden)-Teilen und Ladungsübertragungs-Teilen übertreten. Ein Fotodetektorteil besteht aus unteren Elektroden, die pro Fotoerfassungspixel elektrisch isoliert sind, einer fotoelektrischen Umwandlungsschicht und einer oberen Elektrode, die allen Fotoerfassungspixeln gemeinsam ist. Die Konversionsschicht ist in Abschnitte unterteilt, die den fotodetektierenden Pixeln mit Isolatoren entsprechen, die in die Lücken zwischen den benachbarten Pixeln gefüllt sind. Ein Fotoabsorber verhindert, dass Fototräger, die in einem beliebigen Pixel erzeugt werden, in benachbarte Pixel austreten, wodurch ein Bildsensor mit hohem S/N-Verhältnis mit einem hohen S/N-Verhältnis erhalten wird, selbst wenn er mit einer hohen Dichte gebildet wird.
  • Zusammenfassung der Erfindung
  • Technisches Problem
  • Eigenschaften einer Polysilizium-Diode werden durch eine Schichtdicke des Polysiliziums, einen Umfang an lonenimplantierung, Wärmebehandlungsbedingungen (Temperatur, Zeit), fertiggestellte Menge des Polysiliziums und eine Polysiliziumschichtqualität (Korngröße) bestimmt. Variationen des Umfangs von lonenimplantierung und der fertiggestellten Menge des Polysiliziums können ignoriert werden, wenn die Fläche der Diode vergrößert wird, was jedoch von einem Problem begleitet wird, dass die Fläche der gesamten Vorrichtung größer wird. Es gibt ein anderes Problem, dass die Diode durch eine Wärmebehandlung beeinträchtigt wird, wenn der IGBT gebildet wird, und Eigenschaften der Diode variieren.
  • Die vorliegende Erfindung ist verwirklicht worden, um die vorstehend beschriebenen Probleme zu lösen, und es ist eine Aufgabe der vorliegenden Erfindung, ein Verfahren zur Herstellung einer Halbleitervorrichtung zur Verfügung zu stellen, das in der Lage ist, die Größe der Vorrichtung zu reduzieren, während Variationen von Eigenschaften verringert werden.
  • Mittel zum Lösen der Probleme
  • Die der Erfindung zu Grunde liegende Aufgabe wird bei einem Verfahren zur Herstellung einer Halbleitervorrichtung erfindungsgemäß mit den Merkmalen der unabhängigen Ansprüche. Vorteilhafte Weiterbildungen sind Gegenstand der abhängigen Ansprüche.
  • Ein Verfahren zur Herstellung einer Halbleitervorrichtung gemäß der vorliegenden Erfindung weist unter anderem auf: Bilden eines Transistors in einem Halbleitersubstrat; Bilden einer aus Polysilizium oder amorphem Silizium bestehenden PIN-Diode auf dem Halbleitersubstrat; nach dem Bilden des Transistors selektives Oxidieren oder Sublimieren eines Teils der PIN-Diode derart, dass dadurch die PIN-Diode in eine Mehrzahl von Dioden unterteilt wird, und Durchführen eines erneuten Kristallisierens, Oxidieren oder Ändern einer Korngröße durch selektives Anwenden einer Wärmebehandlung auf einen Teil der Mehrzahl von Dioden, wobei eine n-Typ-Schicht der PIN-Diode selektiv erneut kristallisiert wird.
  • Gemäß alternativer Aspekte der vorliegenden wird bzw. werden beim erfindungsgemäßen Verfahren alternativ zusätzlich (i) eine n-Typ-Schicht der PIN-Diode selektiv erneut kristallisiert, (ii) eine i-Typ-Schicht der PIN-Diode selektiv erneut kristallisiert, (iii) eine p-Typ-Schicht der PIN-Diode selektiv erneut kristallisiert, (iv) ein Verbindungsbereich zwischen einer n-Typ-Schicht und einer i-Typ-Schicht und ein Verbindungsbereich zwischen einer p-Typ-Schicht und der i-Typ-Schicht der PIN-Diode selektiv erneut kristallisiert, (v) ein Bereich mit Ausnahme eines Verbindungsbereichs zwischen einer n-Typ-Schicht und einer i-Typ-Schicht und eines Verbindungsbereichs zwischen einer p-Typ-Schicht und der i-Typ-Schicht der PIN-Diode selektiv erneut kristallisiert, (vi) ein oberer Schichtteil der PIN-Diode selektiv erneut kristallisiert oder (vii) ein oberer Schichtteil der PIN-Diode selektiv oxidiert.
  • Vorteilhafte Wirkungen der Erfindung
  • Die vorliegende Erfindung macht es möglich, die Größe der Vorrichtung zu reduzieren, während Variationen von Eigenschaften verringert werden.
  • Figurenliste
    • 1 ist eine Draufsicht, die eine Halbleitervorrichtung gemäß einer Ausführungsform 1 der vorliegenden Erfindung darstellt.
    • 2 ist eine Querschnittsansicht entlang einer Linie I-II aus 1.
    • 3 ist eine Draufsicht, die die Diode gemäß der Ausführungsform 1 der vorliegenden Erfindung darstellt.
    • 4 ist eine Querschnittsansicht, die das Verfahren zur Herstellung einer Halbleitervorrichtung gemäß der Ausführungsform 1 der vorliegenden Erfindung darstellt.
    • 5 ist eine Querschnittsansicht, die das Verfahren zur Herstellung einer Halbleitervorrichtung gemäß der Ausführungsform 1 der vorliegenden Erfindung darstellt. 6 ist eine Querschnittsansicht, die das Verfahren zur Herstellung einer Halbleitervorrichtung gemäß der Ausführungsform 1 der vorliegenden Erfindung darstellt.
    • 7 ist eine Querschnittsansicht, die das Verfahren zur Herstellung einer Halbleitervorrichtung gemäß der Ausführungsform 1 der vorliegenden Erfindung darstellt.
    • 8 ist eine Draufsicht, die das Verfahren zur Herstellung einer Halbleitervorrichtung gemäß der Ausführungsform 1 der vorliegenden Erfindung darstellt.
    • 9 ist eine Draufsicht, die das Verfahren zur Herstellung einer Halbleitervorrichtung gemäß der Ausführungsform 1 der vorliegenden Erfindung darstellt.
    • 10 ist eine Draufsicht, die eine Diode gemäß einer Ausführungsform 2 der vorliegenden Erfindung darstellt.
    • 11 ist eine Querschnittsansicht, die eine Diode gemäß einer Ausführungsform 3 der vorliegenden Erfindung darstellt.
    • 12 ist eine Querschnittsansicht, die eine Diode gemäß einer Ausführungsform 4 der vorliegenden Erfindung darstellt.
    • 13 ist eine Draufsicht, die eine Diode gemäß einer Ausführungsform 5 der vorliegenden Erfindung darstellt.
    • 14 ist eine Querschnittsansicht, die eine Diode gemäß einer Ausführungsform 6 der vorliegenden Erfindung darstellt.
    • 15 ist eine Querschnittsansicht, die eine Diode gemäß einer Ausführungsform 7 der vorliegenden Erfindung darstellt.
    • 16 ist eine Querschnittsansicht, die eine Diode gemäß einer Ausführungsform 8 der vorliegenden Erfindung darstellt.
    • 17 ist eine Querschnittsansicht, die eine Diode gemäß einer Ausführungsform 9 der vorliegenden Erfindung darstellt.
    • 18 ist eine Querschnittsansicht, die eine Diode gemäß einer Ausführungsform 10 der vorliegenden Erfindung darstellt.
    • 19 ist eine Querschnittsansicht, die eine Diode gemäß einer Ausführungsform 11 der vorliegenden Erfindung darstellt.
    • 20 ist eine Querschnittsansicht, die eine Diode gemäß einer Ausführungsform 12 der vorliegenden Erfindung darstellt.
    • 21 ist eine Querschnittsansicht, die eine Diode gemäß einer Ausführungsform 13 der vorliegenden Erfindung darstellt.
    • 22 ist eine Draufsicht, die den unteren Schichtteil der Diode gemäß der Ausführungsform 13 der vorliegenden Erfindung darstellt.
    • 23 ist eine Querschnittsansicht, die eine Diode gemäß einer Ausführungsform 14 der vorliegenden Erfindung darstellt.
    • 24 ist eine Querschnittsansicht, die eine Diode gemäß einer Ausführungsform 15 der vorliegenden Erfindung darstellt.
    • 25 ist eine Querschnittsansicht, die eine Diode gemäß einer Ausführungsform 16 der vorliegenden Erfindung darstellt.
    • 26 ist eine Draufsicht, die eine Diode gemäß der Ausführungsform 16 der vorliegenden Erfindung darstellt.
    • 27 ist eine Draufsicht, die eine Diode gemäß einer Ausführungsform 17 der vorliegenden Erfindung darstellt.
  • Beschreibung der Ausführungsformen
  • Ein Verfahren zur Herstellung einer Halbleitervorrichtung gemäß den Ausführungsformen der vorliegenden Erfindung wird unter Bezugnahme auf die Zeichnungen beschrieben. Die gleichen Komponenten werden durch die gleichen Bezugszeichen gekennzeichnet, und die wiederholte Beschreibung derselben kann weggelassen sein.
  • Ausführungsform 1
  • 1 ist eine Draufsicht, die eine Halbleitervorrichtung gemäß einer Ausführungsform 1 der vorliegenden Erfindung darstellt. 2 ist eine Querschnittsansicht entlang einer Linie I-II aus 1. Eine n-Typ-Schicht 2 und eine p-Typ-Basisschicht 3 sind in dieser Reihenfolge auf einer Oberfläche eines aus einem n-Typ-Silizium bestehenden Halbleitersubstrats 1 ausgebildet. Eine n+-Typ-Emitterschicht 4 und eine p+-Typ-Kontaktschicht 5 sind in der p-Typ-Basisschicht 3 ausgebildet. Ein Graben 6 ist auf der Oberflächenseite des Halbleitersubstrats 1 ausgebildet, und ein Trenchgate 8, das aus einem n+-Typ-Polysilizium besteht, ist in dem Graben 6 über eine Gate-Isolierungsschicht 7 ausgebildet.
  • Eine Oxidschicht 9 ist auf dem Trenchgate 8 ausgebildet. Das Trenchgate 8 ist über einen AI-Draht 10 mit einem Gate-Pad 11 verbunden. Eine aus AI bestehende Emitterelektrode 12 ist mit der p+-Typ-Kontaktschicht 5 verbunden. Eine n-Typ-Pufferschicht 13 und eine p-Typ-Kollektorschicht 14 sind auf einer rückseitigen Oberfläche des Halbleitersubstrats 1 ausgebildet. Ein IGBT 15 (Bipolartransistor mit isoliertem Gate) ist aus diesen Komponenten aufgebaut.
  • Eine aus SiO2 bestehende Oxidschicht 16, die eine Dicke von 3000Å bis 10000Å aufweist, ist auf der Oberfläche des Halbleitersubstrats 1 ausgebildet. Eine Temperaturerfassungsdiode 17 ist auf dieser Oxidschicht 16 ausgebildet. Die Temperaturerfassungsdiode 17 ist durch die Oxidschicht 16 elektrisch von dem Halbleitersubstrat 1 getrennt. Die Temperaturerfassungsdiode 17 weist eine n+-Typ-Schicht 18, eine p+-Typ-Schicht 19 und eine n--Typ-Schicht 20 auf, die von der Mitte in Richtung der Außenseite davon konzentrisch angeordnet sind. Die n+-Typ-Schicht 18 ist über einen AI-Draht 21 mit einem Kathoden-Pad 22 verbunden, und die p+-Typ-Schicht 19 ist über einen AI-Draht 23 mit einem Anoden-Pad 24 verbunden.
  • Eine Oxidschicht 25 ist so ausgebildet, dass sie die Temperaturerfassungsdiode 17 bedeckt. Die Oxidschicht 25 und die AI-Drähte 10, 21 und 23 sind mit einer schützenden Schicht 26 bedeckt. Die schützende Schicht 26 ist eine isolierende Schicht, die eine Dicke von 2000Å bis 10000Å und einen Brechungsindex von 1,8 bis 2,2 aufweist, die auf eine halbisolierende SInSiN-Schicht laminiert ist, die eine Dicke von 2000Å bis 10000Å und einen Brechungsindex von 2,2 bis 2,7 aufweist.
  • 3 ist eine Draufsicht, welche die Diode gemäß der Ausführungsform 1 der vorliegenden Erfindung darstellt. Die Temperaturerfassungsdiode 17 besteht aus Polysilizium oder amorphem Silizium und ist in vier Dioden geteilt, wobei ein Teil der n+-Typ-Schicht 18 und der n--Typ-Schicht 20 selektiv oxidiert sind. Die vier geteilten Dioden sind parallel verbunden.
  • Als Nächstes wird ein Verfahren zur Herstellung einer Halbleitervorrichtung der vorliegenden Ausführungsform beschrieben. 4 bis 7 sind Querschnittsansichten, die das Verfahren zur Herstellung einer Halbleitervorrichtung gemäß der Ausführungsform 1 der vorliegenden Erfindung darstellen, und 8 und 9 sind Draufsichten, die das Verfahren zur Herstellung einer Halbleitervorrichtung gemäß der Ausführungsform 1 der vorliegenden Erfindung darstellen. 8 und 9 sind allerdings teilweise vergrößerte Ansichten der Diode.
  • Zuerst wird, wie in 4 gezeigt, eine MOS-Struktur auf der oberen Oberflächenseite des Substrats des IGBT 15 ausgebildet. Als Nächstes werden, wie in 5 gezeigt, Oxidschichten 9 und 16 durch Schichten einer Oxidschicht auf das Halbleitersubstrat 1 und Gestalten der Oxidschicht zu einem Muster gebildet. Eine Polysiliziumschicht 27, die eine Dicke von 500Ä bis 5000Å aufweist, wird gebildet, Phosphor oder Arsen von 1E12 bis 1E14 [1/cm2] wird über die gesamte Oberfläche implantiert und eine Konzentration der n--Typ-Schicht 20 wird bestimmt. Es ist zu beachten, dass auch dotiertes Polysilizium oder amorphes Silizium anstatt der Polysiliziumschicht 27 verwendet werden kann. In dem Fall einer p+p-n+-Typ-PIN-Diode ist Bor anstelle von Phosphor oder Arsen implantiert.
  • Als Nächstes wird, wie in 6 gezeigt, die Polysiliziumschicht 27 durch einen Fotogravurvorgang gemustert, um eine Struktur der Temperaturerfassungsdiode 17 zu formen. Als Nächstes wird, wie in 7 gezeigt, Bor von 1E13 bis 1E16 [1/cm2] in den Teil der p+-Typ-Schicht 19 implantiert, Phosphor oder Arsen von 1E13 bis 1E16 [1/cm2] wird in den Teil der n+-Typ-Schicht-18 implantiert und durch eine Wärmebehandlung (900°C bis 1200°C, 30 bis 120 Minuten) aktiviert. In diesem Stadium sieht die Temperaturerfassungsdiode 17 aus wie in 8 gezeigt.
  • Als Nächstes wird, wie in 9 gezeigt, die Temperaturerfassungsdiode 17 durch selektives Ausführen von RTA (Rapid Thermal Annealing: Laserglühen, Elektronenstrahlglühen oder Lampenglühen, Pulslampenglühen oder Ähnliches) in einer Sauerstoffatmosphäre, selektives Oxidieren eines Teils der Temperaturerfassungsdiode 17 und Bilden einer Oxidschicht 28 in eine Mehrzahl von Dioden geteilt.
  • Als Nächstes wird die Oxidschicht 25, die eine Dicke von 3000Å bis 10000Å aufweist, aufgeschichtet, der Kontaktbereich wird geöffnet, und dann wird eine Al-Schicht, die eine Dicke von 1µm bis 10µm aufweist, durch Aufdampfen oder Sputtern ausgebildet. Die Al-Schicht erhält ein Muster, um die Drähte 10, 21 und 23 zu formen. Als Nächstes wird die schützende Schicht 26 gebildet und die schützende Schicht 26 auf der Emitterelektrode 12 oder dem Gate-Pad 11 oder Ähnlichem, das zu verdrahten ist, wird entfernt. Abschließend wird die rückseitige Oberfläche des Halbleitersubstrats 1 auf eine gewünschte Dicke poliert und die n-Typ-Pufferschicht 13 und die p-Typ-Kollektorschicht 14 werden durch lonenimplantierung und eine Wärmebehandlung auf der rückseitigen Oberfläche des Halbleitersubstrats 1 ausgebildet.
  • In der vorliegenden Ausführungsform kann eine Mehrzahl von kleinen Dioden durch selektives Oxidieren eines Teils der Temperaturerfassungsdiode 17 gebildet werden. Ein Teilen der Temperaturerfassungsdiode 17 in eine Mehrzahl von Dioden ermöglicht es, Einflüsse von Variationen einer fertiggestellten Dimension von Polysilizium auf die Eigenschaften zu eliminieren. Als ein Ergebnis ist es möglich, die Größe der Diode zu reduzieren, während Variationen von Eigenschaften verringert werden.
  • Ausführungsform 2
  • 10 ist eine Draufsicht, die eine Diode gemäß einer Ausführungsform 2 der vorliegenden Erfindung darstellt. In der vorliegenden Ausführungsform sind vier geteilte Dioden in Serie verbunden. Der Rest der Anordnung ist der gleiche wie der von Ausführungsform 1. Verbindungen dieser geteilten Dioden können frei festgelegt werden.
  • Ausführungsform 3
  • 11 ist eine Querschnittsansicht, die eine Diode gemäß einer Ausführungsform 3 der vorliegenden Erfindung darstellt. In der vorliegenden Ausführungsform werden die n+-Typ-Schicht 18, die n--Typ-Schicht 20 und die p+-Typ-Schicht 19 der Temperaturerfassungsdiode 17 jeweils einer Wärmebehandlung ausgesetzt und durch RTA erneut kristallisiert. In diesem Fall wird eine Wärmemenge gleich einem oder geringer als ein Siedepunkt von Silizium verwendet.
  • Der Widerstand von Polysilizium ist die Summe des Widerstands von Körnern und des Widerstands der Korngrenze. Da die Korngrenze als ein Haftterm fungiert, wird die Reaktion umso schlechter, je größer die Anzahl von Grenzen ist. Weiter variieren die Bedingungen der Korngrenzen und Eigenschaften schwanken aufgrund von kontinuierlicher elektrischer Hochtemperaturleitung. Somit können diese Probleme durch Anwenden einer Wärmebehandlung und einer erneuten Kristallisierung auf die PIN-Diode gelöst werden.
  • Es ist zu beachten, dass eine erneute Kristallisierung auch in einem solchen Umfang durchgeführt werden kann, dass ein Teil des Polysiliziums erneut kristallisiert wird, sodass die Korngröße erhöht wird, ohne von einer erneuten Kristallisierung des gesamten Polysiliziums abhängig zu sein. Dies ermöglicht ein Anpassen von Eigenschaften der PIN-Diode. Der Vorgang des erneuten Kristallisierens kann zu jeder Zeit, vor oder nach einem Bilden der Oxidschicht 28 oder vor oder nach einer Störstellenimplantierung, durchgeführt werden, wenn der Vorgang des erneuten Kristallisierens nach dem Bilden der Polysiliziumschicht stattfindet.
  • Ausführungsform 4
  • 12 ist eine Querschnittsansicht, die eine Diode gemäß einer Ausführungsform 4 der vorliegenden Erfindung darstellt. Wenn eine Diode verkleinert wird, wächst ihr Kontaktwiderstand. Somit wird in der vorliegenden Ausführungsform die n+-Typ-Schicht 18 selektiv erneut kristallisiert. Dies ermöglicht es, den Kontaktwiderstand der Kathode zu reduzieren.
  • Ausführungsform 5
  • 13 ist eine Draufsicht, die eine Diode gemäß einer Ausführungsform 5 der vorliegenden Erfindung darstellt. Wenn eine Diode verkleinert wird, verringert sich ein ESD-Widerstand. Somit wird in der vorliegenden Ausführungsform die n--Typ-Schicht 20 selektiv erneut kristallisiert. Dies reduziert eine Stromkonzentration durch einen Stoßstrom und kann dadurch einen ESD-Widerstand verbessern. Es ist zu beachten, dass es möglich ist, durch Ändern des Grads einer erneuten Kristallisierung Eigenschaften anzupassen.
  • Ausführungsform 6
  • 14 ist eine Querschnittsansicht, die eine Diode gemäß einer Ausführungsform 6 der vorliegenden Erfindung darstellt. In der vorliegenden Ausführungsform werden die n+-Typ-Schicht 18 und die n--Typ-Schicht 20 selektiv erneut kristallisiert. Es ist dadurch möglich, die Wirkungen der Ausführungsformen 4 und 5 zu erhalten.
  • Ausführungsform 7
  • 15 ist eine Querschnittsansicht, die eine Diode gemäß einer Ausführungsform 7 der vorliegenden Erfindung darstellt. In der vorliegenden Ausführungsform wird die p+-Typ-Schicht 19 selektiv erneut kristallisiert. Dies ermöglicht es, den Kontaktwiderstand der Anode zu reduzieren. Weiter ist es möglich, da dies eine Aufhebung von Löchern an der Korngrenze verhindert, ein Hochgeschwindigkeitsansprechverhalten zu verwirklichen.
  • Ausführungsform 8
  • 16 ist eine Querschnittsansicht, die eine Diode gemäß einer Ausführungsform 8 der vorliegenden Erfindung darstellt. In der vorliegenden Ausführungsform werden ein Verbindungsbereich 29 zwischen der n+-Typ-Schicht 18 und der n--Typ-Schicht 20 und ein Verbindungsbereich 30 zwischen der p+-Typ-Schicht 19 und der n--Typ-Schicht 20 selektiv erneut kristallisiert. Dies ermöglicht es, einen Leckstrom zu reduzieren und ein Hochgeschwindigkeitsansprechverhalten zu verwirklichen.
  • Ausführungsform 9
  • 17 ist eine Querschnittsansicht, die eine Diode gemäß einer Ausführungsform 9 der vorliegenden Erfindung darstellt. In der vorliegenden Ausführungsform werden Bereiche mit Ausnahme von den Verbindungsbereichen 29 und 30 selektiv erneut kristallisiert. Die Wirkungen der Ausführungsformen 4 bis 7 können auch in diesem Fall erzielt werden.
  • Ausführungsform 10
  • 18 ist eine Querschnittsansicht, die eine Diode gemäß einer Ausführungsform 10 der vorliegenden Erfindung darstellt. In der vorliegenden Ausführungsform wird ein höherlagiger Teil jeder Schicht der Temperaturerfassungsdiode 17 selektiv erneut kristallisiert. Dies führt zu einer Struktur, in welcher jede Schicht zwei parallel verbundene Widerstände aufweist. Es ist möglich, Eigenschaften der PIN-Diode gemäß dem Ausmaß eines erneuten Kristallisierens anzupassen.
  • Ausführungsform 11
  • 19 ist eine Querschnittsansicht, die eine Diode gemäß einer Ausführungsform 11 der vorliegenden Erfindung darstellt. In der vorliegenden Ausführungsform wird der obere Schichtteil der n+-Typ-Schicht 18 der Temperaturerfassungsdiode 17 selektiv erneut kristallisiert. Der Kontaktwiderstand der Kathode kann dadurch reduziert werden.
  • Ausführungsform 12
  • 20 ist eine Querschnittsansicht, die eine Diode gemäß einer Ausführungsform 12 der vorliegenden Erfindung darstellt. Es gibt beträchtliche Einflüsse von Variationen der Dicke der Polysiliziumschicht 27 auf VF-Eigenschaften. Somit wird in der vorliegenden Ausführungsform eine Oxidschicht 31 durch Oxidieren nur des oberen Schichtteils jeder Schicht der Temperaturerfassungsdiode 17 ausgebildet. Dies ermöglicht es, die Dicke des unteren Schichtteils mit hoher Genauigkeit zu steuern und dadurch VF-Variationen aufgrund von Variationen der Dicke der Polysiliziumschicht 27 zu reduzieren. Weiter können Eigenschaften durch Anpassen des zu oxidierenden Bereichs und der Dicke desselben angepasst werden. Da die Oxidschicht 31 durch selektives Anwenden einer Wärmebehandlung durch RTA genau gebildet werden kann, ist es möglich, Eigenschaften der Temperaturerfassungsdiode 17 mit hoher Genauigkeit anzupassen.
  • Ausführungsform 13
  • 21 ist eine Querschnittsansicht, die eine Diode gemäß einer Ausführungsform 13 der vorliegenden Erfindung darstellt. 22 ist eine Draufsicht, die den unteren Schichtteil der Diode gemäß der Ausführungsform 13 der vorliegenden Erfindung darstellt. In der vorliegenden Ausführungsform werden der obere Schichtteil der p+-Typ-Schicht 19 und der obere Schichtteil der n+-Typ-Schicht 18 selektiv oxidiert, um die Oxidschicht 31 zu formen.
  • Da die Polysiliziumschicht 27 auf der Oxidschicht 16 ausgebildet ist, gibt es einen großen Höhenunterschied zwischen dem Halbleitersubstrat 1 und der Polysiliziumschicht 27. Deshalb kann, wenn die Oxidschicht 25 geätzt wird, um gleichzeitig eine Kontaktöffnung, die das Halbleitersubstrat 1 erreicht, und eine Kontaktöffnung, die die Temperaturerfassungsdiode 17 erreicht, auszubilden, der Temperaturerfassungsdiode 17 ein Schaden durch Überätzen zugefügt werden, was den Kontaktwiderstand erhöht.
  • Im Gegensatz dazu wird, in der vorliegenden Ausführungsform, da der Höhenunterschied des unteren Schichtteils der p+-Typ-Schicht 19 und des unterer Schichtteils der n+-Typ-Schicht 18 von dem Halbleitersubstrat 1 klein ist, ein Schaden aufgrund des Kontaktätzens reduziert, und der Kontaktwiderstand kann reduziert werden. Da die n--Typ-Schicht 20 nicht oxidiert wird und dick bleibt, ist es möglich, einen hohen ESD-Widerstand zu erhalten, ohne den Pfad eines Stroms, der durch die n--Typ-Schicht 20 fließt zu verengen.
  • Ausführungsform 14
  • 23 ist eine Querschnittsansicht, die eine Diode gemäß einer Ausführungsform 14 der vorliegenden Erfindung darstellt. In der vorliegenden Ausführungsform wird der obere Schichtteil der n--Typ-Schicht 20 selektiv oxidiert. Es ist dadurch möglich, die Breite des Strompfads ohne Verändern des Umfangs einer Implantierung von Elektronen und Löchern anzupassen und dadurch Eigenschaften mit höherer Genauigkeit anzupassen. Es ist auch möglich, einen Betrieb mit hoher Stromdichte zu verwirklichen.
  • Ausführungsform 15
  • 24 ist eine Querschnittsansicht, die eine Diode gemäß einer Ausführungsform 15 der vorliegenden Erfindung darstellt. In der vorliegenden Ausführungsform werden die oberen Schichtteile der Bereiche mit Ausnahme der Verbindungsbereiche 29 und 30 selektiv oxidiert. Es ist dadurch möglich, die Wirkungen der Ausführungsformen 13 und 14 zu erzielen und auch einen Hochtemperaturbetrieb zu verwirklichen.
  • Ausführungsform 16
  • 25 ist eine Querschnittsansicht, die eine Diode gemäß einer Ausführungsform 16 der vorliegenden Erfindung darstellt. 26 ist eine Draufsicht, welche die Diode gemäß der Ausführungsform 16 der vorliegenden Erfindung darstellt. In der vorliegenden Ausführungsform werden der obere Schichtteil der p+-Typ-Schicht 19 und der obere Schichtteil der n+-Typ-Schicht 18 selektiv oxidiert, um die Oxidschicht 31 auszubilden. Die Verbindungsbereiche 29 und 30 werden selektiv erneut kristallisiert. Die Wirkungen der Ausführungsformen 8 und 13 können dadurch erzielt werden.
  • Ausführungsform 17
  • 27 ist eine Draufsicht, die eine Diode gemäß einer Ausführungsform 17 der vorliegenden Erfindung darstellt. In der vorliegenden Ausführungsform wird ein Teil der Temperaturerfassungsdiode 17 selektiv durch RTA sublimiert, um Trenngräben 32 zu formen. Die Temperaturerfassungsdiode 17 wird durch die Trenngräben 32 in eine Mehrzahl von Dioden geteilt. Dies ermöglicht es, Wirkungen ähnlich denen von Ausführungsform 1 zu erzielen. Weiter kann die Diode auf einfachere Weise geformt werden, da eine Leistung einer RTA und eine Atmosphäre nicht angepasst werden müssen.
  • Es ist zu beachten, dass das Halbleitersubstrat 1 nicht auf eins beschränkt ist, das aus Silizium gebildet ist, sondern eins sein kann, das aus einem Halbleiter mit breiter Bandlücke gebildet ist, der eine breitere Lücke aufweist als Silizium. Beispiele für Halbleiter mit breiter Bandlücke umfassen Siliziumkarbid, ein auf Gallium-Nitrid basierendes Material oder Diamant. Eine Halbleitervorrichtung, die aus einem solchen Halbleiter mit breiter Bandlücke gebildet ist, weist eine hohe Spannungsfestigkeit und eine hohe maximal erlaubte Stromdichte auf und kann dadurch verkleinert werden. Eine Verwendung dieser verkleinerten Vorrichtung macht es möglich, auch ein Halbleitermodul zu verkleinern, welches diese Vorrichtung enthält. Weiter ist es möglich, da die Vorrichtung einen hohen Wärmewiderstand aufweist, Kühlrippen eines Kühlkörpers zu verkleinern und Luftkühlung anstelle von Wasserkühlung einzusetzen und dadurch das Halbleitermodul weiter zu verkleinern. Zusätzlich ist es möglich, da ein Leistungsverlust der Vorrichtung gering ist und eine hohe Effizienz erreicht wird, eine Effizienz der Halbleitermoduls zu verbessern.
  • Bezugszeichenliste
    • 1
    Halbleitersubstrat
    15
    IGBT (Transistor)
    17
    Temperaturerfassungsdiode (PIN-Diode)
    18
    n+-Typ-Schicht (n-Typ-Schicht)
    19
    p+-Typ-Schicht (p-Typ-Schicht)
    20
    n--Typ-Schicht (i-Typ-Schicht)
    29, 30
    Verbindungsbereich

Claims (10)

  1. Verfahren zur Herstellung einer Halbleitervorrichtung, aufweisend: - Bilden eines Transistors (15) in einem Halbleitersubstrat (1); - Bilden einer aus Polysilizium oder amorphem Silizium bestehenden PIN-Diode (17) auf dem Halbleitersubstrat (1); - nach dem Bilden des Transistors (15) selektives Oxidieren oder Sublimieren eines Teils der PIN-Diode (17) derart, dass dadurch die PIN-Diode (17) in eine Mehrzahl von Dioden (17) unterteilt wird, und - Durchführen eines erneuten Kristallisierens, Oxidieren oder Ändern einer Korngröße durch selektives Anwenden einer Wärmebehandlung auf einen Teil der Mehrzahl von Dioden (17), wobei eine n-Typ-Schicht (18) der PIN-Diode (17) selektiv erneut kristallisiert wird.
  2. Verfahren zur Herstellung einer Halbleitervorrichtung, aufweisend: - Bilden eines Transistors (15) in einem Halbleitersubstrat (1); - Bilden einer aus Polysilizium oder amorphem Silizium bestehenden PIN-Diode (17) auf dem Halbleitersubstrat (1); - nach dem Bilden des Transistors (15) selektives Oxidieren oder Sublimieren eines Teils der PIN-Diode (17) derart, dass dadurch die PIN-Diode (17) in eine Mehrzahl von Dioden (17) unterteilt wird, und - Durchführen eines erneuten Kristallisierens, Oxidieren oder Ändern einer Korngröße durch selektives Anwenden einer Wärmebehandlung auf einen Teil der Mehrzahl von Dioden (17), wobei eine i-Typ-Schicht (20) der PIN-Diode (17) selektiv erneut kristallisiert wird.
  3. Verfahren zur Herstellung einer Halbleitervorrichtung, aufweisend: - Bilden eines Transistors (15) in einem Halbleitersubstrat (1); - Bilden einer aus Polysilizium oder amorphem Silizium bestehenden PIN-Diode (17) auf dem Halbleitersubstrat (1); - nach dem Bilden des Transistors (15) selektives Oxidieren oder Sublimieren eines Teils der PIN-Diode (17) derart, dass dadurch die PIN-Diode (17) in eine Mehrzahl von Dioden (17) unterteilt wird, und - Durchführen eines erneuten Kristallisierens, Oxidieren oder Ändern einer Korngröße durch selektives Anwenden einer Wärmebehandlung auf einen Teil der Mehrzahl von Dioden (17), wobei eine p-Typ-Schicht (19) der PIN-Diode (17) selektiv erneut kristallisiert wird.
  4. Verfahren zur Herstellung einer Halbleitervorrichtung, aufweisend: - Bilden eines Transistors (15) in einem Halbleitersubstrat (1); - Bilden einer aus Polysilizium oder amorphem Silizium bestehenden PIN-Diode (17) auf dem Halbleitersubstrat (1); - nach dem Bilden des Transistors (15) selektives Oxidieren oder Sublimieren eines Teils der PIN-Diode (17) derart, dass dadurch die PIN-Diode (17) in eine Mehrzahl von Dioden (17) unterteilt wird, und - Durchführen eines erneuten Kristallisierens, Oxidieren oder Ändern einer Korngröße durch selektives Anwenden einer Wärmebehandlung auf einen Teil der Mehrzahl von Dioden (17), wobei ein Verbindungsbereich (29) zwischen einer n-Typ-Schicht (18) und einer i-Typ-Schicht (20) und ein Verbindungsbereich (30) zwischen einer p-Typ-Schicht (19) und der i-Typ-Schicht (20) der PIN-Diode (17) selektiv erneut kristallisiert werden.
  5. Verfahren zur Herstellung einer Halbleitervorrichtung, aufweisend: - Bilden eines Transistors (15) in einem Halbleitersubstrat (1); - Bilden einer aus Polysilizium oder amorphem Silizium bestehenden PIN-Diode (17) auf dem Halbleitersubstrat (1); - nach dem Bilden des Transistors (15) selektives Oxidieren oder Sublimieren eines Teils der PIN-Diode (17) derart, dass dadurch die PIN-Diode (17) in eine Mehrzahl von Dioden (17) unterteilt wird, und - Durchführen eines erneuten Kristallisierens, Oxidieren oder Ändern einer Korngröße durch selektives Anwenden einer Wärmebehandlung auf einen Teil der Mehrzahl von Dioden (17), wobei ein Bereich mit Ausnahme eines Verbindungsbereichs (29) zwischen einer n-Typ-Schicht (18) und einer i-Typ-Schicht (20) und eines Verbindungsbereichs (30) zwischen einer p-Typ-Schicht (19) und der i-Typ-Schicht (20) der PIN-Diode (17) selektiv erneut kristallisiert wird.
  6. Verfahren zur Herstellung einer Halbleitervorrichtung, aufweisend: - Bilden eines Transistors (15) in einem Halbleitersubstrat (1); - Bilden einer aus Polysilizium oder amorphem Silizium bestehenden PIN-Diode (17) auf dem Halbleitersubstrat (1); - nach dem Bilden des Transistors (15) selektives Oxidieren oder Sublimieren eines Teils der PIN-Diode (17) derart, dass dadurch die PIN-Diode (17) in eine Mehrzahl von Dioden (17) unterteilt wird, und - Durchführen eines erneuten Kristallisierens, Oxidieren oder Ändern einer Korngröße durch selektives Anwenden einer Wärmebehandlung auf einen Teil der Mehrzahl von Dioden (17), wobei ein oberer Schichtteil der PIN-Diode (17) selektiv erneut kristallisiert wird.
  7. Verfahren zur Herstellung einer Halbleitervorrichtung, aufweisend: - Bilden eines Transistors (15) in einem Halbleitersubstrat (1); - Bilden einer aus Polysilizium oder amorphem Silizium bestehenden PIN-Diode (17) auf dem Halbleitersubstrat (1); - nach dem Bilden des Transistors (15) selektives Oxidieren oder Sublimieren eines Teils der PIN-Diode (17) derart, dass dadurch die PIN-Diode (17) in eine Mehrzahl von Dioden (17) unterteilt wird, und - Durchführen eines erneuten Kristallisierens, Oxidieren oder Ändern einer Korngröße durch selektives Anwenden einer Wärmebehandlung auf einen Teil der Mehrzahl von Dioden (17), wobei ein oberer Schichtteil der PIN-Diode (17) selektiv oxidiert wird.
  8. Verfahren gemäß Anspruch 7, wobei ein oberer Schichtteil einer p-Typ-Schicht (19) und ein oberer Schichtteil einer n-Typ-Schicht (18) der PIN-Diode (17) selektiv oxidiert werden.
  9. Verfahren gemäß Anspruch 7, wobei ein oberer Schichtteil einer i-Typ-Schicht (20) der PIN-Diode (17) selektiv oxidiert wird.
  10. Verfahren gemäß Anspruch 7, wobei ein oberer Schichtteil eines Bereichs mit Ausnahme eines Verbindungsbereichs (29) zwischen einer n-Typ-Schicht (18) und einer i-Typ-Schicht (20) und eines Verbindungsbereichs (30) zwischen einer p-Typ-Schicht (19) und der i-Typ-Schicht (20) der PIN-Diode (17) selektiv oxidiert wird.
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