JP5930130B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、ポリシリコン又はアモルファスシリコンによりＰＩＮダイオードを形成する半導体装置の製造方法に関する。
ＩＰＭ等のパワーモジュールでは動作温度をモニタするために、ＩＧＢＴに温度センスダイオードを内蔵している。温度センスダイオードはポリシリコン又はアモルファスシリコンからなるＰＩＮダイオードである（例えば、特許文献１参照）。このダイオードのＶＦ特性をモニタして温度の管理や保護を行う。高精度な温度保証をするためには、温度センスダイオードに高精度なＶＦ特性の温度依存性が要求される。また、異常動作等でパワーチップが急激に温度上昇した場合に、瞬時に追従する高速応答性も要求される。
日本特表２００３−５２０４４１号公報
ポリシリコンダイオードの特性は、ポリシリコンの膜厚、イオン注入量、熱処理条件（温度時間）、ポリシリコンの仕上がり寸法、ポリシリコンの膜質（グレインのサイズ）により決定される。イオン注入量とポリシリコンの仕上がり寸法のばらつきは、ダイオードの面積を大きくすれば無視できるようになるが、装置全体の面積が大きくなるという問題がある。また、ＩＧＢＴを形成する際の熱処理の影響をダイオードが受け、ダイオードの特性がばらつくという問題もある。
本発明は、上述のような課題を解決するためになされたもので、その目的は特性ばらつきを抑制しつつ小型化することができる半導体装置の製造方法を得るものである。
本発明に係る半導体装置の製造方法は、半導体基板にトランジスタを形成する工程と、前記半導体基板上にポリシリコン又はアモルファスシリコンによりＰＩＮダイオードを形成する工程と、前記トランジスタを形成した後に前記ＰＩＮダイオードの一部を選択的に酸化又は昇華させることで前記ＰＩＮダイオードを複数のダイオードに分割する工程と、前記複数のダイオードの一部を選択的に熱処理して再結晶化、酸化、又はグレインサイズの変更を行う工程とを備え、前記ＰＩＮダイオードのｎ型層を選択的に再結晶化することを特徴とする。
本発明により、特性ばらつきを抑制しつつ小型化することができる。
本発明の実施の形態１に係る半導体装置を示す平面図である。 図１のＩ−ＩＩに沿った断面図である。 本発明の実施の形態１に係るダイオードを示す平面図である。 本発明の実施の形態１に係る半導体装置の製造方法を示す断面図である。 本発明の実施の形態１に係る半導体装置の製造方法を示す断面図である。 本発明の実施の形態１に係る半導体装置の製造方法を示す断面図である。 本発明の実施の形態１に係る半導体装置の製造方法を示す断面図である。 本発明の実施の形態１に係る半導体装置の製造方法を示す平面図である。 本発明の実施の形態１に係る半導体装置の製造方法を示す平面図である。 本発明の実施の形態２に係るダイオードを示す平面図である。 本発明の実施の形態３に係るダイオードを示す断面図である。 本発明の実施の形態４に係るダイオードを示す断面図である。 本発明の実施の形態５に係るダイオードを示す平面図である。 本発明の実施の形態６に係るダイオードを示す断面図である。 本発明の実施の形態７に係るダイオードを示す断面図である。 本発明の実施の形態８に係るダイオードを示す断面図である。 本発明の実施の形態９に係るダイオードを示す断面図である。 本発明の実施の形態１０に係るダイオードを示す断面図である。 本発明の実施の形態１１に係るダイオードを示す断面図である。 本発明の実施の形態１２に係るダイオードを示す断面図である。 本発明の実施の形態１３に係るダイオードを示す断面図である。 本発明の実施の形態１３に係るダイオードの下層部を示す平面図である。 本発明の実施の形態１４に係るダイオードを示す断面図である。 本発明の実施の形態１５に係るダイオードを示す断面図である。 本発明の実施の形態１６に係るダイオードを示す断面図である。 本発明の実施の形態１６に係るダイオードを示す平面図である。 本発明の実施の形態１７に係るダイオードを示す平面図である。
本発明の実施の形態に係る半導体装置の製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置を示す平面図である。図２は、図１のＩ−ＩＩに沿った断面図である。ｎ型のシリコンからなる半導体基板１の表面にｎ型層２、ｐ型ベース層３が順に形成されている。ｐ型ベース層３内にｎ＋型エミッタ層４とｐ＋型コンタクト層５が形成されている。半導体基板１の表面側にトレンチ６が形成され、そのトレンチ６内にゲート絶縁膜７を介してｎ＋型のポリシリコンからなるトレンチゲート８が形成されている。
トレンチゲート８上には酸化膜９が形成されている。トレンチゲート８はＡｌ配線１０を介してゲートパッド１１に接続される。ｐ＋型コンタクト層５にＡｌからなるエミッタ電極１２が接続されている。半導体基板１の裏面にｎ型バッファ層１３とｐ型コレクタ層１４が形成されている。これらの構成によりＩＧＢＴ１５（Insulated Gate Bipolar Transistor）が構成される。
半導体基板１の表面上に厚さ３０００Å〜１００００ÅのＳｉＯ２からなる酸化膜１６が形成されている。この酸化膜１６上に温度センスダイオード１７が形成されている。温度センスダイオード１７は酸化膜１６により半導体基板１とは電気的に分離されている。温度センスダイオード１７は中央から外側に向けて同心円状に配置されたｎ＋型層１８、ｐ＋型層１９、及びｎ−型層２０を有する。ｎ＋型層１８はＡｌ配線２１を介してカソードパッド２２に接続され、ｐ＋型層１９はＡｌ配線２３を介してアノードパッド２４に接続される。
温度センスダイオード１７を覆うように酸化膜２５が形成されている。酸化膜２５及びＡｌ配線１０，２１，２３は保護膜２６で覆われている。保護膜２６は、厚さ２０００Å〜１００００Åで屈折率２．２〜２．７のＳＩｎＳｉＮ半絶縁膜の上に、厚さ２０００Å〜１００００Åで屈折率１．８〜２．２の絶縁膜を積層したものである。
図３は、本発明の実施の形態１に係るダイオードを示す平面図である。温度センスダイオード１７は、ポリシリコン又はアモルファスシリコンからなり、ｎ＋型層１８及びｎ−型層２０一部が選択的に酸化されて４つのダイオードに分割されている。４分割したダイオードは並列に接続されている。
続いて、本実施の形態の半導体装置の製造方法を説明する。図４−７は本発明の実施の形態１に係る半導体装置の製造方法を示す断面図であり、図８及び図９は本発明の実施の形態１に係る半導体装置の製造方法を示す平面図である。ただし、図８及び図９はダイオードの部分を拡大した図である。
まず、図４に示すように、ＩＧＢＴ１５の基板上面側のＭＯＳ構造を形成する。次に、図５に示すように、半導体基板１上に酸化膜を堆積してパターニングすることで酸化膜９，１６を形成する。そして、厚さ５００Å〜５０００Åのポリシリコン膜２７を成膜し、リン又はヒ素を全面に１Ｅ１２〜１Ｅ１４［１／ｃｍ２］注入し、ｎ−型層２０の濃度を決定する。なお、ポリシリコン膜２７の代わりにドープドポリシリコンやアモルファスシリコンでもよい。また、ｐ＋ｐ−ｎ＋型のＰＩＮダイオードの場合にはリン又はヒ素の代わりにボロンを注入する。
次に、図６に示すように、写真製版によりポリシリコン膜２７をパターニングして温度センスダイオード１７の構造を形成する。次に、図７に示すように、ｐ＋型層１９の部分にボロンを１Ｅ１３〜１Ｅ１６［１／ｃｍ２］注入し、ｎ＋型層１８の部分にリン又はヒ素を１Ｅ１３〜１Ｅ１６［１／ｃｍ２］注入し、熱処理（９００℃〜１２００℃、３０分〜１２０分）で活性化させる。この段階で温度センスダイオード１７は図８のようになる。
次に、図９に示すように、酸素雰囲気で選択的にＲＴＡ（Rapid Thermal Annealing：レーザーアニールや電子ビームアニールまたは、ランプアニール、パルスランプアニールなど）を行って温度センスダイオード１７の一部を選択的に酸化させて酸化膜２８を形成することで温度センスダイオード１７を複数のダイオードに分割する。
次に、厚さ３０００Å〜１００００Åの酸化膜２５を堆積し、コンタクト部分を開口した後、厚さ１μｍ〜１０μｍのＡｌ膜を蒸着又はスパッタにより形成する。Ａｌ膜をパターニングしてＡｌ配線１０，２１，２３を形成する。次に、保護膜２６を成膜し、ワイヤ配線を行うエミッタ電極１２やゲートパッド１１などの上の保護膜２６を除去する。最後に、半導体基板１の裏面を所望の厚みに研磨し、半導体基板１の裏面にｎ型バッファ層１３とｐ型コレクタ層１４をイオン注入と熱処理により形成する。
本実施の形態では温度センスダイオード１７の一部を選択的に酸化させることで、複数の小型のダイオードを形成することができる。複数のダイオードに分割することにより、ポリシリコンの仕上がり寸法のばらつきによる特性への影響を無くすことができる。この結果、特性ばらつきを抑制しつつ小型化することができる。
実施の形態２．
図１０は、本発明の実施の形態２に係るダイオードを示す平面図である。本実施の形態では４分割したダイオードは直列に接続されている。その他の構成は実施の形態１と同様である。このように分割したダイオードの接続関係は自由に設定できる。
実施の形態３．
図１１は、本発明の実施の形態３に係るダイオードを示す断面図である。本実施の形態では温度センスダイオード１７のｎ＋型層１８、ｎ−型層２０、及びｐ＋型層１９をそれぞれＲＴＡで熱処理して再結晶化する。この際にシリコンの沸点以下の熱量を加える。
ポリシリコンの抵抗は、グレインの抵抗とグレインの境界部の抵抗の和である。グレインの境界部はトラップ準位として機能するため、境界部が多いほど応答性が悪くなる。また、高温連続通電によってグレインの境界部の状態が変化し、特性が変動する。そこで、ＰＩＮダイオードを熱処理して再結晶化することで、これらの問題を改善することができる。
なお、ポリシリコン全体を再結晶化するのに限らず、一部再結晶化してグレインサイズを大きくする程度でもよい。これにより、ＰＩＮダイオードの特性を調整することができる。また、再結晶化処理は、ポリシリコン成膜後であれば、酸化膜２８の形成の前後、不純物注入の前後を問わず、どの時点で行ってもよい。
実施の形態４．
図１２は、本発明の実施の形態４に係るダイオードを示す断面図である。ダイオードを小型化するとコンタクト抵抗が増大してしまう。そこで、本実施の形態ではｎ＋型層１８を選択的に再結晶化する。これにより、カソードのコンタクト抵抗を低減することができる。
実施の形態５．
図１３は、本発明の実施の形態５に係るダイオードを示す平面図である。ダイオードを小型化するとＥＳＤ耐量が低下してしまう。そこで、本実施の形態ではｎ−型層２０を選択的に再結晶化する。これにより、サージ電流による電流集中を緩和できるため、ＥＳＤ耐量を向上させることができる。なお、再結晶化の度合いを変化させることで、特性を調整することができる。
実施の形態６．
図１４は、本発明の実施の形態６に係るダイオードを示す断面図である。本実施の形態ではｎ＋型層１８とｎ−型層２０を選択的に再結晶化する。これにより、実施の形態４，５の効果を得ることができる。
実施の形態７．
図１５は、本発明の実施の形態７に係るダイオードを示す断面図である。本実施の形態ではｐ＋型層１９を選択的に再結晶化する。これにより、アノードのコンタクト抵抗を低減することができる。また、グレイの境界（グレインの境界部）でのホールの消滅がなくなるため、高速応答を実現することができる。
実施の形態８．
図１６は、本発明の実施の形態８に係るダイオードを示す断面図である。本実施の形態ではｎ＋型層１８とｎ−型層２０の接合領域２９及びｐ＋型層１９とｎ−型層２０の接合領域３０を選択的に再結晶化する。これにより、リーク電流を小さくして高速応答を実現することができる。
実施の形態９．
図１７は、本発明の実施の形態９に係るダイオードを示す断面図である。本実施の形態では接合領域２９，３０を除いた領域を選択的に再結晶化する。この場合でも実施の形態４〜７の効果を得ることができる。
実施の形態１０．
図１８は、本発明の実施の形態１０に係るダイオードを示す断面図である。本実施の形態では温度センスダイオード１７の各層の上層部を選択的に再結晶化する。これにより、各層が２つの抵抗を並列接続した構造となる。再結晶化の度合いによりＰＩＮダイオードの特性を調整することができる。
実施の形態１１．
図１９は、本発明の実施の形態１１に係るダイオードを示す断面図である。本実施の形態では温度センスダイオード１７のｎ＋型層１８の上層部を選択的に再結晶化する。これにより、カソードのコンタクト抵抗を低減することができる。
実施の形態１２．
図２０は、本発明の実施の形態１２に係るダイオードを示す断面図である。ポリシリコン膜２７の厚さのばらつきがＶＦ特性に与える影響は大きい。そこで、本実施の形態では、温度センスダイオード１７の各層の上層部のみを酸化して酸化膜３１を形成する。これにより、下層部の厚みを高精度に制御することができるため、ポリシリコン膜２７の厚みのばらつきによるＶＦばらつきを低減することができる。また、酸化する領域とその厚みを調整することで、特性を調整することができる。また、ＲＴＡにより選択的に熱処理を行なうことで高精度に酸化膜３１を形成できるため、温度センスダイオード１７の特性を高精度に調整することができる。
実施の形態１３．
図２１は、本発明の実施の形態１３に係るダイオードを示す断面図である。図２２は、本発明の実施の形態１３に係るダイオードの下層部を示す平面図である。本実施の形態ではｐ＋型層１９の上層部とｎ＋型層１８の上層部を選択的に酸化して酸化膜３１を形成する。
ポリシリコン膜２７は酸化膜１６上に形成されるため、半導体基板１とポリシリコン膜２７との高低差は大きい。従って、酸化膜２５をエッチングして半導体基板１に達するコンタクトホールと温度センスダイオード１７に達するコンタクトホールを同時に形成する際に、オーバーエッチによるダメージが温度センスダイオード１７に加わり、コンタクト抵抗が高くなる。
これに対して、本実施の形態ではｐ＋型層１９の下層部とｎ＋型層１８の下層部と半導体基板１との段差が小さくなるため、コンタクトエッチングによるダメージが減少し、コンタクト抵抗を低減することができる。また、ｎ−型層２０は酸化させず厚いままなので、ｎ−型層２０に流れる電流経路を狭くせず、高いＥＳＤ耐量を得ることができる。
実施の形態１４．
図２３は、本発明の実施の形態１４に係るダイオードを示す断面図である。本実施の形態ではｎ−型層２０の上層部を選択的に酸化する。これにより、電子とホールの注入量を変えずに電流経路の幅を調整することができるため、更に高精度に特性を調整することができる。また、高電流密度動作を実現することもできる。
実施の形態１５．
図２４は、本発明の実施の形態１５に係るダイオードを示す断面図である。本実施の形態では接合領域２９，３０を除いた領域の上層部を選択的に酸化する。これにより、実施の形態１３，１４の効果を得ることができ、かつ高温動作も実現できる。
実施の形態１６．
図２５は、本発明の実施の形態１６に係るダイオードを示す断面図である。図２６は、本発明の実施の形態１６に係るダイオードを示す平面図である。本実施の形態ではｐ＋型層１９の上層部とｎ＋型層１８の上層部を選択的に酸化して酸化膜３１を形成する。接合領域２９，３０を選択的に再結晶化する。これにより、実施の形態８，１３の効果を得ることができる。
実施の形態１７．
図２７は、本発明の実施の形態１７に係るダイオードを示す平面図である。本実施の形態では温度センスダイオード１７の一部をＲＴＡで選択的に昇華させて分離溝３２を形成する。この分離溝３２で温度センスダイオード１７を複数のダイオードに分割する。これにより、実施の形態１等と同様の効果を得ることができる。さらに、ＲＴＡのパワーや雰囲気を調整する必要がないので、簡単に形成することができる。
なお、半導体基板１は、シリコンによって形成されたものに限らず、シリコンに比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成されたものでもよい。ワイドバンドギャップ半導体は、例えば、炭化シリコン、窒化ガリウム系材料、又はダイヤモンドである。このようなワイドバンドギャップ半導体によって形成された半導体装置は、耐電圧性や許容電流密度が高いため、小型化できる。この小型化された装置を用いることで、この装置を組み込んだ半導体モジュールも小型化できる。また、装置の耐熱性が高いため、ヒートシンクの放熱フィンを小型化でき、水冷部を空冷化できるので、半導体モジュールを更に小型化できる。また、装置の電力損失が低く高効率であるため、半導体モジュールを高効率化できる。
１ 半導体基板、１５ ＩＧＢＴ（トランジスタ）、１７ 温度センスダイオード（ＰＩＮダイオード）、１８ ｎ＋型層（ｎ型層）、１９ ｐ＋型層（ｐ型層）、２０ ｎ−型層（ｉ型層）、２９，３０ 接合領域

Claims (10)

  1. 半導体基板にトランジスタを形成する工程と、
    前記半導体基板上にポリシリコン又はアモルファスシリコンによりＰＩＮダイオードを形成する工程と、
    前記トランジスタを形成した後に前記ＰＩＮダイオードの一部を選択的に酸化又は昇華させることで前記ＰＩＮダイオードを複数のダイオードに分割する工程と、
    前記複数のダイオードの一部を選択的に熱処理して再結晶化、酸化、又はグレインサイズの変更を行う工程とを備え、
    前記ＰＩＮダイオードのｎ型層を選択的に再結晶化することを特徴とする半導体装置の製造方法。
  2. 半導体基板にトランジスタを形成する工程と、
    前記半導体基板上にポリシリコン又はアモルファスシリコンによりＰＩＮダイオードを形成する工程と、
    前記トランジスタを形成した後に前記ＰＩＮダイオードの一部を選択的に酸化又は昇華させることで前記ＰＩＮダイオードを複数のダイオードに分割する工程と、
    前記複数のダイオードの一部を選択的に熱処理して再結晶化、酸化、又はグレインサイズの変更を行う工程とを備え、
    前記ＰＩＮダイオードのｉ型層を選択的に再結晶化することを特徴とする半導体装置の製造方法。
  3. 半導体基板にトランジスタを形成する工程と、
    前記半導体基板上にポリシリコン又はアモルファスシリコンによりＰＩＮダイオードを形成する工程と、
    前記トランジスタを形成した後に前記ＰＩＮダイオードの一部を選択的に酸化又は昇華させることで前記ＰＩＮダイオードを複数のダイオードに分割する工程と、
    前記複数のダイオードの一部を選択的に熱処理して再結晶化、酸化、又はグレインサイズの変更を行う工程とを備え、
    前記ＰＩＮダイオードのｐ型層を選択的に再結晶化することを特徴とする半導体装置の製造方法。
  4. 半導体基板にトランジスタを形成する工程と、
    前記半導体基板上にポリシリコン又はアモルファスシリコンによりＰＩＮダイオードを形成する工程と、
    前記トランジスタを形成した後に前記ＰＩＮダイオードの一部を選択的に酸化又は昇華させることで前記ＰＩＮダイオードを複数のダイオードに分割する工程と、
    前記複数のダイオードの一部を選択的に熱処理して再結晶化、酸化、又はグレインサイズの変更を行う工程とを備え、
    前記ＰＩＮダイオードのｎ型層とｉ型層の接合領域及びｐ型層と前記ｉ型層の接合領域を選択的に再結晶化する半導体装置の製造方法。
  5. 半導体基板にトランジスタを形成する工程と、
    前記半導体基板上にポリシリコン又はアモルファスシリコンによりＰＩＮダイオードを形成する工程と、
    前記トランジスタを形成した後に前記ＰＩＮダイオードの一部を選択的に酸化又は昇華させることで前記ＰＩＮダイオードを複数のダイオードに分割する工程と、
    前記複数のダイオードの一部を選択的に熱処理して再結晶化、酸化、又はグレインサイズの変更を行う工程とを備え、
    前記ＰＩＮダイオードのｎ型層とｉ型層の接合領域及びｐ型層と前記ｉ型層の接合領域を除いた領域を選択的に再結晶化することを特徴とする半導体装置の製造方法。
  6. 半導体基板にトランジスタを形成する工程と、
    前記半導体基板上にポリシリコン又はアモルファスシリコンによりＰＩＮダイオードを形成する工程と、
    前記トランジスタを形成した後に前記ＰＩＮダイオードの一部を選択的に酸化又は昇華させることで前記ＰＩＮダイオードを複数のダイオードに分割する工程と、
    前記複数のダイオードの一部を選択的に熱処理して再結晶化、酸化、又はグレインサイズの変更を行う工程とを備え、
    前記ＰＩＮダイオードの上層部を選択的に再結晶化することを特徴とする半導体装置の製造方法。
  7. 半導体基板にトランジスタを形成する工程と、
    前記半導体基板上にポリシリコン又はアモルファスシリコンによりＰＩＮダイオードを形成する工程と、
    前記トランジスタを形成した後に前記ＰＩＮダイオードの一部を選択的に酸化又は昇華させることで前記ＰＩＮダイオードを複数のダイオードに分割する工程と、
    前記複数のダイオードの一部を選択的に熱処理して再結晶化、酸化、又はグレインサイズの変更を行う工程とを備え、
    前記ＰＩＮダイオードの上層部を選択的に酸化することを特徴とする半導体装置の製造方法。
  8. 前記ＰＩＮダイオードのｐ型層の上層部とｎ型層の上層部を選択的に酸化することを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 前記ＰＩＮダイオードのｉ型層の上層部を選択的に酸化することを特徴とする請求項７に記載の半導体装置の製造方法。
  10. 前記ＰＩＮダイオードのｎ型層とｉ型層の接合領域とｐ型層と前記ｉ型層の接合領域を除いた領域の上層部を選択的に酸化することを特徴とする請求項７に記載の半導体装置の製造方法。
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