JP7090530B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関し、特に、炭化珪素基板を用いた半導体装置に関する。
炭化珪素（ＳｉＣ）は、バンドギャップが広く、最大絶縁電界がシリコン（Ｓｉ）と比較して約一桁大きいことから、ＳｉＣは、Ｓｉに代わるパワーデバイスの材料として注目されている。ＳｉＣ基板を用いたパワーデバイスでは、オン抵抗の低減を目的として、ｐｎ型ボディダイオードだけでなく、ショットキーバリアダイオード（ＳＢＤ：Schottky Barrier Diode）を半導体チップ内に内蔵する場合がある。
例えば、特許文献１および非特許文献１には、ｐｎ型ボディダイオードおよびショットキーバリアダイオードを内蔵したＳｉＣ基板を用いたパワーデバイスが開示されている。
特開２００７－２３４９２５号公報
K. Kawahara et al., "Impact of Embedding Schottky Barrier Diodes into 3.3 kV and 6.5 kV SiC MOSFETs", ICSCRM2017 TU.D2.8
ＳｉＣ基板を用いたパワーデバイスでは、ＳｉＣ基板上にドリフト層としてエピタキシャル層を形成することが一般的に行われている。ＳｉＣからなるエピタキシャル層には多種の欠陥が形成されており、欠陥の多くはバルク基板であるＳｉＣ基板から伝播したものである。エピタキシャル層は、基底面に対して数度（例えば５度）傾けた面上に、エピタキシャル成長法によって形成されるため、（０００１）基底面に含まれる線状の結晶欠陥である基底面転位（ＢＰＤ：Basal Plane Dislocation）は、電子とホールとの再結合エネルギーに応じて、ＳｉＣ基板からエピタキシャル層の表面に向かって成長する。また、基底面転位が成長する際には、ショックレー型積層欠陥がエピタキシャル層中に形成されることが知られており、積層欠陥は、電子とホールとの再結合により促進される。
ここで、ＳｉＣ基板を用いたＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）では、ｐｎ型ボディダイオードに電流が流れた際に、基底面転位において、ｐ層から注入されたホールとＳｉＣ基板から注入された電子とが再結合することにより、積層欠陥が拡大し、ＳｉＣ結晶の抵抗が増大する問題がある。すなわち、半導体装置の性能が劣化するという問題がある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である半導体装置は、炭化珪素からなり、且つ、表面および裏面を有する第１導電型の半導体基板と、半導体基板の表面上に形成された第１導電型の半導体層と、半導体層内に形成され、且つ、第１導電型と反対の第２導電型の第１不純物領域と、第１不純物領域内に形成され、且つ、半導体層よりも高い不純物濃度を有する第１導電型の第２不純物領域と、を有する。また、半導体装置は、第２不純物領域と半導体層との間の第１不純物領域上に、ゲート絶縁膜を介して形成されたゲート電極と、ゲート電極を覆うように形成され、且つ、第１不純物領域の一部および第２不純物領域の一部を開口する開口部を有する層間絶縁膜と、を有する。また、半導体装置は、層間絶縁膜上に形成され、且つ、開口部内において第１不純物領域および第２不純物領域に電気的に接続されたソース電極と、半導体基板の裏面に形成されたドレイン電極と、を有する。ここで、第１不純物領域の下部の半導体層には、再結合層が形成され、再結合層は、再結合層の直下に位置している半導体層よりも高い点欠陥密度を有する、または、半導体層に金属が添加された層である。
本願において開示される一実施の形態によれば、半導体装置の性能を向上させることができる。
実施の形態１の半導体装置の要部断面図である。 検討例の半導体装置の要部断面図である。 本願発明者らによる計算結果を示すグラフである。 実施の形態１の半導体装置の要部断面図である。 本願発明者らによる計算結果を示すグラフである。 本願発明者らによる計算結果を示すグラフである。 実施の形態１の半導体装置の製造工程を示す断面図である。 図７に続く製造工程を示す断面図である。 図８に続く製造工程を示す断面図である。 図９に続く製造工程を示す断面図である。 図１０に続く製造工程を示す断面図である。 図１１に続く製造工程を示す断面図である。 図１２に続く製造工程を示す断面図である。 図１３に続く製造工程を示す断面図である。 図１４に続く製造工程を示す断面図である。 図１５に続く製造工程を示す断面図である。 図１６に続く製造工程を示す断面図である。 図１７に続く製造工程を示す断面図である。 図１８に続く製造工程を示す断面図である。 実施の形態２の半導体装置の要部断面図である。 実施の形態２の半導体装置の製造工程を示す断面図である。 図２１に続く製造工程を示す断面図である。 図２２に続く製造工程を示す断面図である。 図２３に続く製造工程を示す断面図である。 図２４に続く製造工程を示す断面図である。 図２５に続く製造工程を示す断面図である。 図２６に続く製造工程を示す断面図である。 図２７に続く製造工程を示す断面図である。 図２８に続く製造工程を示す断面図である。 図２９に続く製造工程を示す断面図である。 図３０に続く製造工程を示す断面図である。 実施の形態３の半導体装置の要部断面図である。 実施の形態３の半導体装置の製造工程を示す断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップなども含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合などを除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素などの形状、位置関係などに言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合などを除き、実質的にその形状などに近似または類似するものなどを含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図が平面図と対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
また、実施の形態で用いる図面においては、図面を見易くするためにハッチングを省略する場合もある。
また、以下の実施の形態で「Ａの直下に位置しているＢ」などと表現したときは、ＡとＢとの関係は、互いに直接接している場合も含み、互いの間に他の構成物がある場合も含む。言い換えれば、ＡとＢとの関係は、平面視において重なっていることを意味する。なお、「直下」の代わりに「直上」と表現したときも、同様の関係が成り立つ。
（実施の形態１）
＜半導体装置の構造＞
図１は、本実施の形態の半導体装置である半導体チップの要部断面図であり、半導体チップは、ｎ型のＭＩＳＦＥＴが形成されるＭＩＳＦＥＴ領域ＭＲと、ｐｎ型ダイオードおよびショットキーバリアダイオード（ＳＢＤ：Schottky Barrier Diode）が形成されるダイオード領域ＤＲとを含む。
本実施の形態で使用される半導体基板（基板）ＳＢは、炭素および珪素を含む化合物半導体基板であり、具体的には、窒素（Ｎ）のようなｎ型の不純物が導入された炭化珪素（ＳｉＣ）基板である。半導体基板ＳＢの不純物濃度は、例えば１×１０１９／ｃｍ３である。半導体基板ＳＢは、表面と、表面と反対側の面である裏面とを有し、半導体基板ＳＢの裏面には、裏面電極として、例えばアルミニウム（Ａｌ）膜と金（Ａｕ）膜とが積層された導電性膜からなるドレイン電極ＤＥが形成されている。
半導体基板ＳＢ上には、ｎ型の不純物が導入されたエピタキシャル層（半導体層）ＥＰが形成されている。エピタキシャル層ＥＰの厚さは例えば１０μｍであり、エピタキシャル層ＥＰの不純物濃度は、素子の定格耐圧に依存するが、ここでは例えば１×１０１６／ｃｍ３である。エピタキシャル層ＥＰは、本実施の形態の半導体装置のドリフト層であり、ＭＩＳＦＥＴ領域ＭＲにおいて上下方向に流れる電流の経路となる。
エピタキシャル層ＥＰの表面に近い領域において、エピタキシャル層ＥＰ内には、アルミニウムのようなｐ型の不純物が導入されたボディ領域（不純物領域）ＢＲが形成されており、ボディ領域ＢＲ内には、窒素のようなｎ型の不純物が導入されたソース領域（不純物領域）ＳＲが形成されている。ソース領域ＳＲは、ＭＩＳＦＥＴのソース領域を構成し、エピタキシャル層ＥＰは、ＭＩＳＦＥＴのドレイン領域を構成している。ボディ領域ＢＲのうち、ソース領域ＳＲとエピタキシャル層ＥＰとに挟まれた領域が、ＭＩＳＦＥＴのチャネル領域となる。
また、ボディ領域ＢＲ内には、アルミニウムのようなｐ型の不純物が導入され、ボディ領域ＢＲよりも高い不純物濃度を有するコンタクト領域ＣＲが形成されている。コンタクト領域ＣＲは、主に、ボディ領域ＢＲとソース電極ＳＥとの接触抵抗を低減させ、ボディ領域ＢＲを所定の電位（ソース電位）に固定させるために設けられている。
ボディ領域ＢＲの厚さ、すなわちエピタキシャル層ＥＰの上面からの深さは、例えば０．４μｍであり、ボディ領域ＢＲは、エピタキシャル層ＥＰの下面までは達していない。ソース領域ＳＲの厚さは、例えば０．１５μｍであり、ボディ領域ＢＲの厚さよりも薄い。コンタクト領域ＣＲの厚さは、例えば０．２μｍであり、ボディ領域ＢＲの厚さよりも薄いか、ボディ領域ＢＲの厚さと同じである。
ソース領域ＳＲ上には、例えば２５０ｎｍの厚さを有するフィールド絶縁膜（素子分離膜）ＦＩが形成されている。フィールド絶縁膜ＦＩは、後述するように、酸化シリコン膜である絶縁膜ＩＦ１と、多結晶シリコン膜ＰＳ１が酸化されることで形成された酸化シリコン膜との積層膜であるが、本実施の形態では説明の簡略化のため、この積層膜を単層のフィールド絶縁膜ＦＩとして図示している。
チャネル領域となるボディ領域ＢＲ上には、ＭＩＳＦＥＴのゲート絶縁膜ＧＦが形成され、ゲート絶縁膜ＧＦ上には、ＭＩＳＦＥＴのゲート電極ＧＥが形成されている。また、ゲート電極ＧＥ上には、キャップ膜として絶縁膜ＩＦ２が形成されている。ゲート絶縁膜ＧＦおよびゲート電極ＧＥは、ソース領域ＳＲの一部およびエピタキシャル層ＥＰの一部の上方にも形成されている。ゲート電極ＧＥの一方の端部は、フィールド絶縁膜ＦＩ上に位置し、他方の端部は、ゲート絶縁膜ＧＦを介してエピタキシャル層ＥＰ上に位置している。ゲート電極ＧＥ下のボディ領域ＢＲが、ＭＩＳＦＥＴの動作時におけるチャネル領域となる。
ゲート絶縁膜ＧＦは、例えば酸化シリコン膜のような絶縁膜であり、例えば５０ｎｍの厚さを有する。ゲート電極ＧＥは、導電性膜であり、例えば燐（Ｐ）のようなｎ型の不純物が導入された多結晶シリコン膜であり、例えば２００ｎｍの厚さを有する。絶縁膜ＩＦ２は、例えば窒化シリコン膜のような絶縁膜であり、例えば１５０ｎｍの厚さを有する。
エピタキシャル層ＥＰ上には、ゲート電極ＧＥなどを含むＭＩＳＦＥＴを覆うように、層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬは、例えば酸化シリコン膜のような絶縁膜であり、例えば２５０ｎｍの厚さを有する。層間絶縁膜ＩＬには、ボディ領域ＢＲ、コンタクト領域ＣＲおよびソース領域ＳＲの各々の一部を開口する開口部（コンタクトホール）ＯＰが形成されている。
また、開口部ＯＰ内において、ソース領域ＳＲ上およびコンタクト領域ＣＲ上には、シリサイド層ＳＩが形成されている。シリサイド層ＳＩは、例えばニッケルシリサイドからなる。
層間絶縁膜ＩＬ上には、開口部ＯＰ内を埋め込むように、ソース領域ＳＲおよびコンタクト領域ＣＲに電気的に接続するソース電極ＳＥが形成されている。すなわち、ソース電極ＳＥは、シリサイド層ＳＩを介してソース領域ＳＲに接続され、コンタクト領域ＣＲおよびシリサイド層ＳＩを介してボディ領域ＢＲに接続されている。このように、ソース電極ＳＥは、ソース領域ＳＲおよびコンタクト領域ＣＲとオーミック接続し、ソース領域ＳＲおよびボディ領域ＢＲには、ソース電極ＳＥからソース電位が供給される。
ソース電極ＳＥは、バリアメタル膜、および、バリアメタル膜上に形成された導電性膜を有する。バリアメタル膜は、チタン（Ｔｉ）膜若しくは窒化チタン（ＴｉＮ）膜、または、チタン膜上に窒化チタン膜が形成された積層膜であり、導電性膜は、アルミニウム膜である。
また、開口部ＯＰは、エピタキシャル層ＥＰのうち、ボディ領域ＢＲが形成されていない領域も開口している。すなわち、図１には２つのボディ領域ＢＲが図示されているが、この２つのボディ領域ＢＲの間のエピタキシャル層ＥＰが、開口部ＯＰ内において露出している。ソース電極ＳＥは、開口部ＯＰ内においてエピタキシャル層ＥＰに直接接続されており、ソース電極ＳＥとエピタキシャル層ＥＰとは、ショットキー接続されている。すなわち、開口部ＯＰ内において、ＳＢＤが形成されている。
また、ボディ領域ＢＲおよびエピタキシャル層ＥＰは、ボディダイオードとしてｐｎ型ダイオードを構成している。すなわち、ダイオード領域ＤＲには、ＳＢＤとｐｎ型ダイオードとが形成されている。
本実施の形態の主な特徴として、ボディ領域ＢＲの下部のエピタキシャル層ＥＰに再結合層ＲＥＣが形成されていることが挙げられる。このような再結合層ＲＥＣを設けることで、ｐｎ型ダイオードの動作時に、ボディ領域ＢＲから流れるホールと、半導体基板ＳＢから流れる電子とが、再結合層ＲＥＣにおいて結合するため、エピタキシャル層ＥＰに存在している基底面転位ＢＰＤで積層欠陥が増加することを抑制できる。その結果、ＭＩＳＦＥＴのオン抵抗の増加を抑制することができるので、半導体装置の性能を向上させることができる。
以下に、本願発明者らが検討した検討例の半導体装置を用いて、このような本実施の形態の特徴について詳細に説明する。
＜検討例の半導体装置と、その問題点＞
図２は、検討例の半導体装置である半導体チップの要部断面図である。なお、図２は断面図であるが、抵抗成分Ｒ１、Ｒ２などの図示を見易くするため、図２では一部のハッチングを省略している。また、以下の説明では、本実施の形態との相違点を主に説明し、本実施の形態と重複する箇所の説明は省略する。
図２に示されるように、検討例の半導体装置も本実施の形態と同様に、ＭＩＳＦＥＴ、ＳＢＤおよびボディダイオードであるｐｎ型ダイオードを備えている。しかし、検討例では本実施の形態と異なり、ボディ領域ＢＲの下部に再結合層ＲＥＣが形成されていない。
上述のように、ＳｉＣからなる半導体基板ＳＢを用いたデバイス特有の課題として、基底面転位ＢＰＤにおいてホールと電子とが再結合すると積層欠陥が増殖し、オン抵抗が増加することが知られている。例えば、ＭＩＳＦＥＴにおいてソースとドレインとに逆方向に電圧が印加された場合に、インバータ回路のボディダイオードであるｐｎ型ダイオードが通電状態となり、図２に示される電子およびホールが流れる。このホールが基底面転位ＢＰＤに注入されると、上記の問題が発生する。
このような問題を防ぐ方法として、ｐｎ型ダイオードと並列接続するように、半導体チップ内にＳＢＤを内蔵することで、ｐｎ型ダイオードの動作時において、ホールが基底面転位ＢＰＤに注入されることを防止している。すなわち、ＳＢＤ内蔵の半導体チップは、ｐｎ型ダイオードがオンしない構造となっている。
図３は、ｐｎ型ダイオードおよびＳＢＤのドレイン電流（ＩＤ）およびドレイン－ソース間電圧（ＶＤ）の特性について、本願発明者らが計算した結果を示すグラフである。図３には、半導体チップに求められる定格耐圧が６５００Ｖ、３３００Ｖおよび１２００Ｖである製品について、各々のｐｎ型ダイオードの特性が示されている。
６５００Ｖ品および３３００Ｖ品については、半導体チップ内にＳＢＤを内蔵することで、ｐｎ型ダイオードがオンしない状態を保つことができるが、１２００Ｖ品では、ｐｎ型ダイオードの動作電圧が低下し、ｐｎ型ダイオードがオンしてしまう恐れがあることが判った。
１２００Ｖ品は、６５００Ｖ品および３３００Ｖ品と比較して、ドリフト層（エピタキシャル層ＥＰ）の厚さが薄く、抵抗成分Ｒ２が小さい。このため、ボディ領域ＢＲとエピタキシャル層ＥＰとのｐｎ接合部に加わる電圧ＶＤ・Ｒ１／（Ｒ１＋Ｒ２）の値が大きくなる。従って、トランジスタの定格電流値（３００Ａ／ｃｍ２）の電流を流すと、ｐｎ型ダイオードがオンするため、ホールが基底面転位ＢＰＤに注入され、積層欠陥が増加してしまう。すなわち、１２００Ｖよりも高耐圧の製品では半導体チップ内にＳＢＤを内蔵することで、積層欠陥の増加を抑制できていたが、１２００Ｖ品では、半導体チップ内にＳＢＤを内蔵するだけでは、積層欠陥の増加を抑制するには不十分であることが、本願発明者らの検討により判った。
＜本実施の形態の半導体装置の主な特徴＞
本実施の形態の半導体装置は、検討例の問題を考慮して発案されたものである。上述のように、本実施の形態の半導体装置の主な特徴は、ボディ領域ＢＲの下部のエピタキシャル層ＥＰに再結合層ＲＥＣが形成されていることである。再結合層ＲＥＣは、再結合層ＲＥＣの直下に位置しているエピタキシャル層ＥＰよりも、高い点欠陥密度を有し、高いシート抵抗を有する。再結合層ＲＥＣは、エピタキシャル層ＥＰの内部に形成されている層であり、エピタキシャル層ＥＰの下面には達しない位置に形成されている。また、再結合層ＲＥＣは、エピタキシャル層ＥＰ内に存在している基底面転位ＢＰＤの上部に形成されている。また、再結合層ＲＥＣは、ボディ領域ＢＲに接していてもよいが、ボディ領域ＢＲと再結合層ＲＥＣとの間に薄いエピタキシャル層ＥＰが存在するように、再結合層ＲＥＣは、ボディ領域ＢＲと離間していてもよい。すなわち、再結合層ＲＥＣは、ボディ領域ＢＲと基底面転位ＢＰＤとの間に設けられていることが重要である。
このような再結合層ＲＥＣを設けることで、ｐｎ型ダイオードの動作時に、ボディ領域ＢＲから流れるホールと、半導体基板ＳＢから流れる電子とが、再結合層ＲＥＣにおいて結合するため、ボディ領域ＢＲから流れてくるホールが、基底面転位ＢＰＤに到達し難くなる。基底面転位ＢＰＤで積層欠陥が増加すると、電流が流れるドリフト層（エピタキシャル層ＥＰ）に、高抵抗の層が形成されることになる。その結果、ＭＩＳＦＥＴのオン抵抗が増加してしまう。
また、本実施の形態では、再結合層ＲＥＣはボディ領域ＢＲの下部に選択的に設けられており、ＭＩＳＦＥＴの電流経路およびＳＢＤの電流経路には、高抵抗の再結合層ＲＥＣが設けられていない。このため、オン抵抗の増加を抑制できる。このように、ｐｎ型ダイオードの電流経路に選択的に再結合層ＲＥＣを設けることによって、基底面転位ＢＰＤでの積層欠陥の増加を抑制することができるので、ＭＩＳＦＥＴのオン抵抗が増加する問題を抑制し、半導体装置の性能を向上させることができる。
以下に、図４および図５を用いて、再結合層ＲＥＣで結合されるホールと、基底面転位ＢＰＤで発生する積層欠陥との関係について説明する。図４は、図１と同様の断面図であるが、各構成の寸法を記入した図となっている。このため、図４では、ソース電極ＳＥの図示が省略され、一部のハッチングおよび符号も省略されている。図５は、再結合層ＲＥＣに注入されるホール濃度と、再結合層ＲＥＣの厚さとの関係について、本願発明者らが計算した結果を示すグラフである。なお、図６は、図５と同様の目的のグラフであるが、後述の実施の形態２に関連するものである。
図４に記入された寸法を基にした面積によって規格化したＭＩＳＦＥＴを、定格ドレイン電流密度３００Ａ／ｃｍ２においてインバータ回路に使用した際、ｐｎ型ダイオードには、電流密度３００Ａ／ｃｍ２の電流が流れる可能性がある。本実施の形態のＭＩＳＦＥＴおよびＳＢＤからなる単位セルにおいて、ダイオード領域ＤＲの占める面積の比率は５／７である。このため、ダイオード領域ＤＲだけの面積によって規格化すれば、電流密度４２０Ａ／ｃｍ２の電流がダイオード領域ＤＲに流れる計算になる。
本実施の形態のような、ＳＢＤが内蔵され、且つ、定格耐圧が１２００ＶのＭＩＳＦＥＴの場合、図３に示されるように、ダイオード領域ＤＲ全体の電流のうち、ＳＢＤに約２／３の電流が流れ、ｐｎ型ダイオードに約１/３の電流が流れる。ｐｎ型ダイオードの電流の１／２がホール電流だとすると、７０Ａ／ｃｍ２のホール電流が流れ、ｎ型のエピタキシャル層ＥＰにホールが注入されると見積もることができる。
ここで、ｐｎ型ダイオードに流れるホール電流成分は以下の式（１）で表され、ホール濃度は以下の式（２）で表すことができる。
Ｉｈ＝ｑ・Ｄｈ・ｐｎ／ｓｑｒｔ（Ｄｈ・ｔｐ）、Ｄｈ＝ｋ・Ｔ・ｕｈ／ｑ
式（１）
ｐ（ｘ）＝（ｐｎ－ｐｎ０）ｅｘｐ（－ｘ／（Ｄｈ・ｔｐ））＋ｐｎ０
式（２）
Ｉｈはホール電流、ｑは素電荷、Ｄｈはホールの拡散係数、ｐｎはｐｎ界面におけるｎ層側のホール濃度、ｐｎ０は熱平衡状態でのｎ層中のホール濃度、ｔｐはホールの再結合速度、ｋはボルツマン定数、Ｔは温度、ｕｈはホール移動度、ｘはｐｎ界面からの距離である。
図５では、ホールの再結合速度をパラメータとして用いて、７０Ａ／ｃｍ２のホール電流が再結合層ＲＥＣに流れ込んだ際のホール濃度の深さ分布が示されている。
エピタキシャル層ＥＰにおけるホールの再結合速度が１μｓｅｃとすると、１×１０１７／ｃｍ３台のホールがドリフト層の深い位置まで拡散し、基底面転位ＢＰＤで再結合する。そこで、ホールの再結合速度が１０ｎｓｅｃの再結合層ＲＥＣを、基底面転位ＢＰＤの上部のエピタキシャル層ＥＰに挿入し、再結合層ＲＥＣの厚さを１．５μｍ以上とすることで、再結合層ＲＥＣを通過するホール濃度は、１×１０１６／ｃｍ３以下まで低減される。エピタキシャル層ＥＰへ注入されるホール濃度が低いため、基底面転位ＢＰＤにおいて、ホールの再結合によって発生する積層欠陥がほとんど発生しなくなる。
すなわち、ここではエピタキシャル層ＥＰの不純物濃度は１×１０１６／ｃｍ３であり、ホール濃度をエピタキシャル層ＥＰの不純物濃度以下とすることで、基底面転位ＢＰＤにおけるホールの再結合を抑制することができる。
＜本実施の形態の半導体装置の製造方法＞
以下に、図７～図１９を用いて、本実施の形態の半導体装置の製造方法を説明する。なお、各構成の不純物濃度および厚さなどのように、既に説明を行ったパラメータについては、それらの説明を省略する。
図７は、エピタキシャル層ＥＰが形成された半導体基板ＳＢの準備工程を示している。なお、図７では、基底面転位ＢＰＤを図示しているが、図８以降の図面では図面を見易くするため、基底面転位ＢＰＤの図示を省略する。
まず、表面、および、表面と反対の面である裏面を有する半導体基板ＳＢを準備する。半導体基板ＳＢは、炭素および珪素を化合物半導体基板であり、具体的には、ｎ型の不純物が導入された炭化珪素（ＳｉＣ）基板である。
次に、基底面に対して５度傾けた半導体基板ＳＢの表面上に、エピタキシャル成長法によって、エピタキシャル層ＥＰを形成する。エピタキシャル層ＥＰをｎ型とするためには、エピタキシャル成長法で使用されるガスに、例えば窒素（Ｎ２）ガスを導入することで達成でき、導入する窒素の量を調整することで、エピタキシャル層ＥＰの不純物濃度を所望の濃度に設定することができる。
図８は、ハードマスクＨＭ１、ボディ領域ＢＲおよび再結合層ＲＥＣの形成工程を示している。
まず、エピタキシャル層ＥＰ上に、例えばＣＶＤ（Chemical Vapor Deposition）法によって、例えば酸化シリコン膜としてＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜のような絶縁膜を形成する。次に、フォトリソグラフィ技術およびエッチング処理によって、この絶縁膜をパターニングすることで、エピタキシャル層ＥＰ上に、選択的に複数のハードマスクＨＭ１を形成する。次に、複数のハードマスクＨＭ１をマスクとしてアルミニウムをイオン注入することで、エピタキシャル層ＥＰ内にｐ型のボディ領域ＢＲを形成する。ここで、複数のハードマスクＨＭ１は除去せずに残しておく。
次に、複数のハードマスクＨＭ１をマスクとして、例えば水素（Ｈ）をイオン注入することで、ボディ領域ＢＲの下部に再結合層ＲＥＣを形成する。イオン注入は複数回に分けて行い、加速エネルギーを１００～４００ＫｅＶの範囲内とし、全ドーズ量を２×１０１６／ｃｍ２とする。本実施の形態では、再結合層ＲＥＣの厚さは１．５～２．０μｍである。再結合層ＲＥＣは、ボディ領域ＢＲと基底面転位ＢＰＤとの間に設けられていればよく、ボディ領域ＢＲに接していてもよいし、ボディ領域ＢＲと離間していてもよい。
このように、ボディ領域ＢＲおよび再結合層ＲＥＣの形成工程に、同じハードマスクＨＭ１を使用しているため、新たなマスクを製造する必要がなく、製造工程を簡略化することができる。
なお、注入された水素は後述の各製造工程中において拡散し、最終的に、水素が注入された箇所は、点欠陥として存在することになる。また、イオン注入によってエピタキシャル層ＥＰの深い位置に再結合層ＲＥＣを形成するため、イオン注入には、質量の軽い元素を用いることが好ましい。そのような元素として、水素の代わりにヘリウム（Ｈｅ）を用いることもできる。
図９は、サイドウォールスペーサＳＷおよびソース領域ＳＲの形成工程を示している。
まず、複数のハードマスクＨＭ１を覆うように、ボディ領域ＢＲ上に、例えばＣＶＤ法によって、例えば酸化シリコン膜を形成する。次に、この酸化シリコン膜に対して異方性エッチング処理を行うことで、酸化シリコン膜をスペーサ状に加工し、複数のハードマスクＨＭ１の各々の側面上にサイドウォールスペーサＳＷを形成する。
なお、上記異方性エッチング処理には、例えばドライエッチング処理が使用されるが、ドライエッチング処理に晒されるボディ領域ＢＲの上面は、ドライエッチング処理によるダメージを受けることが考えられる。しかし、ドライエッチング処理に晒されるボディ領域ＢＲは、ＭＩＳＦＥＴのソース領域ＳＲが形成される領域であり、ＭＩＳＦＥＴのチャネル領域およびＳＢＤが形成される領域でないため、ＭＩＳＦＥＴおよびＳＢＤの性能低下などの観点において、ドライエッチング処理を用いることは、特に問題にならない。
次に、複数のハードマスクＨＭ１と、それらの側面に形成されたサイドウォールスペーサＳＷとをマスクとして、例えば窒素をイオン注入することで、ボディ領域ＢＲ内にｎ型のソース領域ＳＲを形成する。ソース領域ＳＲは、ボディ領域ＢＲの中央部に形成され、平面視においてボディ領域ＢＲに内包されるように形成される。すなわち、互いに隣接する２つのボディ領域ＢＲ同士の間には、ボディ領域ＢＲおよびソース領域ＳＲが形成されていないエピタキシャル層ＥＰが存在し、このエピタキシャル層ＥＰとソース領域ＳＲとの間には、０．５μｍ程度の幅を有するボディ領域ＢＲが存在している。
その後、ウェットエッチング処理を用いて、複数のハードマスクＨＭ１、および、それらの側面に形成されたサイドウォールスペーサＳＷを除去する。ここで、互いに隣接する２つのボディ領域ＢＲ同士の間のエピタキシャル層ＥＰの上面は、後にＳＢＤが形成される領域となるため、良好なショットキー接続を行うために、このエピタキシャル層ＥＰの上面にはエッチングによるダメージを少なくすることが好ましい。従って、ハードマスクＨＭ１およびサイドウォールスペーサＳＷの除去には、ウェットエッチング処理を用いることが好ましい。
図１０は、コンタクト領域ＣＲの形成工程を示している。
まず、ボディ領域ＢＲの一部を選択的に開口するレジストパターンＲＰ１を形成する。次に、レジストパターンＲＰ１をマスクとして、アルミニウムをイオン注入することで、ボディ領域ＢＲ内にｐ型のコンタクト領域ＣＲを形成する。コンタクト領域ＣＲは、ソース領域ＳＲに接する位置に形成され、平面視においてボディ領域ＢＲに内包されるように形成される。その後、アッシング処理などによって、レジストパターンＲＰ１を除去する。
図１１は、各不純物領域に対する熱処理工程を示している。
まず、エピタキシャル層ＥＰの上面および半導体基板ＳＢの裏面を覆うように、カーボン（Ｃ）膜ＣＦを形成する。次に、エピタキシャル層ＥＰおよび半導体基板ＳＢに対して、例えば１７００～１８００℃の熱処理を施すことで、半導体基板ＳＢ、エピタキシャル層ＥＰ、ボディ領域ＢＲ、ソース領域ＳＲおよびコンタクト領域ＣＲに含まれる不純物を活性化させる。この熱処理は比較的高温であり、シリコンの融点を超える温度であるため、この熱処理は、多結晶シリコン膜などからなるゲート電極ＧＥの形成前に行うことが好ましい。その後、カーボン層ＣＦを除去する。
図１２は、絶縁膜ＩＦ１および多結晶シリコン膜ＰＳ１の形成工程を示している。
まず、エピタキシャル層ＥＰ上に、例えばＣＶＤ法によって、例えば酸化シリコン膜からなり、例えば２０ｎｍの厚さを有する絶縁膜ＩＦ１を形成する。次に、絶縁膜ＩＦ１上に、例えばＣＶＤ法によって、例えば１００ｎｍの厚さを有する多結晶シリコン膜ＰＳ１を形成する。多結晶シリコン膜ＰＳ１を構成する材料には、ＳｉＣよりも酸化速度が速い半導体であるシリコンを用いることが好ましい。
次に、多結晶シリコン膜ＰＳ１の一部を選択的に覆うレジストパターンを形成する。次に、レジストパターンをマスクとしてドライエッチング処理を行うことで、レジストパターンから露出している多結晶シリコン膜ＰＳ１を除去する。この時、絶縁膜ＩＦ１がエッチングストッパ膜として機能している。次に、アッシング処理などによって、レジストパターンを除去する。次に、多結晶シリコン膜ＰＳ１をマスクとしてウェットエッチング処理を行うことで、多結晶シリコン膜ＰＳ１に覆われていない絶縁膜ＩＦ１を除去し、ソース領域ＳＲの一部、エピタキシャル層ＥＰの一部、および、これらの間に形成されているボディ領域ＢＲを露出させる。この露出されたボディ領域ＢＲが、ＭＩＳＦＥＴのチャネル領域となる。
絶縁膜ＩＦ１の除去には、ドライエッチング処理ではなくウェットエッチング処理を用いているため、チャネル領域となるボディ領域ＢＲの上面がダメージを受けることを防ぐことができる。これにより、ＭＩＳＦＥＴのオフ電流の増大などの性能低下が起きることを抑制できる。
また、ウェットエッチング処理では、パターニングの位置合わせ精度が比較的低い。すなわち、エッチング対象の膜の上部にマスクパターンを形成し、このマスクパターンをマスクとしてウェットエッチング処理を行った場合、上記膜の端部が、マスクパターンの端部よりも内側に後退しやすい。そして、この後退量を制御することが困難であるという問題がある。
これに対し、本実施の形態では、まずドライエッチング処理によって多結晶シリコン膜ＰＳ１を精度よく加工し、次にウェットエッチング処理によって絶縁膜ＩＦ１を加工している。多結晶シリコン膜ＰＳ１の下の絶縁膜ＩＦ１の厚さが２０ｎｍ程度であり、比較的薄いため、絶縁膜ＩＦ１を開口するために行うウェットエッチング処理の時間を短縮することができる。従って、ウェットエッチング処理によるエッチング対象の膜の後退量を最小限に抑えることができるため、ウェットエッチング処理による加工精度を高めることができる。これにより、チャネル長方向におけるＭＩＳＦＥＴの幅を縮小することができるので、ＭＩＳＦＥＴの高集積化が可能となる。
図１３は、ゲート絶縁膜ＧＦおよびフィールド絶縁膜ＦＩの形成工程を示している。
まず、エピタキシャル層ＥＰおよび多結晶シリコン膜ＰＳ１に対して熱酸化処理を行うことで、絶縁膜ＩＦ１から露出しているソース領域ＳＲ、ボディ領域ＢＲおよびエピタキシャル層ＥＰの各々の上面に、酸化シリコン膜からなり、例えば５０ｎｍの厚さを有するゲート絶縁膜ＧＦを形成する。この時、多結晶シリコン膜ＰＳ１も酸化され、多結晶シリコン膜ＰＳ１全体が酸化シリコン膜となる。ここでは、多結晶シリコン膜ＰＳ１が酸化された酸化シリコン膜と、多結晶シリコン膜ＰＳ１の下に存在していた絶縁膜ＩＦ１との積層膜を、フィールド絶縁膜ＦＩとして図示している。なお、フィールド絶縁膜ＦＩの厚さは、例えば２５０ｎｍである。
フィールド絶縁膜ＦＩ１とゲート絶縁膜ＧＦとは、何れも酸化シリコン膜からなり、互いに接続されて一体となっているが、ゲート絶縁膜ＧＦが形成されている箇所が、実質的にＭＩＳＦＥＴのゲート絶縁膜として機能するため、ここではこれらを区別している。
図１４は、多結晶シリコン膜ＰＳ２および絶縁膜ＩＦ２の形成工程を示している。
まず、ゲート絶縁膜ＧＦ上およびフィールド絶縁膜ＦＩ上に、例えばＣＶＤ法によって、例えば２００ｎｍの厚さを有するｎ型の多結晶シリコン膜ＰＳ２を形成する。次に、多結晶シリコン膜ＰＳ２上に、例えばＣＶＤ法によって、例えば窒化シリコン膜からなり、例えば１５０ｎｍの厚さを有する絶縁膜ＩＦ２を形成する。
図１５は、ゲート電極ＧＥの形成工程を示している。
フォトリソグラフィ技術および異方性エッチング処理を用いて、ソース領域ＳＲおよびコンタクト領域ＣＲの上方に位置している、絶縁膜ＩＦ２の一部を選択的に除去する。次に、加工された絶縁膜ＩＦ２をマスクとして、異方性エッチング処理を行うことで、多結晶シリコン膜ＰＳ２がパターニングされて、ゲート電極ＧＥが形成される。ゲート電極ＧＥの端部は、フィールド絶縁膜ＦＩ上に位置している。また、チャネル領域となるボディ領域ＢＲの上面には、ゲート絶縁膜ＧＦ、ゲート電極ＧＥおよび絶縁膜ＩＦ２が存在している。
図１６は、層間絶縁膜ＩＬおよび開口部ＯＰの形成工程を示している。
まず、フィールド絶縁膜ＦＩ上および絶縁膜ＩＦ２上に、例えばＣＶＤ法によって、例えば酸化シリコン膜からなり、例えば２５０ｎｍの厚さを有する層間絶縁膜ＩＬを形成する。次に、ソース領域ＳＲ、コンタクト領域ＣＲ、および、２つのボディ領域ＢＲの間のエピタキシャル層ＥＰを開口するレジストパターンＲＰ２を形成する。次に、このレジストパターンＲＰ２をマスクとして異方性エッチング処理を行うことで、層間絶縁膜ＩＬおよびフィールド絶縁膜ＦＩを除去し、層間絶縁膜ＩＬに開口部ＯＰを形成する。
これにより、開口部ＯＰ内において、ソース領域ＳＲおよびコンタクト領域ＣＲが露出され、２つのボディ領域ＢＲの間のエピタキシャル層ＥＰは、残されたフィールド絶縁膜ＦＩ、多結晶シリコン膜ＰＳ２および絶縁膜ＩＦ２によって覆われている。すなわち、ＳＢＤが形成される領域が、フィールド絶縁膜ＦＩ、多結晶シリコン膜ＰＳ２および絶縁膜ＩＦ２によって覆われている。その後、アッシング処理などによって、レジストパターンＲＰ２を除去する。
図１７は、シリサイド層ＳＩの形成工程を示している。
サリサイド（Salicide：Self Aligned Silicide）技術によって、ソース領域ＳＲ上およびコンタクト領域ＣＲ上に、低抵抗のシリサイド層ＳＩ１を形成する。シリサイド層ＳＩ１は、具体的には次のようにして形成することができる。まず、開口部ＯＰ内において、ソース領域ＳＲ上およびコンタクト領域ＣＲ上、シリサイド層ＳＩ１形成用の金属膜を形成する。この金属膜は、例えばニッケルからなる。次に、６００～７００℃程度の熱処理を施すことによって、ソース領域ＳＲおよびコンタクト領域ＣＲに含まれる材料と、金属膜とを反応させる。これにより、ソース領域ＳＲ上およびコンタクト領域ＣＲ上に、ニッケルシリサイド（ＮｉＳｉ）からなるシリサイド層ＳＩ１が形成される。その後、未反応の金属膜を除去する。
図１８は、開口部ＯＰ内において残されていたフィールド絶縁膜ＦＩ、多結晶シリコン膜ＰＳ２および絶縁膜ＩＦ２の除去工程を示している。
まず、開口部ＯＰ内において、２つのボディ領域ＢＲの間のエピタキシャル層ＥＰを開口するレジストパターンＲＰ３を形成する。次に、レジストパターンＲＰ３をマスクとしてウェットエッチング処理を行うことで、開口部ＯＰ内のフィールド絶縁膜ＦＩ、多結晶シリコン膜ＰＳ２および絶縁膜ＩＦ２を、順次除去する。その後、アッシング処理などによって、レジストパターンＲＰ３を除去する。
ここで、ドライエッチング処理ではなくウェットエッチング処理を用いているため、ＳＢＤのショットキー接続を行うエピタキシャル層ＥＰの上面がダメージを受け、エピタキシャル層ＥＰの上面が荒れることを防ぐことができる。
図１９は、ソース電極ＳＥの形成工程を示している。
まず、開口部ＯＰ内を埋め込むように、層間絶縁膜ＩＬ上に、例えばスパッタリング法によって、バリアメタル膜を形成し、バリアメタル膜上に導電性膜を形成することで、バリアメタル膜および導電性膜を有するソース電極ＳＥを形成する。バリアメタル膜は、例えばチタン膜若しくは窒化チタン膜、または、チタン膜上に窒化チタン膜が形成された積層膜であり、導電性膜は、例えばアルミニウム膜である。
開口部ＯＰ内において、ソース電極ＳＥは、シリサイド層ＳＩを介してソース領域ＳＲに接続され、コンタクト領域ＣＲおよびシリサイド層ＳＩを介してボディ領域ＢＲに接続されている。このように、ソース電極ＳＥは、ソース領域ＳＲおよびコンタクト領域ＣＲとオーミック接続される。
また、開口部ＯＰ内において、エピタキシャル層ＥＰのうち、ボディ領域ＢＲが形成されていない領域は、ソース電極ＳＥに直接接続されており、ソース電極ＳＥとエピタキシャル層ＥＰとは、ショットキー接続される。すなわち、開口部ＯＰ内において、ＳＢＤが形成される。
その後、半導体基板ＳＢの裏面に、例えばスパッタリング法を用いて、例えばアルミニウム膜および金膜の積層の導電性膜からなるドレイン電極ＤＥを形成することで、図１に示される構造を得られる。
なお、ドレイン電極ＤＥを形成する前に、半導体基板ＳＢの裏面に窒素をイオン注入することで、半導体基板ＳＢよりも高い不純物濃度を有するｎ型の不純物領域を形成してもよい。また、半導体基板ＳＢの裏面とドレイン電極ＤＥとの間に、ニッケル膜を堆積し、このニッケル膜に対してレーザアニール処理を行うことで、ニッケルシリサイドからなるシリサイド層を形成してもよい。ここでレーザアニール処理によって加熱を行うのは、エピタキシャル層ＥＰ上に形成されている素子が過熱されることを防ぐためである。
以上により、本実施の形態の半導体装置が製造される。
（実施の形態２）
以下に、図２０を用いて、実施の形態２の半導体装置を説明する。なお、以下の説明では、実施の形態１との相違点を主に説明する。
実施の形態１では、開口部ＯＰ内にＳＢＤを形成していたが、実施の形態２では、開口部ＯＰ内にＳＢＤを形成せず、開口部ＯＰ内の全体にボディ領域ＢＲが形成されており、ＳＢＤを形成する代わりにｐｎ型ダイオードの面積が大きくなっている。すなわち、ボディ領域ＢＲは、平面視において開口部ＯＰを内包するように形成されている。言い換えれば、開口部ＯＰの直下全体には、ソース領域ＳＲおよびコンタクト領域ＣＲを介して、ボディ領域ＢＲが形成されている。また、開口部ＯＰ内において、２つのソース領域ＳＲ上、および、２つのソース領域ＳＲに挟まれたコンタクト領域ＣＲ上に、シリサイド層ＳＩが形成されている。従って、ソース領域ＳＲおよびボディ領域ＢＲは、シリサイド層ＳＩを介してソース電極ＳＥに電気的に接続されている。
実施の形態２でも、実施の形態１と同様に、ボディ領域ＢＲの下部に再結合層ＲＥＣが形成されている。従って、ボディダイオードであるｐｎ型ダイオードの動作時に、ボディ領域ＢＲから注入されるホールは再結合層で再結合するため、ドリフト層中のホール濃度は増加しない。従って、基底面転位ＢＰＤにおけるホールの再結合を抑制することができ、基底面転位ＢＰＤにおける積層欠陥の増加を抑制することができる。
また、実施の形態１と比較して、半導体チップ内にＳＢＤを内蔵しないため、単位セルの縮小が可能であり、単位面積当たりのオン抵抗が低減する。または、同じオン抵抗で比較すると、チップ面積の低減が可能となる。
図６は、本願発明者らが計算した結果を示すグラフである。図６は、図５とはＳＢＤが無い点で異なるが、図５と同様に、再結合層ＲＥＣに注入されるホール濃度と、再結合層ＲＥＣの厚さとの関係を示している。
実施の形態２では、ＳＢＤが無く、ｐｎ型ダイオードのみを有しているため、同じ電流値でもホール電流が３倍になる。図６では、ホールの再結合速度をパラメータとして用いて、２１０Ａ／ｃｍ２のホール電流が再結合層ＲＥＣに流れ込んだ際のホール濃度の深さ分布を示している。そこで、ホールの再結合速度が１０ｎｓｅｃの再結合層ＲＥＣを、基底面転位ＢＰＤの上部のエピタキシャル層ＥＰに挿入し、再結合層ＲＥＣの厚さを３．４μｍ以上とすることで、再結合層ＲＥＣを通過するホール濃度は、１×１０１６／ｃｍ３以下まで低減されている。
＜実施の形態２の半導体装置の製造方法＞
以下に、図２１～図３１を用いて、実施の形態２の半導体装置の製造方法を説明する。実施の形態２の製造方法は、実施の形態１で説明した図７の工程までは、実施の形態１の製造方法と同様である。
図２１は、図７に続く製造工程を示しており、ハードマスクＨＭ２、ボディ領域ＢＲおよび再結合層ＲＥＣの形成工程を示している。
まず、エピタキシャル層ＥＰ上に、例えばＣＶＤ法によって、実施の形態１のハードマスクＨＭ１と同じ材料からなる絶縁膜を形成する。次に、フォトリソグラフィ技術およびエッチング処理によって、この絶縁膜をパターニングすることで、エピタキシャル層ＥＰ上に、選択的に複数のハードマスクＨＭ２を形成する。次に、複数のハードマスクＨＭ２をマスクとしてアルミニウムをイオン注入することで、エピタキシャル層ＥＰ内にｐ型のボディ領域ＢＲを形成する。ここで、複数のハードマスクＨＭ２は除去せずに残しておく。
次に、複数のハードマスクＨＭ２をマスクとして、例えば水素（Ｈ）をイオン注入することで、ボディ領域ＢＲの下部に再結合層ＲＥＣを形成する。イオン注入は複数回に分けて行い、加速エネルギーを１００～４００ＫｅＶの範囲内とし、全ドーズ量を２×１０１６／ｃｍ２とする。実施の形態２では、再結合層ＲＥＣの厚さは３．４～５．０μｍである。再結合層ＲＥＣは、ボディ領域ＢＲと基底面転位ＢＰＤとの間に設けられていればよく、ボディ領域ＢＲに接していてもよいし、ボディ領域ＢＲと離間していてもよい。なお、実施の形態２でも、水素の代わりにヘリウム（Ｈｅ）を用いることもできる。
図２２は、サイドウォールスペーサＳＷおよびソース領域ＳＲの形成工程を示している。
まず、実施の形態１と同様の手法によって、複数のハードマスクＨＭ２の各々の側面上にサイドウォールスペーサＳＷを形成する。
次に、複数のハードマスクＨＭ２と、それらの側面に形成されたサイドウォールスペーサＳＷとをマスクとして、例えば窒素をイオン注入することで、ボディ領域ＢＲ内にｎ型のソース領域ＳＲを形成する。ソース領域ＳＲは、ボディ領域ＢＲの中央部に形成され、平面視においてボディ領域ＢＲに内包されるように形成される。その後、ウェットエッチング処理を用いて、複数のハードマスクＨＭ１、および、それらの側面に形成されたサイドウォールスペーサＳＷを除去する。
図２３は、コンタクト領域ＣＲの形成工程を示している。
まず、ボディ領域ＢＲの一部を選択的に開口するレジストパターンＲＰ４を形成する。次に、レジストパターンＲＰ４をマスクとして、アルミニウムをイオン注入することで、ボディ領域ＢＲ内にｐ型のコンタクト領域ＣＲを形成する。コンタクト領域ＣＲは、ソース領域ＳＲに接する位置に形成され、平面視においてボディ領域ＢＲに内包されるように形成される。その後、アッシング処理などによって、レジストパターンＲＰ４を除去する。
図２４は、各不純物領域に対する熱処理工程を示している。
まず、実施の形態１と同様の手法によって、カーボン膜ＣＦを形成する。次に、エピタキシャル層ＥＰおよび半導体基板ＳＢに対して、例えば１７００～１８００℃の熱処理を施すことで、半導体基板ＳＢ、エピタキシャル層ＥＰ、ボディ領域ＢＲ、ソース領域ＳＲおよびコンタクト領域ＣＲに含まれる不純物を活性化させる。その後、カーボン層ＣＦを除去する。
図２５は、絶縁膜ＩＦ１および多結晶シリコン膜ＰＳ１の形成工程を示している。
まず、実施の形態１と同様の手法によって、エピタキシャル層ＥＰ上に絶縁膜ＩＦ１を形成し、絶縁膜ＩＦ１上に多結晶シリコン膜ＰＳ１を形成する。
次に、多結晶シリコン膜ＰＳ１の一部を選択的に覆うレジストパターンを形成する。次に、レジストパターンをマスクとしてドライエッチング処理を行うことで、レジストパターンから露出している多結晶シリコン膜ＰＳ１を除去する。次に、アッシング処理などによって、レジストパターンを除去する。次に、多結晶シリコン膜ＰＳ１をマスクとしてウェットエッチング処理を行うことで、多結晶シリコン膜ＰＳ１に覆われていない絶縁膜ＩＦ１を除去し、ソース領域ＳＲの一部、エピタキシャル層ＥＰの一部、および、これらの間に形成されているボディ領域ＢＲを露出させる。この露出されたボディ領域ＢＲが、ＭＩＳＦＥＴのチャネル領域となる。
図２６は、ゲート絶縁膜ＧＦおよびフィールド絶縁膜ＦＩの形成工程を示している。
まず、実施の形態１と同様な熱酸化処理を行うことで、絶縁膜ＩＦ１から露出しているソース領域ＳＲ、ボディ領域ＢＲおよびエピタキシャル層ＥＰの各々の上面に、ゲート絶縁膜ＧＦを形成する。この時、多結晶シリコン膜ＰＳ１も酸化され、多結晶シリコン膜ＰＳ１全体が酸化シリコン膜となる。これにより、多結晶シリコン膜ＰＳ１が酸化された酸化シリコン膜と、多結晶シリコン膜ＰＳ１の下に存在していた絶縁膜ＩＦ１との積層膜からなるフィールド絶縁膜ＦＩが形成される。
図２７は、多結晶シリコン膜ＰＳ２および絶縁膜ＩＦ２の形成工程を示している。
実施の形態１と同様の手法によって、ゲート絶縁膜ＧＦ上およびフィールド絶縁膜ＦＩ上に多結晶シリコン膜ＰＳ２を形成し、多結晶シリコン膜ＰＳ２上に絶縁膜ＩＦ２を形成する。
図２８は、ゲート電極ＧＥの形成工程を示している。
まず、実施の形態１と同様の手法によって、絶縁膜ＩＦ２の一部を選択的に除去する。次に、加工された絶縁膜ＩＦ２をマスクとして、異方性エッチング処理を行うことで、多結晶シリコン膜ＰＳ２がパターニングされて、ゲート電極ＧＥが形成される。
図２９は、層間絶縁膜ＩＬおよび開口部ＯＰの形成工程を示している。
まず、実施の形態１と同様の手法によって、層間絶縁膜ＩＬを形成する。次に、フォトリソグラフィ技術および異方性エッチング処理を用いて、ソース領域ＳＲおよびコンタクト領域ＣＲが露出するように、層間絶縁膜ＩＬに開口部ＯＰを形成する。
図３０は、シリサイド層ＳＩの形成工程を示している。
実施の形態１と同様の手法によって、ソース領域ＳＲ上およびコンタクト領域ＣＲ上に、低抵抗のシリサイド層ＳＩ１を形成する。実施の形態２では、実施の形態１と異なり、開口部ＯＰの底部全体にシリサイド層ＳＩが形成される。
図３１は、ソース電極ＳＥの形成工程を示している。
実施の形態１と同様の手法によって、開口部ＯＰ内を埋め込むように、層間絶縁膜ＩＬ上に、ソース電極ＳＥを形成する。開口部ＯＰ内において、ソース電極ＳＥは、シリサイド層ＳＩを介してソース領域ＳＲに接続され、コンタクト領域ＣＲおよびシリサイド層ＳＩを介してボディ領域ＢＲに接続されている。このように、ソース電極ＳＥは、ソース領域ＳＲおよびコンタクト領域ＣＲとオーミック接続される。
その後、実施の形態１と同様の手法によって、半導体基板ＳＢの裏面に、ドレイン電極ＤＥを形成することで、図２０に示される構造を得られる。
（実施の形態３）
以下に、図３２を用いて、実施の形態３の半導体装置を説明する。なお、以下の説明では、実施の形態１との相違点を主に説明する。
実施の形態１では、半導体基板ＳＢ上に、ドリフト層として単層のエピタキシャル層ＥＰを形成し、エピタキシャル層ＥＰ内にボディ領域ＢＲを形成し、その後、ボディ領域ＢＲの下部のエピタキシャル層ＥＰ内に、例えば水素をイオン注入することによって、再結合層ＲＥＣを形成していた。実施の形態３では、ドリフト層として３層のエピタキシャル層ＥＰ１～ＥＰ３を形成し、これらのうちのエピタキシャル層ＥＰ２が再結合層ＲＥＣを構成している。
具体的には、実施の形態１では、水素が注入された領域が最終的に点欠陥を構成し、点欠陥密度を高くすることで再結合層ＲＥＣが構成されていた。実施の形態３の再結合層ＲＥＣは、点欠陥密度を高めるのではなく、鉄またはニッケルなどの金属を不純物として添加することで構成されており、このような金属が添加されたエピタキシャル層ＥＰ２自体が、再結合層ＲＥＣを構成している。
例えば、上記金属が鉄の場合、ＳｉＣ中の鉄は、バレンスバンドとコンダクションバンドとから離れた位置に深いエネルギー準位を形成し、再結合中心を構成している。すなわち、このエネルギー準位に電子とホールと注入されると、これらが再結合する。また、鉄のような金属は、各製造工程中の熱によって拡散し難いため、添加されている金属は、最終的に再結合層ＲＥＣ内に留まっている。
また、エピタキシャル層ＥＰ１は、例えば１×１０１６／ｃｍ３の不純物濃度を有し、例えば８～１０μｍの厚さを有する。基底面転位ＢＰＤは、エピタキシャル層ＥＰ１内に存在している。金属が添加されたエピタキシャル層ＥＰ２は、例えば１×１０１７／ｃｍ３の不純物濃度を有し、例えば１．５～２．０μｍの厚さを有する。エピタキシャル層ＥＰ３は、エピタキシャル層ＥＰ１よりも高い不純物濃度を有し、例えば１×１０１７／ｃｍ３の不純物濃度を有し、例えば０．３～０．４μｍの厚さを有する。
ボディ領域ＢＲは、エピタキシャル層ＥＰ３内に形成され、例えば０．３～０．４μｍの厚さを有する。ボディ領域ＢＲの下面は、エピタキシャル層ＥＰ３内に位置していてもよいし、エピタキシャル層ＥＰ２内に位置していてもよい。また、実施の形態３でも実施の形態１と同様に、エピタキシャル層ＥＰ３のうち、ボディ領域ＢＲが形成されていない領域にソース電極ＳＥが直接形成されていることで、ＳＢＤが形成されている。
このように、実施の形態３においても、再結合層ＲＥＣ（エピタキシャル層ＥＰ２）を用いることで、ｐｎ型ダイオードの動作時にボディ領域ＢＲから注入されるホールが再結合層ＲＥＣで電子と結合するので、基底面転位ＢＰＤにおける積層欠陥の増加を抑制することができる。
＜実施の形態３の半導体装置の製造方法＞
以下に、図３３を用いて、実施の形態３の半導体装置の製造方法を説明する。実施の形態３では、実施の形態１と同様の半導体基板ＳＢ上に、エピタキシャル成長法を用いてエピタキシャル層ＥＰ１を形成し、エピタキシャル層ＥＰ１上に、エピタキシャル成長法を用いてエピタキシャル層ＥＰ２を形成し、エピタキシャル層ＥＰ２上に、エピタキシャル成長法を用いてエピタキシャル層ＥＰ３を形成する。
その後、ボディ領域ＢＲおよびソース領域ＳＲなどの各構成を形成するが、それらの製造方法は、実施の形態１とほぼ同様であるので、それらの製造方法の説明は省略する。
なお、実施の形態３のような３層のエピタキシャル層ＥＰ１～ＥＰ３を用いて、実施の形態２の半導体装置を製造することも可能である。その場合、エピタキシャル層ＥＰ２の厚さは、実施の形態３よりも厚く、例えば３．４～５．０μｍとする。
以上、本願発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
例えば、上記実施の形態ではＳＢＤを例示したが、ＳＢＤに代えてＪＢＳ（Junction Barrier Schottky）ダイオードを適用してもよい。ＪＢＳダイオードは、ＳＢＤの一種であり、ソース電極ＳＥとショットキー接続されるｎ型のエピタキシャル層ＥＰ内に、複数のｐ型不純物領域が互いに離間するように配置された構造を有する。
ＢＲ ボディ領域
ＣＦ カーボン膜
ＣＲ コンタクト領域
ＤＥ ドレイン電極
ＤＲ ダイオード領域
ＥＰ、ＥＰ１～ＥＰ３ エピタキシャル層
ＦＩ フィールド絶縁膜
ＧＥ ゲート電極
ＧＦ ゲート絶縁膜
ＨＭ１、ＨＭ２ ハードマスク
ＩＦ１、ＩＦ２ 絶縁膜
ＩＬ 層間絶縁膜
ＭＲ ＭＩＳＦＥＴ領域
ＯＰ 開口部
ＰＳ１、ＰＳ２ 多結晶シリコン膜
ＲＥＣ 再結合層
ＲＰ１～ＲＰ４ レジストパターン
ＳＢ 半導体基板
ＳＥ ソース電極
ＳＩ シリサイド層
ＳＲ ソース領域
ＳＷ サイドウォールスペーサ

Claims (19)

  1. 炭化珪素からなり、且つ、表面および裏面を有する第１導電型の半導体基板と、
    前記半導体基板の表面上に形成された前記第１導電型の半導体層と、
    前記半導体層内に形成され、且つ、前記第１導電型と反対の第２導電型の第１不純物領域と、
    前記第１不純物領域内に形成され、且つ、前記半導体層よりも高い不純物濃度を有する前記第１導電型の第２不純物領域と、
    前記第２不純物領域と前記半導体層との間の前記第１不純物領域上に、ゲート絶縁膜を介して形成されたゲート電極と、
    前記ゲート電極を覆うように形成され、且つ、前記第１不純物領域の一部および前記第２不純物領域の一部を開口する開口部を有する層間絶縁膜と、
    前記層間絶縁膜上に形成され、且つ、前記開口部内において前記第１不純物領域および前記第２不純物領域に電気的に接続されたソース電極と、
    前記半導体基板の裏面に形成されたドレイン電極と、
    を有し、
    前記第１不純物領域の下部の前記半導体層には、再結合層が形成され、
    前記再結合層は、前記再結合層の直下に位置している前記半導体層よりも高い点欠陥密度を有する、または、前記半導体層に金属が添加された層であり、
    前記開口部は、前記半導体層のうち、前記第１不純物領域が形成されていない領域も開口し、
    前記ソース電極は、前記開口部内において前記半導体層にも接続されている、半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１導電型は、ｎ型であり、
    前記第２導電型は、ｐ型であり、
    前記第１不純物領域および前記半導体層は、ｐｎ型ダイオードを構成し、
    前記ｐｎ型ダイオードの動作時に、前記第１不純物領域から流れるホールと、前記半導体基板から流れる電子とが、前記再結合層において結合する、半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記再結合層の下部の前記半導体層に、基底面転位が存在している、半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記再結合層の厚さは、１．５μｍ以上である、半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記第１不純物領域内に形成され、且つ、前記第１不純物領域よりも高い不純物濃度を有する前記第１導電型の第３不純物領域を更に有し、
    前記開口部内において、前記第３不純物領域上および前記第２不純物領域上にシリサイド層が形成され、
    前記開口部内において、前記ソース電極は、前記シリサイド層を介して前記第２不純物領域に接続され、前記第３不純物領域および前記シリサイド層を介して前記第１不純物領域に接続され、且つ、前記半導体層に直接接続されている、半導体装置。
  6. 請求項５に記載の半導体装置において、
    前記ソース電極は、バリアメタル膜、および、前記バリアメタル膜上に形成された導電性膜を有し、
    前記バリアメタル膜は、チタン膜若しくは窒化チタン膜、または、チタン膜上に窒化チタン膜が形成された積層膜である、半導体装置。
  7. 請求項１に記載の半導体装置において、
    前記第１不純物領域は、平面視において前記開口部を内包するように形成されている、半導体装置。
  8. 請求項１に記載の半導体装置において、
    前記半導体層は、前記半導体基板上に形成された前記第１導電型の第１半導体層、前記第１半導体層上に形成された前記第１導電型の第２半導体層、および、前記第２半導体層上に形成された前記第１導電型の第３半導体層を有し、
    前記第１不純物領域は、前記第３半導体層内に形成され、
    前記第２不純物領域は、前記第１半導体層よりも高い不純物濃度を有し、
    前記再結合層は、前記第２半導体層に前記金属が添加された層である、半導体装置。
  9. （ａ）炭化珪素からなり、且つ、その表面上に第１導電型の半導体層が形成された前記第１導電型の半導体基板を準備する工程、
    （ｂ）前記半導体層内に、前記第１導電型と反対の第２導電型の第１不純物領域を形成する工程、
    （ｃ）前記第１不純物領域の下部の前記半導体層内に、再結合層を形成する工程、
    （ｄ）前記第１不純物領域内に、前記半導体層よりも高い不純物濃度を有する前記第１導電型の第２不純物領域を形成する工程、
    （ｅ）前記（ｄ）工程後、前記第２不純物領域と前記半導体層との間の前記第１不純物領域上に、ゲート絶縁膜を形成する工程、
    （ｆ）前記ゲート絶縁膜上に、ゲート電極を形成する工程、
    （ｇ）前記ゲート電極を覆うように層間絶縁膜を形成する工程、
    （ｈ）前記層間絶縁膜に、前記第１不純物領域の一部および前記第２不純物領域の一部を開口する開口部を形成する工程、
    （ｉ）前記開口部内において前記第１不純物領域および前記第２不純物領域に電気的に接続するように、前記層間絶縁膜上にソース電極を形成する工程、
    （ｊ）前記半導体基板の裏面にドレイン電極を形成する工程、
    を有し、
    前記再結合層は、前記再結合層の直下に位置している前記半導体層よりも高い点欠陥密度を有する、半導体装置の製造方法。
  10. 請求項９に記載の半導体装置の製造方法において、
    前記（ｂ）工程では、第１マスクを用いたイオン注入によって、前記第１不純物領域を形成し、
    前記（ｃ）工程では、前記第１マスクを用いたイオン注入によって、前記再結合層を形成し、
    前記（ｄ）工程と前記（ｅ）工程との間に、前記第１マスクは除去される、半導体装置の製造方法。
  11. 請求項１０に記載の半導体装置の製造方法において、
    前記（ｃ）工程の前記イオン注入には、水素またはヘリウムが使用される、半導体装置の製造方法。
  12. 請求項１１に記載の半導体装置の製造方法において、
    前記半導体層は、前記半導体基板上にエピタキシャル成長法によって形成され、
    前記再結合層の下部の前記半導体層に、基底面転位が存在している、半導体装置の製造方法。
  13. 請求項１２に記載の半導体装置の製造方法において、
    前記再結合層の厚さは、１．５μｍ以上である、半導体装置の製造方法。
  14. 請求項９に記載の半導体装置の製造方法において、
    （ｋ）前記（ｄ）工程と前記（ｅ）工程との間に、前記第１不純物領域内に、前記第１不純物領域よりも高い不純物濃度を有する前記第１導電型の第３不純物領域を形成する工程、
    （ｌ）前記（ｈ）工程と前記（ｉ）工程との間に、前記開口部内において、前記第３不純物領域上および前記第２不純物領域上に、シリサイド層を形成する工程、
    を更に有し、
    前記開口部は、前記半導体層のうち、前記第１不純物領域が形成されていない領域も開口し、
    前記開口部内において、前記ソース電極は、前記シリサイド層を介して前記第２不純物領域に接続され、前記第３不純物領域および前記シリサイド層を介して前記第１不純物領域に接続され、且つ、前記半導体層に直接接続される、半導体装置の製造方法。
  15. 請求項１４に記載の半導体装置の製造方法において、
    前記ソース電極は、バリアメタル膜、および、前記バリアメタル膜上に形成された導電性膜を有し、
    前記バリアメタル膜は、チタン膜若しくは窒化チタン膜、または、チタン膜上に窒化チタン膜が形成された積層膜である、半導体装置の製造方法。
  16. 請求項９に記載の半導体装置の製造方法において、
    前記（ｈ）工程では、前記開口部は、平面視において前記第１不純物領域に内包されるように形成される、半導体装置の製造方法。
  17. （ａ）炭化珪素からなり、且つ、表面および裏面を有する第１導電型の半導体基板を準備する工程、
    （ｂ）前記半導体基板の表面上に、エピタキシャル成長法によって、前記第１導電型の第１半導体層を形成する工程、
    （ｃ）前記第１半導体層上に、エピタキシャル成長法によって、金属が添加された前記第１導電型の第２半導体層を形成する工程、
    （ｄ）前記第２半導体層上に、エピタキシャル成長法によって、前記第１導電型の第３半導体層を形成する工程、
    （ｅ）前記第３半導体層内に、前記第１導電型と反対の第２導電型の第１不純物領域を形成する工程、
    （ｆ）前記第１不純物領域内に、前記第１半導体層よりも高い不純物濃度を有する前記第１導電型の第２不純物領域を形成する工程、
    （ｇ）前記（ｆ）工程後、前記第２不純物領域と前記第３半導体層との間の前記第１不純物領域上に、ゲート絶縁膜を形成する工程、
    （ｈ）前記ゲート絶縁膜上に、ゲート電極を形成する工程、
    （ｉ）前記ゲート電極を覆うように層間絶縁膜を形成する工程、
    （ｊ）前記層間絶縁膜に、前記第１不純物領域の一部および前記第２不純物領域の一部を開口する開口部を形成する工程、
    （ｋ）前記開口部内において前記第１不純物領域および前記第２不純物領域に電気的に接続するように、前記層間絶縁膜上にソース電極を形成する工程、
    （ｌ）前記半導体基板の裏面にドレイン電極を形成する工程、
    を有する、半導体装置の製造方法。
  18. 請求項１７に記載の半導体装置の製造方法において、
    前記金属は、鉄またはニッケルである、半導体装置の製造方法。
  19. 請求項１７に記載の半導体装置の製造方法において、
    前記第１半導体層内に、基底面転位が存在している、半導体装置の製造方法。
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