JPH1197664A

JPH1197664A - 電子機器およびその作製方法

Info

Publication number: JPH1197664A
Application number: JP9273457A
Authority: JP
Inventors: Kouyuu Chiyou; 宏勇張; Masayuki Sakakura; 真之坂倉
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 1997-09-20
Filing date: 1997-09-20
Publication date: 1999-04-09

Abstract

(57)【要約】【課題】受光部（フォトダイオード）と電荷転送部が
積層されたイメージセンサにおいて、フォトキャリアの
隣接画素への漏れ込みを防止する。【解決手段】受光部６０には、受光画素ごとに電気的
に分離された下部電極６１と、光電変換層６２と、全べ
ての受光画素に共通な上部電極６３でなる。光電変換層
６２は受光画素ごとに分断され、隣接する光電変換層６
２との隙間には絶縁物６４が埋め込まれている。光吸収
物６４によって、任意の画素において発生したフォトキ
ャリアは隣接する画素に漏れ込むことがない。よって高
密度化しても、Ｓ／Ｎ比の高いイメージセンサを得るこ
とができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、光電変換効果を利
用したイメージセンサや、イメージセンサを用いたビデ
オカメラやデジタルカメラ等の電子機器およびその作製
方法に関するものであり、特にフォトダイオード等の受
光部と、受光部で発生した電荷を信号として読み出す信
号読出部とを積層したスタック型のイメージセンサに関
する。

【０００２】更に、本発明はスタック型のイメージセン
サと、表示セルとを同一基板上に備えた液晶表示装置等
の電子機器およびその作製方法に関する。

【０００３】

【従来の技術】光センサは、光を電気信号に変換するセ
ンサとして広く用いられている。例えば、ファクシミ
リ、複写機、ビデオカメラ、デジタルスチルカメラ等の
イメージセンサとして広く使用されている。

【０００４】マルチメディアの要求に対応するため、イ
メージセンサの画素の高密度化が急激に進んでいる。例
えば、デジタルスチルカメラの画素の規格はＶＧＡ（６
４０×４８０＝３１万画素）から、ＳＶＧＡ、ＸＧＡへ
と高密度化され、更にＳＸＧＡ（１２８０×１０２４＝
１３１万画素）へと高密度化が進んでいる。

【０００５】また、デジタルスチルカメラ等のマルチメ
ディアツールの小型化、低コスト化の要求から、光学系
は２／３inchから１／２inch、１／３inch、１／４inch
へと年々小型化されている。

【０００６】このように、画素の高密度化、光学系の小
型化を実現するうえで、小さな受光セルであって、変換
効率の良いイメージセンサが要求される。この要求を満
足するため、例えば開口率を向上するため、受光部と受
光部で発生した電荷を信号として読み出す読み出し部を
積層したスタック型イメージセンサが提案されている。
図１５は従来のスタック型イメージセンサの断面図であ
る。図１５には、信号読み出し部をスイッチング機能を
有するＭＯＳ型トランジスタで構成した例を示す。

【０００７】図１５に示すように、一導電型を有するシ
リコン基板１上には、ＭＯＳ型トランジスタ２が画素ご
とに配置されている。ＭＯＳ型トランジスタ２上には、
層間絶縁膜３を介して、フォトダイオードでなる受光部
４がセンサ部全面に形成されている。

【０００８】ＭＯＳ型トランジスタ２は、ソース領域５
およびドレイン領域６と、熱酸化膜でなるゲイト絶縁膜
７と、ゲイト電極８、ソース電極９、ドレイン電極１
０、ゲイト電極８と、ソース電極９およびドレイン電極
１０とを層間分離する層間絶縁膜１１でなる。ＭＯＳ型
トランジスタ２同士はＬＯＣＯＳ法で形成された酸化膜
１２によって、素子間分離されている。

【０００９】受光部（フォトダイオード）４は画素ごと
に電気的に分離されている下部電極１５と、受光部全面
に形成された光導電層１６と、全画素に共通な透明電極
１７とで構成されている。下部電極１５によってトラン
ジスタ２のソース電極９に接続されている。

【００１０】

【発明が解決しようとする課題】図１５に示すスタック
型イメージセンサは装置全面に、受光部４が形成されて
いるため、開口率が高いという長所を有する。しかしな
がら、画素が高密度化されると隣接する画素ピッチが狭
くなるが、光電変換層１６が画素ごとに分離されていな
いので、点線２０で囲った画素間の光電変換層１６で発
生したフォトキャリア２１は矢印で示すように、隣接す
る下部電極１５へ漏れ込み易くなる。隣接画素への漏れ
込みは、Ｓ／Ｎを低下させたり、クロストークの原因と
なる。

【００１１】更に画素ピッチが狭くなると、点線２０内
のみでなく、下部電極１５、上部電極１７で挟まれた光
電変換層１６で発生したフォトキャリアも隣接画素へ漏
れ込み易くなる。

【００１２】本発明の目的は、上述した受光部での隣接
画素へのフォトキャリアの漏れ込みを防止して、高開口
率、高密度の受光画素を備えたイメージセンサ等の電子
機器、およびその作製方法を提供することにある。

【００１３】更に、本発明の他の目的は、上述した受光
部での隣接画素へのフォトキャリアの漏れ込みを防止し
て、高開口率、高密度の受光画素を備えた受光セルを、
表示機能を有する画素セルと同一基板上に備えた電子機
器およびその作製方法を提供することにある。

【００１４】

【課題を解決するための手段】上述した課題を解決する
ために、本発明の受光領域を備えた電子機器は、従来の
受光部において、全ての受光画素で一体的であった光電
変換層を画素ごとに分断し、かつ分断によって生じた隙
間に絶縁物を埋め込むことで、光電変換層を受光画素ご
とに電気的に分離することを特徴とする。この構成によ
って、任意の受光画素で発生したフォトキャリアが隣接
する受光画素内に漏れ込むことが防止でき、クロストー
クの発生、Ｓ／Ｎ比の低下が防げる。

【００１５】また、本発明では、光電変換層の分断工程
と下部電極の形成工程とを連続して行う点に特徴を有す
る。これにより、光電変換層の分断工程を追加しても、
プロセスが複雑化することない。具体的には、下部電極
を構成する導電膜と、光電変換層を積層した後、同一の
レジストマスクを用いて、エッチング法、特にドライエ
ッチング法により、光電変換層の分断工程、前記導電膜
のパターニング工程を連続に行う。よって、マスクずれ
による開口率の低下が回避できる。

【００１６】ここで、信号読取部は、受光部で発生した
電荷を、受光部の電位の変動として読み出す、または受
光部で蓄積された電荷量として読み出す回路を指し、前
者の代表例はＭＯＳ型半導体素子であり、後者の代表例
はＣＣＤである。

【００１７】

【発明の実施の形態】図１〜図３を用いて本発明の実
施形態を説明する。

【００１８】本実施形態は、本発明をスタック型イメー
ジセンサに応用した例である。図１は本実施形態の受光
部の分解斜視図であり、図２、図３は本実施形態のイメ
ージセンサの作製工程を示す断面図である。本実施携帯
では、ＭＯＳ型トランジスタを用いたパッシブ型のイメ
ージセンサについて説明する。

【００１９】図１は、受光画素３×３の受光部（フォト
ダイオード）６０の斜視図である。受光部６０には、下
部電極６１と、下部電極６１上に接して設けられた光電
変換層６２と、光電変換層６２上に接して設けられた上
部電極６３とによりフォトダイオードが形成されてい
る。下部電極６１は受光画素ごとに電気的に分離され、
他方上部電極６３は全べての受光画素に共通となってお
り、一定電位に固定されている。このため上部電極６３
によって、光入射側からのノイズを遮断することができ
る。

【００２０】光電変換層６２も下部電極６１同様に受光
画素毎に分断される。隣接する光電変換層６２の隙間に
は絶縁物６４が埋め込まれている。絶縁物６４によっ
て、光電変換層６２は受光画素ごとに電気的に絶縁され
ることとなり、任意の受光画素の光電変換層６２で発生
したフォトキャリアは隣接する受光画素に拡散すること
がない。

【００２１】以下、図２、図３を用いて受光部（フォト
ダイオード）６０の作製方法を説明する。

【００２２】先ず、図２（Ａ）に示すように、ｎ型もし
くはｐ型シリコン基板４０上に、受光部の電荷を信号と
して読み出す信号読出部を形成する。本実施形態では信
号読出部として、１画素に１つのＭＯＳ型トランジスタ
５０を配置したパッシブ方式のマトリクス回路を採用す
る。ＭＯＳ型トランジスタ５０は公知のＩＣ技術を用い
て形成する。そして受光領域全面にトランジスタ５０と
受光部６０を層間分離するための層間絶縁膜５９を形成
する。

【００２３】ＭＯＳ型トランジスタ５０はソース領域５
１およびドレイン領域５２と、熱酸化膜でなるゲイト絶
縁膜５３と、ゲイト電極５４、ソース電極５５、ドレイ
ン電極５６、ゲイト電極５７、ソース電極５５およびド
レイン電極５６とを層間分離する層間絶縁膜５７でな
る。隣接する画素において、ＭＯＳ型トランジスタ５０
同士はＬＯＣＯＳ法で形成された酸化膜５８によって、
素子間分離されている。

【００２４】図２（Ｂ）に示すように、層間絶縁膜５９
にソース電極５５に達するコンタクトホールを形成した
後、受光部全面に、受光部６０の下部電極６１を構成す
る導電膜７１を成膜する。導電膜６１はＴｉ、Ｍｏ、Ｃ
ｒ、Ａｌ、ＭｏＴａ等の金属材料の単層膜や多層膜とす
る。

【００２５】次に、導電膜７１上に光電変換膜７２を形
成する。光電変換膜７２の材料は、真性もしくは実質的
に真性な非晶質シリコンや非晶質シリコンゲルマニュー
ム等のシリコン系半導体を用いることができる。ｐｉｎ
接合を有するシリコン系半導体膜を用いることもでき
る。また受光部をフォトコンダクタ型とする場合には、
一般に固体撮像管に用いられてるＺｎＳｅ／ＺｎＣｄＴ
ｅ膜や、Ｓｅ／Ｔｅ／Ａｓ等の積層膜を用いることがで
きる。

【００２６】次に、下部電極６１、光電変換層６２をパ
ターニング用のレジストマスク７３を形成する。図２
（Ｂ）に示すようにレジストマスク７３を用いて、プラ
ズマエッチングやＲＩＥ（反応性イオンエッチング）等
のドライエッチング法によって、光電変換膜７２を貫通
する溝部７４を形成して、受光画素ごとに分断された光
電変換層６２を形成する。連続して導電膜７１をパター
ニングして、信号読出部に接続され、かつ受光画素ごと
に分離された下部電極６１を形成する。

【００２７】レジストマスク７３を剥離した後、図３
（Ａ）に示すように、溝部７４および下部電極６１の隙
間に絶縁物７５を埋め込む。画素が高密度化されると画
素間隔が狭くなるので、溝部７４も微細になる。従って
絶縁物７５にはスピンコート法等の塗布法で形成可能な
膜が好適である。このような塗布膜として、アクリル、
ポリイミド、ポリアミド、ポリイミドアミド、エポキシ
から選ばれた有機樹脂や、ＰＳＧ、ＳｉＯ₂ 等の酸化珪
素系塗布膜を用いることができる。

【００２８】塗布法で絶縁物７５を形成したため、絶縁
物７２は光電変換層６２の表面も覆っている。このた
め、図３（Ｂ）に示すように、光電変換層６２の表面を
覆っている余分な絶縁物６２を、ドライエッチングやＣ
ＭＰ等の手段によって除去する。残存した絶縁物７５が
図１に図示した絶縁物６４である。

【００２９】なお、ＣＭＰ法を用いる場合には、絶縁物
６４を形成する前に、光電変換層６２表面にストッパと
なる絶縁物６４よりも硬度が高い膜を形成するとよい。
例えば絶縁物６４が樹脂材料であれば、酸化珪素膜、窒
化珪素膜もしくは、上部電極と同じ材料となるＩＴＯ膜
等が使用できる。

【００３０】なお、塗布法のみで絶縁物７５を形成する
のではなく、塗布膜を形成する前にＣＶＤ法やスパッタ
法等の堆積法にて無機絶縁膜を形成し、光電変換層６２
の側面（分断面）を被覆すると良い。これは、ドライエ
ッチングによってダメージを受け、粗くなっているた光
電変換層６２の側面を平滑化するためである。これによ
り塗布膜の原料液が溝部７４に流入し易くなる。

【００３１】更に、光電変換層６２の側面を無機絶縁膜
で被覆することで、樹脂膜等の塗布膜のみで絶縁物６４
を形成するよりも、光電変換層６２と絶縁物６４との界
面準位を低くすることができる。無機絶縁膜の材料とし
て、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜などが挙
げられる。

【００３２】また、光電変換層６２をシリコン系半導体
材料で形成した場合には、絶縁物６４との界面準位を低
くするための他の対策として、絶縁物６４を形成する前
に、光電変換層６２の分断面の不対結合手を終端する方
法が挙げられる。例えば、光電変換層６２、下部電極６
１を分断後、水素プラズマ処理や、水素を含有するＮ₂
やＡｒ₂ 等の不活性雰囲気中で加熱処理する方法。ま
た、上述した光電変換層６２の側面を覆う酸化珪素膜や
窒化珪素膜を成膜する際の雰囲気にＮＨ₃やＮ₂Ｏ等を含
ませる方法等が挙げられる。

【００３３】最後に、図３（Ｃ）に示すように、受光領
域に全面に透明導電膜でなる上部電極６３を形成する。

【００３４】本実施形態において、光電変換層６２を受
光画素ごとに分離して、隣接する光電変換層６２の隙間
に絶縁物６４を埋め込んだため、光電変換層６２が画素
ごとに絶縁分離されている。従って、画素の隙間でフォ
トキャリアは発生することがなく、また任意の画素で発
生したフォトキャリアは隣接する画素に漏れ込むことが
ないため、Ｓ／Ｎ比が向上され、クロストークを防止で
きる。よって高集積化が可能である。

【００３５】なお、実施形態１、２では信号読出部５０
をＭＯＳ型トランジスタで形成したが、受光部の電荷量
を信号として取り出すＣＣＤで構成することも可能であ
る。またＭＯＳ型半導体素子とＣＣＤ双方を用いたＣＰ
Ｄ(Charege Priming Device)等とすることもできる。

【００３６】また、本実施形態ではＭＯＳ型トランジス
タ５０をＬＯＣＯＳ法で形成した酸化膜５８によって素
子間分離したが、高密度化するには、素子間分離用の絶
縁膜を埋め込み型としたり、ＳＯＩ技術等を用いるとよ
い。

【００３７】また、本実施形態では、信号読出部を受光
部で蓄積した電荷をそのまま出力するパッシブ型とした
が、ＭＯＳ型とする場合、複数のＭＯＳ型トランジスタ
でなる増幅作用を備えたアクティブ型に構成することも
可能である。

【００３８】

【実施例】図４〜図１４を用いて、本発明の実施例を
詳細に説明する。

【００３９】［実施例１］本実施例は、イメージセン
サを表示画素部と同一基板上に備えた透過型液晶表示装
置に関するものである。

【００４０】図４は、本実施例の液晶表示装置の正面図
である。図４に示すように同一基板１００上には、撮像
機能を有する受光領域１１０が表示領域１２０共に設け
られている。受光領域１１０には、複数の受光セルがマ
トリクス状に配置された受光マトリクス１１１と、受光
マトリクス１１１に形成された信号読出部を駆動するた
めの受光部駆動回路１１２で構成されている。

【００４１】他方、表示領域１２０は、画素電極と画素
電極に接続された能動素子とが配置された表示マトリク
ス１２１と、表示マトリクス１２１配置された能動素子
を駆動するための周辺駆動回路１２２とが設けられてい
る。更に、基板１００上には、受光領域１１０、表示領
域１２０の周辺駆動回路１１１、１２１を制御するため
の制御回路１３０も設けられている。

【００４２】本実施例では、受光マトリクス１１１の信
号読出部、表示マトリクス１２１の能動素子、周辺駆動
回路１１２、１２２および制御回路１３０に配置される
駆動回路用素子を、ＣＭＯＳ技術を用いてＴＦＴ（薄膜
トランジスタ）にて同時に作製する。なお、本実施例で
は、信号読出部は１画素に１つのＴＦＴが配置されたパ
ッシブ方式のマトリクス回路とする。以下、図５〜図１
３を用いて、本実施例の液晶パネルの作製方法を説明す
る。

【００４３】図５（Ａ）、（Ｂ）はそれぞれ受光マトリ
クス１１１、表示マトリクス１２１の模式的な上面図で
ある。また図５（Ｃ）は周辺駆動回路１１２、１２２、
制御回路１３０の模式的な上面図であり、１組のＣＭＯ
Ｓ−ＴＦＴを図示した。また図５（Ｄ）はこれら回路の
断面図であり、図５（Ａ）〜（Ｃ）において線Ａ−
Ａ’、線Ｂ−Ｂ’、線Ｃ−Ｃ’に沿った断面図であり、
受光部ＴＦＴ２００、表示部ＴＦＴ３００、ＣＭＯＳ−
ＴＦＴ４００の断面を図示した。

【００４４】また、図６も図５と同様であり、図６
（Ａ）〜（Ｃ）はそれぞれ受光マトリクス１１１、表示
マトリクス１２１、駆動・制御回路１１２、１２２、１
３０の模式的な上面図である。図６（Ｄ）は図６（Ａ）
〜（Ｃ）において線Ａ−Ａ’、線Ｂ−Ｂ’、線Ｃ−Ｃ’
で切った断面図に対応する。

【００４５】まず図５（Ａ）に示すように、ガラス基板
５００全面に、基板からの不純物の拡散を防止するため
の下地膜５１０を形成する。下地膜５１０として、プラ
ズマＣＶＤ法によって、酸化珪素膜を２００ｎｍの厚さ
に形成する。

【００４６】本実施例では透過型液晶パネルを作製する
ため、基板５００は可視光を透過する基板であれば良
く、ガラス基板５００の代わりに石英基板等も用いるこ
とができる。なお、本実施例では、ＴＦＴ２００、３０
０、４００を多結晶シリコン膜で形成するため、基板５
００は多結晶シリコン膜の形成プロセスに耐え得るもの
を選択する。多結晶シリコン膜は移動度が１０〜２００
cm² ／Ｖsec程度と非常に大きく、多結晶シリコンでＴ
ＦＴのチャネル形成領域を構成することにより、高速応
答させることができ、特に、受光部ＴＦＴ２００、ＣＭ
ＯＳ−ＴＦＴ４００に有効である。

【００４７】次に、プラズマＣＶＤ法によって非晶質シ
リコン膜を５５ｎｍの厚さに成膜し、エキシマレーザ光
を照射して、多結晶化する。非晶質珪素膜の結晶化方法
として、ＳＰＣと呼ばれる熱結晶化法、赤外線を照射す
るＲＴＡ法、熱結晶化とレーザアニールとを併用する方
法等を用いることができる。

【００４８】次に、多結晶化されたシリコン膜を島状に
パターニングして、ＴＦＴ２００、３００、４００の活
性層２０１、３０１、４０１、４０２を形成する。次
に、これら活性層２０１、３０１、４０１、４０２を覆
うゲイト絶縁膜５２０を形成する。ゲイト絶縁膜５２０
はシラン（ＳｉＨ₄）とＮ₂Ｏを原料ガスに用いて、プラ
ズマＣＶＤ法で１２０ｎｍの厚さに形成する。

【００４９】次に、Ａｌ、Ｃｒや導電性ポリシリコン膜
等の導電膜を成膜しパターニングして、選択線２０２、
３０２、ゲイト電極４０３を形成する。これら配線・電
極２０２、３０２、４０３をマスクにして、公知のＣＭ
ＯＳ技術を用いて活性層２０１、３０１、４０１、４０
２に導電性を付与する不純物をドーピングしてソース及
びドレイン領域を形成する。

【００５０】活性層２０１、３０１、４０１にリンをド
ープすることにより、Ｎ型のソース領域２０３、３０
３、４０５、ドレイン領域２０４、３０４、４０６、チ
ャネル形成領域２０４、３０５、４０７が自己整合的に
形成される。活性層２０１、３０１、４０１をレジスト
マスクで覆い、活性層４０２のみにボロンをドープし
て、Ｐ型のソース領域４０８およびドレイン領域４０９
と、チャネル形成領域４１０を自己整合的に形成する。
ドーピング後、ドーピングされた不純物を活性化する。

【００５１】なお、本実施例では活性層２０１、３０
１、４０１、４０１が多結晶シリコンであるため、配線
・電極２０２、３０２、４０３を形成する前に、少なく
ともＮチャネル型ＴＦＴのチャネル形成領域２０５、３
０５、４０７となる領域にボロン等のＰ型の不純物を添
加して、しきい値を最適化するのが好ましい。

【００５２】次に、図６に示すように、基板５００全面
を覆う第１の層間絶縁膜５３０を形成する。層間絶縁膜
５３０にＴＦＴ２００、３００、４００のソース領域お
よびドレイン領域に達するコンタクトホール及びＴＦＴ
４００のゲイト電極４０３に達するコンタクトホールを
それぞれ形成する。

【００５３】しかる後、チタン膜、アルミニウム膜、チ
タン膜でなる積層膜を形成し、パターニングして、画素
部マトリクス１１１の信号線２０６、ソース電極２０７
と、受光マトリクス１１１、１２１の信号線３０６、ド
レイン電極３０７がそれぞれ形成される。更に駆動回路
１１２、１２２及び制御回路のＣＭＯＳ−ＴＦＴ４００
には、ゲイト電極４０３に接続される入力配線４１１、
ｎチャネル型ＴＦＴのソース領域に接続される配線４１
２、ｐチャネル型ＴＦＴのドレイン領域に接続される配
線４１３、ｎチャネル型ＴＦＴのドレイン領域４０６と
ｐチャネル型ＴＦＴのソース領域４０８とを接続する配
線４１４が形成される。

【００５４】以上のＣＭＯＳプロセスを経て、多結晶シ
リコンを用いた受光部ＴＦＴ２００、表示部ＴＦＴ３０
０、ＣＭＯＳ−ＴＦＴ４００が同時に完成する。ここで
はＴＦＴ２００、３００、４００をトップゲイトのプラ
ナ型としたが、逆スタガ等のボトムゲイト型としてもよ
い。この場合、図５において、活性層２０１、３０１、
４０１、４０２と、選択線２０２、３０２、ゲイト電極
４０３の形成順序を逆にし、活性層２０１、３０１、４
０１、４０２前にゲイト絶縁膜５２０を形成することに
なる。また、活性層にＬＤＤ領域やオフセット領域を設
けてもよい。

【００５５】以降の工程を図７〜１３を用いて説明す
る。なお、図面が煩雑になるため図７〜１３においてＣ
ＭＯＳ−ＴＦＴ４００は省略する。

【００５６】先ず図７（Ａ）に示すように、受光部ＴＦ
Ｔ２００と受光部とを絶縁分離するための第２の層間絶
縁膜５４０を基板５００全面に形成する。第２の層間絶
縁膜５４０には下層の凹凸を相殺して、平坦な表面が得
られる樹脂膜が好適である。このような樹脂膜として、
ポリイミド、ポリアミド、ポリイミドアミド、アクリル
を用いることができる。また、第２の層間絶縁膜５４０
の表面層は平坦な表面を得るため樹脂膜とし、下層は酸
化珪素、窒化珪素、酸化窒化珪素等の無機絶縁材料の単
層、多層としても良い。本実施例では、第２の層間絶縁
膜５４０としてポリイミド膜を１．５μｍの厚さに形成
する。

【００５７】次に、第２の層間絶縁膜５４０に受光部Ｔ
ＦＴ２００のソース電極２０７に達するコンタクトホー
ルをそれぞれ形成した後、受光部の下部電極、及び表示
マトリクスの遮光膜を構成するＴｉ、Ｃｒ、Ｍｏ等の導
電膜を形成する。本実施例では導電膜として厚さ２００
ｎｍのチタン膜をスッパタ法で成膜する。

【００５８】次に、光電変換膜を形成する。本実施例で
は受光部を抵抗型のフォトダイオードとするため、ｐｉ
ｎ接合を有するシリコン層を形成する。先ず、リンを含
んだｎ型の非晶質シリコン膜６０２を３０〜５０ｎｍの
厚さに、ここでは３０ｎｍの厚さに基板全面に成膜す
る。連続して、真性もしくは実質的に真性な非晶質シリ
コン膜６０３を１〜２μｍ、ここでは１．５μｍの膜厚
に成膜する。連続して、ボロンを含んだｐ型の非晶質シ
リコン膜６０４を３０〜１００ｎｍの厚さに、ここでは
５０ｎｍの厚さに成膜する。

【００５９】なお、非晶質シリコンが実質的に真性な状
態とは、ボロン等のｐ型不純物を５×１０¹⁶〜１×１０
¹⁹ｃｍ^-3程度添加することで、そのフェルミ準位がバン
ドギャプの中央に位置している状態をいう。これは非晶
質シリコンは成膜時にはフェルミ準位がバンドギャプの
中央に必ずしも位置している訳ではなく、若干ｎ型にな
る方向にフェルミ準位がずれている。そのため、上記の
ようにｐ型不純物を添加することで、フェルミ準位をバ
ンドギャプの中央にすることができる。この場合に不純
物が添加されているが、フェルミ準位をバンドギャプの
中央にある状態を実質的に真性な状態であるとしてい
る。

【００６０】また、真性もしくは実質的に真性な非晶質
シリコン膜６０３が、実質的にフォトキャリアを発生す
るための膜であり、他に非晶質シリコンゲルマニューム
を用いることができる。また、ｎ型、ｐ型表質シリコン
膜６０２、６０４はそれぞれ下部電極、上部電極とのオ
ーミック接合させるための膜であり、非晶質シリコン６
０２、６０４の代わりに微結晶シリコンを用いることも
できる。更にｎ型シリコン膜６０２の代わりに、リン等
のｎ型不純物が添加された窒化珪素、酸化珪素、炭化珪
素を用いることで、真性な非晶質シリコン膜６０３に対
するバリア層として機能させることができる。

【００６１】次に、図７（Ｂ）に示すように、下部電
極、遮光膜をパターニングするためのレジストマスク６
０５を形成する。レジストマスク６０５を用いて、非晶
質シリコン膜６０２〜６０４および導電膜６０１をパタ
ーニングする。パターニング後、レジストマスク６０５
を除去する。この状態の受光マトリクス１１１の上面図
を図１０に示し、表示マトリクス１２１の上面図を図１
１に示す。図１０、図１１の線Ａ−Ａ’、線Ｂ−Ｂ’で
切った断面図が図７（Ｂ）に対応する。

【００６２】このパターニング工程によって、受光マト
リクス１１１には、選択線２０２及び信号線２０３で形
成される格子内に、導電膜６０１でなる下部電極２１１
が画素ごと分離されて形成される。更に、下部電極２１
１上には非晶質シリコン膜６０２〜６０４でなる光電変
換層２１２が形成されている。光電変換層２１２は下部
電極２１１とほぼ同一パターンであり、選択線２０２及
び信号線２０３に沿って受光画素ごとに分断されてい
る。

【００６３】他方、表示マトリクス１２１には、活性層
３０１、選択線３０２、信号線３０６及び画素電極との
接続部を除くドレイン電極３０７を覆うように、導電膜
６０１でなる遮光膜３１１が形成される。遮光膜３１１
はＴＦＴ３００に光が入射するのを防ぐと共に、有効表
示領域以外から光によって表示特性が劣化することを防
止している。遮光膜３１１上には遮光膜３１１とほぼ同
一パターンにシリコン膜６０２〜６０４が残存され、光
吸収層３１２が形成されている。この光吸収層３１２は
可視光に対する光吸収係数が大きい真性な非晶質シリコ
ン膜６０２を有するため、金属でなる遮光膜３１２の表
面（画素電極側）で光が反射するのを防止する機能を有
する。

【００６４】非晶質シリコン膜６０２〜６０４をパター
ニングするには、プラズマエッチングやＲＩＥ（反応性
イオンエッチング）等のドライエッチング法を用いる。
本実施例では、エッチングガスにＯ₂とＣＦ₄の混合ガス
を用いる。ＣＦ₄の濃度は全ガスに対して１〜１０％と
する。ＣＦ₄の濃度や圧力等の条件によりエッチングレ
ートが制御できる。

【００６５】ここでは、ＣＦ₄の濃度が５％のガスを用
いたＲＩＥエッチングによって、シリコン膜６０２〜６
０４をパターニングして、光電変換層２１２、光吸収層
３１２を形成する。光電変換層２１２は上述したように
格子状の溝６０６によって受光画素ごとに分断される
が、ＲＩＥエッチングは異方性であり、ＲＩＥエッチン
グによる分断面は等方性エッチングよりも粗くなる。そ
のため本実施例では、ＲＩＥエッチングにて溝６０６を
シリコン膜６０２〜６０４を貫通させた後、エッチング
モードを等方性のプラズマモードに切り替えて、残存し
ているシリコン膜６０２〜６０４の側面を数ｎｍ〜１０
ｎｍ程度エッチングする。これにより光電変換層２１２
の側面が平滑化され、光電変換層１２１隙間に絶縁物が
被覆性よく形成できると共に、側面での界面準位を低下
させるという効果を得ることができる。

【００６６】シリコン膜６０２〜６０４のパターニング
後、引き続きチタンでなる導電膜６０１をＲＩＥエッチ
ングにてパターニングして、受光部の下部電極２１１、
表示マトリクス１２１の遮光膜が形成される。エッチン
グガスにはＣｌ₂ ／ＢＣｌ₃／ＳｉＣｌ₄を混合した塩素
系ガスを用いる。エッチングガスは導電膜６０１の下地
である層間絶縁膜５４０との選択比が高いものを使用
し、層間絶縁膜５４０をエッチングストッパとして機能
させる。導電膜６０１のエッチング終了後、レジストマ
スク６０５を剥離する。

【００６７】なお、受光マトリクス１１１において、光
電変換層２１２および下部電極２１１の隙間の幅は開口
率が最大になるようなデザインルールのみに従って設定
すればよい。ガラス基板上に半導体装置を作製する場合
のデザインルールは１〜３μｍ程度であるため、下部電
極２０８間の距離は最小で１〜３μｍ程度とすることが
できる。ここでは、２μｍとする。

【００６８】次にレジストマスク６０５を除去した後、
下部電極２１１、光電変換層２１２の隙間を絶縁物で埋
める。先ず、図８（Ａ）に示すように、光電変換層２１
２の側面を覆う無機絶縁膜６０７として、プラズマＣＶ
Ｄ法によりＴＥＯＳを原料にして酸化珪素膜を０．１μ
ｍ〜０．５μｍの厚さに形成し、少なくとも光電変換層
２１２の側面を被覆する。本実施例では０．３μｍの厚
さに酸化珪素膜６０７を形成する。酸化珪素膜６０７を
成膜するのは、光電変換層２１２、および下部電極２１
１の分断面を平滑化して、樹脂膜６０８を充填し易くす
るためである。また、側面において、光電変換層１２１
と絶縁物との界面準位を低くするためである。

【００６９】なお、光電変換層２１２の側面を被覆する
無機絶縁層を形成する際に、樹脂でなる層間絶縁膜５４
０が露出しているため、樹脂膜の耐熱性、ポリイミド膜
であれば３２０℃程度、を考慮して作製方法を選択する
必要がある。そのため、本実施例では、３００℃以下の
低温で被覆性のよい膜が得られるため、プラズマＣＶＤ
法によりＴＥＯＳを原料にして酸化珪素膜６０７を形成
する。

【００７０】次に、酸化珪素膜６０７上に、スピンコー
ト法にてポリイミド膜６０８樹脂を塗布して、光電変換
層２１２、下部電極２１１の隙間を完全に充填し、硬化
する。スピンコート法にてポリイミド膜６０８を形成し
たため、ポリイミド膜６０８は基板５００の全表面を覆
っており、酸化珪素６０８上の膜厚ｔは、受光マトリク
ス１１１と表示マトリクス１２１においてほぼ等しくな
る。また、この膜厚ｔはポリイミド膜６０８を形成する
際のスピナ−の回転速度や、絶縁物２１４の原料溶液の
粘度等により制御できる。

【００７１】次に、図８（Ｂ）に示すようにＯ₂アッシ
ング等のドライエッチング処理により、光電変換層２１
２と上部電極との接続部分を覆うポリイミド膜６０８を
除去し、６０９で示すように下部電極２１１及び光電変
換層２１２の隙間に充填されたポリイミド膜を残存す
る。ポリイミド膜６０８を除去するには、Ｏ₂ ガスにＣ
Ｆ₄ ガスを１〜５％混合したエッチングガスによるＯ₂
アッシングを用いる。樹脂膜のエッチングレートが代表
的には０．３〜１μｍ／分程度であることを考慮する
と、基板表面のポリイミド膜６０８の厚さｔが０．３〜
１．５μｍ程度となるようにする。更に、光電変換層２
１２の隙間に埋め込まれたポリイミド膜６０９を除去し
ないようにするために、アッシングされるポリイミド膜
６０８の厚さｔは、光電変換層２１２の厚さよりも薄く
して、アッシングのマージンを確保する。

【００７２】ここでは光電変換層２１２の隙間は１〜３
μｍ程度であるので、アッシング工程においてプラズマ
が隙間には入り込み難く、溝部２１３に埋め込まれた絶
縁物２１４は除去され難くなっている。また、光電変換
層２１２表面は酸化珪素膜６０８でなるエッチングスト
ッパによって保護されている。従って、光電変換層２１
２の隙間に埋め込まれたポリイミド膜６０９を残存さ
せ、かつ光電変換層２１２を変質させずに、光電変換層
２１２と上部電極との接続面を覆う余分なポリイミド膜
６０８を除去することが可能である。

【００７３】なお、酸化珪素膜６０７を形成しない場合
は、アッシングをＯ₂ ガスのみで行うことで、ポリイミ
ド膜６０８とシリコンでなる光電変換層２１２とのエッ
チング選択比を大きくすることができる。更に、ポリイ
ミド膜６０８を硬化する際に、アッシング前は２００℃
程度の仮焼成までとし、アッシング後に本焼成を行い完
全に硬化させるさせるようにすることで、ポリイミド膜
６０８をアッシングし易い状態とすることができ、光電
変換層２１２とのエッチング選択比を大きくすることが
できる。なお、これらの対策は酸化珪素膜６０７を設け
た場合でも有効である。

【００７４】図８（Ｂ）では、表示マトリクス１２１の
ポリイミド膜６０８は完全に除去されているように図示
したが、このアッシング工程で、表示マトリクス１２１
や周辺駆動回路にポリイミド膜６０８が残存しても問題
はない。また、図８（Ｂ）では、残存されたポリイミド
膜６０９の表面と酸化珪素膜６０７の表面は、同一平面
をなすように図示されているが、ポリイミド膜６０９の
表面は若干抉れていたり、突出していてもよく、少なく
ともポリイミド膜６０９が光電変換層２１２の側面を覆
っていればよい。

【００７５】また、余分なポリイミド膜６０８を除去す
るのにアッシングの代わりに、ＣＭＰを用いることもで
きる。この場合は、ＣＭＰの加工マージンを考慮して、
ポリイミド膜６０８によって基板５００の表面が平坦に
なるように、ポリイミド膜６０８を厚く形成する。そし
て、ＣＭＰにて受光マトリクス１１１上の余分なポリイ
ミド膜６０８を研磨除去する。この際酸化珪素膜６０７
がストッパとして機能する。受光マトリクス１１１上で
研磨除去しきれないポリイミド膜６０８はアッシングで
除去すればよい。

【００７６】次に図９（Ａ）に示すように、表示マトリ
クス１２１の画素電極の下地となる第３の層間絶縁膜５
５０を形成する。第３の層間絶縁膜５５０を構成する絶
縁被膜として、ポリイミド、ポリアミド、ポリイミドア
ミド、アクリル等の樹脂膜を形成して、平坦な表面を得
るようにする。本実施例では、ポリイミド膜を基板全面
に形成する。

【００７７】次に、図９（Ｂ）に示すように、層間絶縁
膜５５０、酸化珪素膜６０７をパターニングする。受光
マトリクス１１１では層間絶縁膜５５０、酸化珪素膜６
０７が除去されて光電変換層１２１が露出される。この
工程で残存した酸化珪素膜６０７と、ポリイミド膜６０
９が、下部電極２１１と光電変換層２１２を画素間で絶
縁分離する絶縁物２１３である。この状態の受光マトリ
クス１１１の上面図を図１２に示す。図１２の線Ａ−
Ａ’で切った断面図が図９（Ｂ）に対応する。なお図１
２において酸化珪素膜６０７は省略されている。

【００７８】更に、表示マトリクス１２１では酸化珪素
膜６０７のパターニング後、引き続き層間絶縁膜５４０
もパターニングされ、ドレイン電極３０７に達するコン
タクトホールが形成される。

【００７９】図１２に示すように、絶縁物２１３は選択
線２０２と信号線２０６が作る格子に沿って一体的に形
成される。絶縁物２１３によって光電変換層２１２及び
下部電極２１１が画素間で電気的に絶縁分離される。そ
のため任意の画素の光電変換層２１２で発生したフォト
キャリアが隣接する画素に漏れ込むことがない。また絶
縁物２１３は光電変換層２１２と接する部分をＣＶＤ法
で形成した酸化珪素膜６０７としたため、ポリイミド膜
６０９のみよりも、光電変換層２１２との界面準位を低
くすることができる。

【００８０】次に、１００〜３００ｎｍ厚さ、ここでは
１２０ｎｍのＩＴＯ膜をスパッタ法にて成膜しパターニ
ングして、受光マトリクス１１１全面に、光電変換層２
１２のｐ型非晶質シリコン膜６０４とオーミック接合す
る上部電極２１４を形成する。また表示マトリクス１２
１には、ドレイン電極３０７に接続された画素電極３０
８が形成される。この状態の表示マトリクス１２１の上
面図を図１３に示す。図１３の線Ｂ−Ｂ’で切った断面
図が図９（Ｂ）に図示されている。

【００８１】図１３に示すように、画素電極３１３は表
示画素ごとに電気的に分離され、その周縁が遮光膜３１
２と重なるように形成される。画素３１３の隙間におい
て、チタンでなる遮光膜３１１は露出されるが、真性な
非晶質シリコン膜６０３を有する光吸収層３１２がその
表面に形成されているため、遮光膜３１１にて光が反射
することが防止される。よって画素電極を透過した光に
他の光が混入することが防止され、良好な表示が行え
る。

【００８２】本実施例の受光マトリクス１１１に形成さ
れたフォトダイオードは図１のフォトダイオード６０と
同様な構成を有する。図１において、下部電極２１１は
電極６１に対応し、シリコン層６０２〜６０４でなる光
電変換層２１２は６２に対応し、上部電極２１４は６３
に対応し、絶縁物２１３は６４に対応している。

【００８３】本実施例では、ｐｉｎ型のフォトダイオー
ドを形成するため、光電変換層２１２をｐｉｎ接合を有
するシリコン膜６０２〜６０４で形成したが、ショット
キー型とする場合は、真性又は実質的に真性な非晶質シ
リコン膜６０３のみを形成すればよい。この場合、遮光
膜３１１上の光吸収層３１２も非晶質シリコン膜６０３
のみによって形成される。

【００８４】実施例において、受光マトリクス１１１の
信号読出部、即ち受光部ＴＦＴ２００が配置されたマト
リクス回路を作製した後、ＴＦＴ２００上に受光部（フ
ォトダイオード）を形成する積層型としたので、従来の
ように受光部を非晶質シリコン膜で形成しても、受光部
ＴＦＴ２００を多結晶シリコンで構成することができ
る。即ちガラス基板等の絶縁性基板上に、変換効率が良
く、高速応答可能なイメージセンサが作製できる。

【００８５】また、イメージセンサを積層構造とするこ
とで、従来多結晶シリコンＴＦＴで構成されている液晶
パネルの作製工程と整合性が保たれる。従って、イメー
ジセンサと液晶パネルの各特性を損なうことなく同一基
板上に集積化できる。

【００８６】本実施例では、受光マトリクス１１１に受
光画素を２次元に配列したが、受光画素を１次元に配列
したラインセンサとしても良い。また、受光画素のフォ
ーマットを表示部のフォーマットと同一にすると、受光
画素と表示画素が１対１に対応するため、受光マトリク
ス１１１で検出された画像を表示マトリクス１２１に表
示するための信号処理が簡単化、高速化でき、制御回路
１３０の負担が軽くなる。ラインセンサとした場合も、
受光画素数は、列方向又は行方向の表示画素数と同じに
すると良い。

【００８７】画素フォーマットを一致させた場合、例え
ば表示マトリクス１２１のフォーマットを６４０×４８
０（ＶＧＡ規格）とし場合、１つの受光画素ピッチを１
０μｍ程度とすると、受光マトリクス１１１の占有面積
は６．４ｍｍ×４．８ｍｍ程度となり、液晶パネルに集
積化することは可能である。

【００８８】また本実施例では受光マトリクス１１１の
回路を１画素に１つのＴＦＴ２００が配置されるパッシ
ブ方式としたが、１画素に複数のＴＦＴが配置され、増
幅回路を構成するアクティブ方式とすることもできる。

【００８９】［実施例２］本実施例は、実施例１で説
明した、イメージセンサ一体型の液晶パネルの応用製品
を説明する。図１４に本実施例の電子機器の模式的な外
観図を示す。

【００９０】実施例１の液晶パネルは撮像機能を有する
受光領域と、表示領域が一体的に設けられているため、
ＴＶ会議システム、ＴＶ電話、インターネット用端末や
パーソナルコンビュータ等の通信機能を備えた表示部に
好適である。例えば、表示部で対話者の端末から送信さ
れた映像を見ながら、受光マトリクスで自身の姿を撮影
して、対話者の端末にその映像を転送することできるの
で、動画像を双方向通信することが可能である。

【００９１】またこのような電子機器の１つとして、図
１４（Ａ）に、液晶パネルを有するノート型パソコン２
０００を示す。２００１が液晶パネルであり、２００２
がイメージセンサ部である。

【００９２】また他の電子機器として、図１４（Ｂ）に
テレビ電話２０１０を示す。２０１１が液晶パネルであ
り、２０１２がイメージセンサ部である。使用者は自身
の姿を姿をイメージセンサ部２０１２で撮影しつつ、ま
た液晶パネル２０１１にて通話相手の姿を見ながら通話
することができる。

【００９３】更に図１４（Ｃ）にペン入力型の携帯型情
報端末機器２０２０を示す。２０２１が液晶パネルであ
り、２０２１がエリアセンサ部である。エリアセンサ２
０２１により、名紙等の文字・図画情報を取り込んで、
液晶パネル２０２１に表示したり、携帯型情報端末機器
内にこれらの情報を保存できるようになっている。

【００９４】本発明では液晶パネルとセンサ部を同一基
板に設けたため、小型、軽量でとすることができる。ま
たセンサ部の駆動を液晶パネルと共有化することも可能
であるため、省電力化が図れる。よって、図１４で示し
たような、バッテリー駆動型の電子機器に本発明は好適
である。

【００９５】

【発明の効果】本発明では、フォトダイオードを構成す
る受光部の光電変換層を画素ごとに分断し、その隙間に
絶縁物を埋め込んだため、任意の受光画素で発生したフ
ォトキャリアが隣接する画素に漏れ込むことがなく、ク
ロストークを防止でき、Ｓ／Ｎ比が向上できる。よって
受光画素の高密度化が容易に実現できる。

【００９６】更に本発明では、光電変換層の分断工程と
下部電極の形成工程とを連続して行い、且つ下部電極の
パターニング用のレジストマスクを用いて、光電変換層
の分断行うこととで、開口率を低下することなく、更に
工程を複雑化せずに光電変換層を分断することが可能で
ある。

【図面の簡単な説明】

【図１】実施形態１の受光部の分解斜視図。

【図２】実施形態１のイメージセンサの作製工程を示す
断面図。

【図３】実施形態１のイメージセンサの作製工程を示す
断面図。

【図４】実施例１の液晶パネルの正面図。

【図５】実施例１の液晶パネルの作製工程を説明するた
めの正面図及び断面図。

【図６】実施例１の液晶パネルの作製工程を説明するた
めの正面図及び断面図。

【図７】実施例１の液晶パネルの作製工程を説明するた
めの断面図。

【図８】実施例１の液晶パネルの作製工程を説明する
ための断面図。

【図９】実施例１の液晶パネルの作製工程を説明する
ための断面図。

【図１０】実施例１の受光マトリクスの作製工程を説明
するための正面図。

【図１１】実施例１の表示マトリクスの作製工程を説明
するための正面図。

【図１２】実施例１の受光マトリクスの作製工程を説明
するための正面図。

【図１３】実施例１の表示マトリクスの作製工程を説明
するための正面図。

【図１４】実施例２の液晶パネルの応用製品の模式的な
外観図。

【図１５】従来例のスタック型イメージセンサの断面
図。

【符号の説明】

５０ＭＯＳ型トランジスタ（信号読出部）６０受光部（フォトトランジスタ）６１下部電極６２光電変換層６３上部電極６４絶縁物２００受光部ＴＦＴ２１１下部電極２１２光電変換層２１３絶縁物２１４上部電極３００表示部ＴＦＴ３１１遮光膜３１２光吸収物３１３画素電極６０１チタン膜６０２ｎ型非晶質シリコン膜６０３真性非晶質シリコン膜６０４ｐ型非晶質シリコン膜６０７酸化珪素膜６０８、６０９ポリイミド膜

Claims

【特許請求の範囲】

【請求項１】複数の受光画素を備え、光を電荷に変換
する受光部と、前記受光部に接続され、前記受光部で発
生した電荷を信号として読み出す信号読出部とが形成さ
れた受光領域を有する電子機器であって、前記受光部
は、前記受光画素ごと配置され前記信号読出部に接続された
複数の下部電極と、前記下部電極上に形成された光電変
換層と、前記光電変換層上に形成され、前記複数の受光画素に共
通な上部電極と、を有し、前記光電変換層は、前記受光画素ごとに分断され、隣接
する前記光電変換層の隙間には絶縁物が埋め込まれてい
ることを特徴とする電子機器。
【請求項２】複数の受光画素を備え、光を電荷に変換
する受光部と、前記受光部に接続され、前記受光部で発
生した電荷を信号として読み出す信号読出部とが形成さ
れた受光領域と、複数の表示画素を備え、前記表示画素ごとに配置された
能動素子と、前記表示画素ごとに電気的に分離され、前
記能動素子に接続された複数の画素電極とが設けられた
表示領域と、を同一基板上に有する電子機器であって、
前記受光部は、前記受光画素ごと配置され前記信号読出部に接続された
複数の下部電極と、前記下部電極上に形成された光電変換層と、前記光電変換層上に形成され、前記複数の受光画素に共
通な上部電極と、を有し、前記光電変換層は前記受光画素ごとに分断され、隣接す
る前記光電変換層の隙間には絶縁物が埋め込まれている
ことを特徴とする電子機器。
【請求項３】複数の受光画素を備え、光を電荷に変換
する受光部と、前記受光部に接続され、前記受光部で発
生した電荷を信号として読み出す信号読出部とが形成さ
れた受光領域と、複数の表示画素を備え、前記表示画素ごとに配置された
能動素子と、前記表示画素ごとに電気的に分離され、前
記能動素子に接続された複数の画素電極とが設けられた
表示領域と、を同一基板上に有する電子機器であって、
前記受光部は、前記受光画素ごと配置され前記信号読出部に接続された
複数の下部電極と、前記複数の下部電極上に形成された
光電変換層と、前記複数の受光画素に共通な上部電極と、を有し、前記光電変換層は前記受光画素ごとに分断され、当該隣
接する光電変換層の隙間には絶縁物が埋め込まれ、前記表示領域には、前記画素電極よりも下層であって前
記複数の画素電極の隙間と重なる領域に、前記下部電極
と同一出発膜でなる遮光膜が設けられ、前記光電変換層
は、前記表示領域において前記遮光膜表面を覆っている
ことを特徴とする電子機器。
【請求項４】請求項２又は３において、前記基板上に
は、前記表示領域の能動素子を駆動する駆動回路が設け
られていることを特徴とする電子機器。
【請求項５】請求項２又は３において、前記信号読出
部、および前記能動素子は薄膜トランジスタで形成され
ていることを特徴とする電子機器。
【請求項６】請求項１〜５において、隣接する前記光
電変換層の隙間には有機樹脂材料でなる前記絶縁物が埋
め込まれていることを特徴とする電子機器。
【請求項７】請求項１〜６において、前記絶縁物は、
少なくとも前記光電変換層と接する部分は無機絶縁物層
で形成されていることを特徴とする電子機器。
【請求項８】複数の受光画素を備え、光を電荷に変換
する受光部と、前記受光部に接続された信号読出部とが
形成された受光領域を有する電子機器の作製方法であっ
て、前記信号読出部を形成する工程と、前記受光領域を覆う絶縁膜を形成する工程と、前記絶縁膜上に導電膜を形成する工程と、前記導電膜上に前記光電変換層を形成する工程と、前記光電変換層を貫通する溝部を形成し、前記光電変換
層を前記受光画素ごとに分断する工程と、前記導電膜を前記受光画素ごとに分断して、複数の前記
下部電極を形成する工程と、隣接する前記光電変換層、及び隣接する前記下部電極の
隙間に埋め込まれた絶縁物を形成する工程と、前記光電変換層に接し、前記複数の受光画素に共通な上
部電極を形成する工程と、を有することを特徴とする電
子機器の作製方法。
【請求項９】複数の受光画素を備え、光を電荷に変換
する受光部と、前記受光部に接続された信号読出部とが
設けられた受光領域と、複数の表示画素を備え、前記表示画素ごとに配置された
能動素子と、前記表示画素ごとに電気的に分離され、前
記能動素子に接続された複数の画素電極とが設けられた
表示領域と、を同一基板上に有する電子機器の作製方法
であって、前記基板上に、前記信号読出部と前記能動素子とを形成
する工程と、前記受光領域および前記表示領域を覆う絶縁膜を形成す
る工程と、前記絶縁膜上に導電膜を形成する工程と、前記導電膜上に光電変換膜を形成する工程と、前記光電変換膜をパターニングして、前記受光領域内
に、前記受光画素ごと分断された光電変換層を形成する
工程と、前記導電膜をパターニングして、前記受光領域内に、前
記受光画素ごとに分断された前記受光部の下部電極を形
成する工程と、隣接する前記光電変換層、及び隣接する前記下部電極の
隙間に埋め込まれた絶縁物を形成する工程と、透明導電膜をパターニングして、前記受光領域内に、前
記受光画素ごと分断され前記光電変換層に接し、前記複
数の受光画素に共通な前記受光部の上部電極を形成する
工程とを有することを特徴とする電子機器の作製方法。
【請求項１０】請求項９に記載の前記導電膜をパター
ニングする工程において、前記下部電極と共に、前記表
示領域内に、前記画素電極よりも下層であって前記画素
電極の隙間と重なる領域に、前記導電膜でなる遮光膜が
形成されることを特徴とする電子機器の作製方法。
【請求項１１】請求項９に記載の前記導電膜をパター
ニングする工程において、前記下部電極と共に、前記表
示領域内に、前記画素電極よりも下層であって前記画素
電極の隙間と重なる領域に、前記導電膜でなる遮光膜が
形成され、前記光電変換膜をパターニングする工程にお
いて、前記表示領域内に前記遮光膜が形成される領域
に、前記光電変換膜が残存されることを特徴とする電子
機器の作製方法。
【請求項１２】請求項９に記載の透明導電膜をパター
ニングする工程において、前記上部電極と共に、前記表
示領域内に前記画素電極を形成することを特徴とする電
子機器の作製方法。
【請求項１３】請求項８〜１２において、前記導電膜
をパターニングする工程と、前記光電変換膜をパターニ
ングする工程には、同一のレジストマスクを用いること
を特徴とする電子機器の作製方法。
【請求項１４】請求項８〜１３において、前記絶縁物
は樹脂材料でなることを特徴とする電子機器の作製方
法。
【請求項１５】請求項８〜１４において、前記絶縁物
は、少なくとも前記光電変換層と接する部分は無機絶縁
物層で形成されていることを特徴とする電子機器の作製
方法。