JP4986923B2

JP4986923B2 - イメージセンサの作製方法

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Publication number: JP4986923B2
Application number: JP2008121034A
Authority: JP
Inventors: 宏勇張; 真之坂倉
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2008-05-07
Filing date: 2008-05-07
Publication date: 2012-07-25
Anticipated expiration: 2017-09-09
Also published as: JP2008205503A

Description

本発明は、光電変換効果を利用したイメージセンサや、イメージセンサを用いたビデオカメラやデジタルカメラ等の電子機器およびその作製方法に関するものであり、特に転送ゲート部と受光部（フォトダイオード）とを積層したスタック型の受光セルに関する。

更に、本発明はスタック型の受光セルと、表示セルとを同一基板上に備えた液晶表示装置等の電子機器およびその作製方法に関する。

光センサは、光を電気信号に変換するセンサとして広く用いられている。例えば、ファクシミリ、複写機、ビデオカメラ、デジタルスチルカメラ等のイメージセンサとして広く使用されている。

マルチメディアの要求に対応するため、イメージセンサの画素の高密度化が急激に進んでいる。例えば、デジタルスチルカメラの画素の規格はＶＧＡ（６４０×４８０＝３１万画素）から、ＳＶＧＡ、ＸＧＡへと高密度化され、更にＳＸＧＡ（１２８０×１０２４＝１３１万画素）へと高密度化が進んでいる。

また、デジタルスチルカメラ等のマルチメディアツールの小型化、低コスト化の要求から、光学系は２／３inchから１／２inch、１／３inch、１／４inchへと年々小型化されている。

このように、画素の高密度化、光学系の小型化を実現するうえで、小さな受光セルであって、変換効率の良いイメージセンサが要求される。この要求を満足するため、例えば開口率を向上して変換効率を上げるために、電荷転送部上に受光部を積層したスタック型イメージセンサが提案されている。図２２は従来のスタック型イメージセンサの断面図である。

図２２に示すように、一導電型を有するシリコン基板１上には、電荷転送部であるＭＯＳ型トランジスタ２が画素ごとに形成されている。ＭＯＳ型トランジスタ２上には、層間絶縁膜３を介して、フォトダイオードでなる受光部４がセンサ部全面に形成されている。

ＭＯＳ型トランジスタ２は、ソース領域５およびドレイン領域６と、熱酸化膜でなるゲイト絶縁膜７と、ゲイト電極８、ソース電極９、ドレイン電極１０、ゲイト電極８と、ソース電極９およびドレイン電極１０とを層間分離する層間絶縁膜１１でなる。ＭＯＳ型トランジスタ２同士はＬＯＣＯＳ法で形成された酸化膜１２によって、素子間分離されている。

受光部（フォトダイオード）４は、トランジスタ２のソース電極９に接続され、画素ごとに電気的に分離されている下部電極１５と、受光部全面に形成された光導電層１６と、全画素に共通な透明電極１７とで構成されている。

図２２に示すスタック型イメージセンサは素子全面に、受光部４が形成されているため、開口率が高い。しかしながら、画素が高密度化されると隣接する画素間隔が狭くなる。すると光電変換層１６が画素ごとに分離されていないので、点線２０で囲った画素間の光電変換層１６で発生したフォトキャリア２１は、矢印で示すように、隣接する下部電極１５へ漏れ込み易くなる。隣接画素への漏れ込みは、Ｓ／Ｎを低下させたり、クロストークの原因となる。

本発明の目的は、上述した受光部での隣接画素への漏れ込みを防止して、高開口率、高密度の受光画素を備えたイメージセンサ等の電子機器、およびその作製方法を提供することにある。

更に、本発明の他の目的は、上述した受光部での隣接画素へのフォトキャリアの漏れ込みを防止して、高開口率、高密度の受光画素を備えた受光セルを、表示機能を有する画素セルと同一基板上に備えた電子機器およびその作製方法を提供することにある。

上述した課題を解決するために、本発明においては、受光部の光電変換層の光が入射する側に溝部を形成し、この溝部に絶縁性の光吸収物を埋め込む。光吸収物の下部の光電変換層は光吸収物によって遮光されるため、フォトキャリアが生じないことを利用する。

隣接する受光画素間のクロストーク等を防止するには、光吸収物は図２２で領域２０で示したような、受光部の下部電極（受光画素）の隙間部分の光電変換層を遮光するように形成するとよい。従って溝部の空隙は少なくとも隣接する下部電極の隙間と重なるように形成する。開口率およびクロストークの防止の点から、溝部の側面が下部電極の側面（分断面）と概略同一平面をなすように形成するのが最も好ましい。

本発明では、光電変換層の入射側に溝部を形成し、ここに絶縁性の光吸収物を設けたため、受光部での隣接画素への漏れ込みを防止することが可能になる。従って、受光画素の高密度化が容易に実現できる。

図１〜図６を用いて本発明の実施形態を説明する。

（実施形態１）
図１〜図３を用いて本実施形態を説明する。本実施形態は、本発明をスタック型イメージセンサに応用した例である。図１は本実施形態の受光部の分解斜視図であり、図２、図３は本実施形態のイメージセンサの作製工程を示す断面図である。

図１に受光領域３×３画素分の受光部（フォトダイオード）６０を示す。受光部６０には、下部電極６１と、下部電極６１上に接して設けられた光電変換層６２と、光電変換層６２上に接して設けられた上部電極６３とにより、フォトダイオードが形成されている。下部電極６１は受光画素ごとに電気的に分離され、他方、上部電極６３は全べての受光画素に共通となっている。

光電変換層６２には、隣接する受光画素（下部電極６１）の隙間と重なるように溝が設けられている。絶縁性の光吸収物６４はこの溝に埋め込まれている。光吸収物６４によって、上部電極６３から入射した光は光吸収物６４に吸収されるため、受光画素（下部電極６１）の隙間の光吸収物６４の下層の光電変換層６２に達することが防止できる。従って、従来例で述べたような、画素の隙間でのフォトキャリアの発生を防止できる。

以下、図２、図３を用いて受光部（フォトダイオード）６０の作製方法を説明する。

先ず、図２（Ａ）に示すように、ｎ型もしくはｐ型シリコン基板４０上に、電荷転送素子５０として公知のＣＭＯＳ技術を用いて、ＭＯＳ型トランジスタが受光画素ごとに形成されている。そして受光領域全面に電荷転送素子５０と受光部６０を絶縁分離するための層間絶縁膜５９が形成されている。

ＭＯＳ型トランジスタ５０は、ソース領域５１およびドレイン領域５２と、熱酸化膜でなるゲイト絶縁膜５３と、ゲイト電極５４、ソース電極５５、ドレイン電極５６、ゲイト電極５７と、ソース電極５５およびドレイン電極５６とを層間分離する層間絶縁膜５７でなる。隣接する画素において、ＭＯＳ型トランジスタ５０同士はＬＯＣＯＳ法で形成された酸化膜５８によって、素子間分離されている。

図２（Ｂ）に示すように、層間絶縁膜５９にソース電極５５に達するコンタクトホールを形成した後、受光部６０の下部電極６１を構成する導電膜を成膜する。導電膜をパターニングして、ソース電極９に接続され且つ画素ごとに分離された下部電極６１を形成する。下部電極６１はＴｉ、Ｍｏ、Ｃｒ、Ａｌ等の金属膜で構成すればよい。

次に、受光部全面に、光電変換層６２を形成する。光電変換層６２の材料として、真性もしくは実質的に真性な非晶質シリコン又は非晶質シリコンゲルマニュームや、ＰＩＮ接合を有するシリコン等の半導体層を有する単層膜や多層膜、またＺｎＳｅ膜やＺｎＣｄＴｅ膜等の化合物半導体層有する単層膜、積層膜を用いることができる。

次に、光電変換層６２に溝部６５を形成するために、図２（Ｃ）に示すように、レジストマスク７１を形成する。レジストマスク７１を用いてプラズマエッチングやＲＩＥ（反応性イオンエッチング）等のドライエッチング法によって、光電変換層６２の光入射側を一部除去して溝部６５を形成する。

溝部６５を隣接する下部電極６１の間の光電変換層６２のみを除去して形成することによって、開口率を低下させずに済む。そこで、本実施形態では、レジストマスク７１は下部電極６１のパターニングに用いたマスクと同一パターンにして、下部電極６１の隙間に開口部を有するようにする。そのため、溝部６５は格子状に形成され、正面から見た形状が下部電極６１の隙間とほぼ合同となっている。

レジストマスク７１を剥離した後、図３（Ａ）に示すように、溝部６５に着色された絶縁物７２を埋め込む。画素が高密度化されると画素間隔が狭くなるので、溝部６５の形状も微細になる。従って絶縁物７２にはスピンコート法で形成できる塗布膜が好適である。このような塗布膜として、アクリル、ポリイミド、ポリアミド、ポリイミドアミド、エポキシから選ばれた有機樹脂や、ＰＳＧ、ＳｉＯ₂等の酸化珪素系塗布膜を用いることができる。またこれら絶縁材料を着色するには、絶縁材料中に顔料、若しくはカーボンやグラファイト等の炭素系材料を分散させる。

塗布法で絶縁物７２を形成したため、絶縁物７２は光電変換層７２の表面も覆っている。このため、図３（Ｂ）に示すように、光電変換層７２の表面を覆っている余分な絶縁物７２を、ドライエッチングやＣＭＰ等の手段によって除去する。残存した絶縁物７２が光吸収物６４である。

最後に、図３（Ｃ）に示すように、受光領域に全面に透明導電膜でなる上部電極６３を形成する。

（実施形態２）
図４〜図６を用いて本実施形態を説明する。本実施形態は、実施形態１の受光部６０の変形例である。図４は本実施形態の受光部８０の分解斜視図であり、図５、図６は本実施形態のイメージセンサの作製工程を示す断面図である。

図４に受光領域の３×３画素分の受光部８０を示す。受光部８０には、下部電極８１と、下部電極８１上に接して設けられた光電変換層８２と、光電変換層８２上に設けられた上部電極８３とにより、フォトダイオードが形成されている。下部電極８１は画素ごとに電気的に分離されている。

また、本実施形態の上部電極８３は全画素に共通であるが、実施形態１と構成が異なる。上部電極８３は下部電極８１の隙間部分で選択的に開口部が設けられている。即ち、上部電極８３は下部電極８１と対向する部分と、当該部分を隣接する画素間で接続する部分とでなる。

光電変換層８２には、上部電極８３をマスクとして自己整合的に溝部が形成される。この溝部に絶縁性の光吸収物８４が埋め込まれている。従って光吸収物８４によって、その下層の画素の隙間に存在する光電変換層８２に入射する光を吸収できるため、従来例で述べたような、画素の隙間でのフォトキャリアの発生を防止できる。

しかしながら、上述した上部電極８３のパターンで溝部を形成したため、実施形態１と異なり、画素の隙間において、光電変換層８２の表層が光吸収物８４で完全に充填されておらず、光電変換層８２が一部残存しているが、相対的に残存した部分よりも、光吸収物８４のほうが画素の隙間での占有率が多く、画素の隙間でのフォトキャリアの発生を防止する効果を十分得ることができる。

以下に、図５、図６を用いて受光部８０の作製方法を説明する。

先ず、図５（Ａ）に示すように、実施形態１と同様に、シリコン基板４０上に、公知のＣＭＯＳ技術を用いて、ＭＯＳ型トランジスタ５０を受光画素ごとに形成する。そして受光領域全面にトランジスタ５０と受光部８０を絶縁分離するための層間絶縁膜５９を形成する。そしてソース電極に接続され、且つ画素ごとに分離された下部電極８１、光電変換層８２を形成する。次に、上部電極８３を構成する透明導電膜９１を成膜する。

次に、図５（Ｂ）に示すように、透明導電膜９１上にレジストマスク９２を形成し、図４に示す形状に透明導電膜９１をパターニングして、上部電極８３を形成する。

図５（Ｃ）に示すように、プラズマエッチングやＲＩＥ等のドライエッチング法によって、上部電極８３をマスクにして、光電変換層８２に溝部８５を自己整合的に形成する。従って溝部８５は画素電極８３の開口部と同一パターンとなり、溝部８５の側面は上部電極８３の開口部の端面と概略同一平面をなす。

なお、ドライエッチング前にレジストマスク９２を剥離しても良いが、レジストマスク９２はドライエッチング時に上部電極８３の表面が変質されてしまうのを防止する効果がある。

次に、レジストマスク９２を剥離した後、図６（Ａ）に示すように、スピンコート法にて、溝部８５に着色された絶縁物９３を埋め込む。本実施形態でも、溝部８５の形状も微細になるため、絶縁物９３には実施形態１で説明した塗布法で形成可能な有機樹脂膜や、酸化珪素系塗布膜を用いればよい。

塗布法で絶縁物９３を形成したため、上部電極８３の表面は絶縁物９３で覆われてしまう。そこで図６（Ｂ）に示すように、上部電極８３の表面を覆っている余分な絶縁物９３をドライエッチングやＣＭＰ等の手段によって除去する。残存した絶縁物９３が図４に示す光吸収物８４に相当する。以上の工程によって、本実施形態のイメージセンサが完成する。

実施形態１、２において、受光部６０、８０の光電変換層に絶縁性の光吸収物を埋め込んだため、画素の隙間でフォトキャリアが発生することを防止でき、Ｓ／Ｎ比が向上され、クロストークを防止できる。なお、実施形態１の上部電極６３には開口が形成されていないため、実施形態２の上部電極８３よりパターニングが容易であり、また開口率も高いという特長がある。

なお、実施形態１、２では電荷転送素子５０をＭＯＳ型トランジスタとしたがＣＣＤとすることもできる。また、より高密度化するには、ＳＯＩ型や、トレンチ型とするとよい。また、本実施形態では、電荷転送素子を転送ゲートのみでなるパッシブ型としたが、増幅器を備えたアクティブ型に構成することも可能である。

図７〜図２１を用いて、本発明の実施例を詳細に説明する。

本実施例は、実施形態１で説明したイメージセンサを、表示画素部と同一基板上に備えた透過型液晶表示装置に関するものである。

図７は、本実施例の液晶表示装置の正面図である。図７に示すように同一基板１００上には、撮像機能を有する受光領域１１０が表示領域１２０共に設けられている。

受光領域１１０には、複数の受光セルがマトリクス状に配置された受光マトリクス１１１と、受光マトリクス１１１に配置された電荷転送素子を駆動するための受光部駆動回路１１２、１１３とで構成されている。

他方、表示領域１２０は周辺回路一体型のアクティブマトリクス型であり、画素電極と、画素電極に接続された能動素子と、画素マトリクス１２１と、画素マトリクス１２１配置された能動素子を駆動するための周辺駆動回路１２２、１２３とが設けられている。更に、基板１００上には、受光領域１１０、表示領域１２０の周辺駆動回路を制御するための制御回路１３０も形成されている。

本実施例では、受光部マトリクス１１１の電荷転送素子、画素マトリクス１２１の能動素子、および電荷転送素子および能動素子を駆動するための周辺駆動回路１１２、１１３、１２２、１２３、制御回路１３０を、ＣＭＯＳ技術を用いてＴＦＴ（薄膜トランジスタ）にて同時に作製する。以下図８〜図１３を用いて本実施例の液晶パネルの作製方法を説明する。

図８（Ａ）に示すように、ガラス基板５００上には、受光マトリクス１１１の電荷転送素子となる受光部ＴＦＴ２００と、画素マトリクス１２１の能動素子である画素部ＴＦＴ３００と、周辺駆動回路１１２、１１３、１２２、１２３を構成するＣＭＯＳ−ＴＦＴ４００が形成されている。なおＣＭＯＳ−ＴＦＴ４００において、右側がＮチャネル型であり、左側がＰチャネル型である。

これらＴＦＴ２００、３００、４００を作製するには、ガラス基板５００全面に、基板からの不純物の拡散を防止するための下地膜５１０を形成する。下地膜５１０として、プラズマＣＶＤ法によって、酸化珪素膜を２００ｎｍの厚さに形成する。

本実施例では、透過型液晶パネルを作製するため、基板５００は可視光を透過する基板であれば良く、ガラス基板５００の代わりに石英基板等も用いることができる。なお、本実施例では、ＴＦＴ２００、３００、４００を多結晶シリコン膜で形成するため、基板５００は多結晶シリコン膜の形成プロセスに耐え得るものを選択する。多結晶シリコン膜は移動度が１０〜２００cm²／Ｖsec程度と非
常に大きく、多結晶シリコンでＴＦＴのチャネル形成領域を構成することにより、高速応答させることができ、特に、受光部ＴＦＴ２００、ＣＭＯＳ−ＴＦＴ４００に有効である。

次に、プラズマＣＶＤ法によって非晶質シリコン膜を５５ｎｍの厚さに成膜し、エキシマレーザ光を照射して、多結晶化する。非晶質珪素膜の結晶化方法として、ＳＰＣと呼ばれる熱結晶化法、赤外線を照射するＲＴＡ法、熱結晶化とレーザアニールとを併用する方法等を用いることができる。

次に、多結晶化されたシリコン膜をパターニングして、ＴＦＴ２００、３００、４００のソース領域、ドレイン領域、チャネル形成領域を構成する島状の半導体層を形成する。次に、これら半導体層を覆うゲイト絶縁膜５２０を形成する。ゲイト絶縁膜５２０はシラン（ＳｉＨ₄）とＮ₂Ｏを原料ガスに用いて、プラズ
マＣＶＤ法で１２０ｎｍの厚さに形成する。

次に、Ａｌ、Ｃｒや導電性ポリシリコン膜等の導電膜を成膜し、パターニングして、ゲイト電極２０１、３０１、４０１、４０２を形成する。これらゲイト電極をマスクにして、公知のＣＭＯＳ技術を用いて半導体層にＮ型もしくはＰ型の導電性を付与する不純物をドーピングする。ドーピング後、ドーピングされた不純物を活性化する。

この工程において、受光部ＴＦＴ２００の半導体層には、Ｎ型のソース領域２０２およびドレイン領域２０３と、チャネル形成領域２０４が形成される。受光部ＴＦＴ３００の半導体層には、Ｎ型のソース領域３０２およびドレイン領域３０３と、チャネル形成領域３０４が形成される。そして、ＣＭＯＳ−ＴＦＴ４００については、Ｎチャネル型ＴＦＴの半導体層にはＮ型のソース領域４０３およびドレイン領域４０４と、チャネル形成領域４０５が形成され、Ｐチャネル型ＴＦＴの半導体層にはＰ型のソース領域４０６およびドレイン領域４０７と、チャネル形成領域４０８が形成される。

なお、本実施例では多結晶シリコンＴＦＴを形成するため、ゲイト電極２０１、３０１、４０１、４０２を形成する前に、少なくともＮチャネル型ＴＦＴのチャネル形成領域２０４、３０３、４０５となる領域にＰ型の不純物を添加して、しきい値を最適化するのが好ましい。

次に、第１の層間絶縁膜５３０を形成し、各ＴＦＴ２００、３００、４００のソース領域およびドレイン領域に達するコンタクトホールを形成する。しかる後、チタン膜、アルミニウム膜、チタン膜でなる積層膜を形成し、パターニングして、配線２０５、２０６、３０５、３０６、４０９、４１０、４１１を形成する。なお、ＴＦＴ４００をＣＭＯＳ構造とするために、配線４１１でＮ型のソース領域４０３とＰ型のソース領域４０４とが接続される。

以上のＣＭＯＳプロセスを経て、多結晶シリコンを用いた画素ＴＦＴ２００、受光部ＴＦＴ３００、ＣＭＯＳ−ＴＦＴ４００が同時に完成する。ここではＴＦＴ２００、３００、４００をトップゲイトのプラナ型としたが、逆スタガ等のボトムゲイト型としてもよい。また、ＬＤＤ構造やオフセット構造とすることもできる。

次に図８（Ｂ）に示すように、受光部ＴＦＴ２００と受光部とを絶縁分離するための第２の層間絶縁膜５４０を基板５００全面に形成する。第２の層間絶縁膜５４０としては、下層の凹凸を相殺して、平坦な表面が得られる樹脂膜が好ましい。このような樹脂膜として、ポリイミド、ポリアミド、ポリイミドアミド、アクリルを用いることができる。また、第２の層間絶縁膜５４０の表面層は平坦な表面を得るため樹脂膜とし、下層は酸化珪素、窒化珪素、酸化窒化珪素等の無機絶縁材料の単層、多層としても良い。本実施例では、第２の層間絶縁膜５４０としてポリイミド膜を１．５μｍの厚さに形成する。

次に、第２の層間絶縁膜５４０に受光部ＴＦＴ２００の配線２０５、画素部ＴＦＴ３００の配線３０５に達するコンタクトホールをそれぞれ形成した後、Ｔｉ、Ｃｒ、Ｍｏ等の金属膜を形成する。本実施例では導電膜として厚さ２００ｎｍのチタン膜をスッパタ法で成膜する。そして、チタン膜をパターニングし、受光部ＴＦＴの配線２０５に接続された受光部の下部電極２０８と、画素部ＴＦＴ３００の配線３０５に接続される電極３０８と、画素部ＴＦＴ３００の遮光膜３０９をそれぞれ形成する。

次に、図９に示すように受光部の光電変換層を形成する。なお、図９〜１２では、紙面の都合上ＣＭＯＳ−ＴＦＴ４００を省略した。本実施例では光電変換層をＰＩＮ接合を有するシリコン層で形成する。先ず、Ｐを含んだｎ型の非晶質シリコン膜を３０〜５０ｎｍの厚さに、ここでは３０ｎｍの厚さに成膜する。ｎ型非晶質シリコン膜を下部電極２０８と同一パターンにパターニングして、ｎ層２０９を形成する。

次に、真性もしくは実質的に真性な非晶質シリコン膜を１〜２μｍ、ここでは１．５μｍの膜厚に成膜する。連続して、Ｂを含んだｐ型の非晶質シリコン膜を３０〜１００ｎｍの厚さに、ここでは５０ｎｍの厚さに成膜する。更に、ｐ型の非晶質シリコン膜上に、図示しないエッチングストッパとなる酸化珪素もしくは窒化珪素膜を１０〜３０ｎｍ成膜する。ここでは２０ｎｍの酸化珪素膜を成膜する。

パターニングにより、真性もしくは実質的に真性なシリコン膜、ｐ型シリコン膜および図示ない酸化珪素膜を受光マトリクス１１１以外を除去して、ｉ層２１０、ｐ層２１１、図示しないエッチングストッパをそれぞれ形成する。

なお、非晶質シリコンが実質的に真性な状態とは、硼素等のｐ型不純物を５×１０¹⁶〜１×１０¹⁹ｃｍ^-3程度添加し、そのフェルミ準位をバンドギャプの中央にした状態をいう。これは非晶質シリコンは成膜時にはフェルミ準位がバンドギャプの中央に必ずしも位置している訳ではなく、若干ｎ型になる方向にフェルミ準位がずれている。そのため、上記のようにｐ型不純物を添加することで、フェルミ準位をバンドギャプの中央にすることができる。この場合に不純物が添加されているが、フェルミ準位をバンドギャプの中央にある状態を実質的に真性な状態であるとしている。

また、ｉ層２１０は非晶質シリコンゲルマニュームを用いることができる。また、ｎ層２０９、ｐ層１１１は非晶質シリコンの代わりに微結晶シリコンを用いることができる。更にｎ層２０９の材料として、燐等のｎ型不純物が添加された窒化珪素、酸化珪素、炭化珪素を用いることができる。

次に、図１０に示すように、光電変換層に溝部を形成するためのレジストマスク２１２を形成する。本実施例では開口部を低下しないようにするため、溝部を下部電極２０８の隙間のｉ層２１０、ｐ層２１１をのみを除去して形成する。このため、レジストマスク２１２は下部電極２０８と対向しない領域に開口部を有する。

下部電極２０８は、受光マトリクス１１１にマトリクス状に配置され、その配置間隔は開口率が最大になるようなデザインルールのみに従って設定すれば良い。ガラス基板上に半導体装置を作製する場合のデザインルールは１〜３μｍ程度であるため、下部電極２０８の間隔は最小で１〜３μｍ程度とすることができる。ここでは、下部電極２０８の間隔を２μｍとする。従って、レジストマスク２１２の開口部は幅２μｍの格子状となる。

次に、レジストマスク２１２を用いて、光電変換層に溝部２１３を形成する。溝部２１３を形成するには、プラズマエッチングやＲＩＥ（反応性イオンエッチング）等のドライエッチング法を用いる。本実施例では、プラズマエッチング法を用い、エッチングガスは、Ｏ₂とＣＦ₄の混合ガスを用いる。ＣＦ₄の濃度は
全ガスに対して１〜１０％とする。ＣＦ₄の濃度や圧力等の条件によりエッチングレートが制御できる。

ここでは、ＣＦ₄の濃度が５％のガスを用い、プラズマエッチングによって、レジストマスク２１２の開口部のｐ層２１１除去し受光画素ごとに分断し、さらにｉ層２１０を３００〜５００ｎｍ程度の深さ除去する。ここではｉ層２１０を５００ｎｍ除去する。図１０の断面図では溝部２１３は個々に分離されて図示されているが、実際には下部電極２０８の隙間に沿って、幅２μｍの格子状に一体的に形成されている。

本発明では受光画素の隙間でのフォトキャリアの発生を防止することを目的とするため、溝部２１３の深さ、特にフォトキャリアが発生するｉ層２１０での深さが重要である。この深さは、後に光吸収物が確実に溝部２１３に埋め込まれる深さであり、画素の隙間のフォトキャリアを遮光できれば良い。

次に、図１１に示すように、レジストマスク２１２を剥離した後、溝部２１３に着色された絶縁物２１４を充填する。本実施例では、スピンコート法にて黒色顔料を分散させたアクリル樹脂を塗布し硬化して、黒色のアクリルでなる絶縁物２１４を形成する。スピンコート法を用いたため、絶縁物２１４は溝部２１３のみでなく、基板５００表面を覆っており、ｐ層２１１上（実際には図示しないエッチングストッパ上）の絶縁物２１４の厚さｔ₁は、他の領域でもほぼ同じとなっている。

次に、図１２に示すようにＯ₂アッシング等のドライエッチング処理により、溝部２１３に充填された絶縁物２１４以外を除去して、光吸収物２１５を形成する。

本実施例では光吸収物１２２を形成する手段にＣＦ₄ガスを１〜５％混合したＯ₂アッシングを用いる。樹脂膜のエッチングレートは代表的には０．３〜１μｍ／分程度であることを考慮すると、ｐ層２１１を覆う絶縁物層２１４の厚さｔ₁が０．３〜１．５μｍ程度となるようにする。

更にＯ₂アッシングによって、溝部２１３に埋め込まれた絶縁物２１４、少なくともｉ層２１０に埋め込まれた絶縁物２１４を除去しないようにするために、アッシングされる絶縁物２１４の厚さｔ₁は溝部２１３の深さをよりも薄くして、アッシングのマージンを確保する。この厚さｔ₁は、絶縁物層２１４を形成する際のスピナ−の回転速度や、絶縁物２１４の原料溶液の粘度等により制御できる。

図６において、溝部２１３の深さはｐ層２１１の厚さ５０ｎｍと、ｉ層を除去した深さ５００ｎｍを加算した値、５５０ｎｍであり、ここでは除去される絶縁物層１２４の厚さｔ₁は４００ｎｍとした。

また本実施例は透過型パネルを作製製するため、アッシング工程では、ｐ層２１１上を覆う絶縁物２１４だけでなく、表示マトリクス１２１部を覆う絶縁物２１４を完全に除去する必要がある。

本実施例の場合には、溝部２１３の隙間は１〜３μｍ程度であるので、アッシング工程において、溝部２１３にプラズマが殆ど入り込まず、溝部２１３に埋め込まれた絶縁物２１４は除去され難くなっている。更にｐ層２１１の表面は図示しない酸化珪素膜でなるエッチングストッパによって保護されている。従って、アッシングによって、ｐ層２１１および表示マトリクス１２１部を覆う絶縁物２１４は除去して、溝部２１３、少なくともｉ層２１０に埋め込まれた絶縁物層２１４は残存するように、アッシングが可能である。

また、ｐ層２１１とポリイミドやアクリル樹脂でなる絶縁物２１４とのエッチング選択比を大きくすることによって、エッチングストッパが不要になる。例えば、アッシング工程ではＯ₂ガスのみで樹脂材料を除去できるので、エッチングガスのＣＦ₄の割合を少なくすることによって、ｐ層２１１のエッチングレートを低減できる。

また、樹脂材料でなる絶縁物層２１４を硬化する際に、アッシング前は２００℃程度の仮焼成までとし、アッシング後に本焼成を行い完全に硬化させるさせるようにすることで、絶縁物２１４をアッシングし易い状態とすることができ、ｐ層２１１とのエッチング選択比を大きくすることができる。

アッシング工程の後、ｐ層２１１の表面の図示しないエッチングストッパをバッファードフッ酸を用いたウエットエッチングにより除去する。なお、図１２では、光吸収物２１５の表面はｐ層２１１表面と一致しているように図示されているが、光吸収物２１５の表面が若干抉れていてもよく、少なくとも光吸収物２１５がｉ層２１０に埋め込まれていれば本発明の効果を得ることができる。

次に、１００〜３００ｎｍ厚さ、ここでは１２０ｎｍのＩＴＯ膜をスパッタ法にて成膜し、パターニングして、図１３に示すように、受光マトリクス１２１全面に上部電極２１６を形成する。以上の工程により、受光マトリクス１２１が完成する。本実施例の受光マトリクス１２１に形成されたフォトダイオードは図１と同様な構成を有する。図１において、下部電極２０８は電極６１に対応し、ｎ層２０９、ｉ層２１０、ｐ層２１１でなる光電変換層は６２に対応し、上部電極２１６は６３に対応し、光吸収物２１５は６４に対応している。

次に、第３の層間絶縁膜５５０を形成する。第３の層間絶縁膜５５０を構成する絶縁被膜として、ポリイミド、ポリアミド、ポリイミドアミド、アクリル等の樹脂膜を形成して、平坦な表面を得るようにする。本実施例では、絶縁被膜として、表示領域１２０での厚さが２μｍとなるようにアクリル膜を基板全面に形成した。第３の層間絶縁膜５５０は受光マトリクス１１１においてパッシベーション膜として機能する。

そして、第３の層間絶縁膜５５０に電極３０８に達するコンタクトホールを形成し、ＩＴＯ膜５００〜２００ｎｍ、ここでは１２０ｎｍの厚さに成膜し、パターニングして、画素マトリクス１２１の画素電極３１０を形成する。

図１３の構成を得て、セル組工程を経て透過型の液晶表示装置が完成する。

本実施例は、実施例１の受光マトリクス１１１の受光部（フォトダイオード）の変形例である。本実施例では、受光部を実施形態２と同様の構造とする。

図１４〜図１９を用いて本実施例を説明する。なお、本実施例のパネル構造は受光部を除き、実施例１と同じであり、図において、実施例１と同じ符号は同じ部材を示す。また図面が煩雑になるため、実施例１と同じ部材は符号を一部省略した。

まず、実施例１同様の工程を経て図１４に示す構造を得る。ただし、本実施例ではｉ層２１０、ｐ層２１１の形成過程が若干実施例１と異なる。

本実施例では、ｎ層２０９を形成した後、ｉ層２１０となる真性もしくは実質的に真性な非晶質シリコン膜と、ｐ層２１１となるｐ型の非晶質シリコン膜を成膜後、エッチングストッパ用の酸化珪素膜を成膜せず、受光マトリクス１１１の上部電極となるＩＴＯ膜を１２０ｎｍの厚さに成膜する。そしてパターニングにより、ＩＴＯ膜、真性の非晶質シリコン膜、ｐ型の非晶質シリコン膜を受光マトリクス１１１のみに残存させて、ｉ層２１０、ｐ層２１１、ＩＴＯ膜６０１を形成する。

次に図１５に示すように、ＩＴＯ膜６０１をパターニングするためのレジストマスク６０２を形成する。ウエットエッチングによりＩＴＯ膜６０１をパターニングして、上部電極６０３を形成する。

上部電極６０３は開口部６０４を有する。上部電極６０３の形状は図４に図示する上部電極８３と同様であり、下部電極２０８と対向していない部分を除去して開口部６０４が形成されている。この部分のＩＴＯ膜６０１は一部残存され、全ての受光画素において上部電極６０３は共通とされる。更に図１５の断面方向の上部電極６０３の開口部６０４の幅ｗ₂は下部電極２０８の間隔とほぼ同じにして、開口率が低下しないようにする。

次に、図１６に示すように、光電変換層に溝部６０５を形成する。本実施例でも、実施例１と同様に、ＣＦ₄の濃度が５％、Ｏ₂の濃度が９５％の混合ガスに
よるプラズマエッチング法を使用するが、本実施例では上部電極６０３をマスクに用いて、上部電極６０３の開口部６０４に存在するｐ層２１１、および深さ４００ｎｍのｉ層２１０を除去して、溝部６０５を自己整合的に形成する。

なお、レジストマスク６０２は上部電極６０３を形成した後除去可能であるが、上記のプラズマエッチング工程で残存させておくと、プラズマエッチングにおいて、上部電極６０３や、画素部ＴＦＴ３００やＣＭＯＳ−ＴＦＴ４００が保護できる。

次に、レジストマスク６０２を剥離した後、図１７に示すように、スピンコート法にて黒色顔料を分散させたアクリル樹脂を塗布し、硬化して、黒色のアクリルでなる絶縁物６０６を形成する。スピンコート法を用いたため、絶縁物６０６は溝部６０５に充填されると共に、基板５００全表面を覆っている。

次に、図１８に示すように、実施例１と同様に、ＣＦ₄ガスを１〜５％程度混合したエッチングガスを用いたＯ₂アッシングにより、溝部６０５に充填された絶縁物６０６以外を除去して、光吸収物６０７を形成する。以上の工程によって、受光マトリクス１１１が完成する。

なお、本実施例の受光マトリクス１１１に形成されたフォトダイオードは図４と同様な構成を有する。図４において、下部電極２０８は電極８１に対応し、ｎ層２０９、ｉ層２１０、ｐ層２１１でなる光電変換層は８２に対応し、上部電極６０３は８３に対応する。光吸収物６０７は８４に対応する。

図１８では、光吸収物６０７の表面は上部電極６０３表面と一致しているように図示されているが、光吸収物６０７の表面が若干抉れていてもよい。少なくとも光吸収物２１５がｉ層２１０に埋め込まれていれば、本発明の効果を得ることができ、光吸収物６０７によって、下部電極２０８（受光画素）の隙間のｉ層２１０の殆どを遮光できるため、受光画素の隙間でフォトキャリアが発生することを防止できる。

次に図１９に示すように、第３の層間絶縁膜５５０を厚さ２μｍのアクリル膜にて、基板全面に形成し、第３の層間絶縁膜５５０に電極３０８に達するコンタクトホールを形成する。そして、１２０ｎｍのＩＴＯ膜を成膜しパターニングして画素マトリクス１２１の画素電極３１０を形成する。図１９の構成を得た後、セル組工程を経て透過型の液晶パネルが完成する。

実施例１、２において、受光セルを積層型とし、電荷転送素子（受光部ＴＦＴ２００）を作製した後、ＴＦＴ２００上に受光部（フォトダイオード）を形成するようにしたので、従来のように受光部を非晶質シリコン膜で形成しても、受光ＴＦＴ２００を多結晶シリコンで構成することができる。よって、ガラス基板等の絶縁性基板上に、高速応答可能なイメージセンサが形成できる。

また、イメージセンサを積層構造とすることで、従来多結晶シリコンＴＦＴで構成されている液晶パネルの作製工程と整合性が保たれる。従って、イメージセンサと液晶パネルの各特性を損なうことなく同一基板上に集積化できる。

実施例１、２の液晶パネルは撮像機能を有する受光領域と、表示領域が一体的に設けられているため、ＴＶ会議システム、ＴＶ電話、インターネット用端末やパーソナルコンビュータ等の通信機能を備えた表示部に好適である。例えば、表示部で対話者の端末から送信された映像を見ながら、受光マトリクスで自信の姿を撮影して、対話者の端末にその映像を転送することできるので、動画像を双方向通信することが可能である。

実施例１、２では、受光マトリクス１１１に受光画素を２次元に配列したが、受光画素を１次元に配列したラインセンサとしても良い。また、受光画素のフォーマットを表示部のフォーマットと同一にすると、受光画素と表示画素が１対１に対応するため、受光マトリクス１１１で検出された画像を画素マトリクス１２１に表示するための信号処理が簡単化、高速化でき、制御回路１３０の負担が軽くなる。ラインセンサとした場合も、受光画素数は、列方向又は行方向の表示画素数と同じにすると良い。

画素フォーマットを一致させた場合、例えば画素マトリクス１２１のフォーマットを６４０×４８０（ＶＧＡ規格）とし場合、１つの受光画素ピッチを１０μｍ程度とすると、受光マトリクス１１１の占有面積は６．４ｍｍ×４．８ｍｍ程度となり、液晶パネルに集積化することは可能である。

実施例１、２では液晶パネルを透過型としたが、反射型としても良い。反射型の場合は図１２や図１８に示す光吸収物２１５、６０７を形成する場合に、画素マトリクス１２１上の絶縁物２１４、６０６を全て除去したが、画素マトリクス１２１上に残存させてもよく、画素部ＴＦＴ３００の遮光膜として機能させることができる。

また反射型のパネルの場合には、基板５００はガラスみ石英基板のように透明基板に限定されず、シリコン基板を用いることができる。

本実施例は、実施例１の光吸収物２１５の作製方法の変形例である。本実施例を図２０、図２１を用いて説明する。なお、本実施例の構成は実施例１と同様であり、図２０、２１において、実施例１と同じ符号は同じ部材を示し、また図面が煩雑になるため実施例１と同じ部材は符号を一部省略した。

実施例１では、図１１に示すように溝部２１３を形成するためのレジストマスク２１２を除去した後、着色された絶縁物２１４を形成したが、本実施例では、図２０に示すように、レジストマスク２１２を残存した状態で、スピンコート法にて黒色のアクリル樹脂を塗布し、絶縁物８０１を形成する。

そして、実施例１と同じ条件で、Ｏ2アッシングを行い、図２１に示すように、ｐ層２１１よりも上層の絶縁物７０１、レジストマスク２１２を除去する。レジストマスク２１２は絶縁物７０１とエッチングレートが同じ程度であるような材料を選択すると、アッシングの終点の制御性が良く、ｐ層２１１上のレジストマスク２１２が除去された時点をアッシングの終点とすることができる。図２１にて残存したレジストマスク２１２は、専用の剥離液にて容易に剥離できる。アッシングにて、光電変換層の溝部に残存した絶縁物７０１が光吸収物７０２となる。

また、アッシングの代わりに、ＣＭＰによってｐ層２１１上のレジストマスク２１２を除去することもできる。

なお、本実施例の光吸収物７０２の作製方法は実施例２にも適用できることは明らかである。

実施形態１の受光部の分解斜視図。実施形態１のイメージセンサの作製工程を示す断面図。実施形態１のイメージセンサの作製工程を示す断面図。実施形態２の受光部の分解斜視図。実施形態２のイメージセンサの作製工程を示す断面図。実施形態２のイメージセンサの作製工程を示す断面図。実施例１の液晶パネルの正面図。実施例１の液晶パネルの作製工程の説明図。実施例１の液晶パネルの作製工程の説明図。実施例１の液晶パネルの作製工程の説明図。実施例１の液晶パネルの作製工程の説明図。実施例１の液晶パネルの作製工程の説明図。実施例１の液晶パネルの作製工程の説明図。実施例２の液晶パネルの作製工程の説明図。実施例２の液晶パネルの作製工程の説明図。実施例２の液晶パネルの作製工程の説明図。実施例２の液晶パネルの作製工程の説明図。実施例２の液晶パネルの作製工程の説明図。実施例２の液晶パネルの作製工程の説明図。実施例３の光吸収物の作製工程の説明図。実施例３の光吸収物の作製工程の説明図。従来例のスタック型イメージセンサの断面図。

符号の説明

５０ＭＯＳ型トランジスタ（電荷転送素子）
６０、８０受光部（フォトトランジスタ）
６１、８１下部電極
６２、８２光電変換層
６３、８３上部電極
６４、８４光吸収物
２００受光部ＴＦＴ
２０８下部電極
２０９ｎ層
２１０ｉ層
２１１ｐ層
２１２、６０２レジストマスク
２１３６０５溝部
２１４、６０６着色された絶縁物
２１５、６０７光吸収物
２１６、６０３上部電極
３００画素部ＴＦＴ
３０９遮光膜
３１０画素電極

Claims

下部電極上に光電変換層を形成し、
前記光電変換層表面に、前記光電変換層の内部に達する溝部を形成し、
前記溝部を充填するように前記光電変換層表面に、絶縁性の光吸収物を塗布し、
前記溝部の前記光吸収物が残存するように、前記光電変換層表面の前記光吸収物及び前記溝部の前記光吸収物の表面をエッチングにより除去し、
前記光電変換層上及び前記光吸収物上に透光性を有する上部電極を形成し、
前記エッチングにより除去される前記光吸収物の膜厚は、前記溝部の深さよりも小さいことを特徴とするイメージセンサの作製方法。
複数の下部電極上に光電変換層を形成し、
前記光電変換層上に透光性を有する第１の上部電極を形成し、
前記第１の上部電極をエッチングすることにより、前記複数の下部電極の隙間の一部と重なる位置に設けられた開口部と、前記複数の下部電極と重なる位置にそれぞれ設けられた複数の第１の領域と、隣接する前記複数の第１の領域の間に設けられ、前記複数の第１の領域全てを電気的に接続する複数の第２の領域と、を有する第２の上部電極を形成し、
前記光電変換層表面に、前記光電変換層の内部に達する溝部を前記開口部を用いて自己整合的に形成し、
前記溝部を充填するように前記光電変換層表面に、絶縁性の光吸収物を塗布し、
前記溝部の前記光吸収物が残存するように、前記光電変換層表面の前記光吸収物及び前記溝部の前記光吸収物の表面をエッチングにより除去し、
前記エッチングにより除去される前記光吸収物の膜厚は、前記溝部の深さよりも小さいことを特徴とするイメージセンサの作製方法。
複数の下部電極上に光電変換層を形成し、
前記光電変換層上に透光性を有する第１の上部電極を形成し、
前記第１の上部電極上にレジストマスクを形成し、
前記第１の上部電極をエッチングすることにより、前記複数の下部電極の隙間の一部と重なる位置に設けられた開口部と、前記複数の下部電極と重なる位置にそれぞれ設けられた複数の第１の領域と、隣接する前記複数の第１の領域の間に設けられ、前記第１の領域全てを電気的に接続する複数の第２の領域と、を有する第２の上部電極を形成し、
前記レジストマスクが残存している状態でドライエッチングを行うことにより、前記光電変換層表面に、前記光電変換層の内部に達する溝部を形成し、
前記レジストマスクを除去し、
前記溝部を充填するように前記光電変換層表面に、絶縁性の光吸収物を塗布し、
前記溝部の前記光吸収物が残存するように、前記光電変換層表面の前記光吸収物及び前記溝部の前記光吸収物の表面をエッチングにより除去し、
前記エッチングにより除去される前記光吸収物の膜厚は、前記溝部の深さよりも小さいことを特徴とするイメージセンサの作製方法。
請求項１乃至請求項３のいずれか一項において、
前記光吸収物は、着色された有機樹脂材料又は着色された酸化珪素系塗布材料からなることを特徴とするイメージセンサの作製方法。