JP2006332287A - 薄膜ダイオード - Google Patents

Abstract

【課題】ｐｉｎ構造を有するゲート制御型の薄膜ダイオードにおいて、光電流特性のばらつきを少なくし、より安定した光電流値を得ることを目的とする。
【解決手段】低濃度の不純物が注入された半導体層であるｐ−領域２の第２受光領域７において、ｎ＋領域４に接続された一端から第１受光領域６側の他端までの長さＬ２が１２〜１５μｍになるように、第１受光領域６に対応するゲート電極５の幅を調整することで、この長さが上記の範囲に無い場合と比べて、光電流値のばらつきを小さくすることができ、且つ、ばらつきの最小値を大きくすることができる。
【選択図】図１

Description

本発明は、薄膜ダイオードに関し、特にｐｉｎ構造を有するゲート制御型の薄膜ダイオードに関する。

従来、逆バイアス電圧を印加した半導体のＰＮ接合近傍に照射された光を受光し、空乏層内で励起された自由電子又は正孔のキャリアの流れを検出する受光素子であるフォトダイオードにおいて、ＰＮ接合の間に適当な厚さのｉ層を挿入し逆バイアス電圧印加時の空乏層の幅を広げ、空乏層内に生じる高い電界によりキャリアの迅速な流れを促進させることで、より高速な動作が可能なｐｉｎフォトダイオードがある。

近年、多結晶シリコンを使用して、ｉ層に絶縁膜を介して接続したゲート電極にゲート電圧を印加することで、逆方向暗電流を減少させることが可能なゲート制御型のｐｉｎフォトダイオードが提案されている（例えば、特許文献１参照）。

一方で、このようなｐｉｎダイオードを光センサとして、液晶ディスプレイなどのアクティブマトリクス型平面表示装置の各画素において、画像表示用の薄膜トランジスタと共に実装することで、画像を表示する従来の機能に加え、画素に内蔵した光センサにより、光ペンからの直接光やバックライト光が表示面上の対象物で反射した光を検出することで、様々な用途の入力機能が実現可能な平面表示装置が提案されている。（例えば、特許文献２参照）。

図８の断面図と図９の平面図は、上述したような平面表示装置の画素に内蔵される従来のｐｉｎ構造を有するゲート制御型の薄膜ダイオード２０の構造を示している。同図に示すように、薄膜ダイオード２０は、ｐ−領域２と、ｐ＋領域３と、ｎ＋領域４、ゲート電極５を備える。

ｐ−領域２は、低濃度の不純物が注入された半導体層（Ｉ層）であり、ゲート電極５の幅に対応する長さ（以下Ｌ１と称する）を有する第１受光領域６と、ｎ＋領域４に接続された一端から第１受光領域６側の他端までの長さ（以下Ｌ２と称する）を有する第２受光領域７とを有する。

ｐ＋領域３は、ｐ−領域２の一端に電気的に接続されたＰ型半導体層である（Ｐ層）。

ｎ＋領域４は、ｐ−領域２の他端に電気的に接続されたＮ型半導体層である（Ｎ層）。ゲート電極５は、ゲート絶縁膜８上のｐ−領域２の第１受光領域６に対応する部分に配置される。

図１０は、図８，９で示した薄膜ダイオード２０のｐ−領域２における第２受光領域７の長さＬ２に対する光電流の平均値およびばらつきを示したグラフである。同図に示すように、第２受光領域７の長さＬ２が長くなると、光電流の平均値（同図では実線）が増加している。Ｌ２が２０μｍ付近では平均値が最も高くなっている。これにより、従来では薄膜ダイオード２０の第２受光領域７の長さＬ２は２０μｍが望ましいとされていた。
特開平４−２９１９６８号公報 特開２００５−１９６３６号公報

しかしながら、図１０のグラフに示すように、第２受光領域７の長さＬ２が長くなると、薄膜ダイオード２０に流れる光電流のばらつき（同図では破線）も増加している。これは、薄膜ダイオード２０の第２受光領域７の長さＬ２が長くなり過ぎると、受光感度のばらつきが大きくなり、光電流値が不安定になることを示している。

このため、このような薄膜ダイオードを平面表示装置の各画素に内蔵し、画像取り込み用の光センサとして応用するような場合には、画像の読み取り品位が低下してしまうという問題がある。

本発明は、上記に鑑みてなされたものであり、ｐｉｎ構造を有するゲート制御型の薄膜ダイオードにおいて、光電流特性のばらつきを少なくし、より安定した光電流値を得ることを目的とする。

本発明に係る薄膜ダイオードは、絶縁膜を介してゲート電極が接続され、低濃度の不純物が注入された半導体層である受光部と、受光部の一端に電気的に接続されたＰ型半導体層と、受光部の他端に電気的に接続されたＮ型半導体層とを備えた薄膜ダイオードであって、受光部は、一端が前記Ｐ型半導体層に接続され、ゲート電極の領域に対応する第１の受光領域と、一端が前記Ｎ型半導体層に接続され、一端から前記第１受光領域の他端までの長さが１２μｍ以上〜１５μｍ以下である第２の受光領域と、を有することを特徴とする。

本発明にあっては、低濃度の不純物が注入された半導体層である受光部の第２の受光領域において、Ｎ型半導体層に接続された一端から第１受光領域側の他端までの長さが１２μｍ以上〜１５μｍ以下になるように、第１の受光領域に対応するゲート電極の幅を調整することで、この長さが上記の範囲に無い場合と比べて、光電流値のばらつきを小さくすることができ、且つばらつきの最小値を大きくすることができる。

本発明のｐｉｎ構造を有するゲート制御型の薄膜ダイオードによれば、光電流特性のばらつきを少なくし、より安定した光電流値を得ることが可能となる。

以下、本発明の実施の形態について図面を用いて説明する。

本実施の形態に係るｐｉｎ構造を有するゲート制御型の薄膜ダイオード１の構造について、図１の断面図と図２の平面図を用いて説明する。

同図に示すように、薄膜ダイオード１は、ｐ−領域２と、ｐ＋領域３と、ｎ＋領域４、ゲート電極５を備える。

ｐ−領域２は、低濃度の不純物が注入された半導体層（Ｉ層）であり、ゲート電極５の幅に対応する長さＬ１を有する第１受光領域６と、ｎ＋領域４に接続された一端から第１受光領域６側の他端までの長さＬ２を有する第２受光領域７とを有する。ここでＬ２の長さは１３μｍとする。

ｐ＋領域３は、ｐ−領域２の一端に電気的に接続されたＰ型半導体層である（Ｐ層）。

ｎ＋領域４は、ｐ−領域２の他端に電気的に接続されたＮ型半導体層である（Ｎ層）。ゲート電極５は、ゲート絶縁膜８上のｐ−領域２の第１受光領域６に対応する部分に配置される。

具体的には、薄膜ダイオード１は、透明な矩形平面状の絶縁基板であるガラス基板９上に形成されており、このガラス基板９の一主面上である表面上には、シリコン窒化膜（ＳｉＮ_ｘ）や酸化膜（ＳｉＯ_ｘ）などにて構成されたアンダーコート層１０が積層されて成膜されている。このアンダーコート層１０は、ガラス基板９上に形成される各素子への不純物の拡散を防止する。

ここで、アンダーコート層１０上には、第１受光領域６及び第２受光領域７を有するｐ−領域２（Ｉ層）と、Ｐ型半導体層であるｐ＋領域３（Ｐ層）と、Ｎ型半導体層であるｎ＋領域４（Ｎ層）が設けられており、多結晶半導体であるポリシリコンとして同一層で形成される。ここでｐ−領域２、ｐ＋領域３は、ｎ＋領域４はそれぞれ電気的に接続されている。

そして、ｐ−領域２、ｐ＋領域３、ｎ＋領域４が形成されたアンダーコート層１０上には、ゲート絶縁膜８が積層されて成膜されている。さらに、ｐ−領域２に対向したゲート絶縁膜８上の一部には、第１受光領域６の長さＬ１に対応するような幅寸法を有するゲート電極５が積層されて形成されている。ここでゲート電極５には、例えば、ＭｏＷ合金を使用する。

このとき、ゲート電極５の幅を、ｐ−領域２の第２受光領域７において、ｎ＋領域４に接続された一端から第１受光領域６の他端までの長さＬ２を１３μｍになるように調整する。

さらに、ゲート電極５が形成されたゲート絶縁膜８上には、絶縁性を有する酸化シリコン膜である層間絶縁膜１１が積層されて成膜されている。そして、これら層間絶縁膜１１及びゲート絶縁膜８それぞれを貫通するように複数のコンタクトホール１２、１３が設けられている。ここでコンタクトホール１２はｐ＋領域３に連通して開口しており、コンタクトホール１３はｎ＋領域４に連通して開口している。

コンタクトホール１２には、Ｐ型半導体１４がアノード電極として積層されて設けられている。ここでＰ型半導体１４は、コンタクトホール１２を介してｐ＋領域３に電気的に接続されている。

また、コンタクトホール１３には、Ｎ型半導体１５がカソード電極として積層されて設けられている。ここでＮ型半導体１５は、コンタクトホール１３を介してｎ＋領域４に電気的に接続されている。Ｎ型半導体１５は、ｐ−領域２の第２受光領域７を覆うように構成され、バックライト光などの外光を遮るための遮光帯としての役割も果たす。

さらに、Ｐ型半導体１４とＮ型半導体１５とが形成された層間絶縁膜１１上には、薄膜ダイオード１を覆うように窒化シリコン膜にて構成された保護膜としてのパッシベーション層１６が積層されて成膜される。

これにより、アノード電極であるＰ型半導体１４とカソード電極であるＮ型半導体１５間に逆バイアス電圧を印加した薄膜ダイオード１において、ゲート電極５にゲート電圧が印加されたｐ−領域２に対して光が照射されると、空乏層内で自由電子又は正孔が励起されキャリアの流れが生じ、アノード電極であるＰ型半導体１４から、カソード電極であるＮ型半導体１５へ光電流が流れる。

次に、本実施の形態に係る薄膜ダイオード１の効果について図３を用いて説明する。

図３は、薄膜ダイオードが有するｐ−領域２の第２受光領域７の長さＬ２に対する光電流の最小値を示すグラフである。同図に示すように、Ｌ２が１３μｍの薄膜ダイオード１においては、光電流の最小値が最大となり、光電流値が最も安定している。また、Ｌ２が１２〜１５μｍの範囲の薄膜ダイオードにおいても同様に、従来のサイズ２０μｍの薄膜ダイオード２０と比べると光電流の最小値が大きいことから、光電流値が安定している。

また、薄膜ダイオード１による光電流値のばらつきについて、図１０の第２受光領域７の長さＬ２に対する光電流のばらつきを示したグラフを用いて確認すると、同図に示すように、従来のサイズ２０μｍの薄膜ダイオード２０における光電流のばらつき（図中では破線）と比べると、Ｌ２が１３μｍの薄膜ダイオード１における光電流のばらつきは減少しており、Ｌ２が１２〜１５μｍの範囲においても同様にばらつきが減少していることが確認できる。

したがって、本実施の形態においては、低濃度の不純物が注入された半導体層であるｐ−領域２の第２受光領域７において、ｎ＋領域４に接続された一端から第１受光領域６側の他端までの長さＬ２が１２〜１５μｍになるように、第１受光領域６に対応するゲート電極５の幅を調整することで、この長さが上記の範囲に無い場合と比べて、光電流値のばらつきを小さくすることができ、且つ、ばらつきの最小値を大きくすることができる。これにより、光電流特性のばらつきを少なくし、より安定した光電流値を得ることが可能となる。

次に、本実施の形態に係る薄膜ダイオード１を光センサとして、平面表示装置の各画素に、画像表示用の薄膜トランジスタと共に実装する場合の光センサの製造工程について説明する。ここでは、平面表示装置の画素内に、薄膜ダイオード１である光センサの製造工程について、画像表示用のｎチャンネル薄膜トランジスタ及びｐチャンネル薄膜トランジスタの製造工程と共に説明する。

図４は、薄膜ダイオードである光センサを形成する製造工程を示す工程図である。図５、図６はそれぞれｐチャンネル薄膜トランジスタ、ｎチャンネル薄膜トランジスタの製造工程を示す工程図である。

まず、絶縁基板２１上にＳｉＮ_ｘやＳｉＯ_ｘ等からなるアンダーコート層を形成する。これにより、絶縁基板２１上に形成される素子に対して不純物が拡散することを防止できる。

次に、ＰＥＣＶＤ法やスパッタリング法等により、絶縁基板２１上にアモルファスシリコン膜を５００Å程度堆積した後、レーザ照射により、アモルファスシリコンを結晶化させポリシリコンを形成する。

次に、ＰＥＣＶＤ法やＥＣＲ−ＣＶＤ法等で形成したＳｉＯ_ｘ膜からなる第１絶縁層２２を形成する。そして、低濃度のボロンを全面にイオンドーピングし、ｐ−層を形成する。

次に、レジスト２３をマスクとして使用することで、光センサのＮ型半導体領域２４及びｎチャンネルＴＦＴのソース領域２５とｎチャンネルＴＦＴのドレイン領域２６を形成する領域に高濃度のリンをイオンドーピングし、ｎ＋層を形成する。

次に、Ｍｏ−ＴａやＭｏ−Ｗ等を用いて第１絶縁層２２の上面にメタル層を成膜し、これを光センサのＰ型半導体領域２７及びｐチャンネルＴＦＴのソース領域２８とｐチャンネルＴＦＴのドレイン領域２９が開口するようにパターニングして、高濃度のボロンをイオンドーピングする。メタル層がマスクとなり、所定の領域にｐ＋層が形成される。ｐチャンネルＴＦＴはこのときパターニングされたメタル層がゲート電極となる。

さらに、メタル層を光センサの第１受光領域およびｎチャンネルＴＦＴのｎ−領域３０と３１の領域を開口するようにパターニングした後、レジストマスクをパターニングして低濃度のリンをイオンドーピングする。このとき、光センサ部はレジストマスクで覆い、リンがドーピングされないようにし、ｎチャンネルＴＦＴ部は、レジストマスクでは覆わずにメタル層がマスクとなり、所定の領域にｎ−層が形成される。光センサとｎチャンネルＴＦＴはこのときパターニングされたメタル層がゲート電極となる。光センサの受光部はｐ−層の低濃度不純物領域により構成され、ＰＩＮ型の光センサとなる。

次に、注入した不純物を活性化するため５００℃程度でアニールした後に、基板を水素のプラズマ中にさらすことで、水素化を行う。

水素化に続いて、同じＣＶＤ装置中で、ＳｉＯ_ｘからなる第２絶縁層３２を第１絶縁層２２上に形成する。次に、コンタクトホールを設けることで、光センサのＰ型半導体領域２７と光センサのＮ型半導体領域２４およびｎチャンネルＴＦＴのソース領域２５とｎチャンネルＴＦＴのドレイン領域２６およびｐチャンネルＴＦＴのソース領域２８とｐチャンネルＴＦＴのドレイン領域２９とを形成する領域を露出させ、この露出させた領域に光センサのアノード電極３３とカソード電極３４とｎチャンネルＴＦＴのソース電極３６とｎチャンネルＴＦＴのドレイン電極３７およびｐチャンネルＴＦＴのソース電極３８とｐチャンネルＴＦＴのドレイン電極３９を形成する。ここで光センサのカソード電極は第２受光領域のｎ−領域を覆い、遮光帯としての役目を果たす。

最後にパッシベーション膜として図示しないＳｉＮ膜を成膜して光センサとｎチャンネルＴＦＴとｐチャンネルＴＦＴが完成する。

このように、光センサである薄膜ダイオード１を平面表示装置の各画素に、画像表示用の薄膜トランジスタと共に実装する場合は、画像表示用のｎチャンネル薄膜トランジスタ及びｐチャンネル薄膜トランジスタと共に同一なプロセスで形成することができ、製造コストを抑制することが可能となる。

一方で、光センサを画素内に集積する場合には、画素の開口率の低下を防ぐためには、光センサの面積は画素の面積に対してできるだけ小さくする必要がある。

図７は、薄膜ダイオード１である光センサにおいて、第１受光領域６の長さＬ１に対する暗電流の値を示したグラフである。同図に示すように、Ｌ１が５μｍよりも短いと、暗電流が増加することから、Ｌ１の長さは５μｍ程度とすることが望ましい。

尚、本実施の形態においては、平面表示装置の各画素において、薄膜ダイオード１を光センサとして実装する構成について説明したが、これに限られるものでない。例えば、イメージスキャナやデジタルカメラなどの画像読み取り部分において、薄膜ダイオード１を光センサとして、ライン上若しくはアレイ上に設けることで、２次元センサとして使用してもよい。

本実施の形態に係るｐｉｎ構造を有するゲート制御型の薄膜ダイオードの構造を示す断面図である。 本実施の形態に係る薄膜ダイオードの構造を示す平面図である。 本実施の形態に係る薄膜ダイオードが有する受光部における第２受光領域の長さに対する光電流の最小値を示すグラフである。 本実施の形態に係る薄膜ダイオードである光センサを形成する製造工程を示す工程図である。 本実施の形態に係る薄膜ダイオードと同一なプロセスで形成されるｎチャンネルＴＦＴの製造工程を示す工程図である。 本実施の形態に係る薄膜ダイオードと同一なプロセスで形成されるｐチャンネルＴＦＴの製造工程を示す工程図である。 本実施の形態に係る薄膜トランジスタである光センサにおける暗電流の第１受光領域の長さ依存性を示したグラフである。 従来のｐｉｎ構造を有するゲート制御型の薄膜ダイオードの構造を示す断面図である。 従来の薄膜ダイオードの構造を示す平面図である。 従来の薄膜ダイオードが有する受光部における第２受光領域の長さに対する光電流の平均値およびばらつきを示したグラフである。

符号の説明

１…本実施の形態に係るｐｉｎ構造を有するゲート制御型の薄膜ダイオード
２…ｐ−領域
３…ｐ＋領域
４…ｎ＋領域
５…ゲート電極
６…ｐ−領域における第１受光領域
７…ｐ−領域における第２受光領域
８…ゲート絶縁膜
９…ガラス基板
１０…アンダーコート層
１１…層間絶縁膜
１２…Ｐ型半導体用コンタクトホール
１３…Ｎ型半導体用コンタクトホール
１４…Ｐ型半導体（アノード電極）
１５…Ｎ型半導体（カソード電極）
１６…パッシベーション層
２０…従来のｐｉｎ構造を有するゲート制御型の薄膜ダイオード
２１…透光性絶縁基板
２２…第１絶縁層
２３…レジストマスク
２４…光センサのＮ型半導体領域
２５…ｎチャンネルＴＦＴのソース領域
２６…ｎチャンネルＴＦＴのドレイン領域
２７…光センサのＰ型半導体領域
２８…ｐチャンネルＴＦＴのソース領域
２９…ｐチャンネルＴＦＴのドレイン領域
３０…ｎチャンネルＴＦＴのＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｏｒａｉｎ）領域
３１…ｎチャンネルＴＦＴのＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｏｒａｉｎ）領域
３２…第２絶縁層
３３…光センサのアノード電極
３４…光センサのカソード電極
３６…ｎチャンネルＴＦＴのソース電極
３７…ｎチャンネルＴＦＴのドレイン電極
３８…ｐチャンネルＴＦＴのソース電極
３９…ｐチャンネルＴＦＴのドレイン電極

Claims (1)

1. 絶縁膜を介してゲート電極が接続され、低濃度の不純物が注入された半導体層である受光部と、前記受光部の一端に電気的に接続されたＰ型半導体層と、前記受光部の他端に電気的に接続されたＮ型半導体層とを備えた薄膜ダイオードであって、
   前記受光部は、
   一端が前記Ｐ型半導体層に接続され、前記ゲート電極の領域に対応する第１の受光領域と、一端が前記Ｎ型半導体層に接続され、当該一端から前記第１受光領域の他端までの長さが１２μｍ以上〜１５μｍ以下である第２の受光領域と、
   を有することを特徴とする薄膜ダイオード。

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