JP2009164604A - イメージセンサー及びその製造方法 - Google Patents
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Abstract
【課題】フィルファクターを高めながら、電荷共有現象が発生しないことと、フォトダイオードとリードアウト回路の間にフォトチャージの円滑な移動通路を提供することで、暗電流ソースを最小化し、サチュレーション及び感度の低下を防止することができるイメージセンサー及びその製造方法を提供する。
【解決手段】実施例によるイメージセンサーは、配線を含む回路が形成された第１基板と、前記配線と接触しながら前記第１基板上に形成されたフォトダイオードを含み、前記第１基板の回路は、前記第１基板に形成された電気接合領域と、及び前記電気接合領域上部に前記配線と繋がって形成された高濃度の第１導電型領域を含むことを特徴とする。
【選択図】図５
【解決手段】実施例によるイメージセンサーは、配線を含む回路が形成された第１基板と、前記配線と接触しながら前記第１基板上に形成されたフォトダイオードを含み、前記第１基板の回路は、前記第１基板に形成された電気接合領域と、及び前記電気接合領域上部に前記配線と繋がって形成された高濃度の第１導電型領域を含むことを特徴とする。
【選択図】図５
Description
実施例は、イメージセンサー及びその製造方法に関するものである。
イメージセンサーは、光学的映像を電気信号に変換させる半導体素子として、ＣＣＤイメージセンサーとＣＭＯＳイメージセンサーに分けられる。
従来の技術では、基板にフォトダイオードをイオン注入方式で形成させる。ところが、チップサイズ増加なしにピクセル数の増加を目的にフォトダイオードのサイズがますます減少するによって、受光部の面積縮小して画像特性が低下する傾向を見せている。
また、受光部面積が縮小した分ほどの積層高さの減少が成されず、エアリーディスクと呼ばれる光の回折現象で、受光部に入射されるフォトンの数も減少する傾向を見せている。
これを解決するための代案の一つとして、フォトダイオードを非晶質シリコンで蒸着するとか、ウェハ対ウェハの直接接合(Wafer-to-Wafer Bonding)などの方法でリードアウト回路をシリコン基板に形成させて、フォトダイオードはリードアウト回路上部に形成させる試み(以下「３次元イメージセンサー」と称する)がなされている。フォトダイオードとリードアウト回路は配線を通じて繋がるようになる。
一方、従来技術によれば、トランスファトランジスタ両端のソース及びドレーンの両方が高濃度のN型にドーピングされているので、電荷共有現象(Charge Sharing)が発生するような問題がある。電荷共有現象が発生すれば、出力画像の感度を低下させて、画像エラーを発生させることもある。
また、従来技術によれば、フォトダイオードとリードアウト回路の間に、フォトチャージ(Photo Charge)が円滑に移動することができなくて、暗電流が発生したり、サチュレーション(Saturation)及び感度の低下が発生している。
実施例はフィルファクターを高めながら電荷共有現象が発生しないイメージセンサー及びその製造方法を提供する。
また、実施例は、フォトダイオードとリードアウト回路の間にフォトチャージの円滑な移動通路を提供することで、暗電流ソースを最小化し、サチュレーション及び感度の低下を防止することができるイメージセンサー及びその製造方法を提供する。
実施例によるイメージセンサーは、配線を含む回路が形成された第１基板と、前記配線と接触しながら前記第１基板上に形成されたフォトダイオードを含み、前記第１基板の回路は、前記第１基板に形成された電気接合領域と、及び前記電気接合領域上部に前記配線と繋がって形成された第１導電型領域を含むことを特徴とする。
また、実施例によるイメージセンサーは、配線を含む回路が形成された第１基板と、前記配線と接触しながら前記第１基板上に形成されたフォトダイオードを含み、前記第１基板の上側は、第２導電型に導電されていて、前記回路は、前記第１基板に形成されたトランジスタと、前記トランジスタの一側に形成された電気接合領域と、及び前記配線と繋がりながら前記電気接合領域に接して形成された第１導電型領域を含むことを特徴とする。
また、実施例によるイメージセンサーの製造方法は、第１基板に配線を含む回路を形成する段階と、前記配線上にフォトダイオードを形成する段階を含み、前記第１基板の回路を形成する段階は、前記第１基板に電気接合領域を形成する段階と、前記電気接合領域上部に前記配線と繋がる第１導電型領域を形成する段階を含むことを特徴とする。
実施例によるイメージセンサー及びその製造方法によれば、回路とフォトダイオードの垂直型集積を提供することができる。
また、実施例によれば、ノイズ除去に有利な構造であるトランスファトランジスタを含む構造を用いる基板と、チップ上部に位置したフォトダイオードを連結祭に、暗電流ソースを最小化し、サチュレーション及び感度の低下を防止することができる。
また、実施例によれば、回路とフォトダイオードの垂直型集積によってフィルファクターを１００％に近接させることができる。
また、実施例によれば、垂直型集積によって、同一ピクセルサイズで従来技術よりも高い感度(sensitivity)を提供することができる。
以下、実施例によるイメージセンサー及びその製造方法を添付された図面を参照して説明する。
＜第１実施例＞
図１は、第１実施例によるイメージセンサーの断面図である。
図１は、第１実施例によるイメージセンサーの断面図である。
第１実施例によるイメージセンサーは、配線１５０と回路１２０が形成された第１基板１００と、前記配線１５０と接触しながら前記第１基板１００上に形成されたフォトダイオード２１０を含み、前記第１基板１００の回路１２０は、前記第１基板に形成された電気接合領域１４０と、及び前記電気接合領域１４０の上部に前記配線１５０と繋がって形成された高濃度の第１導電型領域１４７を含むことができる。
第１実施例は、前記フォトダイオード２１０が結晶型半導体層２１０a(図３参照)に形成された例である。よって、第１実施例によれば、フォトダイオードが回路の上側に位置する垂直型のフォトダイオードを採用しながら、フォトダイオードを結晶型半導体層内に形成することで、フォトダイオード内の欠陥を防止することができる。
図１の図面符号の中で説明していない図面符号は、以下製造方法にて説明することにする。
以下、図２ないし図６を参照して、第１実施例によるイメージセンサーの製造方法を説明する。
まず、図２のように、配線１５０を含む回路が形成された第１基板１００を準備する。例えば、第２導電型第１基板１００に素子分離膜１１０を形成してアクティブ領域を定義して、前記アクティブ領域にトランジスタを含む回路１２０を形成する。例えば、前記回路１２０は、トランスファトランジスタ１２１、リセットトランジスタ１２３、ドライブトランジスタ１２５、セレクトトランジスタ１２７を含んで形成することができる。以後、フローティングディフュージョン領域１３１、ソース/ドレーン領域１３３、１３５、１３７を含むイオン注入領域１３０を形成することができる。
一方、第１実施例において、前記第１基板１００に回路１２０を形成する段階は、前記第１基板１００に電気接合領域１４０を形成する段階、及び前記電気接合領域１４０の上部に前記配線１５０と繋がる第１導電型領域１４７を形成する段階を含むことを特徴とする。例えば、前記電気接合領域１４０は、PNジャンクション１４０であることがあるが、これに限定されるのではない。
例えば、実施例のPNジャンクション１４０は、第２導電型ウェル１４１、又は第２導電型エピ層上に形成された第１導電型イオン注入層１４３、前記第１導電型イオン注入層１４３上に形成された第２導電型イオン注入層１４５を含んでよい。
例えば、前記PNジャンクション１４０は、図２のように、P０１４５/N-１４３/P-１４１ジャンクションであることがあるが、これに限定されるのではない。
第１実施例で、図２のように、４ＴｒCIS構造においてフォトダイオードの役割をするP０/N-/P-ジャンクション１４０を、第１基板１００に形成させた理由は次のようである。
N+ジャンクションであるフローティングディフュージョン１３１ノードと違い、P０/N-/P-ジャンクション１４０は、印加電圧が完全には伝達されず一定の電圧でピンチオフになる。この電圧をピニング電圧（Pinning Voltage)と呼び、ピニング電圧は、P０１４５及びN-１４３ドーピング濃度に依存する。
具体的に、フォトダイオード２１０で生成された電子は、P０/N-/P-ジャンクション１４０に移動するようになり、トランスファトランジスタ１２１のオンの時、フローティングディフュージョン１３１ノードに伝達されて電圧に変換される。
P０/N-/P-ジャンクション１４０の最大電圧値は、ピニング電圧になり、フローティングディフュージョン１３１ノードの最大電圧値は、Vdd-リセットトランジスタ１２３Vth(閾電圧)になるので、トランスファトランジスタ１２１両端間の電圧差によって電荷共有現象が発生せずに、チップ上部のフォトダイオード２１０で発生した電子がフローティングディフュージョン１３１ノードに完全にダンピングされることができる。
従って、実施例によれば、N+ジャンクションに繋がった場合と違い、サチュレーション及び感度の低下などの問題を避けることができる。
また、実施例によれば、P０/N-/P-ジャンクション１４０の表面にオーミックコンタクトのためのN+層１４７を形成しなければならないが、この際、N+層１４７は漏出源(Leakage Source)になることがある。
これを最小化するための方法として、実施例は、第１メタルコンタクト１５１aのエッチング後に、プラグインプラント(Plug Implant)を行うことで、N+層１４７の面積を最小化することができる。これは垂直型の３次元集積(３-Ｄ Integrated)CISの暗電流減少に寄与することができる。
その次に、前記第１基板１００上に層間絶縁層１６０を形成して、配線１５０を形成することができる。前記配線１５０は、第１メタルコンタクト１５１a、第１メタル１５１、第２メタル１５２、第３メタル１５３、第４メタルコンタクト１５４aを含むことができるが、これに限定されるのではない。
次に、図３のように、第２基板２００上に結晶型半導体層２１０aを形成する。このような結晶型半導体層２１０aにフォトダイオードが形成されることで、フォトダイオード内の欠陥を防止することができる。
例えば、前記第２基板２００上にエピタキシャルによって結晶型半導体層２１０aを形成する。以後、第２基板２００と結晶型半導体層２１０aの境界に水素イオンを注入して水素イオン注入層２０７aを形成する。前記水素イオンの注入は、フォトダイオード２１０形成のためのイオン注入後に行われてよい。
次に、図４のように、結晶型半導体層２１０aにイオン注入によってフォトダイオード２１０を形成する。
例えば、前記結晶型半導体層２１０a上部に第２導電型伝導層２１６を形成する。例えば、前記結晶型半導体層２１０a上部にマスクなしにブランケットで第２基板２００全面にイオン注入して高濃度のP型伝導層２１６を形成することができる。例えば、前記第２導電型伝導層２１６は、約0.5μｍ以内のジャンクションデプス(junction depth)に形成されることができる。
以後、前記第２導電型伝導層２１６下部に第１導電型伝導層２１４を形成する。例えば、前記２導電型伝導層２１６の下部にマスクなしにブランケットで第２基板２００全面にイオン注入して低濃度N型伝導層２１４を形成することができる。例えば、前記低濃度の第１導電型伝導層２１４は、約１．０〜２．０μｍのジャンクションデプスに形成されることができる。
以後、第１実施例は、前記第１導電型伝導層２１４の下側に高濃度の第１導電型伝導層２１２を形成する段階を更に含むことができる。例えば、前記１導電型伝導層２１４の下側にマスクなしにブランケットで第２基板２００全面にイオン注入して高濃度N+型伝導層２１２を更に形成することで、オーミックコンタクトに寄与することができる。
その次に、図５のように、前記フォトダイオード２１０と前記配線１５０が接触するように、前記第１基板１００と前記第２基板２００をボンディングする。例えば、前記第１基板１００と第２基板２００をボンディングする前に、プラズマによるアクティベーションによってボンディングされる面の表面エネルギーを高めることで、ボンディングを行うことができる。
以後、第２基板２００に熱処理を通じて、水素イオン注入層２０７aが水素気体層(未図示)に変わるようにすることができる。
次に、図６のように、水素気体層を基準に第２基板２００を、下側をブレードなどを利用して取り除いて、フォトダイオード２１０が露出するようにすることができる。
以後、前記フォトダイオード２１０をピクセル毎に分離する蝕刻を行い、ピクセル間の絶縁層(未図示)の蝕刻された部分を埋めることができる。以後、上部電極(未図示)、カラーフィルター(未図示)などの工程を行うことができる。
＜第２実施例＞
図７は、第２実施例によるイメージセンサーの断面図である。
図７は、第２実施例によるイメージセンサーの断面図である。
第２実施例は、前記第１実施例の技術的な特徴を採用することができる。
一方、第２実施例は前記第１実施例と違い、フォトダイオード２２０が非晶質層に形成されることができる。
例えば、前記フォトダイオード２２０は、前記配線１５０と電気的に繋がる真性層(intrinsic layer)２２３と、及び前記真性層２２３上に形成された第２導電型伝導層２２５を含むことができる。
第２実施例は、前記配線１５０と真性層２２３の間に形成された第１導電型伝導層２２１を更に含むことができる。
以下、第２実施例のフォトダイオード２２０の形成方法を説明する。
第２実施例は、前記第１実施例と違い、基板間のボンディングによるものでなく、配線１５０を含む回路が形成された第１基板１００上にフォトダイオード２２０を蒸着などの方法で形成する。
例えば、前記配線１５０と接触するように前記第１基板１００上に第１導電型伝導層２２１を形成する。一方、場合によっては、前記第１導電型伝導層２２１が形成されずに以後の工程が行われることもできる。前記第１導電型伝導層２２１は、第２実施例で採用するPINダイオードのN層の役割をすることができる。即ち、前記第１導電型伝導層２２１は、Nタイプの導電型伝導層であることがあるが、これに限定されるのではない。
前記第１導電型伝導層２２１は、Ｎドーピングされた非晶質シリコンを用いて形成されることができるが、これに限定されるのではない。
即ち、前記第１導電型伝導層２２１は、非晶質シリコンにゲルマニウム、炭素、窒素又は酸素などを添加して、a-Si:H、a-SiGe:H、a-SiC、a-SiN:Ha-SiO:Hなどで形成されてよい。
前記第１導電型伝導層２２１は、化学気象蒸着法(CVD)、特に、PECVDなどによって形成されることができる。例えば、前記第１導電型伝導層２２１は、シランガス(SiH4)にPH3、P2H5等を混合して、PECVDによって非晶質シリコンで形成されてよい。
次に、前記第１導電型伝導層２２１上に真性層２２３を形成する。前記真性層２２３は、本発明の実施例で採用するPINダイオードのI層の役割をすることができる。
前記真性層２２３は、非晶質シリコンを利用して形成されることができる。前記真性層２２３は、化学気相蒸着法(CVD)、特に、PECVDなどによって形成されることができる。例えば、前記真性層２２３は、シランガス(SiH4)などを利用してPECVDによって非晶質シリコンで形成されてよい。
その後、前記真性層２２３上に第２導電型伝導層２２５を形成する。前記第２導電型伝導層２２５は、前記真性層２２３の形成と連続工程で形成されることができる。前記第２導電型伝導層２２５は、第２実施例で採用するPINダイオードのP層の役割をすることができる。即ち、前記第２導電型伝導層２２５は、Pタイプの導電型伝導層であることがあるが、これに限定されるのではない。
前記第２導電型伝導層２２５は、Ｐドーピングされた非晶質シリコンを用いて形成されることができるが、これに限定されるのではない。
前記第２導電型伝導層２２５は、化学気相蒸着法(CVD)、特に、PECVDなどによって形成されることができる。例えば、前記第２導電型伝導層２２５は、シランガス(SiH4)にボロンなどを混合して、PECVDによって非晶質シリコンで形成されてよい。
前記第２導電型伝導層２２５上に上部電極２４０を形成することができる。例えば、前記上部電極２４０は、光透過性が高くて伝導性が高い透明電極に形成されることができる。例えば、前記上部電極２４０は、ＩＴＯ(indium tin oxide)又はＣＴＯ(cardium tin oxide)などで形成されてよい。
１００ 第１基板、１１０ 素子分離膜、１２０ 回路、１２１ トランスファトランジスタ、１２３ リセットトランジスタ、１２５ ドライブトランジスタ、１２７ セレクトトランジスタ、１３０ イオン注入領域、１３１ フローティングディフュージョン領域、１３３、１３５、１３７ ソース及びドレーン領域、１４０ 電気接合領域、１４１ 第２導電型ウェル、１４３ 第１導電型イオン注入層、１４５ 第２導電型イオン注入層、１４７ 第１導電型領域、１５０ 配線、１５１ 第１メタル、１５１ａ 第１メタルコンタクト、１５２ 第２メタル、１５３ 第３メタル、１５４ａ 第４メタルコンタクト、１６０ 層間絶縁層、２００ 第２基板、２０７ａ 水素イオン注入層、２１０ フォトダイオード、２１０ａ 結晶型半導体層、２１２、２１４、２２１ 第１導電型伝導層、２１６、２２５ 第２導電型伝導層、２２０ フォトダイオード、２２３ 真性層、２４０ 上部電極
Claims (14)
- 配線を含む回路が形成された第１基板と、前記配線と接触しながら前記第１基板上に形成されたフォトダイオードを含み、前記第１基板の回路は、前記第１基板に形成された電気接合領域と、及び前記電気接合領域の上部に前記配線と繋がって形成された第１導電型領域を含むことを特徴とするイメージセンサー。
- 前記電気接合領域は、前記第１基板に形成された第１導電型イオン注入領域と、前記第１導電型イオン注入領域上に形成された第２導電型イオン注入領域を含むことを含むことを特徴とする請求項１に記載のイメージセンサー。
- 前記電気接合領域は、PNPジャンクションであることを特徴とする請求項２に記載のイメージセンサー。
- 前記第１導電型領域は、前記配線に対するコンタクトプラグの幅と同じ幅を持つことを特徴とする請求項１に記載のイメージセンサー。
- 前記第１導電型領域は、前記配線に対するコンタクトプラグの幅と同じ幅を持つことを特徴とする請求項２に記載のイメージセンサー。
- 前記フォトダイオードは、前記第１基板とボンディングされた結晶型半導体層内で、前記配線と電気的に繋がるように形成されたことを特徴とする請求項１に記載のイメージセンサー。
- 配線を含む回路が形成された第１基板と、前記配線と接触しながら前記第１基板上に形成されたフォトダイオードを含み、前記第１基板の上側は、第２導電型に導電されていて、前記回路は、前記第１基板に形成されたトランジスタと、前記トランジスタの一側に形成された電気接合領域と、及び前記配線と繋がりながら前記電気接合領域に接して形成された第１導電型領域を含むことを特徴とするイメージセンサー。
- 前記電気接合領域は、前記第１基板の第２導電型領域上に形成された第１導電型イオン注入領域と、前記第１導電型イオン注入領域上に形成された第２導電型イオン注入領域を含むことを特徴とする請求項７に記載のイメージセンサー。
- 前記第１基板の上側はP型に導電されていて、前記電気接合領域はPNジャンクションであることを特徴とする請求項８に記載のイメージセンサー。
- 前記トランジスタは、トランスファトランジスタであることを特徴とする請求項８に記載のイメージセンサー。
- 第１基板に配線を含む回路を形成する段階と、前記配線上にフォトダイオードを形成する段階を含み、前記第１基板の回路を形成する段階は、前記第１基板に電気接合領域を形成する段階と、前記電気接合領域の上部に前記配線と繋がる第１導電型領域を形成する段階を含むことを特徴とするイメージセンサーの製造方法。
- 前記電気接合領域を形成する段階は、前記第１基板に第１導電型イオン注入領域を形成する段階と、前記第１導電型イオン注入領域上に第２導電型イオン注入領域を形成する段階を含むことを特徴とする請求項１１に記載のイメージセンサーの製造方法。
- 前記第１導電型領域を形成する段階は、前記配線に対するコンタクトエッチング後に行われることを特徴とする請求項１１に記載のイメージセンサーの製造方法。
- 前記電気接合領域を形成する段階は、PNPジャンクションを形成する段階であることを特徴とする請求項１２に記載のイメージセンサーの製造方法。
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