JP7249194B2 - 撮像装置および画像フレーム読出し制御回路 - Google Patents
撮像装置および画像フレーム読出し制御回路 Download PDFInfo
- Publication number
- JP7249194B2 JP7249194B2 JP2019071844A JP2019071844A JP7249194B2 JP 7249194 B2 JP7249194 B2 JP 7249194B2 JP 2019071844 A JP2019071844 A JP 2019071844A JP 2019071844 A JP2019071844 A JP 2019071844A JP 7249194 B2 JP7249194 B2 JP 7249194B2
- Authority
- JP
- Japan
- Prior art keywords
- reset
- transistor
- photoelectric conversion
- circuit
- pixel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Transforming Light Signals Into Electric Signals (AREA)
Description
光電変換膜を積層するタイプの固体撮像素子の各単位画素が、転送トランジスタ、浮遊拡散容量リセットトランジスタ、ソースフォロアアンプトランジスタ、選択トランジスタ、および保持容量リセットトランジスタから構成され、前記光電変換膜と保持容量をビアで接続するとともに、n-型シリコンのフォトダイオードのノードをn+型シリコンの前記保持容量で置き換えた構成であって、
XYマトリクス状に配置される複数の前記単位画素に対応して形成された光電変換部に対し、Y行のアドレスを選択して駆動する行選択回路部、およびX列ごとに信号を読み出す列並列読み出し回路部とを含む画像フレーム読出し制御部とを有し、
前記各単位画素からの画素信号が順次入力される、アナログ相関2重サンプリング回路およびアナログデジタル変換回路とを備え、
前記画像フレーム読出し制御部は、非プログレッシブ方式を用い、分割画像フレーム間隔を8.333ミリ秒(8.342ミリ秒を含む)に設定するとともに、前記保持容量リセットトランジスタの、リセットタイミングを当該単位画素の前記選択トランジスタがオフであるブランキング期間とし、保持容量リセットの手段を、リセット期間がハードリセットより長時間必要なソフト的なリセットを含む態様とし、前記光電変換部における各画素の1電荷蓄積時間である前記保持容量リセットトランジスタのオン・オフ動作から前記転送トランジスタのオン・オフ動作までを10ミリ秒に設定することを特徴とするものである。
また、上述した「ソフト的なリセット」とは、強反転領域で動作させるリセットを称するハードリセットとは異なり、弱反転領域で動作させるリセットを称するものである。このソフト的なリセットを少なくとも含むリセット態様としては、フラッシュリセット、RCフィルタリセット、テーパードリセット、さらには、フィードバックリセットやいわゆる狭義のソフトリセット等を含むものである。
光電変換膜を積層するタイプの固体撮像素子の各単位画素が、転送トランジスタ、浮遊拡散容量リセットトランジスタ、ソースフォロアアンプトランジスタ、選択トランジスタ、および保持容量リセットトランジスタから構成され、前記光電変換膜と保持容量をビアで接続するとともに、n-型シリコンのフォトダイオードのノードをn+型シリコンの前記保持容量で置き換えた構成であって、
XYマトリクス状に配置される複数の前記単位画素に対応して形成された光電変換部に対し、Y行のアドレスを選択して駆動する行選択回路部、およびX列ごとに信号を読み出す列並列読み出し回路部を含む画像フレーム読出し制御部とを有し、
前記各単位画素からの画素信号が順次入力される、アナログ相関2重サンプリング回路およびアナログデジタル変換回路とを備え、
前記画像フレーム読出し制御部は、非プログレッシブ方式を用い、分割画像フレーム間隔を8.333ミリ秒(8.342ミリ秒を含む)に設定するとともに、前記保持容量リセットトランジスタの、リセットタイミングを当該単位画素の前記選択トランジスタがオフであるブランキング期間とし、保持容量リセットの手段を、リセット期間がハードリセットより長時間必要なソフト的なリセットを含む態様とし、前記光電変換部における各画素の1電荷蓄積時間である前記保持容量リセットトランジスタのオン・オフ動作から前記転送トランジスタのオン・オフ動作までを10ミリ秒に設定し得るように、前記複数の画素に対応する、少なくとも蓄積開始指示信号および蓄積終了指示信号を、前記画像フレーム読出し制御部から前記光電変換部に向けて所定の順序で出力することを特徴とするものである。
光電変換膜を積層するタイプの固体撮像素子の各単位画素が、転送トランジスタ、浮遊拡散容量リセットトランジスタ、ソースフォロアアンプトランジスタ、選択トランジスタ、および、保持容量リセットトランジスタから構成され、前記光電変換膜と保持容量をビアで接続するとともに、n-型シリコンのフォトダイオードのノードをn+型シリコンの前記保持容量で置き換えた構成にしている。これにより、前記各単位画素からの画素信号が順次入力される、アナログ相関2重サンプリング回路およびアナログデジタル変換回路とを前記各単位画素の次段に備えることが可能となり、1フレーム1行あたり1回のアナログデジタル変換処理の回数でアナログ信号をデジタル信号へ変換することができ、光電変換膜を積層するタイプの固体撮像素子の各画素が3トランジスタ型単位画素に比べ2倍速の高フレーム周波数化を図ることができる。
さらに、前記画像フレーム読出し制御部は、非プログレッシブ方式を用い、分割画像フレーム間隔を8.333ミリ秒(8.342ミリ秒を含む)に設定するとともに、保持容量リセットトランジスタのリセットタイミングを当該画素の選択トランジスタがオフであるブランキング期間とし、保持容量リセットの手段をハードリセットより長時間必要なソフト的なリセットを含む態様とし、前記光電変換部における各画素の1電荷蓄積時間である保持容量リセットトランジスタのオン・オフから転送トランジスタのオン・オフまでを10ミリ秒に設定することで、電源周波数50Hz圏の100Hzの照明強度変化下において120Hzの撮像を行う際に生じるフリッカの発生を阻止することができる。
すなわち、本実施形態に係る撮像装置および画像フレーム読出し制御回路は、XYマトリクス状に配置される複数の単位画素102に対応して形成され、入射光に応じて電荷が発生する光電変換部に対し、Y行のアドレスを選択して駆動する行選択回路部、およびX列ごとに信号を読み出す列並列信号読み出し回路部とを含む画像フレーム読出し制御部を有する概念とされている。
以下、本発明の実施例1に係る撮像装置および画像フレーム読出し制御回路について図面を参照しつつ説明する。
(b)のタイミングでは、選択トランジスタ(SL)216がオンになり当該画素が選択され、浮遊拡散容量リセットトランジスタ(RFD)214がオンになり、浮遊拡散容量(FD)213がリセットされる。浮遊拡散容量リセットトランジスタ(RFD)214がオフになった後の浮遊拡散容量(FD)213の電位にはリセットノイズが含まれている。アナログ相関2重サンプリング回路(CDS)では、リセットノイズを保持する。
(c)のタイミングでは、転送トランジスタ(TX)212がオンになり、保持容量(SD)218に蓄積されていた信号電荷の一部が浮遊拡散容量(FD)213へ移動する。
(d)のタイミングでは、転送トランジスタ(TX)212がオフになり、保持容量(SD)218に蓄積されていた信号電荷の一部が浮遊拡散容量(FD)213との間で分配される。この時浮遊拡散容量(FD)213では、信号電荷とリセットノイズが含まれた電位になる。アナログ相関2重サンプリング回路(CDS)では、信号電荷とリセットノイズが含まれた電位が入力され、リセットノイズがキャンセルされ、信号電荷のみが出力され、アナログデジタル変換回路(ADC)へ入力される。
(e)のタイミングでは、保持容量リセットトランジスタ(RSD)219がオンになり、保持容量(SD)218の信号電荷がリセットされる。保持容量リセットトランジスタ(RSD)219がオン・オフになる時は、当該画素の選択トランジスタ(SL)216がオフである当該画素のブランキング期間である。保持容量リセットトランジスタ(RSD)219がオン・オフになる時には、リセット手段はフラッシュリセットである。保持容量リセットトランジスタ(RSD)219がオフになった直後から、当該画素の信号電荷の蓄積が開始され、次のフレームの当該画素の転送トランジスタ(TX)212がオンになり再度オフになる直前までが1回の蓄積時間であり、この蓄積時間を10ミリ秒に設定する。
なお、保持容量リセットトランジスタ(RSD)1219の閾値ばらつきはアナログ相関2重サンプリング回路で低減することができる。
図10に示すRCフィルタリセット回路によりソフト的なリセット機能を有するように構成した場合には、タイミング制御回路107から所定のタイミングで出力されたパルス信号は、抵抗とコンデンサ等から構成されるリセット信号制御回路111により図示するような波形のリセット信号に変換される。このリセット信号は、画素駆動配線103を介して各単位画素102に入力される。一方、図11に示すテーパードリセット回路によりソフト的なリセット機能を有するように構成した場合には、リセット信号制御回路111がD/Aコンバータ(DAC)等で構成されており、図示するような波形のリセット信号を出力するように形成されている。
図5における断面電位図では、光電変換膜(PL)211の上部電極(UE)225の電圧は低電圧または負電圧とされており、信号電荷は電子である場合を示している。しかしながら、信号電荷を正孔としても同様の効果を得ることができる。信号電荷を正孔とする場合は、光電変換膜(PL)211の上部電極(UE)225の電圧は正電圧とし、信号電荷を正孔とした場合の断面電位図とする。
以下、本発明の実施例2に係る撮像装置および画像フレーム読出し制御回路について図面を参照しつつ説明する。なお、実施例2のものは実施例1と共通する部分も多いので、以下の説明において、実施例1の各部に付した番号に200を加えた番号を、対応する実施例2の各部に付す。なお、本実施例2については実施例1の回路構成を基にして画素の読み出し回路部を2画素で共有する構造としたものである。
(c)のタイミングでは、転送トランジスタ(TX1)412Aがオンになり、保持容量(SD1)418Aに蓄積されていた信号電荷の一部が浮遊拡散容量(FD)413へ移動する。
(d)のタイミングでは、転送トランジスタ(TX1)412Aがオフになり、保持容量(SD1)418Aに蓄積されていた信号電荷が浮遊拡散容量(FD)413との間で分配される。この時浮遊拡散容量(FD)413では、信号電荷とリセットノイズが含まれた電位になる。アナログ相関2重サンプリング回路(CDS)では、信号電荷とリセットノイズが含まれた電位が入力され、リセットノイズがキャンセルされ、信号電荷の信号のみが出力され、アナログデジタル変換回路(ADC)へ入力される。
(e)のタイミングでは、保持容量リセットトランジスタ(RSD1)419Aがオンになり、保持容量(SD1)418Aがリセットされる。保持容量リセットトランジスタ(RSD1)419Aがオン・オフになる時は、当該画素の選択トランジスタ(SL)416がオフであるブランキング期間とする。保持容量リセットトランジスタ(RSD1)419Aをオン・オフする手段は、フラッシュリセットとする。保持容量リセットトランジスタ(RSD1)419Aがオフになった直後から、当該画素の信号電荷の蓄積が開始され、次のフレームの当該画素の転送トランジスタ(TX1)412Aがオンになり再びオフになる直前までが1回の蓄積時間である。保持容量リセットトランジスタ(RSD1)419Aをオン・オフするタイミングを調整することで、蓄積時間を10ミリ秒に設定する。
(b’)のタイミングでは、浮遊拡散容量リセットトランジスタ(RFD)414がオンになり、浮遊拡散容量(FD)413がリセットされる。浮遊拡散容量リセットトランジスタ(RFD)414がオフになった後の浮遊拡散容量(FD)413の電位にはリセットノイズが含まれている。アナログ相関2重サンプリング回路(CDS)では、リセットノイズを保持する。
(c’)のタイミングでは、転送トランジスタ(TX2)412Bがオンになり、保持容量(SD2)418Bに蓄積されていた信号電荷の一部が浮遊拡散容量(FD)413へ移動する。
(d’)のタイミングでは、転送トランジスタ(TX2)412Bがオフになり、保持容量(SD2)418Bに蓄積されていた信号電荷が浮遊拡散容量(FD)413との間で分配される。この時浮遊拡散容量(FD)413では、信号電荷とリセットノイズが含まれた電位になる。アナログ相関2重サンプリング回路(CDS)では、信号電荷とリセットノイズが含まれた電位が入力され、リセットノイズがキャンセルされ、信号電荷のみが出力され、アナログデジタル変換回路(ADC)へ入力される。
(e’)のタイミングでは、保持容量リセットトランジスタ(RSD2)419Bがオンになり、保持容量(SD2)418Bがリセットされる。保持容量リセットトランジスタ(RSD2)419Bがオン・オフになる時は、当該画素の選択トランジスタ(SL)416がオフであるブランキング期間とする。保持容量リセットトランジスタ(RSD2)419Bをオン・オフする方法は、フラッシュリセットとする。保持容量リセットトランジスタ(RSD2)419Bがオフになった直後から、当該画素の信号電荷の蓄積が開始され、次のフレームの当該画素の転送トランジスタ(TX2)412Bがオンになり再びオフになる直前までが1回の蓄積時間である。保持容量リセットトランジスタ(RSD2)419Bをオン・オフするタイミングを調整することで、蓄積時間を10ミリ秒に設定する。
101 画素アレイ
102、102´ 単位画素
103、103´ 画素駆動配線
104、104´ 垂直信号線
105 列並列信号処理回路
106 出力回路
107 タイミング制御回路
108 水平走査回路
109 垂直走査回路
110 マルチプレクサ回路
111 リセット信号制御回路
211、411A、B、611 光電変換膜(PL)
212、412A、B、712 転送トランジスタ(TX)
213、413、613、713 浮遊拡散容量(FD)
214、414 浮遊拡散容量リセットトランジスタ(RFD)
215、415、615、715 ソースフォロアアンプトランジスタ(SF)
216、416、616、716 選択トランジスタ(SL)
217、417、617、717 画素出力(OUT)
218、418A、B 保持容量(SD)
219、419A、B、1219 保持容量リセットトランジスタ(RSD)
222、422 ソースフォロアアンプトランジスタ電源(SFVDD)
223、423 浮遊拡散容量電源(FDVDD)
224、424A、B 保持容量電源(SDVDD)
225、425 上部電極(UE)
226、426A、B 下部電極(LE)
227、427A、B ビア(VIA)
229、429 シャロー・トレンチ・アイソレーション(STI)
231、431 n+型注入
232、432 n-型注入
233、433 p型注入
614、714 リセットトランジスタ(RT)
720 フォトダイオード(PD)
622、722 電源(VDD)
Claims (4)
- 光電変換膜を積層するタイプの固体撮像素子の各単位画素が、転送トランジスタ、浮遊拡散容量リセットトランジスタ、ソースフォロアアンプトランジスタ、選択トランジスタ、および保持容量リセットトランジスタの5つのトランジスタにより構成され、前記光電変換膜と保持容量をビアで接続するとともに、n-型シリコンのフォトダイオードのノードをn+型シリコンの前記保持容量で置き換えた構成であって、
XYマトリクス状に配置される複数の前記単位画素に対応して形成された光電変換部に対し、Y行のアドレスを選択して駆動する行選択回路部、およびX列ごとに信号を読み出す列並列読み出し回路部とを含む画像フレーム読出し制御部とを有し、
前記各単位画素からの画素信号が順次入力される、アナログ相関2重サンプリング回路およびアナログデジタル変換回路とを備え、
前記画像フレーム読出し制御部は、非プログレッシブ方式を用い、分割画像フレーム間隔を8.333ミリ秒または8.342ミリ秒に設定するとともに、前記保持容量リセットトランジスタの、リセットタイミングを当該単位画素の前記選択トランジスタがオフであるブランキング期間とし、保持容量リセットの手段を、リセット期間がハードリセットより長時間必要なソフト的なリセットを含む態様とし、前記光電変換部における各画素の1電荷蓄積時間である前記保持容量リセットトランジスタのオン・オフ動作から前記転送トランジスタのオン・オフ動作までを10ミリ秒に設定することを特徴とする撮像装置。 - 前記非プログレッシブ方式がインターレース方式であることを特徴とする請求項1記載の撮像装置。
- 前記光電変換部が、X方向またはY方向の複数画素に亘って画素共有されるように構成されてなることを特徴とする請求項1または2に記載の撮像装置。
- 光電変換膜を積層するタイプの固体撮像素子の各単位画素が、転送トランジスタ、浮遊拡散容量リセットトランジスタ、ソースフォロアアンプトランジスタ、選択トランジスタ、および保持容量リセットトランジスタの5つのトランジスタにより構成され、前記光電変換膜と保持容量をビアで接続するとともに、n-型シリコンのフォトダイオードのノードをn+型シリコンの前記保持容量で置き換えた構成であって、
XYマトリクス状に配置される複数の前記単位画素に対応して形成された光電変換部に対し、Y行のアドレスを選択して駆動する行選択回路部、およびX列ごとに信号を読み出す列並列読み出し回路部を含む画像フレーム読出し制御部とを有し、
前記各単位画素からの画素信号が順次入力される、アナログ相関2重サンプリング回路およびアナログデジタル変換回路とを備え、
前記画像フレーム読出し制御部は、非プログレッシブ方式を用い、分割画像フレーム間隔を8.333ミリ秒(8.342ミリ秒を含む)に設定するとともに、前記保持容量リセットトランジスタの、リセットタイミングを当該単位画素の前記選択トランジスタがオフであるブランキング期間とし、保持容量リセットの手段を、リセット期間がハードリセットより長時間必要なソフト的なリセットを含む態様とし、前記光電変換部における各画素の1電荷蓄積時間である前記保持容量リセットトランジスタのオン・オフ動作から前記転送トランジスタのオン・オフ動作までを10ミリ秒に設定し得るように、前記複数の画素に対応する、少なくとも蓄積開始指示信号および蓄積終了指示信号を、前記画像フレーム読出し制御部から前記光電変換部に向けて所定の順序で出力することを特徴とする画像フレーム読出し制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019071844A JP7249194B2 (ja) | 2019-04-04 | 2019-04-04 | 撮像装置および画像フレーム読出し制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019071844A JP7249194B2 (ja) | 2019-04-04 | 2019-04-04 | 撮像装置および画像フレーム読出し制御回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2020170953A JP2020170953A (ja) | 2020-10-15 |
JP7249194B2 true JP7249194B2 (ja) | 2023-03-30 |
Family
ID=72745394
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019071844A Active JP7249194B2 (ja) | 2019-04-04 | 2019-04-04 | 撮像装置および画像フレーム読出し制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP7249194B2 (ja) |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005033666A (ja) | 2003-07-10 | 2005-02-03 | Sharp Corp | 固体撮像素子 |
JP2009164604A (ja) | 2007-12-28 | 2009-07-23 | Dongbu Hitek Co Ltd | イメージセンサー及びその製造方法 |
JP2016006949A (ja) | 2014-05-28 | 2016-01-14 | 日本放送協会 | 撮像装置、撮像方法および画像フレーム読出し制御回路 |
JP2016010050A (ja) | 2014-06-25 | 2016-01-18 | 日本放送協会 | 画素回路およびこれを搭載した撮像装置 |
JP2017022706A (ja) | 2015-07-07 | 2017-01-26 | 株式会社半導体エネルギー研究所 | 撮像装置およびその動作方法 |
-
2019
- 2019-04-04 JP JP2019071844A patent/JP7249194B2/ja active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005033666A (ja) | 2003-07-10 | 2005-02-03 | Sharp Corp | 固体撮像素子 |
JP2009164604A (ja) | 2007-12-28 | 2009-07-23 | Dongbu Hitek Co Ltd | イメージセンサー及びその製造方法 |
JP2016006949A (ja) | 2014-05-28 | 2016-01-14 | 日本放送協会 | 撮像装置、撮像方法および画像フレーム読出し制御回路 |
JP2016010050A (ja) | 2014-06-25 | 2016-01-18 | 日本放送協会 | 画素回路およびこれを搭載した撮像装置 |
JP2017022706A (ja) | 2015-07-07 | 2017-01-26 | 株式会社半導体エネルギー研究所 | 撮像装置およびその動作方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2020170953A (ja) | 2020-10-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11146752B2 (en) | Solid-state imaging apparatus, driving method of the solid-state imaging apparatus, and electronic equipment | |
EP3799421A1 (en) | Solid-state imaging device, method for driving solid-state imaging device, and electronic apparatus | |
US10694121B2 (en) | Solid-state imaging device, method for driving solid-state imaging device, and electronic apparatus | |
US11375145B2 (en) | Solid-state imaging device, method for driving solid-state imaging device, and electronic apparatus | |
KR101799262B1 (ko) | 촬상소자 및 촬상장치 | |
TW200948057A (en) | Solid-state imaging device, signal processing method of solid-state imaging device, and electronic apparatus | |
JP2010213140A (ja) | 固体撮像装置、固体撮像装置の駆動方法および電子機器 | |
US20090046187A1 (en) | Solid-state imaging device | |
JP2016015680A (ja) | 固体撮像素子および撮像装置 | |
JP2007027601A (ja) | 撮像装置 | |
JP2017005754A (ja) | 固体撮像装置の駆動方法 | |
JP2014183064A (ja) | 固体撮像素子および製造方法、並びに電子機器 | |
US8853756B2 (en) | Array of pixels with good dynamic range | |
KR101760200B1 (ko) | 고체 촬상 소자 및 촬상 장치 | |
JP7249194B2 (ja) | 撮像装置および画像フレーム読出し制御回路 | |
JP2018137738A (ja) | 撮像装置および撮像モジュール | |
JP7198675B2 (ja) | 固体撮像素子、その駆動回路および撮像装置 | |
JP6256054B2 (ja) | 固体撮像素子及び撮像装置 | |
JP6217338B2 (ja) | 固体撮像素子及び撮像装置 | |
JP2007104728A (ja) | 固体撮像装置 | |
JP2011097625A (ja) | 固体撮像装置、固体撮像装置の駆動方法および撮像装置 | |
JP2015099977A (ja) | 固体撮像素子及び撮像装置 | |
JP2019009820A (ja) | 固体撮像素子 | |
JP2018038091A (ja) | 固体撮像素子及び撮像装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20220304 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20230126 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20230221 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20230317 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7249194 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |