図12は、1画素毎に画素信号の読み出しが可能な読み出し回路を備えた従来例1のCMOS固体撮像装置(増幅型CMOSイメージセンサ)の等価回路を示している。
図12において、セル領域(撮像領域)には1ピクセル(1画素)/1ユニットの単位セルが二次元の行列状に配置されて形成されている。
各単位セルは、例えば4個のトランジスタTa、Tb、Tc、Tdと、1個のフォトダイオードPDから構成される。
即ち、アノード側に接地電位が与えられるフォトダイオードPDと、フォトダイオードPDのカソード側に一端側が接続されている読み出しトランジスタ(シャッタゲートトランジスタ)Tdと、読み出しトランジスタTdの他端側にゲートが接続されている増幅トランジスタTbと、増幅トランジスタTbの一端側に一端側が接続されている垂直選択トランジスタ(行選択トランジスタ)Taと、増幅トランジスタTbのゲートに一端側が接続されているリセットトランジスタTcとを具備する。
そして、前記セル領域には、各画素行に対応して、同一行の単位セルの各読み出しトランジスタTdのゲートに共通に接続された読取り線4と、同一行の単位セルの各垂直選択トランジスタTaのゲートに共通に接続された垂直選択線6と、同一行の単位セルの各リセットトランジスタTcのゲートに共通に接続されたリセット線7が形成されている。
また、前記セル領域には、各画素列に対応して、同一列の単位セルの各増幅トランジスタTbの他端側に共通に接続された垂直信号線VLINと、同一列の単位セルの各リセットトランジスタTcの他端側および各垂直選択トランジスタTaの他端側に共通に接続された電源線9が形成されている。
さらに、セル領域の一端側の外部には、前記垂直信号線VLINの各一端側と接地ノードとの間にそれぞれ接続された複数の負荷トランジスタTLが水平方向に配置されている。
また、セル領域の他端側の外部には、例えば2個のトランジスタTSH、TCLPと2個のコンデンサCc、Ctから構成された複数のノイズキャンセラ回路が水平方向に配置されている。
そして、上記各ノイズキャンセラ回路を介して前記垂直信号線VLINの各他端側に接続された複数の水平選択トランジスタTHが水平方向に配置されている。
上記水平選択トランジスタTHの各他端に共通に水平信号線HLINが接続されており、この水平信号線HLINには水平リセットトランジスタ(図示せず)および出力増幅回路AMP が接続されている。
なお、前記各ノイズキャンセラ回路は、垂直信号線VLINの他端側に一端側が接続されたサンプルホールド用のトランジスタTSHと、このサンプルホールド用のトランジスタTSHの他端側に一端側が接続された結合コンデンサCcと、この結合コンデンサCcの他端側と接地ノードとの間に接続された電荷蓄積用のコンデンサCtと、前記コンデンサCc、Ctの接続ノードに接続された電位クランプ用のトランジスタTCLPとにより構成されており、前記コンデンサCc、Ctの接続ノードに前記水平選択トランジスタTHの一端側が接続されている。
さらに、セル領域の外部には、セル領域の複数の垂直選択線6を走査的に選択制御するための垂直シフトレジスタ2、前記水平選択トランジスタTHを走査的に駆動するための水平シフトレジスタ3、前記ノイズキャンセラ回路などに供給するための各種のタイミング信号を発生するタイミング発生回路10と、前記ノイズキャンセラ回路の電位クランプ用のトランジスタTCLPの一端などに所定のバイアス電位を発生するためのバイアス発生回路11と、上記垂直シフトレジスタ2の出力パルスを選択制御してセル領域の各行の垂直選択線6を走査的に駆動するためのパルスセレクタ2aとがそれぞれ配置されている。
図13は、図12に示した固体イメージセンサの動作の一例を示すタイミング波形図である。
次に、図13を参照しながら、図12の固体イメージセンサの動作を説明する。
各フォトダイオードPDの入射光が光電変換されて生じた信号電荷はフォトダイオードPD内に蓄積される。
水平帰線期間において、ある一行分の単位セルからフォトダイオードPDの信号電荷を読み出す際、まず、各垂直信号線VLINを選択するために、選択対象行の垂直選択線6の信号(φADRES パルス)をオンにすることにより一行分の行選択トランジスタTaをオンにする。
これにより、前記一行分の単位セルにおいて、行選択トランジスタTaを介して電源電位VDD(例えば3.3V)が供給される増幅トランジスタTbと負荷トランジスタTLからなるソースフォロワ回路を動作させる。
次に、前記一行分の単位セルにおいて、リセット線7の信号(φRESET パルス)をオンにし、増幅トランジスタTbのゲート電圧を基準電圧に一定期間リセットすることにより、垂直信号線VLINに基準電圧を出力する。
しかし、前記したようにリセットされた増幅トランジスタTbのゲート電位にはばらつきが存在し、その他端側の垂直信号線VLINのリセット電位にもばらつきが現われる。
そこで、各垂直信号線VLINのリセット電位のばらつきをリセットするために、予め(例えば前記φADRES パルスのオンと同時に)ノイズキャンセラ回路におけるサンプルホールド用トランジスタTSHの駆動信号(φSHパルス)をオンにしておき、前記垂直信号線VLINに基準電圧が出力された後に電位クランプ用のトランジスタTCLPの駆動信号(φCLP パルス)を一定時間オンにすることにより、ノイズキャンセラ回路のコンデンサCc、Ctの接続ノードに基準電圧を設定する。
次に、前記φRESET パルスをオフした後、所定行の読取り線4を選択してその信号(φREADパルス)をオンすることにより、読み出しトランジスタTdをオンにし、フォトダイオードPDの蓄積電荷を増幅トランジスタTbのゲートに読み出すことによりゲート電位を変化させる。増幅トランジスタTbは、ゲート電位の変化量に応じた電圧信号を対応する垂直信号線VLINおよびノイズキャンセラ回路に出力する。
この後、ノイズキャンセラ回路におけるφSHパルスをオフすることにより、前記したように読み出された基準電圧と信号電圧の差分に相当する信号成分(ノイズが除去された信号電圧)を電荷蓄積用のコンデンサCtに水平有効走査期間中も蓄積することができる。
つまり、セル領域に起因する各垂直信号線VLINのリセット電位のばらつきなどのノイズキャンセラ回路より前段側に混入したノイズは除去される。
そして、φADRES パルスをオフにすることにより垂直選択トランジスタTaがオフ状態に制御されて単位セルが非選択状態にされることにより、セル領域と各ノイズキャンセラ回路とが電気的に分離される。
この後の水平有効走査期間に水平選択トランジスタTHの駆動信号(φH パルス)を順次オンにすることにより、水平選択トランジスタTHが順次オンになり、前記コンデンサCc、Ctの接続ノード(信号保存ノード)の信号電圧が水平信号線HLINに順次読み出され、出力増幅回路AMP により増幅されて出力する。
上記動作において、垂直信号線VLINの電圧VVLIN は、水平帰線期間にはソースフォロワ回路の動作電圧Vm(約1.5V)になる
なお、前記したノイズ除去動作は1水平線毎の読み出し動作毎に行われる。
図14は、図13中のタイミング発生回路10、垂直シフトレジスタ2およびパルスセレクタ2aの動作例を示すタイミング波形図である。
ここでは、図12の固体撮像装置が1フィールド=1/30Hz(1フィールドを1フレームとする30フレーム/秒の画像)のシステムで使用される場合を示している。
タイミング発生回路10は、外部入力パルス信号φVRとφHPをバッファ回路で整形し、フィールド周期のパルス信号φVRR と水平周期のパルス信号φHPV を前記垂直シフトレジスタ2へ入力する。
垂直シフトレジスタ2は、パルス信号φVRR 入力が“L”レベルの期間にレジスタ出力を全てクリアして“L”レベルにした後、パルス信号φHPV によりシフト動作を行って出力パルス信号ROi (i=…,n,n+1, …)を順次“H”レベルにし、前記パルスセレクタ2aに入力する。
パルスセレクタ2aは、各選択対象行に対して垂直選択線6の信号(φADRES パルス)、リセット線7の信号(φRESET パルス)、読取り線4の信号(φREADパルス)を図13に示したように活性化し、選択対象行を走査する。
上記したように、図12の固体撮像装置は、特定の選択対象行を選択制御するための垂直シフトレジスタ2の各出力パルス信号ROi を、1フィールド期間内に1回しか出力しない。即ち、フォトダイオードPDは、1フィールドに1回しか信号読み出しを行わないので、フォトダイオードPDの信号蓄積時間を制御することによって等価的に受光時間を制御する電子シャッタ動作は不可能である。
一方、図15は、電子シャッタ動作が可能な従来例2のCMOS固体撮像装置の構成を概略的に示している。
この固体撮像装置は、例えば図12に示したように構成される画素セル13が行列状に二次元的に配置された撮像領域(光電変換部)14と、前記撮像領域14の画素列方向に形成された複数の垂直信号線VLINと、前記撮像領域14の画素行方向に形成され、画素行単位で各画素セル13の光電変換信号を前記複数の垂直信号線VLINに読み出すように制御するための複数の読み出し制御用垂直選択線6と、前記複数の読み出し制御用垂直選択線6を読み出しのタイミングで走査的に選択制御するための第1の垂直選択回路(読み出し用垂直シフトレジスタ)2と、前記垂直信号線VLINを選択するための水平選択トランジスタTHと、前記水平選択トランジスタを選択制御するための水平選択回路(水平選択シフトレジスタ)3と、前記水平選択シフトレジスタ3により選択された前記垂直信号線VLINの信号を読み出すための水平信号線HLINと、前記水平信号線HLINに読み出された信号を出力するための出力増幅回路AMP とを具備している。
なお、特に図示していないが、図12に示されるような負荷トランジスタやノイズキャンセラ回路などを撮像領域14の周辺に備える点は、実施例1のCMOS固体撮像装置と同様である。
さらに、前記複数の読み出し制御用垂直選択線6を信号蓄積のタイミングで走査的に選択制御するための第2の垂直選択回路(電子シャッタ用垂直シフトレジスタ)15と、前記第1の垂直選択回路の出力および第2の垂直選択回路の出力に基づいて前記複数の読み出し制御用垂直選択線6を選択的に駆動するための駆動信号を生成する垂直駆動回路(図示せず)とを具備する。
即ち、読み出し用の垂直シフトレジスタ2とは別に電子シャッタ用の垂直シフトレジスタ15が設けられており、この電子シャッタ用垂直シフトレジスタ15も所定のタイミングで読み出し用垂直シフトレジスタ2と同様に選択対象行を走査するように構成されている。
これにより、読み出し用の垂直シフトレジスタ2および電子シャッタ用垂直シフトレジスタ15により、1フィールド期間内に2回のタイミングで特定の選択対象行を選択制御することが可能になる。
したがって、読み出し用垂直シフトレジスタ2が選択対象行を選択制御して画素信号を垂直信号線VLINに読み出すより前に、電子シャッタ用垂直シフトレジスタ15が選択対象行を選択制御して画素信号の蓄積を開始することにより、等価的に受光時間を制御する電子シャッタ動作が可能になる。
ところで、上記したような1個の読み出し用垂直シフトレジスタ2および1個の電子シャッタ用垂直シフトレジスタ15を有する図15のCMOS固体撮像装置は、例えば受光センサの出力レベルに応じて自動的に信号蓄積時間を変化させることによって等価的に受光時間を変化させる可変電子シャッタ動作を行わせる場合に、信号蓄積時間の長短に応じて画素行間に信号蓄積時間の差が生じたり、2つの垂直シフトレジスタ2、15の負荷が変動するという問題がある。
この問題について、以下に説明する。
図16は、図15中の2つの垂直シフトレジスタ2、15の行選択タイミングが固定である場合の一例を示す。
図16に示すように、電子シャッタ用垂直シフトレジスタ15が読み出し用垂直シフトレジスタ2よりも先に行選択を行うタイミングが固定されている、つまり、上記2つの垂直シフトレジスタ2、15が行選択を行う時間差は常に一定である。
このように2つの垂直シフトレジスタ2、15の行選択タイミングが固定であった場合には、読み出し用垂直シフトレジスタ2および電子シャッタ用垂直シフトレジスタ15は、あるフレームの選択を始めて初段から終段まで(つまり、固体撮像装置の垂直方向の画素数)のシフト動作が終わると再び初段に戻り、次のフレームの選択を始める。
したがって、図15の固体撮像装置は、例えば受光センサの出力レベルに応じて自動的に信号蓄積時間を変化させることによって等価的に受光時間を変化させる可変電子シャッタ動作を行わせる場合に、信号蓄積時間の長短に応じて画素行間に信号蓄積時間の差が生じたり、2つの垂直シフトレジスタ2、15の負荷が変動するという問題がある。
ここで、信号蓄積時間を変化させるための具体的な手法として、電子シャッタ用垂直シフトレジスタ15が読み出し用垂直シフトレジスタ2よりも先に行選択を行うタイミング(電子シャッタのタイミング)を変化させて画素信号の蓄積を行う時間の長短を変化させる場合について、図17を参照しながら前記問題について詳細に述べる。
図17において、読み出し制御パルスは読み出し用垂直シフトレジスタ2のシフト動作を開始させる信号であり、可変電子シャッタ制御パルスは電子シャッタ用垂直シフトレジスタ15のシフト動作を開始させる信号である。
(1)第1のフレームの選択に際して図17中のタイミングt1で発生した電子シャッタの制御パルスにより電子シャッタ用垂直シフトレジスタ15のシフト動作を開始した後、終段までのシフト動作が終わる前(全ての画素行を選択する前)に、図17中のタイミングt3で第2のフレームを選択するために電子シャッタパルスが発生したとする。この場合、電子シャッタ用垂直シフトレジスタ15は上記タイミングt3でリセットされ、再び初段からシフト動作(行選択)を開始する。
これにより、図17中のタイミングt2で発生した読み出し制御パルスにより読み出し用垂直シフトレジスタ2のシフト動作が開始して前記第1のフレームの読み出しを行う際、前記タイミングt1でシフト動作が開始した電子シャッタ用垂直シフトレジスタ15によって選択指定された画素行と選択指定されなかった画素行とでは信号蓄積時間の差が生じる。
このように信号蓄積時間の差が生じると、読み出し出力レベルが画素行の位置に依存して変動し、固体撮像装置の出力信号を画像表示装置の画面に表示した場合に横筋などの画像ノイズが発生する原因となる。
(2)図17中のタイミングt4では、前記タイミングt3でシフト動作が開始した電子シャッタ用垂直シフトレジスタ15の選択行と前記タイミングt2でシフト動作が開始した読み出し用垂直シフトレジスタ2の選択行の計2本の画素行が選択されるので、この2本の画素行が2つの垂直シフトレジスタ2、15の負荷となる。
これに対して、図17中のタイミングt6では、前記タイミングt3でシフト動作が開始した電子シャッタ用垂直シフトレジスタ15による選択行は既に存在せず、図17中のタイミングt5でシフト動作が開始した読み出し用垂直シフトレジスタ2により1本の画素行が選択されるので、この1本の画素行が2つの垂直シフトレジスタ2、15の負荷となる。
このように2つの垂直シフトレジスタ2、15の負荷が電子シャッタタイミングに依存して変動すると、固体撮像装置の電源ラインの電圧変動をまねき、固体撮像装置の出力信号を画像表示装置の画面に表示した場合に横筋が発生し、顕著に画質を悪くする原因となる。
なお、上記したような信号蓄積時間の長短に応じて画素行間に信号蓄積時間の差が生じたり、2つの垂直シフトレジスタ2、15の負荷が変動するという問題は、CMOS型の固体撮像装置に限らず、CCD型の固体撮像装置で可変電子シャッタ動作を行わせる場合にも生じる。
以下、図面を参照して本発明の実施の形態を詳細に説明する。
<第1の実施の形態>
図1は、第1の実施の形態の増幅型CMOS固体撮像装置の等価回路を示している。
図1のCMOS固体撮像装置は、図15を参照して前述した従来例2のCMOS固体撮像装置と比べて、大部分は同様であるが、読み出し用の垂直シフトレジスタ2aおよび電子シャッタ用の垂直シフトレジスタ15aなどが異なり、その他は同じであるので図15中と同一符号を付している。
即ち、図1のCMOS固体撮像装置は、例えば図12の従来例1で示したように構成される画素セル13が行列状に二次元的に配置された撮像領域(光電変換部)14と、前記撮像領域14の画素列方向に形成された複数の垂直信号線VLINと、前記撮像領域14の画素行方向に形成され、画素行単位で各画素セル13の光電変換信号を前記複数の垂直信号線VLINに読み出すように制御するための複数の読み出し制御用垂直選択線6と、前記複数の読み出し制御用垂直選択線6を読み出しのタイミングで走査的に選択制御するための第1の垂直選択回路(読み出し用垂直シフトレジスタ)2aと、前記複数の読み出し制御用垂直選択線6を信号蓄積のタイミングで走査的に選択制御するための第2の垂直選択回路(電子シャッタ用垂直シフトレジスタ)15aと、前記第1の垂直選択回路2aの出力および第2の垂直選択回路15aの出力に基づいて前記複数の読み出し制御用垂直選択線6を選択的に駆動するための駆動信号を生成する垂直駆動回路(パルスセレクタ)16と、前記垂直信号線VLINを選択するための水平選択トランジスタTHと、前記水平選択トランジスタTHを選択制御するための水平選択回路(水平選択シフトレジスタ)3と、前記水平選択シフトレジスタ3により選択された前記垂直信号線VLINの信号を読み出すための水平信号線HLINと、前記水平信号線HLINに読み出された信号を出力するための出力増幅回路AMP とを具備している。
なお、図15の従来例2のCMOS固体撮像装置と同様に、ここでは特に図示されていないが、図12に示されるような負荷トランジスタやノイズキャンセラ回路などを撮像領域14の周辺に備えている。
そして、さらに、
(1)前記撮像領域14に本来の画素行とは別に2本のダミー画素行(第1のダミー画素行141および第2のダミー画素行142)が付加されている。(2)前記読み出し用の垂直シフトレジスタ(第1の垂直シフトレジスタ)2aは、撮像領域14の本来の画素行数+1のシフト段数を有し、前記電子シャッタ用の垂直シフトレジスタ(第2の垂直シフトレジスタ)15aも、撮像領域14の本来の画素行数+1のシフト段数を有する。(3)垂直駆動回路16は、読み出し用の垂直シフトレジスタ2aの最終段出力信号を選択して前記第1のダミー画素行141に供給し、電子シャッタ用の垂直シフトレジスタ15aの最終段出力信号を選択して前記第2のダミー画素行142に供給するように構成されている。
前記2本のダミー画素行141、142は、本来の画素行と同じ構成であるが、垂直駆動回路16により選択された時に負荷として作用するために付加されたものである。
図1の固体撮像装置においては、電子シャッタ用の垂直シフトレジスタ15aおよび読み出し用の垂直シフトレジスタ2aにより、同じ垂直選択線を1フィールド期間内に2回選択制御することが可能であり、画素(フォトダイオード)の信号蓄積時間を制御するシャッタ動作を行うことができる。
この場合、電子シャッタ用の垂直シフトレジスタ15aは、信号蓄積の開始タイミングを制御するシフトクロック信号に基づいてシフト動作を行い、シャッタ動作期間には各対応する画素行を選択制御して画素の信号蓄積を行わせる(読み出しは行わない)ように制御し、シャッタ動作期間以外(画素行の選択終了後から次回の選択開始までの期間)は第2のダミー画素行142を選択制御する。
また、読み出し用の垂直シフトレジスタ2aは、信号読み出しの開始タイミングを制御するシフトクロック信号に基づいてシフト動作を行い、垂直期間内の垂直有効走査期間における各水平期間には各対応する画素行を選択制御し、垂直帰線期間には第1のダミー画素行141を選択制御する。
即ち、上記第1の実施の形態の固体撮像装置によれば、垂直駆動回路16は、読み出し用の垂直シフトレジスタ2aおよび電子シャッタ用の垂直シフトレジスタ15aの各出力にそれぞれ対応して1本ずつ(合計2本)の画素行を常に選択駆動しており、常に選択負荷が等しいので、選択負荷の大小による読み出しレベルの変動に起因する表示画面上の横縞の発生を防ぐことができる。
<第2の実施の形態>
図2は、第2の実施の形態の増幅型CMOS固体撮像装置の等価回路を示している。
図2のCMOS固体撮像装置は、図1を参照して前述した第1の実施の形態のCMOS固体撮像装置に対して、(1)前記撮像領域14にさらに1本のダミー画素行(第3のダミー画素行143)が追加されている点、(2)さらに、電子シャッタ用の垂直シフトレジスタ15aと同じシフト段数を有する1個の電子シャッタ用の垂直シフトレジスタ15bが追加され、その各段出力が前記電子シャッタ用の垂直シフトレジスタ15aの各段出力とフィールド単位で切り換え選択されて垂直駆動回路(パルスセレクタ)16aで使用される点、(3)垂直駆動回路16aは、3個の垂直シフトレジスタ2a、15a、15bの出力に基づいて前記複数の読み出し制御用垂直選択線6を選択的に駆動するための駆動信号を生成する点、(4)垂直駆動回路16aは、追加された電子シャッタ用の垂直シフトレジスタ15bの最終段出力信号を選択して前記第3のダミー画素行143に供給する点が若干異なり、その他は同じであるので図1中と同一符号を付している。
図3は、図2の固体撮像装置において2個の電子シャッタ用垂直シフトレジスタ15a、15bがフィールド単位で交互に電子シャッタ動作を制御する様子を示すタイミング図である。
図3に示すタイミング図から分かるように、図2の固体撮像装置においては、電子シャッタ専用の2個の垂直シフトレジスタ15a、15bのシフト動作をフィールド単位で交互に開始させ、それぞれの出力をフィールド単位で交互に選択することにより、電子シャッタ動作をフィールド単位で交互に電子シャッタ専用の2個の垂直シフトレジスタ15a、15bに振り分けている。
この場合、選択された電子シャッタ専用の垂直シフトレジスタ15a、15bは、読み出し用垂直シフトレジスタ2aよりも先に行選択を行うものであり、そのタイミングを変化させることにより画素信号の蓄積を行う時間の長短を変化させることが可能になる。
したがって、電子シャッタ用の垂直シフトレジスタ15a、15bおよび読み出し用の垂直シフトレジスタ2により同一垂直ラインを1フィールド期間に2回選択し、選択画素の信号蓄積時間を制御する可変電子シャッタ動作を行うことができる。
また、電子シャッタ制御信号がフィールド周期より短い時間間隔で入力されたとしても、既にシフト動作を開始している一方の電子シャッタ専用の垂直シフトレジスタ15aまたは15bのシフト動作が最終段に達する前(読み出し用の全ての画素行の選択を終わらないうち)に途中でリセットされることなく、最後の画素行まで順次選択して選択画素の信号蓄積時間を制御する。
そして、読み出し用画素行の最終行の選択終了後から次々回のフィールド期間における1行目の読み出し用画素行の選択開始までの期間は第2のダミー画素行142あるいは第3のダミー画素行143を選択制御する。
また、読み出し用の垂直シフトレジスタ2aは、垂直有効走査期間内の各水平期間には各対応する画素行を選択制御し、垂直帰線期間には第1のダミー画素行141を選択制御する。
つまり、各垂直シフトレジスタ2a、15a、15bは、それぞれ全ての読み出し用の画素行を選択した後もダミー画素行を選択し続け、後のフィールド期間における選択開始を待機する。
即ち、上記第2の実施の形態の固体撮像装置によれば、フィールド単位で交互に電子シャッタ専用の2個の垂直シフトレジスタに電子シャッタ動作を振り分けることにより、フィールド間で信号蓄積時間を変化させることが可能になる。
この場合、読み出しの走査時間は一定のままで、信号蓄積時間をフィールド単位で連続的に変化させる電子シャッタ機能を実現することが可能になる。なお、同一フィールド内では、どの選択画素行も信号蓄積時間は同じである。
このように信号蓄積時間を変化させて可変電子シャッタ動作を行わせる場合に、信号蓄積時間の長短に応じて画素行間に信号蓄積時間の差が生じることを防止でき、出力信号の表示画面における横筋などの画像ノイズの発生を防止することができる。
また、垂直駆動回路16aは、読み出し用の垂直シフトレジスタ2aおよび2個の電子シャッタ用の垂直シフトレジスタ15a、15bの各出力にそれぞれ対応して1本ずつ(合計3本)の画素行を常に選択駆動しており、常に選択負荷が等しいので、選択負荷の大小による読み出しレベルの変動に起因する表示画面上の横縞の発生を防ぐことができる。
なお、図1および図2に示した固体撮像装置は、1画素毎に画素信号の読み出しが可能な読み出し回路を備えたCMOS型の固体撮像装置に限らず、水平信号線単位で読み出しを行うCCD(電荷結合デバイス)型の固体撮像装置にも適用可能である。
<第3の実施の形態>
図4は、第3の実施の形態の増幅型CMOS固体撮像装置の等価回路を示している。
図4のCMOS固体撮像装置は、図12を参照して前述した従来例1のCMOS固体撮像装置に対して、例えば受光センサの出力レベルに応じて自動的に信号蓄積時間を変化させることによって等価的に受光時間を変化させる可変電子シャッタ動作をフィールド単位で連続的に変化させることが可能になるように工夫がなされている。
即ち、図4のCMOS固体撮像装置は、図12を参照して前述した従来例1のCMOS固体撮像装置と比べて、大部分は同様であるが、(1)読み出し用の垂直シフトレジスタ2とは別に2個の電子シャッタ用の垂直シフトレジスタ21、22が付加されている点、(3)2個の電子シャッタ用の垂直シフトレジスタ21、22の動作(信号蓄積時間の制御パルスの出力動作)をフィールド単位で交互に切り換え制御するためのレジスタ切換制御回路(SEL)23が付加されている点、(4)タイミング発生回路10aおよびパルスセレクタ回路24の構成が異なり、その他は同じであるので図12中と同一符号を付している。
即ち、図4において、セル領域(撮像領域)には、例えば4個のトランジスタTa、Tb、Tc、Tdと、1個のフォトダイオードPDから構成される1ピクセル(1画素)/1ユニットの単位セルが二次元の行列状に配置されて形成されている。この場合、各単位セルは、アノード側に接地電位が与えられるフォトダイオードPDと、フォトダイオードPDのカソード側に一端側が接続されている読み出しトランジスタ(シャッタゲートトランジスタ)Tdと、読み出しトランジスタTdの他端側にゲートが接続されている増幅トランジスタTbと、増幅トランジスタTbの一端側に一端側が接続されている垂直選択トランジスタ(行選択トランジスタ)Taと、増幅トランジスタTbのゲートに一端側が接続されているリセットトランジスタTcとを具備する。
そして、前記セル領域には、各画素行に対応して、同一行の単位セルの各読み出しトランジスタTdのゲートに共通に接続された複数の読取り線4と、同一行の単位セルの各垂直選択トランジスタTaのゲートに共通に接続された垂直選択線6と、同一行の単位セルの各リセットトランジスタTcのゲートに共通に接続されたリセット線7が形成されている。
また、前記セル領域には、各画素列に対応して、同一列の単位セルの各増幅トランジスタTbの他端側に共通に接続された垂直信号線VLINと、同一列の単位セルの各リセットトランジスタTcの他端側および各垂直選択トランジスタTaの他端側に共通に接続された電源線9が形成されている。
さらに、セル領域の一端側の外部には、前記垂直信号線VLINの各一端側と接地ノードとの間にそれぞれ接続された複数の負荷トランジスタTLが水平方向に配置されている。
また、セル領域の他端側の外部には、例えば2個のトランジスタTSH、TCLPと2個のコンデンサCc、Ctから構成された複数のノイズキャンセラ回路が水平方向に配置されている。
そして、上記各ノイズキャンセラ回路を介して前記垂直信号線VLINの各他端側に接続された複数の水平選択トランジスタTHが水平方向に配置されている。
上記水平選択トランジスタTHの各他端に共通に水平信号線HLINが接続されており、この水平信号線HLINには水平リセットトランジスタ(図示せず)および出力増幅回路AMP が接続されている。
なお、前記各ノイズキャンセラ回路は、垂直信号線VLINの他端側に一端側が接続されたサンプルホールド用のトランジスタTSHと、このサンプルホールド用のトランジスタTSHの他端側に一端側が接続された結合コンデンサCcと、この結合コンデンサCcの他端側と接地ノードとの間に接続された電荷蓄積用のコンデンサCtと、前記コンデンサCc、Ctの接続ノードに接続された電位クランプ用のトランジスタTCLPとにより構成されており、前記コンデンサCc、Ctの接続ノードに前記水平選択トランジスタTHの一端側が接続されている。
さらに、セル領域の外部には、セル領域の複数の垂直選択線6を走査的に選択制御するための読み出し用の垂直シフトレジスタ2と2個の電子シャッタ用の垂直シフトレジスタ(ES1)21および(ES2)22、上記3個の垂直シフトレジスタ2、21、22の出力パルスを選択制御してセル領域の各行の垂直選択線6を走査的に駆動するためのパルスセレクタ24、前記複数の水平選択トランジスタTHを走査的に駆動するための水平シフトレジスタ3、前記2個の電子シャッタ用の垂直シフトレジスタ21、22の動作(信号蓄積時間の制御パルスの出力動作)をフィールド単位で交互に切り換え制御するためのレジスタ切換制御回路23、各種のタイミング信号を発生するタイミング発生回路10a、前記ノイズキャンセラ回路の電位クランプ用のトランジスタTCLPの一端などに所定のバイアス電位を発生するためのバイアス発生回路11がそれぞれ配置されている。
前記タイミング発生回路10aは、フィールド周期のタイミング信号φVR、フィールド周期で可変設定される蓄積時間制御用のタイミング信号φES、水平帰線期間に対応するパルス信号φHP、クロックパルス信号φCKが入力する。
そして、前記タイミング信号φVR入力をバッファ整形して読み出し用の垂直シフトレジスタに供給するためのタイミング信号φVRRを生成し、前記パルス信号φHP入力をバッファ整形して読み出し用の垂直シフトレジスタおよび2個の電子シャッタ用の垂直シフトレジスタ21、22に供給するためのタイミング信号φHPVを生成する。
また、前記パルスセレクタ24に供給するためのタイミング信号φROREAD、φESREAD、φRESET、φADRESを生成し、前記ノイズキャンセラ回路に供給するためのパルス信号φCLP、φSHを生成する。
また、水平シフトレジスタ3に供給するためのパルス信号φHを生成する。
また、フィールド周期のタイミング信号φVRに基づいてフィールド切換制御用のパルス信号φFIを生成し、信号蓄積時間制御用のタイミング信号φESRとともに前記レジスタ切換制御回路23に供給する。
前記レジスタ切換制御回路23は、フィールド切換制御用のパルス信号φFI入力に基づいてフィールド単位毎に蓄積時間制御用のタイミング信号φESRの供給先を交互に切り換える。この場合、前記電子シャッタ用の垂直シフトレジスタ21に供給する信号蓄積時間制御用のタイミング信号をφESR1、前記電子シャッタ用の垂直シフトレジスタ22に供給する信号蓄積時間制御用のタイミング信号をφESR2で表わしている。
図5は、図4中のパルスセレクタ24の一例を示す回路図である。
図5に示すパルスセレクタは、読み出し用の垂直シフトレジスタの出力信号ROn、2個の電子シャッタ用の垂直シフトレジスタ21、22の各出力信号ES1n、ES2nが入力するとともに、前記タイミング発生回路10aから供給されるタイミング信号φROREAD、φESREAD、φRESET、φADRESが入力し、これらの入力信号の論理処理を行って各種の駆動信号φREADn、φRESET、φADRESnを出力し、セル領域に供給するように論理ゲートにより構成されている。
即ち、読み出し用の垂直シフトレジスタの出力信号ROnが活性状態の時にはタイミング信号φROREADを選択して読取り線駆動信号φREADnとして出力し、2個の電子シャッタ用の垂直シフトレジスタ21、22の各出力信号ES1n、ES2nのいずれかが活性状態の時にはタイミング信号φESREADを選択して読取り線駆動信号φREADnとして出力する。
また、読み出し用の垂直シフトレジスタの出力信号ROn、2個の電子シャッタ用の垂直シフトレジスタ21、22の各出力信号ES1n、ES2nのいずれか1つが活性状態の時には、タイミング信号φRESETを選択してリセット線駆動信号φRESETnとして出力する。
また、読み出し用の垂直シフトレジスタの出力信号ROnが活性状態の時にはタイミング信号φADRESを選択して垂直選択線駆動信号φADRESnとして出力する。
図6は、図4の固体撮像装置におけるフィールド単位で連続的に変化させることが可能な可変電子シャッタ動作を説明するために、図4中のタイミング発生回路10a、3個の垂直シフトレジスタ2、21、22およびパルスセレクタ24の動作例を示すタイミング波形図である。
ここでは、図4の固体撮像装置が1フィールド=1/30Hz(1フィールドを1フレームとする30フレーム/秒の画像)の撮像システムで使用される場合を示している。
図6において、φVRはフィールド周期のタイミング信号入力、φESはフィールド周期で可変設定される蓄積時間制御用のタイミング信号入力、φVRRは読み出し用の垂直シフトレジスタに供給されるフィールド周期のタイミング信号、φFIはフィールド切換制御用のパルス信号、φESR1は一方の電子シャッタ用の垂直シフトレジスタ21に1フィールドおきに供給される蓄積時間制御用のタイミング信号、φESR2は他方の電子シャッタ用の垂直シフトレジスタ22に1フィールド間隔で供給される蓄積時間制御用のタイミング信号、R0(i) は読み出し用の垂直シフトレジスタR0の出力、ES1(i) は一方の電子シャッタ用の垂直シフトレジスタ21の出力、ES2(i) は他方の電子シャッタ用の垂直シフトレジスタ22の出力である。
図7は、図6中の1フィールド期間内の電子シャッタ動作の一例を示すタイミング波形図である。
図7において、ESnは電子シャッタ用の垂直シフトレジスタ21あるいは22のn段目の出力信号、ROnは読み出し用の垂直シフトレジスタ2のn段目の出力信号である。
tHESは、電子シャッタ用の垂直シフトレジスタ21あるいは22のn段目の出力信号ESnが活性状態(“H”レベル)になる1水平期間を示す。
tHROは、読み出し用の垂直シフトレジスタ2のn段目の出力信号ROnが活性状態(“H”レベル)になる1水平期間を示す。
HBLKは、1水平期間を水平帰線期間と水平有効走査期間とに分けるための制御パルス信号である。
φCLPおよびφSHはノイズキャンセラ回路に供給されるパルス信号であり、それぞれ水平帰線期間毎に生成される。
φHは水平選択トランジスタTHに供給されるパルス信号であり、水平有効走査線期間内で水平方向に配置された水平選択トランジスタTHが順次オンになるように生成される。
φADRES、φRESETおよびφREADは、前記パルスセレクタ24から選択画素行に供給されるパルス信号であり、そのうちのφRESET、φREADは、それぞれ信号蓄積動作および信号読み出し動作の際に水平帰線期間内に活性化されるが、φADRESは、信号蓄積動作の際には生成されず、信号読み出し動作の際に水平帰線期間内に活性化される。
この場合、上記パルス信号φADRESは、後述するような理由により、信号読み出し動作の際の水平帰線期間内に同一行の垂直選択線6を2回選択制御するように、断続的に2回活性状態になるように生成される。
次に、図6および図7を参照しながら、図4の固体撮像装置の動作を説明する。
図4の固体撮像装置の動作は、前述した従来例1の固体撮像装置(図12)の動作(図13)と比べて、基本的には同じであるので同じ動作の説明は省略し、以下、主として異なる動作について説明する。
即ち、図4の固体撮像装置は、電子シャッタ動作を行う際、レジスタ切換制御回路23により2個の電子シャッタ用の垂直シフトレジスタ21、22のシフト動作をフィールド単位で交互に開始させ、それぞれの出力をフィールド単位で交互に選択することにより、電子シャッタ動作をフィールド単位で交互に電子シャッタ専用の2個の垂直シフトレジスタ21、22に振り分ける。
これにより、図6中のフィールド期間tFa、tFbに示すように、信号蓄積時間制御用のタイミング信号φESがフィールド周期より短い時間間隔で入力されたとしても、電子シャッタ専用の垂直シフトレジスタ21および22が同時に動作することが可能になる。
この場合、最初に発生するタイミング信号φESR1あるいはφESR2により既にシフト動作を開始している一方の電子シャッタ専用の垂直シフトレジスタ21あるいは22のシフト動作が読み出し用の全ての画素行の選択制御を終わらないうちに途中でリセットされることなく、読み出し用の画素行の最後まで順次選択して選択画素の信号蓄積時間を制御することが可能になる。
換言すれば、読み出しの走査時間は一定のままで、信号蓄積時間をフィールド単位で連続的に変化させる電子シャッタ機能(連続電子シャッター動作)を実現することが可能になる。なお、同一フィールド内では、どの選択画素行も信号蓄積時間は同じである。
また、図7に示すように、前記水平期間tHESに電子シャッタ用の垂直シフトレジスタのn段目のシフト段の出力信号ESnにより選択制御したn行目の画素行にパルス信号φRESETとφREADが供給され、このn行目の画素行のフォトダイオードPDでそれ以前に蓄積していた信号電荷を増幅用トランジスタのゲートに読み出すことによって、フォトダイオードの信号電荷を零にする。
この場合、パルス信号φADRESが“L”のままであり、垂直選択用トランジスタはオフのままであるので、前記増幅用トランジスタのゲートに読み出された信号電荷は垂直信号線VLINへは出力されない。
この後、前記画素行からの信号読み出し動作の際に、前記水平期間tHROにおける水平帰線期間にφRESETが一時的に活性化した後、φADRESが活性化し、さらにφREADが一時的に活性化する。
この場合、前記φREADが活性状態(“H”レベル)の時に、フォトダイオードとその周辺配線(本例では後述するφADRES配線)との間の容量結合の影響によるノイズの飛び込みが発生しないように、φADRESパルスを信号蓄積動作時と同じ状態となるように一時的に非活性状態(“L”レベル)にし、このφADRESが非活性状態の期間内に前記φREADを一時的に活性化している。
このような前記水平期間tHROにおける水平帰線期間内における信号読み出し時の動作を詳しく説明すると、まず、φRESETによって増幅トランジスタTbのゲート電極を基準電位にリセットした後、φADRESを活性状態(1回目)にして前記n行目の画素行の垂直選択トランジスタTaをオン状態とし、この活性期間内にノイズキャンセラ回路に供給するパルス信号φCLPを活性化し、黒レベルをクランプする。
そして、φADRESが非活性状態の期間内にφREADを活性化することによって前記フォトダイオードPDでそれ以前に蓄積していた信号電荷を増幅トランジスタTbのゲートに読み出す。
そして、φADRESを再び活性状態(2回目)にして前記n行目の画素行の垂直選択トランジスタTaを再びオン状態とし、前記増幅トランジスタTbのゲートに読み出されている信号電荷を垂直信号線VLINへ出力する。
以上の動作により、前記水平期間tHESにおける読取り線駆動信号φREADの活性状態(“H”レベル)の終了時点から前記水平期間tHROにおける読取り線駆動信号φREADの活性化時点までが信号蓄積時間となる。
図8(a)は、前記ノイズの飛び込みを説明するために、撮像領域の単位セルの一部を取り出して示す平面図である。
図8(b)は、同図(a)のa−a´線に沿う断面図である。
図8(c)および(d)は、それぞれ対応して同図(a)中のφADRESが“L”レベルの時/“H”レベルの時にφREADが活性化して信号電荷を読み出す場合の基板内の電位ポテンシャルを示す。ここでは、電源電位が例えば3.3Vである場合を示している。
図8(a)、(b)において、81はシリコン基板の表層部に形成されたP型ウエル領域、82は基板表層部に選択的に形成された素子分離領域(例えばLOCOS領域)である。基板表層部の素子領域には、フォトダイオードのカソード領域および読み出しトランジスタTdのソース領域を兼ねるn型領域と、読み出しトランジスタTdのドレイン領域となるn型領域(検出ノードDN)が選択的に形成されている。
上記読み出しトランジスタTdのチャネル領域上には絶縁ゲート膜を介してポリシリコン配線からなるゲート電極(読取り線4の一部)が形成されており、フォトダイオードPDのn型領域の近傍の素子分離領域82上にはポリシリコン配線からなる垂直選択線5およびリセット線7が略平行に形成されている。
本実施の形態の読み出し動作に際しては、図8(c)に示すように、フォトダイオードPDに隣接するφADRES配線が“L”レベルの時にφREADが活性化して信号電荷を読み出すので、フォトダイオードPDとφADRES配線との間に存在する結合容量CaによりフォトダイオードPD下の基板内の電位ポテンシャルが−VCaだけ引き下げられ、フォトダイオードPDの蓄積電荷QCaが読み出される。
これに対して、図8(d)に示すように、フォトダイオードPDに隣接するφADRES配線が“H”レベルの時にφREADが活性化して信号電荷を読み出すと、フォトダイオードPDとφADRES配線との間に存在する結合容量CaによりフォトダイオードPD下の基板内の電位ポテンシャルが+VCaだけ引き上げられる(ノイズの飛び込みとなる)ので、フォトダイオードPDの蓄積電荷QCa分が読み出されなくなり、固体撮像装置の出力信号を画像表示装置の画面に表示した場合に黒信号がつぶれて見苦しい画像になる。
なお、上記第3の実施の形態の固体撮像装置においても、前記第2の実施の形態の固体撮像装置と同様に、(1)前記撮像領域に第1〜第3のダミー画素行を追加し、(2)3個の垂直選択回路2、21、22のシフト段数を本来の撮像用の画素行数+1の段数とし、(3)垂直選択回路2、21、22の出力に基づいて複数の水平方向の制御線群(4、6、7)を選択的に駆動するための駆動信号をパルスセレクタ24で生成する際、垂直選択回路2の最終段出力信号の活性化期間は第1のダミー画素行を選択して駆動し、第2の垂直選択回路21の最終段出力信号の活性化期間は第2のダミー画素行を選択して駆動し、第3の垂直選択回路22の最終段出力信号の活性化期間は第3のダミー画素行を選択して駆動するように構成してもよい。
このような構成により、パルスセレクタ24は、読み出し用の垂直シフトレジスタ2および2個の電子シャッタ用の垂直シフトレジスタ21、22の各出力にそれぞれ対応して1本ずつ(合計3本)の画素行を常に選択駆動するようになり、常に選択負荷が等しいので、選択負荷の大小による読み出しレベルの変動に起因する表示画面上の横縞の発生を防ぐことが可能になる。
なお、前記第3の実施の形態では、フォトダイオードPDとの容量結合による黒つぶれの問題が生じる周辺配線としてφADRES配線が存在する場合を説明したが、上記周辺配線としてφRESET配線あるいはその他の配線が存在する場合にも、これらの配線とフォトダイオードPDとの容量結合による黒信号のつぶれ(黒つぶれ)の問題が生じるおそれがあるので、これらの配線に関しても前記第3実施の形態におけるφADRES配線と同様にレベルを制御すればよい。
即ち、上記したようにフォトダイオードPDに隣接する読み出しゲート配線以外のフォトダイオードPDの周辺配線の印加電圧として、信号読み出し動作時の信号読み出しパルスφREADの活性化期間と電子シャッタ動作時の読み出しパルスφREADの活性化期間に同じ電圧を印加することにより、フォトダイオードPDと周辺配線との容量結合によってフォトダイオードPDから余分な電荷が読み出されないように制御することがででき、いわゆる黒つぶれのない再生像が得られる。
なお、本発明は、以下の第4の実施の形態に述べるような2画素/1ユニットの単位セルのアレイを有する固体撮像装置にも前記各実施の形態に準じて適用可能である。
<第4の実施の形態>
図9は、第4の実施の形態の増幅型CMOS固体撮像装置における2画素/1ユニットの単位セルの等価回路を示している。このCMOS固体撮像装置は、単位セルの構成以外は前述した各実施の形態と同様に構成することができるので、以下、主として2画素/1ユニットの単位セルの構成について説明する。
図9に示す単位セル30は、2個のフォトダイオード31a、31bを有し、この2個のフォトダイオード31a、31bは、各アノード側に接地電位が与えられ、各カソード側はそれぞれ対応して読み出しトランジスタ(シャッタゲートトランジスタ)32a、32bを介して1個の増幅トランジスタ33のゲートに共通に接続される。上記2個の読み出しトランジスタ32a、32bの各ゲートにはそれぞれ読取り線4a、4bが接続されている。
前記増幅トランジスタ33は、一端側が垂直信号線VLINに接続され、他端側が垂直選択トランジスタ34を介して電源線9に接続(つまり、前記増幅トランジスタ33はソースフォロア接続)されており、上記垂直選択トランジスタ34のゲートには垂直選択線(アドレス線)6が接続されている。
さらに、前記増幅トランジスタ33のゲートと電源線9との間に1個のリセットトランジスタ35が接続されており、このリセットトランジスタ35のゲートにはリセット線7が接続されている。
上記構成の2画素/1ユニットの単位セルは撮像領域に二次元の行列状に配置される。そして、前記2本の読取り線(第1の読取り線4aおよび第2の読取り線4b)、垂直選択線(アドレス線)6およびリセット線7は、撮像領域上に水平方向に形成されており、前記垂直信号線VLINおよび電源線9は、撮像領域上に垂直方向に形成されている。
図10(a)は、図9の2画素/1ユニットの単位セルの平面パターンの一例を示し、そのB−B線に沿う断面構造を図10(b)を概略的に示している。
図10(a)、(b)において、90はN型シリコン基板であり、その表層部にPウエル91が形成されている。このPウエル91の表層部には、素子分離領域(例えばLOCOS領域)92、一方のフォトダイオード31aのカソード領域および一方の読み出しトランジスタ32aのソース領域となるN型不純物領域931、他方のフォトダイオード31bのカソード領域および他方の読み出しトランジスタ32bのソース領域となるN型不純物領域932およびNMOSトランジスタのSDG領域(図には読み出しトランジスタ32a、32bの共通ドレインとなるN型不純物領域94のみ示す)が選択的に形成されている。
そして、基板表面上にシリコン酸化膜(ゲート絶縁膜)95が形成され、前記LOCOS領域92の底面下にはフィールドイオンインプラ領域96が形成されている。
97は増幅トランジスタ33のゲート電極を一部に含むポリシリコンゲート配線、98は増幅トランジスタ33のドレイン領域および垂直選択トランジスタ34のソース領域となるN型不純物領域、99はリセットトランジスタ35のソース領域となるN型不純物領域である。
100はリセットトランジスタ35のソース領域99と増幅トランジスタ33のゲート配線97と2個の読み出しトランジスタ32a、32bの共通ドレイン領域とを接続する配線である。
読取り線4aは読み出しトランジスタ32aのゲート電極を一部に含むポリシリコンゲート配線、読取り線4bは読み出しトランジスタ32bのゲート電極を一部に含むポリシリコンゲート配線からなる。
垂直選択線(アドレス線)6は垂直選択トランジスタ34のゲート電極を一部に含むポリシリコンゲート配線、リセット線7はリセットトランジスタ35のゲート電極を一部に含むポリシリコンゲート配線からなる。
33aは前記増幅トランジスタ33のソース領域と垂直信号線VLINとのコンタクト部、34aは上記垂直選択トランジスタ34のドレイン領域と電源線9とのコンタクト部である。97aは増幅トランジスタ33のゲート配線97と配線100とのコンタクト部、99aはリセットトランジスタ35のソース領域99と配線100とのコンタクト部、99bはリセットトランジスタ35のドレイン領域と電源線9とのコンタクト部、100aは上記配線100と2個の読み出しトランジスタ32a、32bの共通ドレイン領域とのコンタクト部である。
上記構成の2画素/1ユニットの単位セルの動作は、前記1画素/1ユニットの単位セルの動作と比べて、5個のトランジスタを所定の順序で動作させてフォトダイオードから信号電荷を読み出す基本動作は同じであるが、2個のフォトダイオード31a、31bから異なるタイミングで信号電荷を読み出す点が異なる。つまり、一方のフォトダイオード31aから信号電荷を読み出す時は第1の読取り線4aに“H”レベルの読取り信号を与え,第2の読取り線4bに“L”レベルの読取り信号を与えたままとし、他方のフォトダイオード31bから信号電荷を読み出す時は第2の読取り線4bに“H”レベルの読取り信号を与え、第1の読取り線4aに“L”レベルの読取り信号を与えたままとする。
<第5の実施の形態>
ところで、前記したような2画素/1ユニットの単位セルのアレイを有するCMOS固体撮像装置においては、前記したような電子シャッタ機能を持たせない場合でも、2個のフォトダイオード31a、31bから異なるタイミングで信号電荷を読み出す際に前記したようにアドレス線駆動信号を断続的に2回駆動することにより、出力信号を画像表示装置の画面に表示した際の表示画面上の横縞の発生の問題を防止することが可能になる。
図11は、第5の実施の形態のCMOS固体撮像装置における1フィールド期間の一部分の信号読み出し動作の一例を示すタイミング波形図である。
図11において、φRESET、φADRES、φREAD1あるいはφREAD2は、パルスセレクタから選択画素行に供給されるパルス信号であり、それぞれ信号読み出し動作の際に水平帰線期間内に活性化されるが、φREAD1、φREAD2は異なる水平帰線期間内に供給される。
ここで、φREAD1が供給される第1の読取り線4aとアドレス線6との距離よりも、φREAD2が供給される第2の読取り線4bとアドレス線6との距離が短く、第1の読取り線4aとアドレス線6との結合容量よりも第2の読取り線4bとアドレス線6との結合容量が大きいので、2個のフォトダイオード31a、31bからそれぞれ読み出される信号電荷に対する影響が異なることに起因して、出力信号を画像表示装置の画面に表示した際の表示画面上の横縞が発生するおそれがある。
しかし、φADRESは、信号読み出し動作の際の水平帰線期間内に同一行のアドレス線6を2回選択制御するように、断続的に2回活性状態になるように生成され、2個のフォトダイオード31a、31bからそれぞれ信号電荷を読み出す時にφADRESがそれぞれ“L”レベルになっているので、上記信号電荷読み出し時の影響がほぼ等しくなり、前記したような表示画面上の横縞の発生の問題を防止できる。
また、本発明は、上記各実施の形態のタイプの固体撮像装置に限らず、光電変換部を積層した積層型の固体撮像装置にも適用可能である。
2…読み出し用の垂直シフトレジスタ、3…水平シフトレジスタ、4…読取り線、6…垂直選択線、7…リセット線、9…電源線、10a…タイミング発生回路、21、22…電子シャッタ用の垂直シフトレジスタ、23…切換制御回路、24…垂直駆動回路(パルスセレクタ)、PD…フォトダイオード、Ta…垂直選択トランジスタ(行選択トランジスタ)、Tb…増幅トランジスタ、Tc…リセットトランジスタ、Td…読み出しトランジスタ、TH…水平選択トランジスタ、VLIN…垂直信号線、HLIN…水平信号線。