KR100265264B1 - 전하 결합 촬상 소자 및 그 구동 방법 - Google Patents

전하 결합 촬상 소자 및 그 구동 방법 Download PDF

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Abstract

반도체 기판 (125), 행 및 열 방향으로 상기 반도체 기판 상에 배열된 포토다이오드 영역들 (110), 행 방향으로 상기 포토다이오드 영역들 (110) 사이의 공간에 각각 배치된 전하 전송 영역들 (111), 및 상기 전하 전송 영역들 (111) 을 덮는 도전성 차광막 (124) 을 포함하되, 상기 전하 전송 영역들의 각각은, 거기로부터 전송 전극이 형성되는 최소한 두 개 층을 포함하며, 포토다이오드 영역 당 최소한 세 개의 독립 전송 전극 (121a, 121b, 121c,; 122c, 122d, 122e; 221d, 221e, 221f, 221g; 321g, 321h, 322h, 322i)을 포함한다. 상기 세 개의 독립 전송 전극들 중의 최소한 하나 (121a, 122d; 221d; 322h, 321f) 는 격리된 섬-형상으로 형성되도록 상기 포토다이오드 영역들에 의해 둘러싸여 있으며, 나머지들 (121b, 121c; 122c, 122e; 221e, 221f, 221g; 321g, 322i) 은 상기 포토다이오드 영역들 사이의 공간을 통하여 열 방향으로 연장하며, 상기 반도체 기판 (125) 의 외부에 배치된 버스 라인과 전기 접속되어 있다. 상기 도전성 차광막 (124) 은 섬-형상의 전송 전극들 및 상기 버스 라인 모두와 전기접속을 이룬다.

Description

전하 결합 촬상 소자 및 그 구동 방법
본 발명은 컴퓨터 입력 카메라 및 디지털 스틸 카메라 용으로 사용되는 순차-주사(progressive-scan)촬상 센서에 관한 것이며, 또한 그러한 것을 구동하는 방법에 관한 것이다.
근년, 컴퓨터 입력 카메라 및 디지털 스틸 카메라와 같은 화상-입력 장치가 적극적으로 개발되어 왔다. 그러한 화상 입력 장치용으로 사용되는 촬상 센서는 단일 노출에 의한 고 수직 해상도를 갖는 화상을 가질 필요가 있기 때문에, 스크린을 스캔하는 인터레이스 타입에 대신하여 순차-주사 타입을 채택하는 것이 바람직하다. 순차-주사 촬상 센서는, 한번에 모든 픽셀들에서의 신호 전하들을 판독하기 위해 단위 픽셀 당 최소한 세 개의 독립적인 전송 전극을 포함하도록 설계된다. 종래의 방식에서, 최소한 3-상 구동 펄스 신호들이 그들 전송 전극들에 인가된다.
순차-주사 촬상 센서의 일례가, 1994년 11월,「ITE Technical Report(텔레비전 학회 기술보고)」, 제 18 권, 제 67 호, 제 7-12 면에 나타나있는, '케이 나까시마(K. Nakashima)' 등에 의한, "A 1/2-in 330K Progressive-Scan CCD Image Sensor with Square-Pixel", 혹은 「1995년 텔레비전 학회 연차 대회 강연 예고집(1995 ITE Annual Convention)」, 제 93-94 면에 나타나있는, '티 오꾸타니(T. Okutani)' 등의, "A 1/3-inch 330K Square-Pixel Progressive-Scan IT-CCD Image Sensor" 에 개시되어 있다. 상기 보고서들에 기술되어 있는 바와 같이, 촬상 센서는 3-층 게이트 전극 막으로 이루어지는 전송 전극을 갖도록 특징지워진다.
순차-주사 촬상 센서의 또다른 예가 일본 특공평 8-21705 호에 제안되어 있다. 상기 제안된 순차-주사 촬상 센서는, 전송 전극이 섬-형상을 갖도록 설계되며, 도전성 배선이 섬-형상의 전송 전극에 접속되어 있는, 전하 결합형 촬상 센서이다.
상기 첫 번째로 언급된 종래의 순차-주사 촬상 센서가 도 1a 내지 1c 를 참조하여 이하에 설명된다. 도 1a 는 상기 첫 번째로 언급된 종래의 순차-주사 촬상 센서를 도시하는 모식도이고, 도 1b 는 도 1a에서 ⅠB-ⅠB 라인을 따라 취해진 단면도이며, 도 1c 는 도 1a 에서 ⅠC-ⅠC 라인을 따라 취해진 단면도이다.
상기 도시된 촬상 센서는, 포토다이오드 영역들(610), 및 상기 포토다이오드 영역들(610)내에서 광전 변환된 신호 전하를 판독하는 및 상기 광전 변환된 신호 전하를 수직 전송 방향(X1)으로 전송하는 전하 전송 영역들(611)을 포함하는 인터라인(interline)형 촬상 센서에 속한다. 포토다이오드 영역들(610)은 상기 방향 X1 으로 상호 이격되어 있다. 이하, 상기 방향 X1 으로 포토다이오드 영역들(610)사이에 형성된 공간들이 접속부들(612)로서 언급되어 있다.
전송 전극들 중의 각각은 픽셀 당 3개의 층으로 이루어져 있다. 즉, 도 1b 및 도 1c 에 도시되어 있듯이, 각각 제 1, 제 2 및 제 3 층으로 구성된 전송 전극들(621, 622 및 623)이, 상기 전송 전극들(621, 622, 623)및 반도체 기판(625)사이에 게이트 절연막(626)이 샌드위치되면서, 상기 전하 전송 영역들(611)및 상기 접속부들(612)내에서 상기 반도체 기판(625)상에 형성되어 있다.
상기 전송 전극들(621, 622 및 623)사이에는, 열산화 막과 같은 층간 절연막(641)이 형성되어 있다. 상기 전송 전극들(621, 622 및 623)모두는, 상기 접속부들(612)을 통하여 연장하며, 상기 반도체 기판(625)주위에 배치된 버스 라인(미 도시됨)과 전기적 접속을 갖는다.
전하가 전송될 때, 제 1 상(phase)구동 펄스(ψ1)가 상기 제 1 층으로 된 전송 전극 621 에 인가되며, 제 2 상 구동 펄스(ψ2)가 상기 제 2 층으로 된 전송 전극 622 에 인가되며, 제 3 상 구동 펄스(ψ3)가 상기 제 3 층으로 된 전송 전극 623 에 인가된다. 신호 전하가 상기 포토다이오드 영역(610)으로부터 상기 전하 전송 영역(611)로 판독될 때, 구동 펄스에 부가하여 판독 펄스(ψTG)가 상기 세 개의 전송 전극들(621, 622 및 623)중의 어느 하나에, 예를들면 상기 제 2 전극으로 된 전송 전극 622 에, 인가된다.
도 1b 및 도 1c 에 도시된 바와 같이, 상기 세 개의 전송 전극들(621, 622 및 623)및 반도체 기판(625)은 화학 기상 증착(이하에서, 간단히 "CVD" 라 함)에 의해 형성된 산화막 및 열산화 막과 같은 층간 절연막(642)으로 덮여있다. 더욱이, 광이 전하 전송 영역(611)으로 직접 입사하는 것을 방지하도록, 차광막(624)이 전송 전극들(621, 622 및 623)위의 층간 절연막(642)상에 형성된다. 도 1c 에 도시된 바와 같이, 차광막(624)이 상기 전송 전극들(621, 622 및 623)사이에 방향 X1 으로 개구들(628)을 가지면서 형성된다. 상기 차광막(624)은 접지되거나, 특정 전압에 고정되도록 설계되며, 광이 거기를 통과하지 못하도록 하는 기능만을 갖는다.
따라서, 첫 번째로 언급된 종래의 순차-주사 촬상 센서는 3-층 전극의, 3-상 구동형 순차-주사 촬상 센서를 제공한다.
이하, 두 번째로 언급된 종래의 순차-주사 촬상 센서를 도 2a 내지 2c를 참조하여 설명한다. 도 2a 는 두 번째로 언급된 종래의 순차-주사 촬상 센서를 도시한 모식도이며, 도 2b 는 도 2a 의 ⅡB-ⅡB 라인을 따라 취해진 단면도이며, 도 2c 는 도 2a 의 ⅡC-ⅡC 라인을 따라 취해진 단면도이다.
상기 도시된 촬상 센서는, 포토다이오드 영역들(710), 및 상기 포토다이오드 영역들(710)내에서 광전 변환된 신호 전하를 판독하는 및 상기 광전 변환된 신호 전하를 수직 전송 방향(X1)으로 전송하는 전하 전송 영역들(711)을 포함하는 인터라인(interline)형 촬상 센서에 속한다. 포토다이오드 영역들(710)은 상기 방향 X1 으로 상호 이격되어 있다. 이하, 상기 방향 X1 으로 포토다이오드 영역들(710)사이에 형성된 공간들이 접속부들(712)로서 언급되어 있다.
전송 전극들 중의 각각은 픽셀 당 4개의 섹션으로 이루어져 있다. 즉, 도 2b 및 도 2c 에 도시되어 있듯이, 제 1 층으로 구성된 전송 전극(721), 제 2 층으로 구성된 전송 전극들(721a 및 721b)및 제 3 층으로 구성된 전송 전극(723)이, 상기 전송 전극들(721, 722a, 722b, 723)및 반도체 기판(725)사이에 게이트 절연막(726)이 샌드위치되면서, 상기 전하 전송 영역들(711)및 상기 접속부들(712)내에서 상기 반도체 기판(725)상에 형성되어 있다.
상기 전송 전극들(721, 722a, 722b 및 723)사이에는, 열산화 막과 같은 층간 절연막(741)이 형성되어 있다. 상기 전송 전극들(721, 722a, 722b 및 723)모두는, 상기 접속부들(712)을 통하여 연장하며, 상기 반도체 기판(725)주위에 배치된 버스 라인(미 도시됨)과 전기적 접속을 갖는다.
전하가 전송될 때, 제 1 상(phase)구동 펄스(ψ1)가 상기 제 1 층으로 된 전송 전극 721 에 인가되며, 제 2 상 구동 펄스(ψ2)가 상기 제 2 층으로 된 전송 전극 722a 에 인가되며, 제 3 상 구동 펄스(ψ3)가 상기 제 3 층으로 된 전송 전극 723 에 인가되며, 제 4 상 구동 펄스(ψ4)가 상기 제 2 층으로 된 전송 전극 722b 에 인가된다. 신호 전하가 상기 포토다이오드 영역(710)으로부터 상기 전하 전송 영역(711)로 판독될 때, 구동 펄스에 부가하여 판독 펄스(ψTG)가 그들 네 개의 전송 전극들(721, 722a, 722b 및 723)중의 어느 하나에, 예를들면 상기 제 3 전극으로 된 전송 전극 723 에, 인가된다.
도 2b 및 도 2c 에 도시된 바와 같이, 상기 네 개의 전송 전극들(721, 722a, 722b 및 723)및 반도체 기판(725)은 CVD 에 의해 형성된 산화막 및 열산화 막과 같은 층간 절연막(742)으로 덮여있다. 더욱이, 광이 전하 전송 영역(711)으로 직접 입사하는 것을 방지하도록, 차광막(724)이 전송 전극들(721, 722a, 722b 및 723)위의 층간 절연막(742)상에 형성된다. 도 2c 에 도시된 바와 같이, 차광막(724)이 상기 전송 전극들(721, 722a, 722b 및 723)사이에 방향 X1 으로 개구들(728)을 가지면서 형성된다. 상기 차광막(724)은 접지되거나, 특정 전압에 고정되도록 설계되며, 광이 거기를 통과하지 못하도록 하는 기능만을 갖는다.
따라서, 두 번째로 언급된 종래의 순차-주사 촬상 센서는 3-층 전극의, 4-상 구동형 순차-주사 촬상 센서를 제공한다.
이하, 세 번째로 언급된 종래의 순차-주사 촬상 센서를 도 3a 내지 3c 를 참조하여 설명한다. 도 3a 는 상기 세 번째로 언급된 종래의 순차-주사 촬상 센서를 도시하는 모식도이고, 도 3b 는 도 3a에서 ⅢB-ⅢB 라인을 따라 취해진 단면도이며, 도 3c 는 도 3a 에서 ⅢC-ⅢC 라인을 따라 취해진 단면도이다.
상기 도시된 촬상 센서는, 포토다이오드 영역들(810), 및 상기 포토다이오드 영역들(810)내에서 광전 변환된 신호 전하를 판독하는 및 상기 광전 변환된 신호 전하를 수직 전송 방향(X1)으로 전송하는 전하 전송 영역들(811)을 포함하는 인터라인(interline)형 촬상 센서에 속한다. 포토다이오드 영역들(810)은 상기 방향 X1 으로 상호 이격되어 있다. 이하, 상기 방향 X1 으로 포토다이오드 영역들(810)사이에 형성된 공간들이 접속부들(812)로서 언급되어 있다.
전송 전극들 중의 각각은 픽셀 당 3 개의 섹션으로 이루어져 있다. 즉, 도 3b 및 도 3c 에 도시되어 있듯이, 제 1 층으로 구성된 전송 전극들(821h 및 821i)및 제 2 층으로 구성된 전송 전극(822j)이, 상기 전송 전극들(821h, 821i, 822j)및 반도체 기판(825)사이에 게이트 절연막(826)이 샌드위치되면서, 상기 전하 전송 영역들(811)및 상기 접속부들(812)내에서 상기 반도체 기판(825)상에 형성되어 있다.
상기 전송 전극들(821h, 821i 및 822j)사이에는, 열산화 막과 같은 층간 절연막(841)이 형성되어 있다. 상기 제 2 층으로 구성된 전송 전극(822j)은 포토다이오드 영역들(810)에 의하여 둘러싸여 있으며, 섬-형상으로 산재해 있다. 상기 섬-형상의 전송 전극(822j)이외의 전송 전극들(821h 및 821i)은, 상기 접속부들(812)을 통하여 연장하며, 상기 반도체 기판(825)주위에 배치된 버스 라인(미 도시됨)과 전기적 접속을 갖는다.
전송 전극들(821h, 821i 및 822j)위에서 X1 방향으로 도전성 배선층(830)이 형성되어 있다. 도전선 배선층(830)은, 상기 언급된 버스 라인과, 더욱이 섬-형상의 전송 전극(822j)과 컨택트 홀(827)을 통하여 전기 접속을 이룬다.
전하가 전송될 때, 제 1 상(phase)구동 펄스(ψ1)가 상기 도전성 배선층(830)에 그리하여 제 2 층으로 된 섬-형상의 전송 전극 822j 에 인가되며, 제 2 상 구동 펄스(ψ2)가 상기 제 1 층으로 된 전송 전극 821i 에 인가되며, 제 3 상 구동 펄스(ψ3)가 상기 제 1 층으로 된 전송 전극 821h 에 인가된다. 신호 전하가 상기 포토다이오드 영역(810)으로부터 상기 전하 전송 영역(811)로 판독될 때, 구동 펄스에 부가하여 판독 펄스(ψTG)가 상기 세 개의 전송 전극들(821h, 821i 및 822j)중의 어느 하나에, 예를들면 상기 전송 전극 822j 에 도전성 배선층(830)을 통하여 인가된다.
상기 도전성 배선(830)은 상기 전송 전극들에 구동 펄스를 인가할 목적으로만 형성되므로, 상기 도전성 배선(830)은, 광이 충전 전송 영역들(811)으로 입사되는 것을 완벽하게 방지하는 기능은 가지지 못한다. 인터라인 전송형의 촬상 센서에서, 차광막(624)은, 더불어 광이 충전 전송 영역들(811)로 직접 입사되는 것을 방지하기 위해, 충전 전송 영역들(811)을 덮도록 형성되어야 한다. 따라서, 도 3b 및 도 3c 에 도시된 바와 같이, 세 번째로 언급된 종래의 촬상 센서에서 도전성 배선층(830)위에 차광막(624)이 형성되어져야 한다.
상기 첫 번째 및 두 번째로 언급된 종래의 촬상 센서와 유사하게, 상기 세 번째로 언급된 종래의 촬상 센서는, 총 네 개의 막: 그의 전송 전극(821h, 821i 및 822j)을 형성하기 위한 제 1 및 제 2 층; 섬-형상의 전송 전극(822j)에 구동 펄스를 인가하기 위해 도전성 배선층(830)을 형성하기 위한 층; 및 광이 포토다이오드 영역들(810)로 입사되는 것을 방지하는 차광막(824); 을 가져야 한다.
상기 언급된 바와 같이, 종래의 순차-주사 촬상 센서들은 총 네 개의 막을 가진다. 특히, 상기 첫 번째 및 두 번째로 언급된 촬상 센서들은, 그의 전송 전극들을 형성하기 위한 세 개의 막 및 그의 차광막을 형성하기 위한 하나의 막을 포함하며, 상기 세 번째로 언급된 촬상 센서는 그의 전송 전극을 형성하기 위한 두 개의 막, 도전성 배선층을 형성하기 위한 막, 및 그의 차광막을 형성하기 위한 막을 포함한다.
상기 4-막 구조는 다음과 같은 문제점을 야기한다.
제 1 의 문제점은 다음과 같다. 상기 4-막 구조는 매우 큰 층간 커패시티를 야기하는 바, 그것은 전하 전송 영역에서 더 높은 전력 소비를 수반한다. 여기에서, 전력 소비는, C 가 전송 전극의 기생 용량을 나타내고, V 가 구동 전압을 나타내며, f 가 구동 주파수를 나타낼 때, CV2f 로 정의된다.
제 2 의 문제점은 다음과 같다. 증가된 층간 커패시티는, 전송 전극들에 인가된 구동 펄스 및 판독 펄스로 하여금, C 가 전송 전극의 기생 용량을 나타내고 R 이 전송 전극의 저항을 나타낼 때 C×R 의 적으로 정의되는 시정수에 따라, 그의 파형이 무디어지도록 한다. 결국, 이는 전송 불량 및/또는 판독 불량이 발생하기 쉽게 된다는 문제점을 야기한다.
제 3 의 문제점은 스미어(smear)에 있어서의 증가이다. 셀이 크기에 있어 더 작아지므로, 횡종비(aspect ratio)는 더 커지게 되며, 결국 외견상의 단차(apparent step)또한 더 커지게 된다. 그리하여, 집광 불량에 의해 야기되는 감도(sensitivity)의 저하에 기하여, 또한 입사광의 반사 및 산란에 기하여, 스미어가 증가된다.
제 4 의 문제점은 다음과 같다. 단차가 더 커지므로, 전송 전극 및 차광막을 적절히 형성하는 것이 더 어렵게 된다. 이는, 전송 전극 및 차광막이 단락되는 문제점을 야기하며, 소자의 수율이 감소하는 문제점으로 귀결된다.
제 5 의 문제점은 다음과 같다. 단차가 더 커지게 되므로, 차광막의 후공정으로 형성되는 온-칩 칼라 필터 및/또는 온-칩 마이크로-렌즈를 적절히 형성하는 것이 어렵게 된다. 이는, 감도에 있어서의 저하, 칩 면내의 감도에 있어서의 불균일성, 및 픽셀 간의 혼색을 야기한다.
제 6 의 문제점은, 최소한 총 네 개의 막, 즉 전송 전극을 형성하는 세 개의 막 및 차광막을 형성하는 하나의 막이 형성되어야 하므로, 더 많은 제조 공정이 수행되어야 하고, 결국 제조 코스트에 있어서의 증가로 귀결된다.
상기 종래의 순차-주사 촬상 센서의 이상의 문제점에 비추어 벌 때, 본 발명의 목적은, 상기 언급된 문제점들을 해결하는 것이 가능한, 그 구조에 있어서 공정의 회수가 더 적은, 더 낮은 코스트 및 더 낮은 전력 소비로서 제조되는, 및 우수한 광학적 특성들을 갖는, 순차-주사 촬상 센서를 제공하는 것이다.
도 1a 는 종래의 촬상 센서의 제 1 예를 도시하는 평면도.
도 1b 는 도 1a 의 ⅠB-ⅠB 라인을 따라 취해진 단면도.
도 1c 는 도 1a 의 ⅠC-ⅠC 라인을 따라 취해진 단면도.
도 2a 는 종래의 촬상 센서의 제 2 예를 도시하는 평면도.
도 2b 는 도 2a 의 ⅡB-ⅡB 라인을 따라 취해진 단면도.
도 2c 는 도 2a 의 ⅡC-ⅡC 라인을 따라 취해진 단면도.
도 3a 는 종래의 촬상 센서의 제 3 예를 도시하는 평면도.
도 3b 는 도 3a 의 ⅢB-ⅢB 라인을 따라 취해진 단면도.
도 3c 는 도 3a 의 ⅢC-ⅢC 라인을 따라 취해진 단면도.
도 4a 는 본 발명의 제 1 실시예에 따른 촬상 센서를 도시하는 평면도.
도 4b 는 도 4a 의 ⅣB-ⅣB 라인을 따라 취해진 단면도.
도 4c 는 도 4a 의 ⅣC-ⅣC 라인을 따라 취해진 단면도.
도 5a 는 상기 제 1 실시례에서 사용되는 도전성 차광막의 평면도.
도 5b 는 상기 제 1 실시례에서 사용되는 또다른 도전성 차광막의 평면도.
도 6a 는 본 발명의 상기 제 2 실시례에 따른 촬상 센서를 도시하는 평면도.
도 6b 는 도 6a 의 ⅥB-ⅥB 라인을 따라 취해진 단면도.
도 6c 는 도 6a 의 ⅥC-ⅥC 라인을 따라 취해진 단면도.
도 7a 는 본 발명의 상기 제 3 실시례에 따른 촬상 센서를 도시하는 평면도.
도 7b 는 도 7a 의 ⅦB-ⅦB 라인을 따라 취해진 단면도.
도 7c 는 도 7a 의 ⅦC-ⅦC 라인을 따라 취해진 단면도.
도 8 은 본 발명의 상기 제 4 실시례에 따른 촬상 센서의 단면도.
도 9 는 상기 제 1 실시례에 따른 촬상 센서의 동작을 설명하는 타이밍도.
도 10 은 상기 제 2 실시례에 따른 촬상 센서의 동작을 설명하는 타이밍도.
도 11 은 상기 제 3 실시례에 따른 촬상 센서의 동작을 설명하는 타이밍도.
발명의 일 측면에 따르면, (a) 반도체 기판, (b) 상기 반도체 기판 상에 행 및 열 방향으로 배열된 복수의 포토다이오드 영역들, (c) 상기 포토다이오드 영역들의 사이의 공간에 상기 행 방향으로 각각 배치된, 상기 포토다이오드 영역들로부터 생성된 신호 전하를 상기 행 방향으로 전송하는, 복수의 전하 전송 영역들, 및 (d) 더불어 상기 전하 전송영역들을 덮는 도전성 차광막을 포함하되,
상기 전하 전송 영역들의 각각은, 전송 전극들이 거기로부터 형성되는 최소한 두 개의 층을 포함하며, 또한 포토다이오드 영역 당 최소한 세 개의 독립된 전송 전극을 포함하며; 상기 세 개의 독립 전송 전극들 중의 최소한 하나는 격리된 섬-형상으로 형성된 상기 포토다이오드 영역들에 의해 둘러싸여 있으며, 상기 세 개의 독립 전송 전극들 중의 나머지는, 상기 포토다이오드 영역들 사이의 공간을 통하여 연장하며, 상기 반도체 기판의 외부에 배치된 버스 라인과 전기 접속을 이루며; 상기 도전성 차광막은 상기 섬-형상의 전송 전극 및 버스 라인 모두와 전기 접속을 이루며; 그리고 구동 펄스가 상기 도전성 차광막을 통하여 인가되는 것을 특징으로 하는 촬상 센서를 제공하는 것이다.
예를 들어, 상기 도전성 차광막은 컨택트 홀을 통하여 상기 섬-형상의 전송 전극과 전기 접속을 이룰 수 있다.
바람직하기로는, 상기 도전성 차광막 및 상기 전송 전극 사이에 형성되는 절연막은 3.9 미만의 유전 상수를 갖는 것이 바람직하다. 택일적으로는, 상기 도전성 차광막 및 상기 전송 전극 사이에 형성된 절연막은 실리콘 이산화물 막의 유전 상수보다 더 작은 유전 상수를 갖는 것이 바람직하다. 예를 들어, 상기 층간 절연막은 비정질 탄소막, 혹은 SiOF 막일 수 있다. 상기 층간 막은, 바람직하게는, 1000 옹스트롬 이상 3000 옹스트롬 이하의 범위의 두께를 갖는 것이 바람직하다.
바람직하게는, 상기 전하 전송 영역들 중의 각각이 최소한 두 개의 층을 포함하되 이때 전송 전극들이 상기 층으로부터 형성되도록 하며, 상기 전하 전송 영역들 중의 각각이 두 개의 포토다이오드 영역 당 6개의 독립 전송 전극들을 행 방향으로 더 포함하며; N 이 0 이나 양의 정수일 때,(6N+1)번째 및(6N+4)번째 열에 배치된 상기 전송 전극들이, 포토다이오드 영역들에 의해 둘러싸여 있어 격리된 섬 형상으로 형성되고, 상기 도전성 차광막과 전기 접속을 이루며; 상기 6개의 독립 전송 전극들 중의 나머지는, 상기 포토다이오드 영역들 사이의 공간을 통하여 열 방향으로 연장하며, 상기 반도체 기판의 외부에 배치된 버스 라인과 전기 접속을 이루며;(6N+1)번째,(6N+3)번째 및(6N+5)번째 열에 배치된 전송 전극들은 제 1 게이트 전극막을 이루며,(6N+2)번째,(6N+4)번째 및(6N+6)번째 열에 배치된 전송 전극들은 제 2 게이트 전극막을 이루는, 이상의 촬상 센서가 바람직하다.
예를 들어,(6N+1)번째 및(6N+4)번째 열에 배치된 전송 전극들은 컨택트 홀을 통하여 상기 도전성 차광막과 전기 접속을 이룰 수 있다. (6N+2)번째,(6N+4)번째 및(6N+6)번째 열에 배치된 전송 전극들은,(6N+1)번째,(6N+3)번째 및(6N+5)번째 열에 배치된 전송 전극들 사이의 공간 내에 형성될 수 있다.
바람직하기로는, 상기 포토다이오드 영역들 사이의 공간 위에 열 방향으로 배치된 도전성 차광막은 0.5 μm 이상 2 μm 이하의 범위의 폭을 갖는 것이 바람직하다. 도전성 차광막은 전하 전송 영역만을 덮도록 열 방향으로의 스트립에 의해 형성될 수도 있다. 도전성 차광막은, 열 방향으로의 포토다이오드 영역들 사이의 공간 및 전하 전송 영역들을 덮도록, 그리고 포토다이오드 영역들 위의 개구들을 덮도록, 형성될 수도 있다. 택일적으로, 제 2 게이트 전극막을 이루는 전송 전극들 상의 도전성 차광막은, 제 1 게이트 전극막을 이루는 전송 전극들의 측벽을 덮도록 형성될 수도 있다.
바람직하게는, 상기 전하 전송 영역들 중의 각각이 최소한 두 개의 층을 포함하되 이때 전송 전극들이 상기 층으로부터 형성되도록 하며, 상기 전하 전송 영역들 중의 각각이 하나의 포토다이오드 영역 당 4개의 독립 전송 전극들을 더 포함하는, 이상의 촬상 센서가 바람직하다. N 이 0 이나 양의 정수일 때,(4N+1)번째 열에 배치된 상기 전송 전극들이, 포토다이오드 영역들에 의해 둘러싸여 있어 격리된 섬 형상으로 형성되고, 상기 도전성 차광막과 전기 접속을 이루며; 상기 4개의 독립 전송 전극들 중의 나머지는, 상기 포토다이오드 영역들 사이의 공간을 통하여 열 방향으로 연장하며, 상기 반도체 기판의 외부에 배치된 버스 라인과 전기 접속을 이룬다. (4N+1)번째 및(4N+3)번째 열에 배치된 전송 전극들은 제 1 게이트 전극막을 이루며,(4N+2)번째 및(4N+4)번째 열에 배치된 전송 전극들은 제 2 게이트 전극막을 이룬다.
예를 들어,(4N+1)번째 열에 배치된 전송 전극들은 컨택트 홀을 통하여 상기 도전성 차광막과 전기 접속을 이룰 수 있다. (4N+1)번째 및(4N+3)번째 열에 배치된 전송 전극들은,(4N+2)번째 및(4N+4)번째 열에 배치된 전송 전극들 사이의 공간 내에 형성될 수 있다.
바람직하게는, 상기 전하 전송 영역들 중의 각각이 최소한 두 개의 층을 포함하되 이때 전송 전극들이 상기 층으로부터 형성되도록 하며, 상기 전하 전송 영역들 중의 각각이 하나의 포토다이오드 영역 당 4개의 독립 전송 전극들을 더 포함하는, 이상의 촬상 센서가 바람직하다. N 이 0 이나 양의 정수일 때,(4N+1)번째 및(4N+2)번째 열에 배치된 상기 전송 전극들이, 포토다이오드 영역들에 의해 둘러싸여 있어 격리된 섬 형상으로 형성되고, 상기 도전성 차광막과 전기 접속을 이룬다. (4N+1)번째 및(4N+2)번째 열에 배치된 상기 전송 전극들은, 상기 포토다이오드 영역들 사이의 공간을 통하여 열 방향으로 연장하며, 상기 반도체 기판의 외부에 배치된 버스 라인과 전기 접속을 이룬다. (4N+2)번째 및(4N+4)번째 열에 배치된 전송 전극들은 제 1 게이트 전극막을 이루며,(4N+1)번째 및(4N+3)번째 열에 배치된 전송 전극들은 제 2 게이트 전극막을 이룬다. 상기 촬상 센서는,(4N+1)번째 및(4N+3)번째 열에 배치된 전송 전극들 아래에서 상기 반도체 기판 내에 전위 장벽 영역들을 더 포함한다.
예를 들어,(4N+1)번째 및 (4N+2)번째 열에 배치된 전송 전극들은 컨택트 홀을 통하여 상기 도전성 차광막과 전기 접속을 이룰 수 있다.
상기 전위 장벽 영역들은,(4N+2)번째 및 (4N+4)번째 열에 배치된 전송 전극들 주위로 자가-정렬 방식으로 반도체 기판 내로 불순물들을 확산 주입함으로서 형성될 수 있다.
본 발명의 또다른 측면에 의하면, (a)(6N+1)번째 및 (6N+4)번째 열에 배치된 전송 전극들에 제 1 상 구동 펄스를 인가하는 단계, (b) (6N+2)번째 및 (6N+5)번째 열에 배치된 전송 전극들에 제 2 상 구동 펄스를 인가하는 단계, 및 (c) (6N+3)번째 및 (6N+6)번째 열에 배치된 전송 전극들에 제 3 상 구동 펄스를 인가하는 단계를 포함하는, 상기 두 번째로 언급된 촬상 센서를 구동하는 방법이 제공된다.
예를 들어,(6N+1)번째 및 (6N+4)번째 열에 배치된 전송 전극들을 포함하는 포토다이오드 영역들로부터 신호 전하를 판독하기 위해, 판독 펄스가(6N+1)번째 및(6N+4)번째 열에 배치된 전송 전극들에 상기 도전성 차광막을 통하여 인가될 수 있다.
(a)(4N+1)번째 열에 배치된 전송 전극에 제 1 상 구동 펄스를 인가하는 단계,(b)(4N+2)번째 열에 배치된 전송 전극들에 제 2 상 구동 펄스를 인가하는 단계,(c)(4N+3)번째 열에 배치된 전송 전극들에 제 3 상 구동 펄스를 인가하는 단계 및(c)(4N+4)번째 열에 배치된 전송 전극들에 제 1 상 구동 펄스를 인가하는 단계를 포함하는, 상기 세 번째로 언급된 촬상 센서를 구동하는 방법이 추가로 제공된다.
예를 들어,(4N+1)번째 열에 배치된 전송 전극들을 포함하는 포토다이오드 영역들로부터 신호 전하를 판독하기 위해, 판독 펄스가(4N+1)번째 열에 배치된 전송 전극들에 상기 도전성 차광막을 통하여 인가될 수 있다.
(a)(4N+1)번째 및 (4N+2)번째 열에 배치된 전송 전극들에 제 1 상 구동 펄스를 인가하는 단계, 및 (b) (6N+3)번째 및 (6N+4)번째 열에 배치된 전송 전극들에 제 2 상 구동 펄스를 인가하는 단계를 포함하는, 상기 네 번째로 언급된 촬상 센서를 구동하는 방법이 또한 추가로 제공된다.
예를 들어,(4N+1)번째 및 (4N+2)번째 열에 배치된 전송 전극들을 포함하는 포토다이오드 영역들로부터 신호 전하를 판독하기 위해, 판독 펄스가(4N+1)번째 및(4N+2)번째 열에 배치된 전송 전극들에 상기 도전성 차광막을 통하여 인가될 수 있다.
본 발명에 따르면, 단위 픽셀 당 최소한 하나의 전송 전극이 포토다이오드 영역들에 의해 둘러싸여 있으며, 그리하여 섬 형상으로 형성된다. 도전성 차광막을 섬-형상의 전송 전극과, 더욱이 반도체 기판 주위에 배치된 버스 라인과 접속함으로써, 섬-형상의 전송 전극과 버스 라인을 접속하기 위한 특정 배선층을 사용하지 않고서도 섬-형상의 배선 전극에 구동 펄스를 인가하는 것이 가능하다. 따라서, 전하 전송 영역 내에 전송 전극들을 형성하기 위한 층의 개수는 감소될 수 있다.
제 1 실시례
제 1 실시례에 따른 촬상 센서가 도 4a 내지 도 4c 를 참조하여 이하에 설명된다. 도 4a 를 참조하면, 도시된 촬상 센서는, 복수의 포토다이오드 영역(110), 및 포토다이오드 영역(110)에서 광전 변환된 신호 전하를 판독하는 그리고 그렇게 광전 변환된 신호 전하를 화살표 X1 으로 표시된 수직 전송 방향으로 전송하는 복수의 전하 전송 영역들(111)을 포함하는 인터라인 전송형 촬상 센서에 속한다. 포토다이오드 영역(110)및 전하 전송 영역(111)은 각각 X1 방향으로 상호 이격되어 있다. 이하, 상기 포토다이오드 영역들(110)및 또한 전하 전송 영역들(111)사이에 X1 방향으로 형성된 공간들이 접속부(112)로서 언급된다.
전송 전극들의 각각은 X1 방향으로 두 개의 픽셀 당 6개의 섹션들로 구성된다. 도 4b 에 도시된 바와 같이, 상기 인접 전하 전송 영역들(111)사이에 및 또한 인접 포토다이오드 영역들(110)사이에 X1 방향으로 배치된 접속부들(112)상에,(6N+1)번째 열에 배치된 전송 전극(121a),(6N+3)번째 열에 배치된 전송 전극(121b), 및(6N+5)번째 열에 배치된 전송 전극(121c)이 형성되어 있는 바, 그들 전송 전극들 모두는 제 1 게이트 전극막으로 이루어진다. 이하, N 은 0 이거나 양수이다. 모두 제 1 게이트 전극막으로 이루어진 상기 전송 전극들(121a, 121b 및 121c)사이에,(6N+2)번째 열에 배치된 전송 전극(122c),(6N+4)번째 열에 배치된 전송 전극(122d), 및(6N+6)번째 열에 배치된 전송 전극(122e)이 형성되어 있는 바, 그들 전송 전극들 모두는 제 2 게이트 전극막으로 이루어진다.
(6N+1)번째 열에 배치된 전송 전극(121a), 및(6N+4)번째 열에 배치된 전송 전극(121d)는 포토다이오드 영역들(110)사이에 샌드위치되어 있으며, 따라서 섬 형상으로 형성된다. 전송 전극들 121b, 121c, 122c 및 122e 는, 접속부 112를 통하여 연장하며, 반도체 기판(125)주위에 배치된 버스 라인(미 도시됨)과 전기 접속을 갖는다.
접속부 112 상에 위치하는 이후에 언급될 도전성 차광막(124)혹은 베선층이 좁은 폭을 가지게 된다면, 그의 저항은 더 높아질 것이며, 따라서 구동 펄스들은 그 파형에 있어서 완만하게 되어진다. 반면, 배선층이 큰 폭을 갖는다면, 포토다이오드 영역들(110)의 개구부들은, 배선층의 감도의 감소의 결과 폭이 좁아지게 될 것이다. 따라서, 상기 배선층은 0.5 μm 이상 2 μm 이하의 범위의 폭을 갖는 것이 바람직하다.
도 4b 에 도시된 바와 같이, 전하 전송 영역들(111)이 도전성 차광막(124)으로 덮이도록, 상기 전송 전극들(121a, 121b, 121c, 122c, 122d 및 122e 위에 도전성 차광막(124)이 형성된다. 도전성 차광막(124)는 반도체 기판(125)주위에 배치된 버스 라인(미 도시됨)과 전기 접속을 이루며, 더욱이 컨택트 홀(127)을 통하여,(6N+1)번째 및(6N+4)번째 열에 각각 배치된 섬-형상의 전송 전극들 121a 및 122d 와 전기 접속을 이룬다.
도 5a 에 도시된 바와 같이, 전하 전송 영역들(111)만을 덮도록, 도전성 차광막(124)은 X1 방향으로의 스트립 내에 형성될 수도 있다. 택일적으로, 전하 전송 영역들(111)및 접속부들(112)을 덮도록, 도전성 차광막(124)이 형성될 수도 있는 바, 이 경우에, 도전성 차광막(124)은, 도 5b 에 도시된 것처럼, 포토다이오드 영역들(110)위에 형성될 수도 있다.
도 4b 를 참조하면, 열 산화막 및 산화물-질화물-산화물(ONO)막과 같은 게이트 절연막(126)이 반도체 기판(125)상에 형성되며, 제 1 층이 게이트 절연막(126)상에 형성되는 바, 이때 전송 전극들(121a, 121b 및 121c)이 상기 제 1 층으로 형성된다. 이 전송 전극들(121a, 121b 및 121c)은, CVD 에 의해 폴리실리콘 혹은 텅스텐 실리사이드의 게이트 전극막을 형성함으로써, 그리고 포토리소그래피 및 드라이 에칭에 의해 게이트 전극막을 패턴화함으로써, 형성된다. 그후, 예를들면, 상기 제 1 층으로 이루어지는 전송 전극들(121a, 121b 및 121c)을 열 산화함으로써, 전송 전극들(121a, 121b 및 121c) 위에 층간 절연막(141)이 형성된다.
그후, 제 2 층을 구성하는 전송 전극들(122c, 122d 및 122e)이 제 1 층 전송 전극들(121a, 121b 및 121c) 사이에 형성된다. 그후, 예를들면, 제 2 층 전송 전극들(122c, 122d 및 122e)을 열 산화시킴으로써, 혹은 CVD 에 의해 절연막을 형성함으로써, 제 2 층 전송 전극들(122c, 122d 및 122e) 위에 층간 절연막(142)이 형성된다. 그후, 도 4b 에 도시된 바와 같이, 스퍼터링 혹은 CVD 에 의해 층간 절연막(142)위에 도전성 차광막(124)이 형성된다. 도전성 차광막(124)은, 텅스텐 혹은 알루미늄과 같은 금속으로, 혹은 텅스텐 실리사이드와 같은 금속 실리사이드로 만들어진다.
도 4a 및 도 4c 에 도시되어 있듯이, 층간 절연막(142)은 컨택트 홀(127)과 함께 형성되는 바, 그 홀을 통해 도전성 차광막(124)이 (6N+1)번째 및(6N+4)번째 열에 각각 배치된 전하 전송 전극(121a 및 122d)과 전기 접속을 이룬다. 전송 전극들(121a 및 122d)및 도전성 차광막(124)사이의 직접적인 전기 접속을 이루게 함으로써 전송 전극들(121a 및 122d)아래의 채널 전압이 다른 전송 전극들 아래의 채널 전압으로부터 멀어지도록 쉬프트가 야기된다면, 도전성 차광막(124)및 전송 전극들(121a 및 122d)사이에 스퍼터링 혹은 CVD 에 의해 티타늄과 같은 금속으로 이루어진 혹은 티타늄 질화물과 같은 금속 질화물로 이루어진 층이 형성될 수도 있다. 그러한 층은 채널 전압에 있어서의 요동을 극복할 것이다.
도 4c 를 참조하면, 상기 제 1 층으로 형성된 전송 전극들(121b 및 121c)은, 게이트 절연막(126)이 그들 사이에 샌드위치되면서, 포토다이오드 영역들(110)을 제외하고 상기 반도체 기판(125)상에 형성된다. 제 1 층 전송 전극들(121b 및 121c)은 층간 절연막(141)로 덮여있다. 제 2 층으로 형성된 전송 전극들(122c 및 122e)은 상기 제 1 층 전송 전극들(121b 및 121c)위에서 층간 절연막(141)상에 형성된다. 제 2 층 전송 전극들(122c 및 122e)의 접속부들(112)위에 위치하는 배선층에 대해, 상기 배선층은 반도체 기판(125)의 표면까지 연장하도록 그리하여 전송 전극들(121b 및 121c)의 상부면 뿐만 아니라 측면까지 덮도록 형성될 수 있다. 배선층이 전송 전극들(121b 및 121c)의 측면까지 연장하도록 설계될 때, 상기 제 2 층 전송 전극들(122c 및 122e)의 접속부들(112)위의 배선층은 더 큰 폭을 가질 수 있는 바, 그것은 상기 배선층 내의 저항이 감소되는 것을 그리하여 구동 펄스들이 그의 파형에 있어 완만해지는 것을 피하게 되는 것을 보증한다.
포토다이오드 영역들(110)위에 게이트 절연막(126)뿐만 아니라 층간 절연막(142)도 형성된다. 그러나, 도전성 차광막(124)의 개구들(128)아래에 층간 절연막(142)및 게이트 절연막(126)을 형성하는 것이 항상 필요한 것은 아니다는 사실, 및 필요하다면 그들이 제거될 수 있다는 사실에 주목하여야 한다.
이하, 상기 언급된 제 1 실시례에 따른 촬상 센서의 구동 방법을 설명한다.
전하가 전송될 때, 제 1 상 구동 펄스 ψ1 이, 도전성 차광막(124)을 통해 각각(6N+1)번째 및(6N+4)번째 열에 배치된 전송 전극들(121a 및 122d)에 인가되며, 제 2 상 구동 펄스 ψ2 가, 각각(6N+2)번째 및(6N+5)번째 열에 배치된 전송 전극들(122c 및 121c)에 인가되며, 제 3 상 구동 펄스 ψ3 이, 각각(6N+3)번째 및(6N+6)번째 열에 배치된 전송 전극들(121b 및 122e)에 인가된다. 신호 전하가 포토다이오드 영역(110)으로부터 전하 전송 영역(111)으로 판독될 때, 제 1 상 구동 펄스 ψ1 에 부가하여 판독 펄스 ψTG 가 도전성 차광막(124)을 통해 각각(6N+1)번째 및(6N+4)번째 열에 배치된 전송 전극들(121a 및 122d)에 인가된다.
따라서, 상기 제 1 실시례는, 두개의 층들로 이루어진 전송 전극들 및 하나의 층으로 이루어진 도전성 차광막을 갖는 3-상 구동형의 순차-주사 촬상 센서를 제공한다.
이하, 상기 언급된 제 1 실시례에 의해 얻어지는 이득이 되는 효과가 설명된다. 제 1 실시례에 따른 촬상 센서는, 종래의 순차-주사 촬상 센서보다 형성되어야 하는 층들의 개수가 보다 적은 층들을 갖는 3-상 구동형 순차-주사 촬상 센서를 구성하는 것이 가능하다. 이는, 3-상 구동형의 순차-주사 촬상 센서가 보다 적은 개수의 제조 단계를 갖고서 제조될 수 있으며, 결국 제조 비용의 감소를 가져올 수 있다는 것을 의미한다.
더욱이, 전송 전극들이 실리콘으로 제조된다면, 전송 전극들의 저항을 감소시킬 목적으로 수행되어야 하는 인 확산의 공정, 및 전송 전극들 사이에 층간 절연막을 형성할 목적으로 수행되어야 할 열 산화와 같은 고온 열처리의 공정을 생략하는 것이 가능하게 된다. 이는 화이트 스크래취(white scratch)와 같은 픽셀 결합들을 지키게 한다.
더욱이, 상기 반도체 기판은 더 적은 횡종비를 갖는 및 더 적은 회수의 공정을 갖는 표면을 가질 수 있는바, 이는 감도 및 스미어의 감소를 보증하며, 또한 전송 전극 및 도전성 차광막이 소망의 형태로 제조될 수 있으며, 결국 반도체 장치의 제조 수율에 있어서의 증가로 귀결된다.
더욱이, 온-칩 칼라 필터 및 온-칩 마이크로 렌즈가 높은 정밀도로 제조될 수 있으므로, 그들의 감도를 증가시키는 것이 가능하며, 칩 평면에서의 감도의 불균일성 및 픽셀 간의 혼색을 방지하는 것이 가능하다.
전송 전극이 형성되는 층들의 개수가 감소되므로, 그리하여 전송 전극들 내의 층간 커패시티가 감소되므로, 전하 전송 영역들 내의 전력 소비를 감소시키는 것 및 전송 전극들에 인가되는 구동 펄스가 그 파형에 있어 완만해지는 것을 회피하는 것이 가능하다. 결국, 전송 효율이 강화된다.
전송 전극들(121a 및 122d)은 종래의 전송 전극들 보다 반도체 기판의 표면에서 보다 작은 면적을 차지하며, 보다 작은 게이트 커패시티 및 층간 커패시티를 갖는다. 신호 전하가 판독되어질 때, 판독 펄스가, 보다 작은 저항을 갖는 도전성 차광막(124)을 통하여 그러한 전송 전극들(121a 및 122d)에 인가된다. 따라서, 판독 펄스는 CR 의 적으로 정의되는 작은 시정수를 갖질 수 있고, 그의 파형에 있어서의 완만도(dullness)보다 작은 정도로 되도록 할 수 있다. 이는, 판독 불량 없이 보다 짧은 시간 주기 동안에 신호 전하를 판독하는 것을 보증한다.
제 2 실시례
제 2 실시례에 따른 촬상 센서가 도 6a 내지 6c를 참조하여 이하에 설명된다. 도 6a 를 참조하면, 도시된 촬상 센서는, 복수의 포토다이오드 영역(210), 및 포토다이오드 영역(210)에서 광전 변환된 신호 전하를 판독하는 그리고 그렇게 광전 변환된 신호 전하를 X1 수직 전송 방향으로 전송하는 복수의 전하 전송 영역들(211)을 포함하는 인터라인 전송형 촬상 센서에 속한다. 포토다이오드 영역(210)및 전하 전송 영역(211)은 각각 X1 방향으로 상호 이격되어 있다. 이하, 상기 포토다이오드 영역들(210) 및 또한 전하 전송 영역들(211) 사이에 X1 방향으로 형성된 공간들이 접속부(212)로서 언급된다.
전송 전극들의 각각은 X1 방향으로 하나의 픽셀 당 4개의 섹션들로 구성된다. 도 6b 에 도시된 바와 같이, 전하 전송 영역들(211) 사이에 및 또한 인접 포토다이오드 영역들(210)사이에 X1 방향으로 배치된 접속부들(212) 상에,(4N+1)번째 열에 배치된 전송 전극(221d) 및 (4N+3)번째 열에 배치된 전송 전극(221e)이 형성되어 있는 바, 그들 전송 전극들 모두는 제 1 게이트 전극막으로 이루어진다. 모두 제 1 게이트 전극막으로 이루어진 상기 전송 전극들(221d 및 221e) 사이에,(4N+2)번째 열에 배치된 전송 전극(222f) 및 (4N+4)번째 열에 배치된 전송 전극(222g)이 형성되어 있는 바, 그들 전송 전극들 모두는 제 2 게이트 전극막으로 이루어진다.
(4N+1)번째 열에 배치된 전송 전극(221d)은 포토다이오드 영역들(210)사이에 샌드위치되어 있으며, 따라서 섬 형상으로 형성된다. 상기 전송 전극들 221d 이외의 전송 전극들은, 접속부 212를 통하여 연장하며, 반도체 기판(225)주위에 배치된 버스 라인(미 도시됨)과 전기 접속을 갖는다.
접속부 212 상에 위치하는 이후에 언급될 도전성 차광막(224)혹은 베선층이 좁은 폭을 가지게 된다면, 그의 저항은 더 높아질 것이며, 따라서 구동 펄스들은 그 파형에 있어서 완만하게 되어진다. 반면, 배선층이 큰 폭을 갖는다면, 포토다이오드 영역들(210)의 개구부들은, 배선층의 감도의 감소의 결과 폭이 좁아지게 될 것이다. 따라서, 상기 배선층은 0.5 μm 이상 2 μm 이하의 범위의 폭을 갖는 것이 바람직하다.
도 6b 에 도시된 바와 같이, 전하 전송 영역들(211)이 도전성 차광막(224)으로 덮이도록, 상기 전송 전극들(221d, 221e, 222f 및 222g 위에 도전성 차광막(224)이 형성된다. 도전성 차광막(224)는 상기 언급된 버스 라인과 전기 접속을 이루며, 더욱이 컨택트 홀(227)을 통하여,(4N+1)번째 열에 배치된 섬-형상의 전송 전극 221a 와 전기 접속을 이룬다.
도 5a 및 도 5b 에 도시된 바와 같은 형상으로, 도전성 차광막(224)이 형성될 수도 있다.
도 6b 를 참조하면, 열 산화막 및 산화물-질화물-산화물(ONO)막과 같은 게이트 절연막(226)이 반도체 기판(225)상에 형성되며, 제 1 층이 게이트 절연막(226)상에 형성되는 바, 이때 전송 전극들(221d 및 221e)이 상기 제 1 층으로 형성된다. 이 전송 전극들(221d 및 221e)은, CVD 에 의해 폴리실리콘 혹은 텅스텐 실리사이드의 게이트 전극막을 형성함으로써, 그리고 포토리소그래피 및 드라이 에칭에 의해 게이트 전극막을 패턴화함으로써, 형성된다. 그후, 예를들면, 상기 제 1 층으로 이루어지는 전송 전극들(221d 및 221e)을 열 산화함으로써, 전송 전극들(221d 및 221e)위에 층간 절연막(241)이 형성된다.
그후, 제 2 층을 구성하는 전송 전극들(222f 및 222g)이 제 1 층 전송 전극들(221d 및 221e)사이에 형성된다. 그후, 예를들면, 제 2 층 전송 전극들(222f 및 222g)을 열 산화시킴으로써, 혹은 CVD 에 의해 절연막을 형성함으로써, 제 2 층 전송 전극들(222f 및 222g) 위에 층간 절연막(242)이 형성된다. 그후, 도 6b 에 도시된 바와 같이, 스퍼터링 혹은 CVD 에 의해 층간 절연막(242)위에 도전성 차광막(224)이 형성된다. 도전성 차광막(224)은, 텅스텐 혹은 알루미늄과 같은 금속으로, 혹은 텅스텐 실리사이드와 같은 금속 실리사이드로 만들어진다.
도 6a 및 도 6c 에 도시되어 있듯이, 층간 절연막(242)은 컨택트 홀(227)과 함께 형성되는 바, 그 홀을 통해 도전성 차광막(224)이 (4N+1)번째 열에 배치된 전하 전송 전극(221d)과 전기 접속을 이룬다. 전송 전극(221d) 및 도전성 차광막(224)사이의 직접적인 전기 접속을 이루게 함으로써, 전송 전극(221d) 아래의 채널 전압이 다른 전송 전극들 아래의 채널 전압으로부터 멀어지도록 쉬프트가 야기된다면, 도전성 차광막(224) 및 전송 전극(221d) 사이에 스퍼터링 혹은 CVD 에 의해 티타늄과 같은 금속으로 이루어진 혹은 티타늄 질화물과 같은 금속 질화물로 이루어진 층이 형성될 수도 있다. 그러한 층은 채널 전압에 있어서의 요동을 극복할 것이다.
도 6c 를 참조하면, 상기 제 1 층으로 형성된 전송 전극(221e)은, 게이트 절연막(226)이 그들 사이에 샌드위치되면서, 포토다이오드 영역들(210)을 제외하고 상기 반도체 기판(225)상에 형성된다. 제 1 층 전송 전극(221e)은 층간 절연막(241)로 덮여있다. 제 2 층으로 형성된 전송 전극들(222f 및 222g)은 상기 제 1 층 전송 전극(221e)위에서 층간 절연막(241)상에 형성된다. 제 2 층 전송 전극들(222f 및 122g)의 접속부들(212)위에 위치하는 배선층에 대해, 상기 배선층 사이의 갭은 가능한 한 작은 것이 바람직하다. 상기 배선층은 상기 반도체 기판(225)의 표면까지 연장하도록 그리하여 전송 전극(221e)의 상부면 뿐만 아니라 측면까지 덮도록 형성될 수 있다. 배선층이 전송 전극(221e)의 측면까지 연장하도록 설계될 때, 상기 제 2 층 전송 전극들(222f 및 222g)의 접속부들(212)위의 배선층은 더 큰 폭을 가질 수 있는 바, 그것은 상기 배선층 내의 저항이 감소되는 것을 그리하여 구동 펄스들이 그의 파형에 있어 완만해지는 것을 피하게 되는 것을 보증한다.
포토다이오드 영역들(210)위에 게이트 절연막(226)뿐만 아니라 층간 절연막(242)도 형성된다. 그러나, 도전성 차광막(224)의 개구들(228)아래에 층간 절연막(242)및 게이트 절연막(226)을 형성하는 것이 항상 필요한 것은 아니다는 사실, 및 필요하다면 그들이 제거될 수 있다는 사실에 주목하여야 한다.
이하, 상기 언급된 제 2 실시례에 따른 촬상 센서의 구동 방법을 설명한다.
전하가 전송될 때, 제 1 상 구동 펄스 ψ1 이, 도전성 차광막(224)을 통해 각각(4N+1)번째 열에 배치된 전송 전극(221d)에 인가되며, 제 2 상 구동 펄스 ψ2 가,(4N+2)번째 열에 배치된 전송 전극(222f)에 인가되며, 제 3 상 구동 펄스 ψ3 이,(4N+3)번째 열에 배치된 전송 전극(221e)에 인가되며, 제 4 상 구동 펄스 ψ4 가,(4N+4)번째 열에 배치된 전송 전극(222g)에 인가된다. 신호 전하가 포토다이오드 영역(210)으로부터 전하 전송 영역(211)으로 판독될 때, 제 1 상 구동 펄스 ψ1 에 부가하여 판독 펄스 ψTG 가(4N+1)번째 열에 배치된 전송 전극(221d)에 인가된다.
따라서, 상기 제 2 실시례는, 두개의 층들로 이루어진 전송 전극들 및 하나의 층으로 이루어진 도전성 차광막을 갖는 4-상 구동형의 순차-주사 촬상 센서를 제공한다. 상기 제 2 실시례에 따른 촬상 센서는, 상기 제 2 실시례가 4-상 구동형인 반면, 제 1 실시례는 3-상 구동형이다는 점을 제외하고는, 제 1 실시례에 따른 촬상 센서의 효과상 장점과 동일한 것을 제공한다.
제 3 실시례
제 3 실시례에 따른 촬상 센서가 도 7a 내지 7c를 참조하여 이하에 설명된다. 도 7a 를 참조하면, 도시된 촬상 센서는, 복수의 포토다이오드 영역(310), 및 포토다이오드 영역(310)에서 광전 변환된 신호 전하를 판독하는 그리고 그렇게 광전 변환된 신호 전하를 화살표 X1 방향으로 표시된 수직 전송 방향으로 전송하는 복수의 전하 전송 영역들(311)을 포함하는 인터라인 전송형 촬상 센서에 속한다. 포토다이오드 영역(310)및 전하 전송 영역(311)은 각각 X1 방향으로 상호 이격되어 있다. 이하, 상기 포토다이오드 영역들(310)및 또한 전하 전송 영역들(311)사이에 X1 방향으로 형성된 공간들이 접속부(312)로서 언급된다.
전송 전극들의 각각은 X1 방향으로 두개의 픽셀 당 4개의 섹션들로 구성된다. 도 7b 에 도시된 바와 같이, 전하 전송 영역들(311) 사이에 및 또한 인접 포토다이오드 영역들(310) 사이에 X1 방향으로 배치된 접속부들(312) 상에, (4N+2)번째 열에 배치된 전송 전극(321f) 및 (4N+4)번째 열에 배치된 전송 전극(321g)이 형성되어 있는 바, 그들 전송 전극들 모두는 제 1 게이트 전극막으로 이루어진다. 상기 전송 전극들(321f 및 321g) 사이에,(4N+1)번째 열에 배치된 전송 전극(322h) 및 (4N+3)번째 열에 배치된 전송 전극(322i)이 형성되어 있는 바, 그들 전송 전극들 모두는 제 2 게이트 전극막으로 이루어진다.
도 4b 에 도시된 바와 같이, 둘다 제 2 게이트 전극층으로 형성된 전송 전극 (322h 및 322i) 아래에 위치하는 채널에서, 반도체 기판(325)내에, 전위 장벽(329)이 형성된다.
(4N+1)번째 열에 배치된 전송 전극(322h) 및 (4N+2)번째 열에 배치된 전송 전극(321f)은 포토다이오드 영역들(310) 사이에 샌드위치되어 있으며, 따라서 섬 형상으로 형성된다. (4N+3)번째 열에 배치된 전송 전극(322i) 및 (4N+4)번째 열에 배치된 전송 전극(321g)은 접속부 312를 통하여 연장하며, 반도체 기판(325) 주위에 배치된 버스 라인(미 도시됨)과 전기 접속을 갖는다.
접속부 312 상에 위치하는 이후에 언급될 도전성 차광막(324)혹은 베선층이 좁은 폭을 가지게 된다면, 그의 저항은 더 높아질 것이며, 따라서 구동 펄스들은 그 파형에 있어서 완만하게 되어진다. 반면, 배선층이 큰 폭을 갖는다면, 포토다이오드 영역들(310)의 개구부들은, 배선층의 감도의 감소의 결과 폭이 좁아지게 될 것이다. 따라서, 상기 배선층은 0.5 μm 이상 2 μm 이하의 범위의 폭을 갖는 것이 바람직하다.
도 7b 에 도시된 바와 같이, 전하 전송 영역들(311)이 도전성 차광막(324)으로 덮이도록, 상기 전송 전극들(321f, 321g, 322h 및 322i)위에 도전성 차광막(324)이 형성된다. 도전성 차광막(324)는 상기 언급된 버스 라인(미 도시됨)과 전기 접속을 이루며, 더욱이 컨택트 홀(327)을 통하여,(4N+1)번째 및(4N+2)번째 열에 배치된 섬-형상의 전송 전극들 322h 및 321f 와 전기 접속을 이룬다.
도 5a 및 도 5b 에 도시된 바와 같은 형상으로, 도전성 차광막(324)이 형성될 수도 있다.
도 7b 를 참조하면, 열 산화막 및 산화물-질화물-산화물(ONO)막과 같은 게이트 절연막(326)이 반도체 기판(325)상에 형성되며, 제 1 층이 게이트 절연막(326)상에 형성되는 바, 이때 전송 전극들(321f 및 321g)이 상기 제 1 층으로 형성된다. 이 전송 전극들(321f 및 321g)은, CVD 에 의해 폴리실리콘 혹은 텅스텐 실리사이드의 게이트 전극막을 형성함으로써, 그리고 포토리소그래피 및 드라이 에칭에 의해 게이트 전극막을 패턴화함으로써, 형성된다. 그후, 상기 채널의 도전성과 반대되는 도전성을 갖는 물순물들이, 제 1 층 전송 전극들(321f 및 321g)이 마스크로서 사용되면서, 자가-정렬 방식으로 반도체 기판(325)내로 이온 주입된다. 따라서, 전위 장벽 영역(329)가 상기 반도체 기판(325)내에 형성된다. 그후, 예를들면, 그들 전송 전극들(321f 및 321g)을 열 산화함으로써, 전송 전극들(321f 및 321g)위에 층간 절연막(341)이 형성된다.
그후, 제 2 층을 구성하는 전송 전극들(322h 및 222i)이 제 1 층 전송 전극들(321f 및 321g) 사이에 형성된다. 그후, 예를들면, 제 2 층 전송 전극들(322h 및 322i)을 열 산화시킴으로써, 혹은 CVD 에 의해 절연막을 형성함으로써, 제 2 층 전송 전극들(322h 및 222i) 위에 층간 절연막(342)이 형성된다. 그후, 도 7b 에 도시된 바와 같이, 스퍼터링 혹은 CVD 에 의해 층간 절연막(342) 위에 도전성 차광막(324)이 형성된다. 도전성 차광막(324)은, 텅스텐 및 알루미늄과 같은 금속으로, 혹은 텅스텐 실리사이드와 같은 금속 실리사이드로 만들어진다.
도 7a 및 도 7c 에 도시되어 있듯이, 층간 절연막(342)은 컨택트 홀(327)과 함께 형성되는 바, 그 홀을 통해 도전성 차광막(324)이 (4N+1)번째 및 (4N+2)번째 열에 각각 배치된 전하 전송 전극들(322h 및 321f)과 전기 접속을 이룬다. 전송 전극들(322h 및 322i) 및 도전성 차광막(324) 사이의 직접적인 전기 접속을 이루게 함으로써, 전송 전극들(322h 및 322i) 아래의 채널 전압이 다른 전송 전극들 아래의 채널 전압으로부터 멀어지도록 쉬프트가 야기된다면, 도전성 차광막(324)및 전송 전극들(322h 및 322i) 사이에 스퍼터링 혹은 CVD 에 의해 티타늄과 같은 금속으로 이루어진 혹은 티타늄 질화물과 같은 금속 질화물로 이루어진 층이 형성될 수도 있다. 그러한 층은 채널 전압에 있어서의 요동을 극복할 것이다.
도 7c 를 참조하면, 상기 제 1 층으로 형성된 전송 전극(321g)은, 게이트 절연막(326)이 그들 사이에 샌드위치되면서, 포토다이오드 영역들(310)을 제외하고 상기 반도체 기판(325)상에 형성된다. 제 1 층 전송 전극(321g)은 층간 절연막(341)로 덮여있다. 제 2 층으로 형성된 전송 전극(322i)은 상기 제 1 층 전송 전극(321g)위에서 부분적으로 층간 절연막(341) 상에 형성된다.
제 2 층 전송 전극(322i)의 접속부들(312)위에 위치하는 배선층에 대해, 상기 배선층은 상기 반도체 기판(325)의 표면까지 연장하도록 그리하여 전송 전극(321g)의 상부면 뿐만 아니라 측면까지 덮도록 형성될 수 있다. 배선층이 전송 전극(321g)의 측면까지 연장하도록 설계될 때, 상기 제 2 층 전송 전극(321i)의 접속부들(312)위의 배선층은 더 큰 폭을 가질 수 있는 바, 그것은 상기 배선층 내의 저항이 감소되는 것을 그리하여 구동 펄스들이 그의 파형에 있어 완만해지는 것을 피하게 되는 것을 보증한다.
포토다이오드 영역들(310)의 표면에 게이트 절연막(326)뿐만 아니라 층간 절연막(342)도 형성된다. 그러나, 도전성 차광막(324)의 개구들(328)아래에 층간 절연막(342)및 게이트 절연막(326)을 형성하는 것이 항상 필요한 것은 아니다는 사실, 및 필요하다면 그들이 제거될 수 있다는 사실에 주목하여야 한다.
이하, 상기 언급된 제 3 실시례에 따른 촬상 센서의 구동 방법을 설명한다.
전하가 전송될 때, 제 1 상 구동 펄스 ψ1 이, 도전성 차광막(324)을 통해 각각(4N+1)번째 및(4N+2)번째 열에 각각 배치된 전송 전극들(322h 및 321f)에 인가되며, 제 2 상 구동 펄스 ψ2 가,(4N+3)번째 및(4N+4)번째 열에 각각 배치된 전송 전극들(322i 및 321g)에 인가된다. 신호 전하가 포토다이오드 영역(310)으로부터 전하 전송 영역(311)으로 판독될 때, 제 1 상 구동 펄스 ψ1 에 부가하여 판독 펄스 ψTG 가(4N+1)번째 및(4N+2)번째 열에 각각 배치된 전송 전극들(322h 및 321f)에 인가된다.
따라서, 상기 제 3 실시례는, 두개의 층들로 이루어진 전송 전극들 및 하나의 층으로 이루어진 도전성 차광막을 갖는 2-상 구동형의 순차-주사 촬상 센서를 제공한다. 상기 제 3 실시례에 따른 촬상 센서는, 상기 제 3 실시례가 2-상 구동형인 반면, 제 1 실시례는 3-상 구동형이다는 점을 제외하고는, 제 1 실시례에 따른 촬상 센서의 효과상 장점과 동일한 것을 제공한다.
더욱이, 전위 장벽 영역들이 제 1 층 전송 전극들의 자가-정렬 방식으로 형성되므로, 레지스트레이션(registeration)불량에 의해 야기되는, 전송 효율, 구동 전압 및 축적 전하와 같은 특성에 있어서의 분산이 제거될 수 있으며, 그것은 반도체 장치에 있어서의 보다 높은 수율을 보증한다.
더욱이, 전하가, 180 도 만큼 반전된 위상을 갖는 단순한 2-상 펄스에 의해 전송될 수 있으므로, 3-상 혹은 4-상 구동 촬상 센서들에서의 속도보다 높은 속도로 수직 전송 방향으로 신호 전하를 전송하는 것이 가능하다. 따라서, 제 3 실시례는 높은 프레임 속도의 순차-주사 촬상 센서용에 적절하다.
상기 실시례에서 사용되는 구동 펄스들은 단순하다. 따라서, 상기 실시례에 따라 촬상 센서를 동작시키는 외부 회로는 단순한 구조로 구성될 수 있으며, 화상-입력 장치는 보다 낮은 비용으로 보다 소형으로 제공될 수 있다.
제 4 실시례
도 8 은 제 4 실시례에 따른 촬상 센서의 단면도이다. 제 4 실시례에 따른 촬상 센서는, 제 1 실시례에 따른 촬상 센서의 구조와 그 구조에 있어 거의 동일하나, 단지 제 1 실시례에서의 층간 절연막(142)이, 실리콘 이산화물 막보다 더 낮은 유전율을 갖는 층간 절연막(443)으로 대체된다는 점에 있어서 상이하다. 예를들면, 층간 절연막(443)은, 2.3 의 유전율을 갖는 비정질 탄소, 혹은 3.5 의 유전율을 갖는 SiOF 로 제조될 수 있다. 층간 절연막(443)이 비정질 탄소로 제조될 경우, 비정질 탄소막(443)은, 예를 들어 프로세스 가스로서, CH4혹은 CF4를 채용하는 CVD 에 의해 형성될 수 있다. 상기 비정질 탄소막(433)은 1000 옹스트롬 내지 3000 옹스트롬의 범위에서의 두께를 갖는 것이 바람직하다. 층간 절연막(443)이 SiOF 로 형성될 경우, SiOF 막(433)은, 예를 들어 프로세스 가스로서, SiF4혹은 SiH4를 채용하는 CVD 에 의해 형성될 수 있다. SiOF 막(433)은 1000 옹스트롬 내지 3000 옹스트롬의 범위에서의 두께를 갖는 것이 바람직하다.
이하, 상기 언급된 제 4 실시례에 따른 촬상 센서에 의해 얻어지는 장점들이 설명된다. 제 4 실시례에 따른 촬상 센서는, 제 1 실시례에 의해 얻어지는 장점 뿐만 아니라, 전력 소비가 더 감소될 수 있고, 컨택트 홀(127)을 통해 도전성 차광막(124)과 전기 접속을 이루는 전송 전극들(121a 및 121d)에 인가될 판독 펄스 ψTG 및 제 1 상 구동 펄스 ψ1 이 그의 파형에 있어서의 완만하게 되는 것을 방지할 수 있으며, 결국 신호 전하의 불량 및 판독 불량이 더욱 감소될 수 있는, 장점들을 제공한다. 이는, 보다 작은 유전율을 갖는 층간 절연막(433)의 사용이 전송 전극들 및 도전성 차광막 사이의 층간 커패시티를 감소시키기 때문이며, 그것은, CR 적 및 CV2f 에 의해 표현되는 전력 소비에 의해 정의되는 판독 펄스 및 구동 펄스의 파형이 완만해지게 되는 것을 피할 수 있다.
비정질 실리콘 막 및 SiOF 막과 같은, 낮은 유전율을 갖는 층간 절연막(433)이, 층간 절연막(242 및 342)에 대신해서 상기 언급된 제 2 및 제 3 실시례에서 채용될 수 있는 것으로 이해되어져야 한다.
상기 제 1 내지 제 4 실시례에 따라 기술되어 왔듯이, 본 발명에 따르면, 최소한 전송 전극이 포토다이오드 영역들에 둘러싸인 채로 형성되며, 그리하여 섬 형상을 갖는다. 또한, 도전성 차광막이 전송 전극들 위에서 전하 전송 영역들을 덮도록 형성되며, 섬-형상의 전송 전극이, 예를 들어 컨택트 홀을 통해, 도전성 차광막과 전기 접속을 이룬다.
상기 언급된 제 3 의 종래 기술은 또한, 전송 전극들 중의 하나가 섬-형상으로 형성되며, 도전성 배선층이 섬-형상의 전송 전극과 전기 접속을 이루도록 설계되는, 촬상 센서를 제안한다. 그러나, 상기 제 3 종례 기술에 제안된 촬상 센서는, 두 개 층으로 형성된 전송 전극들, 상기 섬-형상의 전송 전극으로 구동 펄스를 인가하기 위한 도전성 배선층, 및 광으로부터 포토다이오드 영역들을 격리시키기 위한 차광막을 포함한다. 즉, 상기 제 3 종래 기술에서의 촬상 센서는, 제 1 및 제 2 종래 기술에 제안된 촬상 센서들과 유사하게, 전체 4개 층을 포함하여야 한다. 그래서, 상기 제 3 종래 기술은, 고 층간 커패시터, 기판 표면 상의 큰 외관상 단차, 및 큰 회수의 제조 공정과 같은, 종래의 촬상 센서들과 연관된 문제점들을 해결할 수 없다. 반면, 본 발명에 따르면, 도전성 차광막이 도전성 배선층으로서 배가하도록 설계되며, 그리하여 하나의 배선층을 제조하는 공정을 생략하는 것이 가능하다.
이하, 상기 언급된 제 1 내지 제 4 실시례들이 특정 디멘젼으로서, 제 5 내지 제 8 실시례로서 설명된다.
제 5 실시례
상기 언급된 제 1 실시례에 따른 촬상 센서가, 특정 디멘젼으로서, 제 5 실시례로서 기술된다. 도 4a 및 4c를 참조하면, 반도체 기판(125)은 그 표면에 n-형 채널 층을 갖는 실리콘 기판이다. 게이트 절연막(126)으로서 산화물-질화물-산화물(ONO)막이 반도체 기판(125)상에 형성된다. ONO 막(126)은, 상기 막(126)이 700 옹스트롬의 두께를 갖는 산화물 막에 대해 게이트 용량에 있어서 동등하도록 하는 어떤 두께를 갖도록 설계된다. 1 포토다이오드 영역(110)및 1 전하 전송 영역(111)에 의해 정의되는 단위 픽셀은 6.7 μm ×6.7 μm 크기이다. 전송 전극들의 각각은 화살표 X1 으로 표시된 수직 전송 방향으로 두 개 픽셀 당 6개의 섹션으로 구성된다.
(6N+1)번째,(6N+3)번째 및(6N+5)번째의 열에 각각 배치된 전송 전극들(121a, 121b 및 121c)은, 포토리소그래피 및 드라이 에칭 수단에 의해 제 1 층으로서 폴리실리콘 막을 패턴화함으로써 게이트 절연막(126)상에 형성된다. 제 1 층으로서 폴리실리콘 막은, 4000 옹스트롬의 두께를 갖으며, 또한 인의 이온-주입에 의해 20-39 Ω/? 로 감소된 쉬트 저항을 갖는 막이다. 2000 옹스트롬의 두께를 갖는 층간 절연막(141)은 제 1 층 전송 전극들(121a, 121b 및 121c)을 열산화함으로서 형성된다. 그후,(6N+2)번째,(6N+4)번째 및(6N+6)번째 열에 각각 배치된 전송 전극들(122c, 122d 및 122e)은, 그들이 제 1 층 전송 전극들(121a, 121b 및 121c)사이에 위치되도록, 포토리소그래피 및 드라이 에칭 수단에 의해 제 2 층으로서 폴리실리콘 막을 패턴화함으로써 형성된다. 제 2 층으로서 폴리실리콘 막은, 3000 옹스트롬의 두께를 갖으며, 또한 인의 이온-주입에 의해 20-30 Ω/? 로 감소된 쉬트 저항을 갖는 막이다.
(6N+1)번째 및(6N+4)번째의 열에 각각 배치된 전송 전극들(121a 및 121d)은, 포토다이오드 영역들(110)에 의해 둘러싸여 있으며, 그리하여 섬 형상으로 형성된다. 나머지 전송 전극들(121b, 121c, 122c 및 122e)은, 접속부들(112)을 통하여 연장하며, 반도체 기판(125)주위에 배치된 버스 라인(미 도시됨)과 전기 접속을 이룬다.
상기 접속부들(112)위에 배치된 도전성 차광막(124 로서 배가되는 배선층은, 배선층의 저항이 더 높아지도록 그리고 구동 펄스가 그의 파형에 있어서 완만해지지 않도록, 최소한 1.0 μm 의 폭을 갖도록 설계된다. 실리콘 이산화물 막으로 만들어진 층간 절연막(142)은, CVD 에 의해 약 700 ℃에서 상호 SiH4및 H2O 가스를 반응시킴으로써, 제 2 층 전송 전극들(122c, 122d 및 122e)위에 형성된다. (6N+1)번째 및(6N+4)번째의 열에 각각 배치된 전송 전극들(121a 및 122d)위에 위치하는 층간 절연막(142)은, 컨택트 저항이 너무 높게 되는 것을 방지하기 위해 0.6 μm×1.2 μm 크기의 컨택트 홀(127)로서 형성된다.
층간 절연막(142)상에 배치된 도전성 차광막(124)은, 4000 옹스트롬의 두께를 가지는 텅스텐 막에 의해 형성되며, 반도체 기판(125)주위에 배치된 버스 라인(미 도시됨)과 더욱이(6N+1)번째 및(6N+4)번째의 열에 각각 배치된 전송 전극들(121a 및 122d)과, 컨택트 홀(127)을 통하여 전기 접속을 이룬다. 도 4a 에 도시된 바와 같이, 도전성 차광막(124)은 전하 전송 영역들(111)및 접속부들(112)을 덮으며, 포토다이오드 영역들(110)위에만 개구부들(128)로서 형성된다.
상기 언급된 촬상 센서를 구동하는 방법이 도 9 를 참조하여 이하에서 설명되는 바, 도 9 는 촬상 센서의 동작을 설명하는 타이밍도이다. 제 1 상 구동 펄스 ψ1 이, 도전성 차광막(124)을 통해 각각(6N+1)번째 및(6N+4)번째 열에 배치된 전송 전극들(121a 및 122d)에 인가되며, 제 2 상 구동 펄스 ψ2 가, 각각(6N+2)번째 및(6N+5)번째 열에 배치된 전송 전극들(122c 및 121c)에 인가되며, 제 3 상 구동 펄스 ψ3 이, 각각(6N+3)번째 및(6N+6)번째 열에 배치된 전송 전극들(121b 및 122e)에 인가된다. 신호 전하가 포토다이오드 영역(110)으로부터 전하 전송 영역(111)으로 판독될 때, 제 1 상 구동 펄스 ψ1 에 부가하여 판독 펄스 ψTG 가 도전성 차광막(124)을 통해 각각(6N+1)번째 및(6N+4)번째 열에 배치된 전송 전극들(121a 및 122d)에 인가된다.
제 6 실시례
상기 언급된 제 2 실시례에 따른 촬상 센서가, 특정 디멘젼으로서, 제 6 실시례로서 기술된다. 도 6a 및 6c를 참조하면, 반도체 기판(225)은 그 표면에 n-형 채널 층을 갖는 실리콘 기판이다. 게이트 절연막(226)으로서 산화물-질화물-산화물(ONO)막이 반도체 기판(225)상에 형성된다. ONO 막(226)은, 상기 막(226)이 700 옹스트롬의 두께를 갖는 산화물 막에 대해 게이트 용량에 있어서 동등하도록 하는 어떤 두께를 갖도록 설계된다. 1 포토다이오드 영역(210)및 1 전하 전송 영역(211)에 의해 정의되는 단위 픽셀은 6.7 μm ×6.7 μm 크기이다. 전송 전극들의 각각은 픽셀 당 4개의 섹션으로 구성된다.
(4N+1)번째 및(4N+3)번째의 열에 각각 배치된 전송 전극들(221d 및 221e)은, 포토리소그래피 및 드라이 에칭 수단에 의해 제 1 층으로서 폴리실리콘 막을 패턴화함으로써 게이트 절연막(226)상에 형성된다. 제 1 층으로서 폴리실리콘 막은, 4000 옹스트롬의 두께를 갖으며, 또한 인의 이온-주입에 의해 20-30Ω/? 로 감소된 쉬트 저항을 갖는 막이다. 2000 옹스트롬의 두께를 갖는 층간 절연막(241)은 제 1 층 전송 전극들(221d 및 221e)을 열산화함으로서 형성된다. 그후,(4N+1)번째 및(4N+4)번째 열에 각각 배치된 전송 전극들(222f 및 222g)은, 그들이 제 1 층 전송 전극들(221d 및 221e)사이에서 공간을 채우도록, 포토리소그래피 및 드라이 에칭 수단에 의해 제 2 층으로서 폴리실리콘 막을 패턴화함으로써 형성된다. 제 2 층으로서 폴리실리콘 막은, 3000 옹스트롬의 두께를 갖으며, 또한 인의 이온-주입에 의해 20-30 Ω/? 로 감소된 쉬트 저항을 갖는 막이다.
(4N+1)번째 열에 배치된 전송 전극(221d)은, 포토다이오드 영역들(210)에 의해 둘러싸여 있으며, 그리하여 섬 형상으로 형성된다. 나머지 전송 전극들(221e, 222f 및 222g)은, 접속부들(212)을 통하여 연장하며, 반도체 기판(225)주위에 배치된 버스 라인(미 도시됨)과 전기 접속을 이룬다.
상기 접속부들(212)위에 배치된 도전성 차광막(224)으로서 배가되는 배선층은, 배선층의 저항이 더 높아지도록 그리고 구동 펄스가 그의 파형에 있어서 완만해지지 않도록, 최소한 1.0 μm 의 폭을 갖도록 설계된다. 실리콘 이산화물 막으로 만들어진 층간 절연막(242)은, CVD 에 의해 약 700 ℃에서 상호 SiH4및 H2O 가스를 반응시킴으로써, 제 2 층 전송 전극들(222f 및 222g)위에 형성된다. (4N+1)번째의 열에 배치된 전송 전극(221d)위에 위치하는 층간 절연막(242)은, 컨택트 저항이 너무 높게 되는 것을 방지하기 위해 0.6 μm×1.2 μm 크기의 컨택트 홀(227)로서 형성된다.
층간 절연막(242)상에 배치된 도전성 차광막(224)은, 4000 옹스트롬의 두께를 가지는 텅스텐 막에 의해 형성되며, 반도체 기판(225)주위에 배치된 버스 라인(미 도시됨)과 더욱이(4N+1)번째의 열에 배치된 전송 전극들(221d)과, 컨택트 홀(227)을 통하여 전기 접속을 이룬다. 도 6a 에 도시된 바와 같이, 도전성 차광막(224)은 전하 전송 영역들(211)및 접속부들(212)을 덮으며, 포토다이오드 영역들(210)위에만 개구부들(228)로서 형성된다.
상기 언급된 촬상 센서를 구동하는 방법이 도 10 를 참조하여 이하에서 설명되는 바, 도 10 은 촬상 센서의 동작을 설명하는 타이밍도이다. 제 1 상 구동 펄스 ψ1 이, 도전성 차광막(224)을 통해(4N+1)번째 열에 배치된 전송 전극(221d)에 인가되며, 제 2 상 구동 펄스 ψ2 가,(4N+2)번째 열에 배치된 전송 전극(222f)에 인가되며, 제 3 상 구동 펄스 ψ3 이, (4N+3)번째 열에 배치된 전송 전극(221e)에 인가되며, 제 4 상 구동 펄스 ψ4 가, (4N+4)번째 열에 배치된 전송 전극(222g)에 인가된다. 신호 전하가 포토다이오드 영역(210)으로부터 전하 전송 영역(211)으로 판독될 때, 제 1 상 구동 펄스 ψ1 에 부가하여 판독 펄스 ψTG 가 도전성 차광막(224)을 통해 각각(4N+1)번째 열에 배치된 전송 전극들(221d)에 인가된다.
제 7 실시례
상기 언급된 제 3 실시례에 따른 촬상 센서가, 특정 디멘젼으로서, 제 7 실시례로서 기술된다. 도 7a 및 7c를 참조하면, 반도체 기판(325)은 그 표면에 n-형 채널 층을 갖는 실리콘 기판이다. 게이트 절연막(326)으로서 산화물-질화물-산화물(ONO)막이 반도체 기판(325)상에 형성된다. ONO 막(326)은, 상기 막(326)이 700 옹스트롬의 두께를 갖는 산화물 막에 대해 게이트 용량에 있어서 동등하도록 하는 어떤 두께를 갖도록 설계된다. 1 포토다이오드 영역(310)및 1 전하 전송 영역(311)에 의해 정의되는 단위 픽셀은 6.7 μm ×6.7 μm 크기이다. 전송 전극들의 각각은 픽셀 당 4개의 섹션으로 구성된다.
(4N+1)번째 및(4N+4)번째의 열에 각각 배치된 전송 전극들(321f 및 321g)은, 포토리소그래피 및 드라이 에칭 수단에 의해 제 1 층으로서 폴리실리콘 막을 패턴화함으로써 게이트 절연막(326)상에 형성된다. 제 1 층으로서 폴리실리콘 막은, 4000 옹스트롬의 두께를 갖으며, 또한 인의 이온-주입에 의해 20-30 Ω/? 로 감소된 쉬트 저항을 갖는 막이다. 그후, 브롬이, 마스크로서 사용되는 제 1 전송 전극들(321f 및 321g)과 자가-정렬 방식으로 반도체 기판(325)상으로 이온 주입되며, 그리하여 반도체 기판(325)의 표면에 전위 장벽(329)을 형성한다. 2000 옹스트롬의 두께를 갖는 층간 절연막(341)은 제 1 층 전송 전극들(321f 및 321g)을 열산화함으로서 형성된다. 그후,(4N+1)번째 및(4N+3)번째 열에 각각 배치된 전송 전극들(322h 및 322i)은, 그들이 제 1 층 전송 전극들(321a, 321b 및 321c)사이에서 공간을 채우도록, 포토리소그래피 및 드라이 에칭 수단에 의해 제 2 층으로서 폴리실리콘 막을 패턴화함으로써 형성된다. 제 2 층으로서 폴리실리콘 막은, 3000 옹스트롬의 두께를 갖으며, 또한 인의 이온-주입에 의해 20-30 Ω/? 로 감소된 쉬트 저항을 갖는 막이다.
(4N+1)번째 및(4N+2)번째의 열에 각각 배치된 전송 전극들(322h 및 322f)은, 포토다이오드 영역들(310)에 의해 둘러싸여 있으며, 그리하여 섬 형상으로 형성된다. (4N+3)번째 및(4N+4)번째의 열에 각각 배치된 전송 전극들(322i 및 321g)은, 접속부들(312)을 통하여 연장하며, 반도체 기판(325)주위에 배치된 버스 라인(미 도시됨)과 전기 접속을 이룬다.
상기 접속부들(312)위에 배치된 도전성 차광막(324)으로서 배가되는 배선층은, 배선층의 저항이 더 높아지도록 그리고 구동 펄스가 그의 파형에 있어서 완만해지지 않도록, 최소한 1.0 μm 의 폭을 갖도록 설계된다. 실리콘 이산화물 막으로 만들어진 층간 절연막(342)은, CVD 에 의해 약 700 ℃에서 상호 SiH4및 H2O 가스를 반응시킴으로써, 제 2 층 전송 전극들(322h 및 322i)위에 형성된다. (4N+1)번째 및(4N+2)번째의 열에 각각 배치된 전송 전극들(322h 및 321f)위에 위치하는 층간 절연막(342)은, 컨택트 저항이 너무 높게 되는 것을 방지하기 위해 0.6 μm×1.2 μm 크기의 컨택트 홀(327)로서 형성된다.
층간 절연막(342)상에 배치된 도전성 차광막(324)은, 4000 옹스트롬의 두께를 가지는 텅스텐 막에 의해 형성되며, 반도체 기판(325)주위에 배치된 버스 라인(미 도시됨)과 더욱이(4N+1)번째 및(4N+2)번째의 열에 각각 배치된 전송 전극들(322h 및 321f)과, 컨택트 홀(327)을 통하여 전기 접속을 이룬다. 도 7a 에 도시된 바와 같이, 도전성 차광막(324)은 전하 전송 영역들(311)및 접속부들(312)을 덮으며, 포토다이오드 영역들(310)위에만 개구부들(328)로서 형성된다.
상기 언급된 촬상 센서를 구동하는 방법이 도 11 을 참조하여 이하에서 설명되는 바, 도 11 은 촬상 센서의 동작을 설명하는 타이밍도이다. 제 1 상 구동 펄스 ψ1 이, 도전성 차광막(324)을 통해 각각(4N+1)번째 및 (4N+2)번째 열에 배치된 전송 전극들(322h 및 321f)에 인가되며, 제 2 상 구동 펄스 ψ2 가, 각각 (4N+3)번째 및 (4N+4)번째 열에 배치된 전송 전극들(322i 및 321g)에 인가된다. 신호 전하가 포토다이오드 영역(310)으로부터 전하 전송 영역(311)으로 판독될 때, 제 1 상 구동 펄스 ψ1 에 부가하여 판독 펄스 ψTG 가 도전성 차광막(324)을 통해 각각(4N+1)번째 및 (4N+2)번째 열에 배치된 전송 전극들(322h 및 321f)에 인가된다.
제 8 실시례
상기 언급된 제 4 실시례에 따른 촬상 센서가, 특정 디멘젼으로서, 제 8 실시례로서 기술된다. 도 8 을 참조하면, 제 8 실시례에 따른 촬상 센서는 제 5 실시례에 따른 촬상 센서와 구조와 그 구조에 있어 거의 동일하나, 단지 층간 절연막(142)이, 실리콘 이산화물 막보다 더 낮은 유전율을 갖는 층간 절연막(443)으로 대체된다는 점에 있어서 상이하다. 예를들면, 층간 절연막(443)은, 2.3 의 유전율을 갖는 비정질 탄소, 혹은 3.5 의 유전율을 갖는 SiOF 로 제조될 수 있다. 층간 절연막(443)이 비정질 탄소로 제조될 경우, 비정질 탄소막(443)은, 2000 옹스트롬의 두께로 100 ℃에서 50 sccm 의 가스 유량속도로 CH4혹은 CF4가스를 채용하는 CVD 에 의해 형성될 수 있다. 층간 절연막(443)이 SiOF 로 형성될 경우, SiOF 막(433)은, 2000 옹스트롬의 두께로 400 ℃에서 70 sccm 의 가스 유량속도로 SiF4혹은 SiH4가스를 채용하는 CVD 에 의해 형성될 수 있다. 본 발명이 특정 바람직한 실시례와 관련하여 기술되었지만, 본 발명은 다음과 같은 여러 가지 장점을 제공한다.
제 1 의 장점은, 본 발명이, 촬상 센서를 제조하는 종래의 방식보다 제조 공정의 회수를 더 줄이는 순차-주사 촬상 센서를 제조하는 것이 가능하게 한다는 점이다. 따라서, 디지털 TV 세트 및 컴퓨터 입력 카메라 용으로 사용되는 촬상 센서는 더 낮은 코스트로 제조될 수 있다는 점이다. 이는, 본 발명에 따른 촬상 센서가, 섬-형상의 전송 전극을 도전성 차광막에 전기 접속시킴으로서, 그리고 도전성 차광막을 통해 선-형상의 전송 전극에 구동 펄스를 인가함으로써, 종래의 순차-주사 촬상 센서보다, 전송 전극들이 형성되는 층들의 개수가 더 적게 되기 때문이다.
제 2 의 장점은, 폴리실리콘 전송 전극을 형성함으로써, 인 확산 및 열산화와 같은 고온 프로세스 공정의 회수가 감소된다는 점이다. 따라서, 화이트 스크래취와 같은 픽셀 결함을 피하는 것이 가능하다. 본 발명에 따른 촬상 센서가 종래의 순차-주사 촬상 센서보다 전송 전극들이 형성되는 층들의 개수가 더 적도록 구성되기 때문이다.
제 3 의 장점은, 온-칩 칼라 필터 및 온-칩 마이크로 렌즈가 높은 정밀도를 가지고 제조될 수 있기 때문이다. 따라서, 촬상 센서의 감도를 향상시키며, 스미어를 줄이고, 칩 평면에서의 감도에 있어서 불-균일성 및 픽셀들 간 혼색을 줄이는 것이 가능하다. 본 발명에 따른 촬상 센서가 종래의 촬상 센서보다 전송 전극이 형성되는 층들의 개수가 더 적도록 제조될 수 있기 때문이며, 그것은 반도체 기판이 더 작은 횡종비 및 더 작은 공정 회수를 갖는 표면을 갖는 것이 가능하기 때문이다.
제 4 의 장점은, 전송 전극 및 도전성 차광막이 높은 정밀도를 가지고서 제조될 수 있기 때문이다. 따라서, 단락 회로가 전송 전극들 및 도전성 차광막 사이에 발생하지 않으며, 반도체 장치에 있어서의 수율의 향상을 보증하기 때문이다. 이는, 본 발명에 따른 촬상 센서가 종래의 촬상 센서보다 전송 전극이 형성되는 층들의 개수가 더 적도록 제조될 수 있기 때문이며, 그것은 반도체 기판이 더 작은 횡종비 및 더 작은 공정 회수를 갖는 표면을 갖는 것이 가능하기 때문이다.
제 5 의 장점은, 전력 소비가 감소될 수 있다는 점이다. 따라서, 본 발명에 따른 촬상 센서는 하나의 셀로서 동작할 수 있는 바, 이는 상기 촬상 센서가 휴대용 화상-입력 장치에 통합되는 것을 보증한다. 이는, 본 발명에 따른 촬상 센서가 종래의 촬상 센서보다 전송 전극이 형성되는 층들의 개수가 더 적도록 제조될 수 있기 때문이며, 도전성 차광막 및 전송 전극들 사이의 층간 절연막이 낮은 유전율을 가지도록 그리하여 전송 전극들의 층간 커패시티가 감소되도록 설계되기 때문이다.
제 6 의 장점은, 본 발명에 따른 촬상 센서가, 구동 펄스 및 판독 펄스가 그 파형에 있어 완만해지는 것을 방지하며, 그리하여 전송 불량 및 판독 불량을 극복한다는 점이다. 따라서, 수직 해상도의 열화나 잔상의 발생을 억제하는 것이 가능한 동시에, 픽셀에 있어 불균일성이 작은 화상을 얻는 것이 가능하다. 이는, 본 발명에 따른 촬상 센서가 종래의 촬상 센서보다 전송 전극이 형성되는 층들의 개수가 더 적도록 제조될 수 있기 때문이며, 도전성 차광막 및 전송 전극들 사이의 층간 절연막이 낮은 유전율을 가지도록 그리하여 전송 전극들의 층간 커패시티가 감소되도록 설계되기 때문이다.

Claims (19)

  1. (a) 반도체 기판(125, 225, 325);
    (b) 상기 반도체 기판(125, 225, 325)상에 행 및 열 방향으로 배열된 복수의 포토다이오드 영역들(110, 210, 310);
    (c) 상기 포토다이오드 영역들(110, 210, 310)의 사이의 공간에 상기 행 방향으로 각각 배치된, 상기 포토다이오드 영역들(110, 210, 310)로부터 생성된 신호 전하를 상기 행 방향으로 전송하는, 복수의 전하 전송 영역들(111, 211, 311); 및
    (d) 더불어 상기 전하 전송영역들(111, 211, 311)을 덮는 도전성 차광막(124, 224, 324); 을 포함하는 촬상 센서에 있어서,
    상기 전하 전송 영역들(111, 211, 311)의 각각은, 전송 전극들이 거기로부터 형성되는 최소한 두 개 층을 포함하며;
    상기 전하 전송 영역들(111, 211, 311)의 각각은, 하나의 포토다이오드 영역(110, 210, 310)당 최소한 세 개의 독립 전송 전극들(121a, 121b, 121c; 122c, 122d, 122e; 221d, 221e, 221f, 221g; 321f, 321g, 322h, 322i)을 포함하며, 상기 세 개의 독립 전송 전극들 중의 최소한 하나(121a, 122d; 221d; 322h, 321f)는 상기 포토다이오드 영역들(110, 210, 310)에 의해 둘러싸여 있어 격리된 섬-형상으로 형성되며, 상기 세 개의 독립 전송 전극들 중의 나머지(121b, 121c; 122c, 122e; 221e, 221f, 221g; 321g, 322i)는 상기 포토다이오드 영역들(110, 210, 310) 사이의 공간을 통하여 연장하며, 상기 반도체 기판(125, 225, 325)의 외부에 배치된 버스 라인과 전기 접속을 이루며;
    상기 도전성 차광막(124, 224, 324)은 상기 세 개의 독립 전송 전극들 중의 최소한 하나(121a, 122d; 221d; 322h, 321f)와 전기 접속을 이루며;
    구동 펄스(ψ1, ψ2, ψ3, ψ4)가 상기 도전성 차광막(124, 224, 324)을 통하여 인가되는 것을 특징으로 하는 촬상 센서.
  2. 제 1 항에 있어서,
    상기 전하 전송 영역들(111)중의 각각은, 두 개의 포토다이오드 영역(110) 당 6개의 독립 전송 전극들(121a, 121b, 121c, 122c, 122d, 122e)을 상기 행 방향으로 포함하며;
    N 이 0 이나 양의 정수일 때, (6N+1)번째 및(6N+4)번째 열에 배치된 상기 전송 전극들(121a, 122d)이, 포토다이오드 영역들(110)에 의해 둘러싸여 있어 격리된 섬 형상으로 형성되고, 상기 도전성 차광막(124)과 전기 접속을 이루며;
    상기 6개의 독립 전송 전극들 중의 나머지(121b, 121c, 122c, 122e)는, 상기 포토다이오드 영역들(110)사이의 공간을 통하여 열 방향으로 연장하며, 상기 버스 라인과 전기 접속을 이루며;
    (6N+1)번째,(6N+3)번째 및 (6N+5)번째 열에 배치된 전송 전극들(121a, 121b, 121c)은 제 1 게이트 전극막을 이루며; 및
    (6N+2)번째,(6N+4)번째 및 (6N+6)번째 열에 배치된 전송 전극들(122c, 122d, 122e)은 제 2 게이트 전극막을 이루는 것을 특징으로 하는 촬상 센서.
  3. 제 1 항에 있어서,
    상기 전하 전송 영역들(211) 중의 각각은, 포토다이오드 영역(210)당 4개의 독립 전송 전극들(221d, 221e, 222f, 222g)을 포함하며;
    N 이 0 이나 양의 정수일 때, (4N+1)번째 열에 배치된 상기 전송 전극(221d)이, 포토다이오드 영역들(210)에 의해 둘러싸여 있어 격리된 섬 형상으로 형성되고, 상기 도전성 차광막(224)과 전기 접속을 이루며;
    상기 4개의 독립 전송 전극들 중의 나머지(221e, 222f, 222g)는, 상기 포토다이오드 영역들(210) 사이의 공간을 통하여 열 방향으로 연장하며, 상기 버스 라인과 전기 접속을 이루며;
    (4N+1)번째 및 (4N+3)번째 열에 배치된 전송 전극들(221d, 221e)은 제 1 게이트 전극막을 이루며; 및
    (4N+2)번째 및(4N+4)번째 열에 배치된 전송 전극들(222f, 222g)은 제 2 게이트 전극막을 이루는 것을 특징으로 하는 촬상 센서.
  4. 제 1 항에 있어서,
    상기 전하 전송 영역들(311)중의 각각은, 포토다이오드 영역(310) 당 4개의 독립 전송 전극들(321f, 321g, 322h, 322i)을 포함하며;
    N 이 0 이나 양의 정수일 때, (4N+1)번째 및 (4N+2)번째 열에 배치된 상기 전송 전극들(322h, 322i)이, 포토다이오드 영역들(310)에 의해 둘러싸여 있어 격리된 섬 형상으로 형성되고, 상기 도전성 차광막(324)과 전기 접속을 이루며;
    (4N+3)번째 및 (4N+4)번째 열에 배치된 상기 전송 전극들(322i, 321g)이, 포토다이오드 영역들(310) 사이의 공간을 통해 상기 열 방향으로 연장하며, 상기 버스 라인과 전기 접속을 이루며;
    (4N+2)번째 및 (4N+4)번째 열에 배치된 전송 전극들(321f, 321g)은 제 1 게이트 전극막을 이루며; 및
    (4N+1)번째 및 (4N+3)번째 열에 배치된 전송 전극들(322h, 322i)은 제 2 게이트 전극막을 이루며;
    상기 촬상 센서는, (4N+1)번째 및 (4N+3)번째 열에 배치된 상기 전송 전극들(322h, 322i) 아래에 상기 반도체 기판 (325) 내에 전위장벽들(329)을 더 포함하는 것을 특징으로 하는 촬상 센서.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 도전성 차광막(124, 224, 324)은, 컨택트 홀(127, 227, 327)을 통해 상기 섬-형상의 전송 전극(121a, 122d; 221d; 322h, 321f)과 전기 접속을 이루는 것을 특징으로 하는 촬상 센서.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 도전성 차광막(124, 224, 324) 및 상기 전송 전극들 사이에 형성된 층간 막(142, 242, 342)은, 3.9 미만의 유전율을 갖는 절연막인 것을 특징으로 하는 촬상 센서.
  7. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 도전성 차광막(124, 224, 324) 및 상기 전송 전극들 사이에 형성된 층간 막(142, 242, 342)은, 실리콘 이산화물 막의 유전율보다 더 작은 유전율을 갖는 것을 특징으로 하는 촬상 센서.
  8. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 층간막(142, 242, 342)은 비정질 탄소 혹은 SiOF 막인 것을 특징으로 하는 촬상 센서.
  9. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 층간막(142, 242, 342)은 1000 옹스트롬 이상 3000 옹스트롬 이하의 범위의 두께를 갖는 것을 특징으로 하는 촬상 센서.
  10. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 포토다이오드 영역들(110, 210, 310)사이의 상기 공간 위에 열 방향으로 배치된 상기 도전성 차광막(124, 224, 324)은 0.5 μm 이상 2 μm 이하의 범위의 폭을 갖는 것을 특징으로 하는 촬상 센서.
  11. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 도전성 차광막(124, 224, 324)은, 상기 전하 전송 영역들(111, 211, 311) 만을 덮도록 상기 행 방향으로의 스트립으로 형성되는 것을 특징으로 하는 촬상 센서.
  12. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 도전성 차광막(124, 224, 324)은, 상기 포토다이오드 영역들(110, 210, 310) 사이의 상기 공간 및 상기 전하 전송 영역들(111, 211, 311)을 덮도록 상기 열 방향으로, 그리고 상기 포토다이오드 영역들(110, 210, 310) 위의 개구들을 갖도록, 형성되는 것을 특징으로 하는 촬상 센서.
  13. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 2 게이트 전극막을 이루는 상기 전송 전극들(122c, 122d, 122e; 222f, 222g; 322h, 322i)상의 상기 도전성 차광막(124, 224, 324)은, 상기 제 1 게이트 전극을 이루는 상기 전송 전극들(121a, 121b, 121c; 221d, 221e; 321f, 321g)의 측벽을 덮도록, 형성되는 것을 특징으로 하는 촬상 센서.
  14. 제 2 항의 촬상 센서를 구동하는 방법에 있어서,
    (a) (6N+1)번째 및 (6N+4)번째 열에 배치된 상기 전송 전극들(121a, 122d)에 제 1 상 구동 펄스(ψ1)를 인가하는 단계,
    (b) (6N+2)번째 및 (6N+5)번째 열에 배치된 상기 전송 전극들(122c, 121c)에 제 2 상 구동 펄스(ψ2)를 인가하는 단계, 및
    (c) (6N+3)번째 및 (6N+6)번째 열에 배치된 상기 전송 전극들(121b, 122e)에 제 3 상 구동 펄스를 인가하는 단계를 포함하는 것을 특징으로 하는 방법.
  15. 제 14 항에 있어서,
    (6N+1)번째 및 (6N+4)번째 열에 배치된 상기 전송 전극들(121a, 122d)을 포함하는 상기 포토다이오드 영역(210)으로부터 신호 전하를 판독하기 위해, 판독 펄스(ψTG)가,(6N+1)번째 및 (6N+4)번째 열에 배치된 상기 전송 전극들(121a, 121d)에 상기 도전성 차광막(224)을 통하여 인가되는 것을 특징으로 하는 방법.
  16. 제 3 항의 촬상 센서를 구동하는 방법에 있어서,
    (a) (4N+1)번째 열에 배치된 상기 전송 전극(221d)에 제 1 상 구동 펄스(ψ1)를 인가하는 단계,
    (b) (4N+2)번째 열에 배치된 상기 전송 전극(222f)에 제 2 상 구동 펄스(ψ2)를 인가하는 단계,
    (c) (4N+3)번째 열에 배치된 상기 전송 전극(221e)에 제 3 상 구동 펄스(ψ3)를 인가하는 단계, 및
    (d) (4N+4)번째 열에 배치된 상기 전송 전극(221g)에 제 1 상 구동 펄스(ψ1)를 인가하는 단계를 포함하는 것을 특징으로 하는 방법.
  17. 제 16 항에 있어서,
    (4N+1)번째 열에 배치된 상기 전송 전극(221d)을 포함하는 상기 포토다이오드 영역(210)으로부터 신호 전하를 판독하기 위해, 판독 펄스(ψ3)가, (4N+1)번째 열에 배치된 상기 전송 전극(221d)에 상기 도전성 차광막(224)을 통하여 인가되는 것을 특징으로 하는 방법.
  18. 제 4 항의 촬상 센서를 구동하는 방법에 있어서,
    (a) (4N+1)번째 및 (4N+2)번째 열에 배치된 상기 전송 전극들(322h, 322f)에 제 1 상 구동 펄스(ψ1)를 인가하는 단계, 및
    (b) (4N+3)번째 및 (4N+4)번째 열에 배치된 상기 전송 전극들(322i, 322g)에 제 2 상 구동 펄스(ψ2)를 인가하는 단계를 포함하는 것을 특징으로 하는 방법.
  19. 제 18항에 있어서,
    (4N+1)번째 및 (4N+2)번째 열에 배치된 상기 전송 전극들(322h, 322f)을 포함하는 상기 포토다이오드 영역(310)으로부터 신호 전하를 판독하기 위해, 판독 펄스(ψTG)가, (4N+1)번째 및 (4N+2)번째 열에 배치된 상기 전송 전극들(322h, 322f)에 상기 도전성 차광막(324)을 통하여 인가되는 것을 특징으로 하는 방법.
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