JP3536832B2 - 固体撮像装置およびその製造方法 - Google Patents
固体撮像装置およびその製造方法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
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Description
【０００１】
【発明の属する技術分野】本発明は、それぞれ撮像画素
を構成する複数の光電変換素子を有し、各光電変換素子
に蓄積された光電荷を複数のトランジスタを用いて読み
出す構造を有する固体撮像装置およびその製造方法に関
し、特に小型化や低電圧化等を可能とした固体撮像装置
およびその製造方法に関する。
を構成する複数の光電変換素子を有し、各光電変換素子
に蓄積された光電荷を複数のトランジスタを用いて読み
出す構造を有する固体撮像装置およびその製造方法に関
し、特に小型化や低電圧化等を可能とした固体撮像装置
およびその製造方法に関する。
【０００２】
【従来の技術】従来より、この種の固体撮像素子とし
て、各撮像画素毎に光電変換用のフォトダイオードと、
このフォトダイオードに蓄積した光電荷の転送、選択、
増幅、リセットを行う各種ＭＯＳトランジスタを設けた
ＭＯＳ型固体撮像装置が提案されている。
て、各撮像画素毎に光電変換用のフォトダイオードと、
このフォトダイオードに蓄積した光電荷の転送、選択、
増幅、リセットを行う各種ＭＯＳトランジスタを設けた
ＭＯＳ型固体撮像装置が提案されている。
【０００３】図５は、このようなＭＯＳ型固体撮像装置
における従来の画素部の構成例を示す回路図である。こ
の図５は、フォトダイオード１０に蓄積した光電子を垂
直信号線１２に出力するまでの構成を示しており、垂直
信号線１２の下端側は、後述するＳ／Ｈ・ＣＤＳ回路の
信号処理回路への電圧出力となっている。また、垂直信
号線１２の上端側は画素部の外で定電流源として機能す
るＬｏａｄトランジスタ１４に接続されている。
における従来の画素部の構成例を示す回路図である。こ
の図５は、フォトダイオード１０に蓄積した光電子を垂
直信号線１２に出力するまでの構成を示しており、垂直
信号線１２の下端側は、後述するＳ／Ｈ・ＣＤＳ回路の
信号処理回路への電圧出力となっている。また、垂直信
号線１２の上端側は画素部の外で定電流源として機能す
るＬｏａｄトランジスタ１４に接続されている。
【０００４】そして、図示のように、フォトダイオード
（以下、ＰＤという）１０の周辺には、４つのＭＯＳト
ランジスタ２０、２２、２４、２６が設けられている。
まず、リセットトランジスタ２０および転送トランジス
タ２２が、駆動電源（駆動電圧Ｖｄｄ）とＰＤ１０の出
力との間に縦に接続されており、リセットトランジスタ
２０のソースと転送トランジスタ２２のドレインとの間
にフローティングディフュージョン部（以下、ＦＤ部と
いう）１６が設けられている。また、選択トランジスタ
２４と増幅トランジスタ２６が、垂直信号線１２と駆動
電源（駆動電圧Ｖｄｄ）との間に縦に接続されており、
増幅トランジスタ２６のゲートがＦＤ部１６に接続され
ている。
（以下、ＰＤという）１０の周辺には、４つのＭＯＳト
ランジスタ２０、２２、２４、２６が設けられている。
まず、リセットトランジスタ２０および転送トランジス
タ２２が、駆動電源（駆動電圧Ｖｄｄ）とＰＤ１０の出
力との間に縦に接続されており、リセットトランジスタ
２０のソースと転送トランジスタ２２のドレインとの間
にフローティングディフュージョン部（以下、ＦＤ部と
いう）１６が設けられている。また、選択トランジスタ
２４と増幅トランジスタ２６が、垂直信号線１２と駆動
電源（駆動電圧Ｖｄｄ）との間に縦に接続されており、
増幅トランジスタ２６のゲートがＦＤ部１６に接続され
ている。
【０００５】リセットトランジスタ２０のゲートにはリ
セットパルスが入力され、転送トランジスタ２２のゲー
トには転送パルスが入力され、選択トランジスタ２４の
ゲートには選択パルスが入力されている。このような構
成において、選択トランジスタ２４をＯＮすると、増幅
トランジスタ２６と撮像部外の定電流源１４がソースフ
ォロアを組むので、垂直信号線１２の電位は、増幅トラ
ンジスタ２６のゲート電圧すなわちＦＤ部１６の電位に
追従した値となり、信号処理回路に入力される。なお、
実際には１本の垂直信号線に複数の画素部が接続されて
おり、選択トランジスタ２４によって特定の画素が選択
される。
セットパルスが入力され、転送トランジスタ２２のゲー
トには転送パルスが入力され、選択トランジスタ２４の
ゲートには選択パルスが入力されている。このような構
成において、選択トランジスタ２４をＯＮすると、増幅
トランジスタ２６と撮像部外の定電流源１４がソースフ
ォロアを組むので、垂直信号線１２の電位は、増幅トラ
ンジスタ２６のゲート電圧すなわちＦＤ部１６の電位に
追従した値となり、信号処理回路に入力される。なお、
実際には１本の垂直信号線に複数の画素部が接続されて
おり、選択トランジスタ２４によって特定の画素が選択
される。
【０００６】
【発明が解決しようとする課題】ところで、上述のよう
な従来の固体撮像装置では、１つの画素にＰＤと４個の
トランジスタが必要であるので、画素の微細化が難しい
という欠点がある。したがって、画素の面積のうちトラ
ンジスタの占める面積をいかに減らして、ＰＤの面積を
稼ぐかということは、常に最大の課題の１つである。ま
た、撮像部全体としても、その電流経路に選択トランジ
スタ、増幅トランジスタ、その間の拡散層が直列に並
び、特に小さな画素ではトランジスタのＷ長も小さいの
で抵抗が高く、電圧降下分により低電圧化が困難である
とともに、雑音も大きくなるという問題があった。
な従来の固体撮像装置では、１つの画素にＰＤと４個の
トランジスタが必要であるので、画素の微細化が難しい
という欠点がある。したがって、画素の面積のうちトラ
ンジスタの占める面積をいかに減らして、ＰＤの面積を
稼ぐかということは、常に最大の課題の１つである。ま
た、撮像部全体としても、その電流経路に選択トランジ
スタ、増幅トランジスタ、その間の拡散層が直列に並
び、特に小さな画素ではトランジスタのＷ長も小さいの
で抵抗が高く、電圧降下分により低電圧化が困難である
とともに、雑音も大きくなるという問題があった。
【０００７】本発明は、このような実状に鑑みてなされ
たものであり、その目的とするところは、複数の各画素
部毎に設けられる増幅トランジスタと選択トランジスタ
の配置面積を縮小でき、小型化、低電圧化、低雑音化等
を可能とした固体撮像装置およびその製造方法を提供す
ることにある。
たものであり、その目的とするところは、複数の各画素
部毎に設けられる増幅トランジスタと選択トランジスタ
の配置面積を縮小でき、小型化、低電圧化、低雑音化等
を可能とした固体撮像装置およびその製造方法を提供す
ることにある。
【０００８】
【課題を解決するための手段】本発明は、撮像部内に設
けられた複数の画素部に、受光量に応じて光電荷を蓄積
する光電変換手段と、前記光電変換手段に蓄積された光
電荷に対応する信号を取り出す増幅トランジスタと、前
記増幅トランジスタの出力を撮像部外の電流源に接続さ
れた信号線に選択的に接続する選択トランジスタとを設
け、前記画素部のゲート電極を少なくとも２層構造で形
成するとともに、前記増幅トランジスタのゲート電極を
前記２層構造の１層目で形成し、前記選択トランジスタ
のゲート電極を前記２層構造２層目で形成し、前記増幅
トランジスタのゲート電極の一部と前記選択トランジス
タのゲート電極の一部とを重ね合わせたことを特徴とす
る。
けられた複数の画素部に、受光量に応じて光電荷を蓄積
する光電変換手段と、前記光電変換手段に蓄積された光
電荷に対応する信号を取り出す増幅トランジスタと、前
記増幅トランジスタの出力を撮像部外の電流源に接続さ
れた信号線に選択的に接続する選択トランジスタとを設
け、前記画素部のゲート電極を少なくとも２層構造で形
成するとともに、前記増幅トランジスタのゲート電極を
前記２層構造の１層目で形成し、前記選択トランジスタ
のゲート電極を前記２層構造２層目で形成し、前記増幅
トランジスタのゲート電極の一部と前記選択トランジス
タのゲート電極の一部とを重ね合わせたことを特徴とす
る。
【０００９】また本発明は、撮像部内に設けられた複数
の画素部に、受光量に応じて光電荷を蓄積する光電変換
手段と、前記光電変換手段に蓄積された光電荷を取り出
す増幅トランジスタと、前記増幅トランジスタの出力を
撮像部外の電流源に接続された信号線に選択的に接続す
る選択トランジスタとを設け、前記画素部のゲート電極
を少なくとも２層構造で形成するとともに、前記増幅ト
ランジスタのゲート電極を前記２層構造の１層目で形成
し、前記選択トランジスタのゲート電極を前記２層構造
の２層目で形成し、前記増幅トランジスタのゲート電極
の一部と前記選択トランジスタのゲート電極の一部とを
重ね合わせた固体撮像装置の製造方法であって、前記選
択トランジスタのチャネル層は、前記増幅トランジスタ
のゲート電極を前記１層目で形成した後にセルフアライ
ンによって前記選択トランジスタのゲート電極の下層領
域にイオン注入を行うことにより形成したことを特徴と
する。
の画素部に、受光量に応じて光電荷を蓄積する光電変換
手段と、前記光電変換手段に蓄積された光電荷を取り出
す増幅トランジスタと、前記増幅トランジスタの出力を
撮像部外の電流源に接続された信号線に選択的に接続す
る選択トランジスタとを設け、前記画素部のゲート電極
を少なくとも２層構造で形成するとともに、前記増幅ト
ランジスタのゲート電極を前記２層構造の１層目で形成
し、前記選択トランジスタのゲート電極を前記２層構造
の２層目で形成し、前記増幅トランジスタのゲート電極
の一部と前記選択トランジスタのゲート電極の一部とを
重ね合わせた固体撮像装置の製造方法であって、前記選
択トランジスタのチャネル層は、前記増幅トランジスタ
のゲート電極を前記１層目で形成した後にセルフアライ
ンによって前記選択トランジスタのゲート電極の下層領
域にイオン注入を行うことにより形成したことを特徴と
する。
【００１０】本発明の固体撮像装置によれば、画素部の
ゲート電極を２層構造で形成するとともに、増幅トラン
ジスタのゲート電極を２層構造の１層目で形成し、選択
トランジスタのゲート電極を２層構造の２層目で形成
し、前記増幅トランジスタのゲート電極の一部と前記選
択トランジスタのゲート電極の一部とを重ね合わせたこ
とにより、増幅トランジスタのゲートと選択トランジス
タのゲートとを間隔を開けずに近接配置することが可能
となるので、増幅トランジスタと選択トランジスタの配
置スペースを縮小でき、画素部の小型化による固体撮像
装置全体の小型化に貢献できる。また、その分、光電変
換手段の配置スペースを拡大することが可能であり、撮
像感度の向上等に寄与することも可能である。また、増
幅トランジスタと選択トランジスタを近接配置できるの
で、電流経路の抵抗を下げ、低電圧化と低雑音化が実現
できる。
ゲート電極を２層構造で形成するとともに、増幅トラン
ジスタのゲート電極を２層構造の１層目で形成し、選択
トランジスタのゲート電極を２層構造の２層目で形成
し、前記増幅トランジスタのゲート電極の一部と前記選
択トランジスタのゲート電極の一部とを重ね合わせたこ
とにより、増幅トランジスタのゲートと選択トランジス
タのゲートとを間隔を開けずに近接配置することが可能
となるので、増幅トランジスタと選択トランジスタの配
置スペースを縮小でき、画素部の小型化による固体撮像
装置全体の小型化に貢献できる。また、その分、光電変
換手段の配置スペースを拡大することが可能であり、撮
像感度の向上等に寄与することも可能である。また、増
幅トランジスタと選択トランジスタを近接配置できるの
で、電流経路の抵抗を下げ、低電圧化と低雑音化が実現
できる。
【００１１】本発明の固体撮像装置の製造方法によれ
ば、画素部のゲート電極を２層構造で形成するととも
に、増幅トランジスタのゲート電極を２層構造の１層目
で形成し、選択トランジスタのゲート電極を２層構造２
層目で形成し、前記増幅トランジスタのゲート電極の一
部と前記選択トランジスタのゲート電極の一部とを重ね
合わせることにより、増幅トランジスタと選択トランジ
スタの配置スペースを縮小でき、画素部の小型化による
固体撮像装置全体の小型化に貢献できる。また、その
分、光電変換手段の配置スペースを拡大することが可能
であり、撮像感度の向上等に寄与することも可能であ
る。また、増幅トランジスタと選択トランジスタを近接
配置できるので、電流経路の抵抗を下げ、低電圧化と低
雑音化が実現できる。さらに、この製造方法では、選択
トランジスタのチャネル層を、増幅トランジスタのゲー
ト電極を１層目で形成した後にセルフアラインによって
選択トランジスタのゲート電極の下層領域にイオン注入
を行うことにより形成したことにより、増幅トランジス
タの特性ばらつきを抑制することができ、２層ゲートで
問題となるポテンシャルギャップを無くすことができ
る。
ば、画素部のゲート電極を２層構造で形成するととも
に、増幅トランジスタのゲート電極を２層構造の１層目
で形成し、選択トランジスタのゲート電極を２層構造２
層目で形成し、前記増幅トランジスタのゲート電極の一
部と前記選択トランジスタのゲート電極の一部とを重ね
合わせることにより、増幅トランジスタと選択トランジ
スタの配置スペースを縮小でき、画素部の小型化による
固体撮像装置全体の小型化に貢献できる。また、その
分、光電変換手段の配置スペースを拡大することが可能
であり、撮像感度の向上等に寄与することも可能であ
る。また、増幅トランジスタと選択トランジスタを近接
配置できるので、電流経路の抵抗を下げ、低電圧化と低
雑音化が実現できる。さらに、この製造方法では、選択
トランジスタのチャネル層を、増幅トランジスタのゲー
ト電極を１層目で形成した後にセルフアラインによって
選択トランジスタのゲート電極の下層領域にイオン注入
を行うことにより形成したことにより、増幅トランジス
タの特性ばらつきを抑制することができ、２層ゲートで
問題となるポテンシャルギャップを無くすことができ
る。
【００１２】
【発明の実施の形態】次に、本発明の実施の形態例につ
いて図面を参照して説明する。図１は、本発明の固体撮
像装置における画素部の構成例を示す回路図であり、図
２は、図１に示す画素部の動作例を示すタイミングチャ
ートである。また、図３は、図１に示す画素部が設けら
れるＭＯＳ型固体撮像装置の全体構成を示す平面図であ
る。この固体撮像装置において、図５に示す従来例と異
なるところは、画素部のゲート電極を少なくとも２層構
造で形成し、その１層目で増幅トランジスタ１２６のゲ
ート電極（増幅ゲート）を形成し、２層目で選択トラン
ジスタ１２４のゲート電極（選択ゲート）を形成し、両
者を一部重ね合わせたものである。なお、図１では、こ
の層構造を模式的に示している。
いて図面を参照して説明する。図１は、本発明の固体撮
像装置における画素部の構成例を示す回路図であり、図
２は、図１に示す画素部の動作例を示すタイミングチャ
ートである。また、図３は、図１に示す画素部が設けら
れるＭＯＳ型固体撮像装置の全体構成を示す平面図であ
る。この固体撮像装置において、図５に示す従来例と異
なるところは、画素部のゲート電極を少なくとも２層構
造で形成し、その１層目で増幅トランジスタ１２６のゲ
ート電極（増幅ゲート）を形成し、２層目で選択トラン
ジスタ１２４のゲート電極（選択ゲート）を形成し、両
者を一部重ね合わせたものである。なお、図１では、こ
の層構造を模式的に示している。
【００１３】従来のように、１層でゲート電極を作成す
ると、増幅ゲートと選択ゲートの間にデザインルール程
度のスペースが必要となるが、本例の構成により、この
デッドスペースを無くすことができるので、その分、フ
ォトダイオードのスペースを大きくとることができる。
あるいは、画素部自体を小さくすることができる。ま
た、増幅ゲートと選択ゲートの間に拡散層が存在しない
ので、拡散層のシート抵抗と電圧低下が無くなり、ま
た、トランジスタのゲート端のＬＤＤ部に起因する抵抗
と電圧低下が増幅ゲートの片方の端部と選択ゲートの片
方の端部について無くなる。よって、低雑音化と低電圧
化が実現できる。なお、本例においては、画素部の増幅
ゲート以外の全てのゲート電極は、２層目のゲート電極
によって形成するものとする。
ると、増幅ゲートと選択ゲートの間にデザインルール程
度のスペースが必要となるが、本例の構成により、この
デッドスペースを無くすことができるので、その分、フ
ォトダイオードのスペースを大きくとることができる。
あるいは、画素部自体を小さくすることができる。ま
た、増幅ゲートと選択ゲートの間に拡散層が存在しない
ので、拡散層のシート抵抗と電圧低下が無くなり、ま
た、トランジスタのゲート端のＬＤＤ部に起因する抵抗
と電圧低下が増幅ゲートの片方の端部と選択ゲートの片
方の端部について無くなる。よって、低雑音化と低電圧
化が実現できる。なお、本例においては、画素部の増幅
ゲート以外の全てのゲート電極は、２層目のゲート電極
によって形成するものとする。
【００１４】以下、本例の固体撮像装置の構成および動
作について順次説明する。図１に示すように、本例の固
体撮像装置の画素部は、フォトダイオード（ＰＤ）１１
０、垂直信号線１１２、ＭＯＳトランジスタ１２０、１
２２、１２４、１２６などを備えて構成されている。ま
た、図１において、垂直信号線１１２の下端側（後述す
るＳ／Ｈ・ＣＤＳ回路への電圧出力）はハイインピーダ
ンスとなっており、垂直信号線１１２の上端側は画素部
の外で定電流源としてのＬｏａｄトランジスタ１１４に
接続されている。
作について順次説明する。図１に示すように、本例の固
体撮像装置の画素部は、フォトダイオード（ＰＤ）１１
０、垂直信号線１１２、ＭＯＳトランジスタ１２０、１
２２、１２４、１２６などを備えて構成されている。ま
た、図１において、垂直信号線１１２の下端側（後述す
るＳ／Ｈ・ＣＤＳ回路への電圧出力）はハイインピーダ
ンスとなっており、垂直信号線１１２の上端側は画素部
の外で定電流源としてのＬｏａｄトランジスタ１１４に
接続されている。
【００１５】リセットトランジスタ１２０および転送ト
ランジスタ１２２は、駆動電源（駆動電圧Ｖｄｄ）とＰ
Ｄ１１０の出力との間に縦に接続されており、リセット
トランジスタ１２０のソースと転送トランジスタ１２２
のドレインとの間にＦＤ部１１６が設けられている。ま
た、選択トランジスタ１２４と増幅トランジスタ１２６
は、垂直信号線１１２と駆動電源（駆動電圧Ｖｄｄ）と
の間に縦に接続されており、増幅トランジスタ１２６の
ゲートにＦＤ部１１６が接続されている。リセットトラ
ンジスタ１２０のゲートにはリセットパルスが入力さ
れ、転送トランジスタ１２２のゲートには転送パルスが
入力され、選択トランジスタ１２４のゲートには選択パ
ルスが入力されている。そして、本例では、増幅トラン
ジスタ１２６のゲート電極と選択トランジスタ１２４の
ゲート電極が２層構造の１層目と２層目で構成され、一
部重なり合う状態で形成されており、選択トランジスタ
１２４と増幅トランジスタ１２６が拡散層のない状態で
近接して形成されている。
ランジスタ１２２は、駆動電源（駆動電圧Ｖｄｄ）とＰ
Ｄ１１０の出力との間に縦に接続されており、リセット
トランジスタ１２０のソースと転送トランジスタ１２２
のドレインとの間にＦＤ部１１６が設けられている。ま
た、選択トランジスタ１２４と増幅トランジスタ１２６
は、垂直信号線１１２と駆動電源（駆動電圧Ｖｄｄ）と
の間に縦に接続されており、増幅トランジスタ１２６の
ゲートにＦＤ部１１６が接続されている。リセットトラ
ンジスタ１２０のゲートにはリセットパルスが入力さ
れ、転送トランジスタ１２２のゲートには転送パルスが
入力され、選択トランジスタ１２４のゲートには選択パ
ルスが入力されている。そして、本例では、増幅トラン
ジスタ１２６のゲート電極と選択トランジスタ１２４の
ゲート電極が２層構造の１層目と２層目で構成され、一
部重なり合う状態で形成されており、選択トランジスタ
１２４と増幅トランジスタ１２６が拡散層のない状態で
近接して形成されている。
【００１６】次に、図３を用いて本例におけるＭＯＳ画
像型固体撮像装置の全体構成について簡単に説明する。
撮像部２００は、上述した図１に示す構成の画素部を垂
直方向と水平方向の２次元行列状に多数設けたものであ
る。また、定電流部２１０は、各画素列に対応して多数
の定電流回路を設けたものであり、Ｓ／Ｈ・ＣＤＳ部２
２０は、各画素列に対応して多数のＳ／Ｈ・ＣＤＳ回路
を設けたものである。垂直（Ｖ）選択手段２３０は、各
画素部の行を選択するものであり、水平（Ｈ）選択手段
２４０は、Ｓ／Ｈ・ＣＤＳ部２２０で各Ｓ／Ｈ・ＣＤＳ
回路に保持されている信号を順番に水平信号線１１８に
読み出すものである。この読み出された信号は、出力部
２５０で処理され、撮像信号として出力される。また、
ＴＧ２６０は、これらの各部の動作に必要なパルスを作
成して出力するタイミングジェネレータである。
像型固体撮像装置の全体構成について簡単に説明する。
撮像部２００は、上述した図１に示す構成の画素部を垂
直方向と水平方向の２次元行列状に多数設けたものであ
る。また、定電流部２１０は、各画素列に対応して多数
の定電流回路を設けたものであり、Ｓ／Ｈ・ＣＤＳ部２
２０は、各画素列に対応して多数のＳ／Ｈ・ＣＤＳ回路
を設けたものである。垂直（Ｖ）選択手段２３０は、各
画素部の行を選択するものであり、水平（Ｈ）選択手段
２４０は、Ｓ／Ｈ・ＣＤＳ部２２０で各Ｓ／Ｈ・ＣＤＳ
回路に保持されている信号を順番に水平信号線１１８に
読み出すものである。この読み出された信号は、出力部
２５０で処理され、撮像信号として出力される。また、
ＴＧ２６０は、これらの各部の動作に必要なパルスを作
成して出力するタイミングジェネレータである。
【００１７】次に、図２を用いて本例における画素部の
動作について説明する。まず、図２の横軸に示す「ｔ
０」のタイミングでは、ＰＤ１１０に光電子を蓄積す
る。次に、「ｔ１」のタイミングでＬｏａｄトランジス
タ１１４をＯＮする。そして、「ｔ２」のタイミングで
リセットトランジスタ１２０にリセットパルスを入力
し、ＦＤ部１１６をリセットする。次に、「ｔ３」のタ
イミングで選択トランジスタ１２４をＯＮする。この
後、「ｔ４」に示す期間で、垂直信号線１１２の電位
（リセットレベル）を後段のＳ／Ｈ・ＣＤＳ回路で取り
込む。そして、「ｔ５」のタイミングで転送パルスを入
力し、ＰＤ１１０からＦＤ部１１６に光電子を転送す
る。
動作について説明する。まず、図２の横軸に示す「ｔ
０」のタイミングでは、ＰＤ１１０に光電子を蓄積す
る。次に、「ｔ１」のタイミングでＬｏａｄトランジス
タ１１４をＯＮする。そして、「ｔ２」のタイミングで
リセットトランジスタ１２０にリセットパルスを入力
し、ＦＤ部１１６をリセットする。次に、「ｔ３」のタ
イミングで選択トランジスタ１２４をＯＮする。この
後、「ｔ４」に示す期間で、垂直信号線１１２の電位
（リセットレベル）を後段のＳ／Ｈ・ＣＤＳ回路で取り
込む。そして、「ｔ５」のタイミングで転送パルスを入
力し、ＰＤ１１０からＦＤ部１１６に光電子を転送す
る。
【００１８】この後、「ｔ６」の期間で、再び垂直信号
線１１２の電位（光レベル）を後段のＳ／Ｈ・ＣＤＳ回
路で取り込む。次に「ｔ７」のタイミングで選択トラン
ジスタ１２４をＯＦＦする。そして、「ｔ８」のタイミ
ングでリセットパルスを入力し、ＦＤ部１１６を再びリ
セットする。最後に「ｔ９」のタイミングでＬｏａｄト
ランジスタ１１４をＯＦＦする。Ｓ／Ｈ・ＣＤＳ回路
は、「ｔ４」と「ｔ６」で取り込んだ２つの信号の差を
取り、保持する。この信号が、上記のようにＨ選択手段
２４０によって順番に取り出される。
線１１２の電位（光レベル）を後段のＳ／Ｈ・ＣＤＳ回
路で取り込む。次に「ｔ７」のタイミングで選択トラン
ジスタ１２４をＯＦＦする。そして、「ｔ８」のタイミ
ングでリセットパルスを入力し、ＦＤ部１１６を再びリ
セットする。最後に「ｔ９」のタイミングでＬｏａｄト
ランジスタ１１４をＯＦＦする。Ｓ／Ｈ・ＣＤＳ回路
は、「ｔ４」と「ｔ６」で取り込んだ２つの信号の差を
取り、保持する。この信号が、上記のようにＨ選択手段
２４０によって順番に取り出される。
【００１９】上述のように画素部では、リセット、選
択、転送の３つの横配線が通るが、選択ゲートはゲート
配線をそのまま横方向に延伸させて配線する。また、リ
セットゲートと転送ゲートは、横方向に通した金属配線
によって配線し、これによりゲートにコンタクトを落と
して電圧をかける。このようにする理由は、２層目の選
択ゲートが１層目の増幅ゲートに乗り上げ段差が生じる
ことにより、この近傍にコンタクトを落とすと歩留まり
と信頼性の低下が起こることが分かったからである。ま
た、横方向に走る金属配線が１行に２本となるので、光
学的開口を得やすくなり、画素の縮小に有効であるとい
う効果もある。また、転送ゲートとリセットゲートの配
線は金属レイヤで構成して抵抗を下げ、応答速度を高め
ることができる。
択、転送の３つの横配線が通るが、選択ゲートはゲート
配線をそのまま横方向に延伸させて配線する。また、リ
セットゲートと転送ゲートは、横方向に通した金属配線
によって配線し、これによりゲートにコンタクトを落と
して電圧をかける。このようにする理由は、２層目の選
択ゲートが１層目の増幅ゲートに乗り上げ段差が生じる
ことにより、この近傍にコンタクトを落とすと歩留まり
と信頼性の低下が起こることが分かったからである。ま
た、横方向に走る金属配線が１行に２本となるので、光
学的開口を得やすくなり、画素の縮小に有効であるとい
う効果もある。また、転送ゲートとリセットゲートの配
線は金属レイヤで構成して抵抗を下げ、応答速度を高め
ることができる。
【００２０】次に、図４は、以上のような固体撮像素子
における製造工程を示す断面図である。以下、この図４
を参照して本例における２層ゲートの形成工程について
説明する。まず、図４（Ａ）において、シリコン基板４
０内に図示しない素子分離領域やＷｅｌｌ領域を形成し
た後、後に増幅ゲートが形成される領域４１に、閾値調
整用のＡｓをイオン注入（インプラ）し、その領域４１
をＰｗｅｌｌよりも薄いＰ型（ｐ−）にする。次に、増
幅ゲート酸化膜４２Ａを形成後、１層目のゲート電極膜
となるＰｏｌｙ−Ｓｉ（多結晶シリコン）を堆積し、リ
ンドープ、パターニングを順次行い、増幅ゲート４３を
形成する。
における製造工程を示す断面図である。以下、この図４
を参照して本例における２層ゲートの形成工程について
説明する。まず、図４（Ａ）において、シリコン基板４
０内に図示しない素子分離領域やＷｅｌｌ領域を形成し
た後、後に増幅ゲートが形成される領域４１に、閾値調
整用のＡｓをイオン注入（インプラ）し、その領域４１
をＰｗｅｌｌよりも薄いＰ型（ｐ−）にする。次に、増
幅ゲート酸化膜４２Ａを形成後、１層目のゲート電極膜
となるＰｏｌｙ−Ｓｉ（多結晶シリコン）を堆積し、リ
ンドープ、パターニングを順次行い、増幅ゲート４３を
形成する。
【００２１】次に、図４（Ｂ）において、後に選択ゲー
トが形成される領域４４に、レジスト５０のマスクを用
いて閾値調整用のＡｓをイオン注入する。ここで、増幅
ゲート端では、図示のように、セルフアライン（自己整
合）になるので、マスクの合わせずれの影響を受けない
ものとなる。また、ドーズ量は、ｐ−領域４１よりも多
く、この領域４４を中性またはｎ−にする程度である。
次に、酸化膜４２ＡをＷｅｔ処理により一旦剥離し、再
酸化して酸化膜４２Ｂを形成する。そして、その上層に
２層目のゲート電極膜となるＰｏｌｙ−Ｓｉを堆積し、
リンドープ、パターニングを順次行い、選択ゲート４５
を２層目で形成する。次に、図４（Ｃ）において、両側
の領域４６にＬＤＤのＡｓイオン注入を行った後、ＬＰ
−ＣＶＤによってＴＥＯＳ層４７を堆積し、短時間の酸
化を行う。さらに、ＬＰ−ＣＶＤによってＰｏｌｙ−Ｓ
ｉを堆積し、全面エッチバックし、側壁４８を形成す
る。次に、図４（Ｄ）において、ＬＤＤ領域４６のやや
外側にずれた領域４９にｎ＋のＳ／Ｄイオン注入を行
い、側壁４８のＰｏｌｙ−ＳｉをＣＤＥによって除去す
る。なお、これ以降の工程は、本発明と直接関係しない
ため説明は省略する。
トが形成される領域４４に、レジスト５０のマスクを用
いて閾値調整用のＡｓをイオン注入する。ここで、増幅
ゲート端では、図示のように、セルフアライン（自己整
合）になるので、マスクの合わせずれの影響を受けない
ものとなる。また、ドーズ量は、ｐ−領域４１よりも多
く、この領域４４を中性またはｎ−にする程度である。
次に、酸化膜４２ＡをＷｅｔ処理により一旦剥離し、再
酸化して酸化膜４２Ｂを形成する。そして、その上層に
２層目のゲート電極膜となるＰｏｌｙ−Ｓｉを堆積し、
リンドープ、パターニングを順次行い、選択ゲート４５
を２層目で形成する。次に、図４（Ｃ）において、両側
の領域４６にＬＤＤのＡｓイオン注入を行った後、ＬＰ
−ＣＶＤによってＴＥＯＳ層４７を堆積し、短時間の酸
化を行う。さらに、ＬＰ−ＣＶＤによってＰｏｌｙ−Ｓ
ｉを堆積し、全面エッチバックし、側壁４８を形成す
る。次に、図４（Ｄ）において、ＬＤＤ領域４６のやや
外側にずれた領域４９にｎ＋のＳ／Ｄイオン注入を行
い、側壁４８のＰｏｌｙ−ＳｉをＣＤＥによって除去す
る。なお、これ以降の工程は、本発明と直接関係しない
ため説明は省略する。
【００２２】ここで、選択トランジスタの閾値調整用の
イオン注入領域はｎ型であり、かつ増幅ゲートの一方の
端部で自己整合で形成されることが特徴となる。すなわ
ち、増幅ゲートと選択ゲートの間は、１０ｎｍ程度で薄
い酸化膜分の距離しか隔てられていないとはいえ、電流
を流すときにわずかなポテンシャルバリアができるが、
このポテンシャルバリアをｎ型のイオン注入領域によっ
て消失させることができる。また、このイオン注入領域
のエッジがばらつくと増幅トランジスタの特性のばらつ
きになるが、自己整合によりこれを防止することができ
る。
イオン注入領域はｎ型であり、かつ増幅ゲートの一方の
端部で自己整合で形成されることが特徴となる。すなわ
ち、増幅ゲートと選択ゲートの間は、１０ｎｍ程度で薄
い酸化膜分の距離しか隔てられていないとはいえ、電流
を流すときにわずかなポテンシャルバリアができるが、
このポテンシャルバリアをｎ型のイオン注入領域によっ
て消失させることができる。また、このイオン注入領域
のエッジがばらつくと増幅トランジスタの特性のばらつ
きになるが、自己整合によりこれを防止することができ
る。
【００２３】以上のような本実施の形態による固体撮像
装置においては、以下のような構成により、以下のよう
な効果を得ることが可能である。まず、増幅ゲートと選
択ゲートが間隔を空けずに隣接できるので、画素の小型
化が可能となり、またはフォトダイオードの大型化が可
能となる。また、電流パスの抵抗を下げ、低電圧化と低
雑音化が実現できる。また、選択ゲートだけをゲート配
線のみで横方向に直接配線し、リセットと転送ゲートを
上層の金属配線に上げて配線することから、図４に示す
ように２層ゲートの重なり合いに伴う段差を有する選択
ゲートにコンタクトを設ける場合の信頼性の低下を排除
し、２層ゲートで問題となる歩留まりと信頼性の低下を
防止できる。また、画素の光学的開口を広げることによ
り、画素部の小型化を達成できる。また、選択トランジ
スタの閾値調整のためのイオン注入領域として、増幅ゲ
ート形成後に自己整合でｎ型イオンを注入することで、
増幅トランジスタの特性ばらつきを抑制することができ
る。また、２層ゲートで問題となるポテンシャルギャッ
プを無くすことができる。
装置においては、以下のような構成により、以下のよう
な効果を得ることが可能である。まず、増幅ゲートと選
択ゲートが間隔を空けずに隣接できるので、画素の小型
化が可能となり、またはフォトダイオードの大型化が可
能となる。また、電流パスの抵抗を下げ、低電圧化と低
雑音化が実現できる。また、選択ゲートだけをゲート配
線のみで横方向に直接配線し、リセットと転送ゲートを
上層の金属配線に上げて配線することから、図４に示す
ように２層ゲートの重なり合いに伴う段差を有する選択
ゲートにコンタクトを設ける場合の信頼性の低下を排除
し、２層ゲートで問題となる歩留まりと信頼性の低下を
防止できる。また、画素の光学的開口を広げることによ
り、画素部の小型化を達成できる。また、選択トランジ
スタの閾値調整のためのイオン注入領域として、増幅ゲ
ート形成後に自己整合でｎ型イオンを注入することで、
増幅トランジスタの特性ばらつきを抑制することができ
る。また、２層ゲートで問題となるポテンシャルギャッ
プを無くすことができる。
【００２４】なお、以上は画素部を１つのフォトダイオ
ードと４つのＭＯＳトランジスタによって構成した例に
ついて説明したが、本発明は、このような構成に限ら
ず、少なくとも光電変換手段と増幅、選択の２つのトラ
ンジスタを有する構成に適用することが可能であり、そ
の他の構成要素については適宜変形が可能であるものと
する。
ードと４つのＭＯＳトランジスタによって構成した例に
ついて説明したが、本発明は、このような構成に限ら
ず、少なくとも光電変換手段と増幅、選択の２つのトラ
ンジスタを有する構成に適用することが可能であり、そ
の他の構成要素については適宜変形が可能であるものと
する。
【００２５】
【発明の効果】以上説明したように本発明の固体撮像装
置によれば、画素部のゲート電極を２層構造で形成する
とともに、増幅トランジスタのゲート電極を２層構造の
１層目で形成し、選択トランジスタのゲート電極を２層
構造の２層目で形成し、前記増幅トランジスタのゲート
電極の一部と前記選択トランジスタのゲート電極の一部
とを重ね合わせたことにより、増幅トランジスタのゲー
トと選択トランジスタのゲートとを間隔を開けずに近接
配置することが可能となるので、増幅トランジスタと選
択トランジスタの配置スペースを縮小でき、画素部の小
型化による固体撮像装置全体の小型化に貢献できる。ま
た、その分、光電変換手段の配置スペースを拡大するこ
とが可能であり、撮像感度の向上等に寄与することも可
能である。また、増幅トランジスタと選択トランジスタ
を近接配置できるので、電流経路の抵抗を下げ、低電圧
化と低雑音化が実現できる。
置によれば、画素部のゲート電極を２層構造で形成する
とともに、増幅トランジスタのゲート電極を２層構造の
１層目で形成し、選択トランジスタのゲート電極を２層
構造の２層目で形成し、前記増幅トランジスタのゲート
電極の一部と前記選択トランジスタのゲート電極の一部
とを重ね合わせたことにより、増幅トランジスタのゲー
トと選択トランジスタのゲートとを間隔を開けずに近接
配置することが可能となるので、増幅トランジスタと選
択トランジスタの配置スペースを縮小でき、画素部の小
型化による固体撮像装置全体の小型化に貢献できる。ま
た、その分、光電変換手段の配置スペースを拡大するこ
とが可能であり、撮像感度の向上等に寄与することも可
能である。また、増幅トランジスタと選択トランジスタ
を近接配置できるので、電流経路の抵抗を下げ、低電圧
化と低雑音化が実現できる。
【００２６】また、本発明の固体撮像装置の製造方法に
よれば、画素部のゲート電極を２層構造で形成するとと
もに、増幅トランジスタのゲート電極を２層構造の１層
目で形成し、選択トランジスタのゲート電極を２層構造
２層目で形成し、前記増幅トランジスタのゲート電極の
一部と前記選択トランジスタのゲート電極の一部とを重
ね合わせることにより、増幅トランジスタと選択トラン
ジスタの配置スペースを縮小でき、画素部の小型化によ
る固体撮像装置全体の小型化に貢献できる。また、その
分、光電変換手段の配置スペースを拡大することが可能
であり、撮像感度の向上等に寄与することも可能であ
る。また、増幅トランジスタと選択トランジスタを近接
配置できるので、電流経路の抵抗を下げ、低電圧化と低
雑音化が実現できる。さらに、この製造方法では、選択
トランジスタのチャネル層を、増幅トランジスタのゲー
ト電極を１層目で形成した後にセルフアラインによって
選択トランジスタのゲート電極の下層領域にイオン注入
を行うことにより形成したことにより、増幅トランジス
タの特性ばらつきを抑制することができ、２層ゲートで
問題となるポテンシャルギャップを無くすことができ
る。
よれば、画素部のゲート電極を２層構造で形成するとと
もに、増幅トランジスタのゲート電極を２層構造の１層
目で形成し、選択トランジスタのゲート電極を２層構造
２層目で形成し、前記増幅トランジスタのゲート電極の
一部と前記選択トランジスタのゲート電極の一部とを重
ね合わせることにより、増幅トランジスタと選択トラン
ジスタの配置スペースを縮小でき、画素部の小型化によ
る固体撮像装置全体の小型化に貢献できる。また、その
分、光電変換手段の配置スペースを拡大することが可能
であり、撮像感度の向上等に寄与することも可能であ
る。また、増幅トランジスタと選択トランジスタを近接
配置できるので、電流経路の抵抗を下げ、低電圧化と低
雑音化が実現できる。さらに、この製造方法では、選択
トランジスタのチャネル層を、増幅トランジスタのゲー
ト電極を１層目で形成した後にセルフアラインによって
選択トランジスタのゲート電極の下層領域にイオン注入
を行うことにより形成したことにより、増幅トランジス
タの特性ばらつきを抑制することができ、２層ゲートで
問題となるポテンシャルギャップを無くすことができ
る。
【図１】本発明の固体撮像装置における画素部の構成例
を示す回路図である。
を示す回路図である。
【図２】図１に示す画素部の動作例を示すタイミングチ
ャートである。
ャートである。
【図３】図１に示す画素部を設けた固体撮像装置の全体
構成を示す平面図である。
構成を示す平面図である。
【図４】図１に示す画素部の製造工程を示す断面図であ
る。
る。
【図５】従来の固体撮像装置における画素部の構成例を
示す回路図である。
示す回路図である。
１１０……フォトダイオード（ＰＤ）、１１２……垂直
信号線、１１４……Ｌｏａｄトランジスタ、１１６……
ＦＤ部、１１８……水平信号線、１２０……リセットト
ランジスタ、１２２……転送トランジスタ、１２４……
選択トランジスタ、１２６……増幅トランジスタ、２０
０……撮像部、２１０……定電流部、２２０……Ｓ／Ｈ
・ＣＤＳ部、２３０……垂直（Ｖ）選択手段、２４０…
…Ｈ選択手段、２５０……出力部、２６０……ＴＧ。
信号線、１１４……Ｌｏａｄトランジスタ、１１６……
ＦＤ部、１１８……水平信号線、１２０……リセットト
ランジスタ、１２２……転送トランジスタ、１２４……
選択トランジスタ、１２６……増幅トランジスタ、２０
０……撮像部、２１０……定電流部、２２０……Ｓ／Ｈ
・ＣＤＳ部、２３０……垂直（Ｖ）選択手段、２４０…
…Ｈ選択手段、２５０……出力部、２６０……ＴＧ。
Claims (7)
- 【請求項１】 撮像部内に設けられた複数の画素部に、 受光量に応じて光電荷を蓄積する光電変換手段と、 前記光電変換手段に蓄積された光電荷に対応する信号を
取り出す増幅トランジスタと、 前記増幅トランジスタの出力を撮像部外の電流源に接続
された信号線に選択的に接続する選択トランジスタとを
設け、 前記画素部のゲート電極を少なくとも２層構造で形成す
るとともに、 前記増幅トランジスタのゲート電極を前記２層構造の１
層目で形成し、 前記選択トランジスタのゲート電極を前記２層構造の２
層目で形成し、 前記増幅トランジスタのゲート電極の一部と前記選択ト
ランジスタのゲート電極の一部とを重ね合わせた、 ことを特徴とする固体撮像装置。 - 【請求項２】 前記選択トランジスタのチャネル層は、
前記増幅トランジスタのゲート電極を前記１層目で形成
した後にセルフアラインによって前記選択トランジスタ
のゲート電極の下層領域にイオン注入を行うことにより
形成されていることを特徴とする請求項１記載の固体撮
像装置。 - 【請求項３】 前記光電変換手段によって蓄積された光
電荷を受け取り、前記増幅トランジスタのゲート電極に
供給するフローティングディフュージョン部と、前記光
電変換手段によって蓄積された光電荷を前記フローティ
ングディフュージョン部に転送する転送手段と、前記フ
ローティングディフュージョン部に転送された光電荷を
リセットするリセットトランジスタとを有することを特
徴とする請求項１記載の固体撮像装置。 - 【請求項４】 前記画素部は、前記光電変換手段となる
フォトセンサ素子と、前記転送手段となる転送トランジ
スタと、前記リセットトランジスタと、前記増幅トラン
ジスタと、前記選択トランジスタとからなることを特徴
とする請求項３記載の固体撮像装置。 - 【請求項５】 前記選択トランジスタのゲートはゲート
配線のまま配線し、前記転送トランジスタのゲートとリ
セットトランジスタのゲートは上層の金属配線に上げて
配線したことを特徴とする請求項４記載の固体撮像装
置。 - 【請求項６】 撮像部内に設けられた複数の画素部に、 受光量に応じて光電荷を蓄積する光電変換手段と、 前記光電変換手段に蓄積された光電荷に対応する信号を
取り出す増幅トランジスタと、 前記増幅トランジスタの出力を撮像部外の電流源に接続
された信号線に選択的に接続する選択トランジスタとを
設け、 前記画素部のゲート電極を少なくとも２層構造で形成す
るとともに、 前記増幅トランジスタのゲート電極を前記２層構造の１
層目で形成し、 前記選択トランジスタのゲート電極を前記２層構造の２
層目で形成し、 前記増幅トランジスタのゲート電極の一部と前記選択ト
ランジスタのゲート電極の一部とを重ね合わせ た固体撮
像装置の製造方法であって、 前記選択トランジスタのチャネル層は、前記増幅トラン
ジスタのゲート電極を前記１層目で形成した後にセルフ
アラインによって前記選択トランジスタのゲート電極の
下層領域にイオン注入を行うことにより形成した、 ことを特徴とする固体撮像装置の製造方法。 - 【請求項７】 前記選択トランジスタのゲートはゲート
配線のまま配線し、前記転送トランジスタのゲートとリ
セットトランジスタのゲートは上層の金属配線に上げて
配線するようにしたことを特徴とする請求項６記載の固
体撮像装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| US10/954,561 US7045400B2 (en) | 2001-09-17 | 2004-09-30 | Solid-state imaging device and method for manufacturing same |
| US10/963,849 US7652343B2 (en) | 2001-09-17 | 2004-10-13 | Solid-state imaging device and method for manufacturing same |
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|---|---|---|---|
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