WO2006025079A1 - Ｃｍｏｓ撮像素子 - Google Patents

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Narumi Ohkawa
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Definitions

  • the present invention generally relates to semiconductor devices, and more particularly to a CMOS image sensor.
  • CMOS image sensors are widely used in mobile phones with cameras and digital still cameras. CMOS image sensors are simpler than CCD image sensors and have the features and features that allow them to be constructed inexpensively.
  • FIG. 1 shows the configuration of such a CMOS image sensor 100.
  • a CMOS imaging device 100 has a light receiving region 101A in which a large number of CMOS pixel devices 10 are arranged in a matrix, and each CMOS pixel device 10 in the light receiving region 101A has a light receiving region 101A.
  • the row selection circuit 101B and the signal readout circuit 101C cooperate.
  • the row selection circuit 101B selects the transfer control line TG, reset control line RST, and selection control line SEL of the desired CMOS pixel element 10, while the signal readout circuit 101C is reset to the reset voltage line VR.
  • it reads the signal voltage from the pixel output to the signal readout line SIG.
  • FIG. 2 shows the configuration of the CMOS element 10 for one pixel used in the CMOS image sensor 100 of FIG.
  • a power supply terminal 10A connected to the reset voltage line VR and supplied with a predetermined reset voltage has a photodiode 10D force, a reset controlled by a reset signal on the reset control line RST.
  • a transistor 10B, and a transfer gate transistor 10C controlled by a transfer control signal on the transfer control line TG, are connected so as to be reverse-biased, and a photoelectron formed by light irradiation in the photodiode 10D. Is stored in a floating diffusion region FD formed at an intermediate node between the reset transistor 10B and the transfer gate transistor 10C via the transfer gate transistor 10C, and converted into a voltage.
  • the voltage signal generated in the floating diffusion region FD is the power supply terminal.
  • Read transistor driven by power supply voltage from 10A to form a source follower circuit
  • the selection transistor 10F controls the signal line SIG. Is output.
  • CMOS element 10 ′ As a CMOS pixel element that operates in the same manner as the CMOS pixel element 10 in FIG. 2, a CMOS element 10 ′ having a configuration in which the positional relationship between the read transistor 10F and the select transistor 10S is interchanged as shown in FIG. 3 is also possible. It is.
  • FIG. 4 is a diagram for explaining the operation of the CMOS pixel element 10 or 10 ′ of FIG. 2 or FIG.
  • a selection control signal on the selection control line SEL rises and the selection transistor 10S is turned on, whereby a column including a desired CMOS pixel element is selected.
  • the floating diffusion region FD is charged and reset.
  • the transfer transistor 10C is turned off.
  • the potential of the floating diffusion region FD also rises in response to the rising signal S of the reset signal, and the effect appears on the signal line SIG via the read transistor 10F and the select transistor 10S in the conductive state.
  • the rising edge of this signal line SIG is not used for signal readout.
  • the potential of the floating diffusion region FD is read onto the signal line SIG by the read transistor 10F while keeping the transfer gate transistor 10C off.
  • the noise level is read out.
  • CMOS pixel elements of FIG. 2 or FIG. 3 are integrated to form the imaging device 100 as shown in FIG. 1, for example, as shown in FIG. 5, several transistors are composed of a plurality of CMOS pixel elements. It has been proposed that it be used in common, simplify the structure of the pixel elements, and improve the integration density.
  • a reset transistor 10B, a read transistor 10F, and a select transistor 10S are commonly used between two CMOS pixel elements PX1 and PX2 adjacent in the column direction.
  • FIG. 6 shows one layout example 10 for realizing the circuit configuration of FIG.
  • the CMOS pixel elements PX1 and PX2 are arranged in the column direction (in the figure, in each element region defined by the element isolation region 101 in the silicon substrate).
  • the floating diffusion region FD1 of the element PX1 and the floating diffusion region FD2 of the element PX2 are connected by a wiring pattern 10f extending on the surface of the silicon substrate.
  • the first element region 10W1 in which the diffusion region forming the photodiode 10D in the element PX1 and the diffusion region forming the floating diffusion region FD1 are continuous is formed, while the photodiode 10D is formed in the element PX2.
  • the diffusion region forming the floating diffusion region FD2 and the diffusion region forming the transistors 10B, 10F, and 10S are different from the first element region 10W1 and are a continuous second element. Region 10W2 is formed.
  • the floating diffusion region FD1 formed on the silicon substrate for connecting the wiring pattern 10f It is necessary to form contact holes at two locations of FD2 and the risk of the charges accumulated in the floating diffusion region FD1 or FD2 dissipating to the substrate due to junction leakage through defects associated with the formation of contact holes is increased. You Problems arise. In addition, since the number of contact holes is large, the manufacturing yield tends to decrease. Furthermore, in order to form such a contact hole, the force S that requires the floating diffusion region FD1 or FD2 to be unnecessarily large is formed. If the floating diffusion region FD1 or FD2 is formed in a large area in this way, the integration density is reduced. Problems arise that prevent improvement.
  • FIG. 7 shows another layout 10 described in Japanese Patent Laid-Open No. 11-126895. In the figure, first
  • CMOS pixel elements PX1 to PX4 adjacent in the row direction (horizontal direction in the figure) and the column direction (vertical direction in the figure) are reset as described above.
  • Transistor 10B, readout transistor 10F, and selection transistor 10S are used in common.
  • a pixel region of CMOS pixel elements PX1 and PX4 is defined by a device isolation region 101 on a silicon substrate, and each transfer gate transistor is interposed between the devices PX1 and PX2.
  • a common floating diffusion region FD1 is formed through 10C.
  • a common floating diffusion region FD2 is formed between the C MOS pixel elements PX3 and PX4 through the respective transfer gate transistors 10C.
  • the floating diffusion regions FD1 and FD2 are connected to a power supply terminal 1OA formed in common with the CMOS pixel elements PX1 to PX4 via respective reset transistors 10B. Further, the read transistor 10F and the select transistor 10S force are continuously formed between the CMOS elements PX1 and PX3 and between the CMOS elements PX2 and PX4 in common to the C MOS elements PX1-4.
  • the diffusion region constituting the photodiode 10D of the element PX1-4 forms a single continuous first element region 10W11 together with the diffusion regions of the floating diffusion regions FD1, FD2 and the reset transistor 10B,
  • the diffusion region constituting the read transistor 10F and the selection transistor 10S is a second element region 10W12 separated from the first diffusion region by the element isolation structure 101, which is different from the first element region 10W11.
  • the floating diffusion region FD1 or FD2 is commonly used between two CMOS pixel elements, the reset transistor 10B is commonly used, and four CMOS pixels are further used. Since the readout transistor 10F and the selection transistor 10S are commonly used between the elements PX1 to PX4, the integration density can be further improved.
  • the two floating diffusion regions FD1 and FD2 exist, and the connection between the floating diffusion region FD1 or FD2 and the read transistor 1 OF has a wiring pattern not shown. Therefore, contact holes need to be formed on the silicon substrate corresponding to the floating diffusion regions FD1 and FD2. However, the formation of contact holes on such floating diffusion regions increases the risk of dissipation of charges into the substrate due to the junction leak described above.
  • the reset transistor 10B and the read transistor 10F are formed at different positions, it is necessary to form the power supply terminal 10A at two positions at each position, which has a problem from the viewpoint of manufacturing yield. .
  • FIG. 8 shows another layout 10 described in Japanese Patent Laid-Open No. 10-150182. In the figure, first
  • the CMOS pixel elements PX1 and PX 2 are formed adjacent to each other in the column direction (vertical direction in the figure), and the photodiode 10D of the CMOS pixel element PX1 is formed.
  • a floating diffusion region FD are formed in common between the CMOS pixel element PX2 and the photodiode 10D of the CMOS pixel element PX2 via the respective transfer gate transistors 10C.
  • the photodiode 10D of the element PX1 and the photodiode 10D of the element PX2 form a first element region 10W21 together with the floating diffusion region FD formed therebetween.
  • the floating diffusion region FD is connected to a reset transistor 10B connected to a power supply terminal 10A via a wiring pattern 10f extending on the surface of the silicon substrate, and another connection is made via the wiring pattern 10f.
  • a selection transistor 1 OS is formed on the source side of the transistor 10F, and the selection transistor 1 OS is connected to the signal line SIG through a contact hole.
  • the reset transistor 10B, the read transistor 10F, and the selection transistor 10S are formed in a second element region 10W22 different from the first element region 10W21. In the configuration of FIG.
  • the gate electrodes of the reset transistor 10B and the select transistor 10S are formed by a polysilicon pattern that continuously extends on the surface of the silicon substrate, the diffusion region that constitutes the photodiode 10D. Therefore, there is a problem that the size of the light receiving area of the CMOS pixel element is limited. Since the floating diffusion region FD is connected to the drain region of the reset transistor 10B by the wiring pattern 10f, the floating diffusion region FD is formed not only in the contact hole in the floating diffusion region FD but also in the drain region of the reset transistor. Even in contact holes, charge dissipation due to junction leakage to the substrate may occur.
  • FIG. 9 shows another layout 10 described in Japanese Patent Laid-Open No. 2001-298177.
  • the same reference numerals are assigned to the portions corresponding to the portions described above.
  • the photodiodes 10D and transfer gate transistors 10C of the CMOS pixel elements PX1 and PX2 adjacent in the column direction, and the floating diffusion region FD provided in common Although it is formed in the first element region W31 formed in the element isolation structure and is further omitted in the second element region W32 different from the first element region W31, A read circuit including a reset transistor 10B, a read transistor 10F, and a select transistor 10S is formed. Further, the floating diffusion region FD in the first element region W31 is connected to the reset transistor in the second element region W32 by a wiring pattern 10f having contact holes CI and C2 to the substrate.
  • FIG. 10 shows still another layout 10 described in Japanese Patent Application Laid-Open No. 2000-152086.
  • CMOS pixel elements PX1 to PX4 adjacent in the row direction (horizontal direction in the figure) and column direction (vertical direction in the figure) are reset as described above.
  • Transistor 10B, readout transistor 10F, and selection transistor 10S are used in common. More specifically, the pixel regions of the CMOS pixel elements PX1 to PX4 are defined by the element isolation region 101 on the silicon substrate, and each transfer gate transistor 10C is interposed between the elements PX1 to PX4. A common floating diffusion region FD is formed through the. Further, a reset transistor 10A having a contact hole corresponding to the power supply terminal 10A is formed in a part of the floating diffusion region FD.
  • the photodiode 10D, the transfer gate transistor 10C, and the reset transistor 10B are Formed in the common first element region W1.
  • a second element region W42 different from the first element region W41 is formed between the CMOS pixel elements adjacent in the vertical direction, for example, the elements PXI and PX2.
  • a read transistor 10F and a select transistor 10S are formed in the element region W42.
  • the contact hole formed in the floating diffusion region FD is one contact hole C1 to which the gate electrode of the read transistor 10F is connected.
  • the first element region W41 It is necessary to form the contact hole 10 that becomes the power supply terminal 10A of the reset transistor 10A, and further, the contact hole that becomes the power supply terminal 10A for the read transistor 10F is formed in the second element region W42. There is a need. For this reason, the manufacturing yield may be reduced in the configuration of FIG. 10, and the problem that the distance between the photodiodes 10D differs in the vertical and horizontal directions, in other words, the light receiving elements are arranged on the light receiving surface in a uniform manner. There is a problem that cannot be done.
  • Patent Document 1 Japanese Patent Laid-Open No. 2000-232232
  • Patent Document 2 Japanese Patent Laid-Open No. 2001-298177
  • Patent Document 3 Japanese Patent Laid-Open No. 11-126895
  • Patent Document 4 Japanese Patent Laid-Open No. 10-256521
  • Patent Document 5 Japanese Unexamined Patent Publication No. 2000-152086
  • Patent Document 6 Japanese Unexamined Patent Publication No. 2000-260971
  • Patent Document 7 Japanese Patent Application Laid-Open No. 10-150182
  • the present invention provides:
  • a CMOS image sensor composed of a plurality of CMOS photosensors arranged in a matrix, and the first CMOS photosensor and the second CMOS photosensor adjacent in the column direction are separated by an element isolation region on a semiconductor substrate.
  • a CMOS imaging device formed in a single, continuous device region.
  • the present invention provides:
  • a CMOS imaging device comprising a plurality of CMOS photosensors arranged in a matrix, the first CMOS photosensor and the second CMOS photosensor being adjacent in the column direction, the first CMOS photosensor and the second CMOS photosensor.
  • the third CMOS photosensor and the fourth CMOS photosensor, which are adjacent to each other in the row direction with respect to the CMOS photosensor, are a single continuous element region defined by an element isolation region on the semiconductor substrate.
  • a CMOS image sensor formed therein is provided.
  • CMOS image sensor in which CMOS photosensors are integrated, a plurality of CMOS photosensors are integrated in a single continuous element region defined by element isolation regions on a semiconductor substrate.
  • This makes it possible to use a single power contact.
  • the manufacturing yield of the CMOS image sensor can be improved.
  • a floating diffusion region commonly used for the plurality of CMOS photosensors can be formed in the single element region, and a single signal contact is used to extract a signal voltage from the floating diffusion region. Can be formed. As a result, a false signal due to junction leakage is avoided, and a highly efficient CMOS image sensor can be obtained.
  • FIG. 1 is a diagram showing a schematic configuration of a CMOS image sensor.
  • FIG. 2 is a diagram showing a circuit configuration of a CMOS photosensor used in the CMOS image sensor of FIG.
  • FIG. 3 is a diagram showing a circuit configuration according to a modification of FIG.
  • FIG. 4 is a timing chart for explaining the operation of the CMOS photosensor of FIG. 2 or FIG.
  • FIG. 5 is a diagram showing a circuit configuration of a CMOS image sensor in which two CMOS photosensors of FIG. 2 are integrated and a common selection and readout circuit is provided.
  • FIG. 6 is a diagram showing an example of a conventional layout for realizing the circuit configuration of FIG.
  • FIG. 7 is a diagram showing an example of a conventional layout of a CMOS image sensor in which four CMOS photosensors are integrated.
  • FIG. 8 is a diagram showing a conventional layout similar to FIG.
  • FIG. 9 is a diagram showing still another conventional layout.
  • FIG. 10 is a diagram showing still another conventional layout.
  • FIG. 11 is a diagram showing a layout of the CMOS image sensor according to the first embodiment of the present invention.
  • FIG. 12 is a diagram showing the layout of FIG. 11 over a wider range.
  • FIG. 13 is a view showing a first layer wiring pattern used in the layout of FIG. 11.
  • FIG. 14 is a diagram showing a second layer wiring pattern used in the layout of FIG. 11.
  • FIG. 15A is a view (No. 1) showing a manufacturing step of the CMOS image pickup device of FIG. 11;
  • FIG. 15B is a diagram (No. 2) showing a process for manufacturing the CMOS image sensor of FIG. 11.
  • FIG. 15C is a diagram (No. 3) showing a manufacturing process of the CMOS image sensor of FIG. 11.
  • FIG. 15D is a view (No. 4) showing a manufacturing process of the CMOS image pickup device of FIG. 11;
  • FIG. 15E is a diagram (No. 5) showing a manufacturing process of the CMOS image sensor of FIG. 11.
  • FIG. 15F is a view (No. 6) showing a manufacturing step of the CMOS image pickup device of FIG. 11;
  • FIG. 15G is a view (No. 7) showing a manufacturing step of the CMOS image pickup device of FIG. 11;
  • FIG. 15H is a view (No. 9) showing a manufacturing step of the CMOS image pickup device of FIG. 11;
  • FIG. 16 is a diagram showing a layout of a CMOS image sensor according to a second embodiment of the present invention.
  • FIG. 17 is a view showing a partial cross section of FIG.
  • FIG. 18 is a diagram showing a layout of a CMOS image sensor according to a third embodiment of the present invention.
  • FIG. 19 is a diagram showing a layout of a CMOS image sensor according to a fourth embodiment of the present invention.
  • FIG. 20 is a diagram showing a layout of a CMOS image sensor according to a fifth embodiment of the present invention.
  • FIG. 21A is a view showing a cross section taken along line CD in FIG.
  • FIG. 21B is a view showing a cross section taken along line AB in FIG.
  • FIG. 22 is a diagram showing an equivalent circuit of the CMOS image sensor according to the sixth embodiment of the present invention.
  • FIG. 23 is a diagram for explaining a read operation in the CMOS image sensor of FIG.
  • FIG. 24 is a timing chart showing the operation of the CMOS image sensor of FIG.
  • FIG. 25 is a diagram showing a layout of a CMOS image sensor according to the sixth embodiment of the present invention that realizes the circuit of FIG.
  • FIG. 26 is a diagram showing an element isolation region and an element region in the layout of FIG.
  • FIG. 27 is a diagram showing a first layer wiring pattern used in the layout of FIG. 22.
  • FIG. 28 is a view showing a second-layer wiring pattern used in the layout of FIG. 22.
  • FIG. 11 shows a layout of the CMOS image sensor 20 according to the first embodiment of the present invention.
  • the CMOS image sensor 20 has the same equivalent circuit as FIG. 5, and is formed in a single element region 20W defined by an element isolation region 201 on the surface of the silicon substrate. It is characterized by being made.
  • an element region portion 20W1 that constitutes a part of the single element region 20W and extends in the column direction (vertical direction in the figure) is separated from the element.
  • the element region portion 20W1 is defined by the region 201, and the CMOS region shown in FIG.
  • a pixel PX1 corresponding to the photosensor CMOS1 and a pixel PX2 corresponding to the CMOS photosensor CMOS2 are formed adjacent to each other in the column direction.
  • a diffusion region 20D1 constituting the photodiode 10D of the CMOS photosensor CMOS1 at the pixel PX1 and a photodiode of the CMOS photosensor CMOS2 in the pixel PX2 The diffusion region 20D2 constituting 10D is formed in alignment in the column direction, and the diffusion region FD1 of the pixel PX1, the floating diffusion region FD2 of the pixel PX2, and the force in the element region portion 20W1
  • a shared floating diffusion region FD is formed between 20D1 and the diffusion region 20D2.
  • the transfer gate transistor 20C1 of the pixel PX1 to which the transfer control signal TG is supplied to the gate electrode is formed corresponding to the transfer gate transistor 10C of the CMOS photosensor CMOS1 and CMOS2, respectively.
  • the photodiode diffusion region 20D1 of the pixel PX1 or the pixel PX2 are transferred to the common floating diffusion region FD.
  • the element region portion 20W2 extends in the row direction in the portion where the common floating diffusion region FD is formed, and the element region portion 20W2 This is connected to an element region portion 20W3 that constitutes a part of the element region 20W and extends in the column direction. At this time, a portion of the element region portion 20W2 and the element region portion 20W3 to which the element region portion 20W2 is connected constitutes the common floating diffusion region FD.
  • a single contact 20cl is formed in a portion constituting the common floating diffusion region FD, and the power source is further offset from the single contact 20cl in the column direction.
  • a single contact 20c2 corresponding to terminal 10A is formed. It is.
  • a shared reset transistor 20B is formed between the contacts 20cl and 20c2, and the reset control signals RST1 and RST2 are supplied to the gate electrode 20BG to reset the pre-shared floating diffusion region FD. Yes. That is, the shared reset transistor 20B is shared by the pixel PX1 and the pixel PX2.
  • the third element region portion 20W3 further extends in the column direction beyond the contact 20c2, to the region of the next pixel adjacent to the pixel element PX2 in the column direction (see FIG. 12).
  • a selection transistor 2 OS supplied with SEL2 is formed.
  • a contact 20c3 to which the signal line SIG is connected is formed at the tip of the OS.
  • FIG. 12 is a plan view showing a wider range of the CMOS image sensor 20 of FIG.
  • the force in which the other pixels PX3 and PX4 having the same configuration are repeatedly formed adjacent to the pixels PX1 and PX2 in the column direction is the shared floating diffusion region of the pixels PX3 and PX4.
  • FD is connected to the gate electrode 20FG of the shared readout transistor 20F of the pixels PX1 and PX2 by a wiring pattern 20H extending on the semiconductor substrate, and the shared readout transistor 20F is connected to the pixel by a source follower circuit.
  • the voltage signal formed in the pixels PX1 and PX2 is not shown in FIG.
  • the wiring pattern 20H is in contact with the first layer metal wiring pattern 20hl drawn from the contact 20cl formed in the shared floating diffusion region FD and the first layer metal wiring pattern 20hi.
  • the second-layer metal wiring pattern 20h2 extending in the column direction and the first-layer wiring pattern 20h3 connecting the second-layer metal wiring pattern 20h2 to the gate electrode 20FG of the read transistor 20F (see FIG. 13) ).
  • the pixel elements PX1 and PX2 are formed in a single element region 20W indicated by a thick line in FIG.
  • the gate electrodes 20CG1 and 20CG2 of the transfer gate transistors 20C1 and 20C2 20c4 and 20c5 force in the column direction on the element isolation structure 201 and adjacent to the element region portion 20W1 It is formed in a portion corresponding to the break of the extended diffusion region portion 20W3. With this, in the CMOS image pickup device 20, it is possible to reduce the interval between pixel elements adjacent in the row direction.
  • FIG. 13 shows a first layer wiring pattern formed on the structure of FIG.
  • the metal wiring patterns Ml and M2 constituting the transfer control line TG of FIG. 1 are continuously extended in the row direction on the semiconductor substrate.
  • the gate electrodes 20CG1 and 20CG2 of the transfer control transistors 20C1 and 20C2 are connected to the contacts 20c4 and 20c5, respectively.
  • the metal wiring pattern M3 constituting the reset control line RST in FIG. 1 extends in the zigzag direction in the above-mentioned direction while avoiding the diffusion regions 20D1, 20D2 constituting the light receiving regions of the pixels PX1, PX2. And is connected to the gate electrode 20RG of the shared reset transistor 20B through a contact 20c8.
  • the metal wiring pattern M4 constituting the selection control line SEL in FIG. 1 extends continuously in the row direction, and the metal wiring pattern M4 branches in each column.
  • the tip of the branch pattern is connected to the gate electrode 20SG of the shared selection transistor 20S at the contact 20c7.
  • the wiring pattern 20M of FIG. 12 extends in the direction from the contact 20cl by a distance that does not block the light receiving region, and the wiring pattern 20h3 not shown in FIG.
  • the gate electrode 20FG of the shared read transistor 20F Connected at tatoo 20c6.
  • a lead-out wiring pattern 20sig extending for a limited length so as not to block the light receiving regions of the pixel elements PX1 and PX2 in the row direction at the contact 20c3.
  • a lead-out power supply wiring pattern 20vr extending for a limited length in the column direction is formed.
  • FIG. 14 shows a second layer wiring pattern.
  • a power supply wiring pattern N1 corresponding to the reset voltage line VR of FIG. 1 extends in the column direction, and is connected to the first-layer lead wiring pattern 20vr at a contact 20cl 1 Is done.
  • a power supply voltage is supplied to the power contact 20c2 formed in the element region portion 20W3 via the lead wiring pattern 20vr.
  • the power supply wiring pattern N1 has a protruding portion N1R corresponding to the shared floating diffusion region FD, but the shared floating diffusion region FD is shielded from light by forming a strong protruding portion N1R. .
  • the signal wiring pattern N3 corresponding to the signal line SIG in FIG. 1 extends in the column direction, and is connected to the lead-out wiring pattern 20sig at the contact 20cl4. Thereby, the output signal output from the shared selection transistor 20S to the contact 20c3 is obtained on the signal wiring pattern N2c via the contact 20cl4 from the wiring pattern 20sig.
  • the metal wiring pattern N2 corresponding to the wiring pattern 20h2 includes the wiring pattern 20hl connected to the shared floating diffusion region FD at the single contact 20cl, and the read transistor 20F.
  • the metal wiring pattern N2 extends between the wiring pattern 20hl and the contact 20cl2 and the metal wiring pattern N2 contacts the wiring pattern 20h3. Connected at 20cl3.
  • the diffusion regions 20D1 and 2OD2 constituting the photodiode 10D of FIG. 5 are mounted deeper than the Si surface of the element region portion 20W1 formed of the n-type diffusion region.
  • the diffusion region 20D1 is composed of an n-type diffusion region, and the diffusion region 20D1 is a transfer gate transistor of the pixel PX1. It can be seen that the width measured in the row direction extends to just below the gate electrode 20CG1 of the transistor 20C1 without changing. Similarly, the diffusion region 20D2 also extends without changing the width measured in the row direction, directly below the gate electrode 20CG2 of the transfer gate transistor 20C2 of the pixel PX2.
  • the transfer transistor 20C1 or 20C2 has a channel width equal to the width of the diffusion region 20D1 or 20D2, and the photoelectrons formed at the pn junction of the diffusion region 20D1 or 20D2 are efficiently Transfer force S to the shared floating diffusion region FD.
  • the transfer gate transistor 10C is formed outside the diffusion region 10D, and accordingly, the area of the diffusion region 10D, that is, the light receiving area.
  • the maximum light receiving area can be secured for the diffusion region 2 OD1 or 20D2.
  • the single contact 20cl is formed in the element region portion 20W3 branched from the element region portion 20W1, and a pair of diffusion regions constituting a photodiode as in the prior art of FIG. No such contact is formed between the two. In the configuration shown in FIG. 11, this can also maximize the areas of the diffusion regions 20D1 and 20D2.
  • the wiring pattern N2 that connects the single contact 20cl to the read transistor 20S extends adjacent to the signal wiring pattern N3 that is not the power wiring pattern N1.
  • the signal wiring pattern N3 and wiring pattern N2 have the same direction of voltage change in the read operation (if N2 increases, the voltage of N3 also increases), so the voltage difference between N2 and N3 ⁇ does not change significantly.
  • the capacitance between N2 and N3 does not contribute much to charge-to-voltage conversion in the shared floating diffusion region FD.
  • the parasitic capacitance of the wiring pattern N2 is reduced, and the voltage change made organic to the shared floating diffusion region FD by photoelectrons is reduced by the parasitic capacitance of the signal wiring pattern N3. Can be reduced.
  • FIGS. 15A and 15H show cross-sectional views along lines AB and CD in Figure 11.
  • the element isolation region 201 of the STI type defines the element region 20W
  • the element region 20W is along the cross section of FIG. 15A.
  • the diffusion region 20D1 forming the photodiode (PD) of the pixel element PX1 is supplied, the transfer gate transistor 20C1, the shared floating diffusion region FD of the pixel element PX1, the reset transistor 20B, and the reset voltage (RST) are supplied.
  • a contact 20C2, a source follower readout transistor 20F, a selection transistor 20S, and a signal (SIG) extraction contact 20c3 are formed.
  • B + is under an acceleration voltage of 300 keV.
  • the ions are implanted at a dose of X 10 13 cm ⁇ 2 , and a p-type deep wall 201 is formed in the element region portions 20W2 and 20W3 while avoiding the element region portion 20W1.
  • the diffusion region 20D1 of the pixel element PX1, the diffusion region 20D2 of the pixel element PX2, and the element region portion 20W1 corresponding to the transfer gate transistor 20C of the pixel elements PX1 and PX2 the first under the acceleration voltage of 30 keV, a dose of 0. 5- 3 X 10 12 cm- 2 , then under the acceleration voltage of 150 keV, the ion implantation and at 1 one 2 X 10 12 cm- 2 of dose
  • the p-type wel 202 is formed shallower than the p-type wel 201.
  • B + is ion-implanted at a dose of about 5 ⁇ 10 12 cm ⁇ 2 under an acceleration voltage of 30 keV.
  • a p-type well 203 which is shallower than the well 202, is introduced on 201 for threshold control of the reset transistor 20B and the read transistor 20F.
  • P + in the p-type wall 202 is first subjected to an acceleration voltage of 135 keV, and at a dose of 1 2 X 10 12 cm- 2 , and then to a calovelocity voltage of 207 keV.
  • the ion implantation is performed at a dose of 1 ⁇ 2 ⁇ 10 12 cm— 2 and at a dose of 1 ⁇ 2 ⁇ 10 12 cm— 2 at a dose of 325 keV, and thereby the element region portion 20W1
  • the n-type diffusion region 20D1 corresponding to the pixel element PX1 and the n-type diffusion region 20D2 corresponding to the pixel element PX2 are embedded in the p-type well 202.
  • the first ion implantation process performed at an acceleration voltage of 135 keV can be performed using As + and under an acceleration voltage of 250-300 keV.
  • the n-type diffusion region 20D1 (and 20D2) is preferably formed 0.2 to 0.3 ⁇ away from the end of the element isolation structure 101 that defines the well 202.
  • a thermal oxide film (not shown) having a thickness of about 8 nm is formed on the surface of the element region 20W. It is formed as a gate insulation film for transistors 20C1, 20C2, reset transistor 20B, read transistor 20F, and select transistor 20S.
  • a polysilicon film is deposited on the structure of FIG. 15C, and by patterning this, a transfer gate transistor corresponding to the pixel element PX1 is formed in the element region portion 20 wi.
  • the gate electrode 20CG1 of 20C1 is formed, and the gate electrode 20CG2 of the transfer gate transistor 20C2 is formed in the pixel element PX2.
  • the gate electrode 20BG of the shared reset transistor 20B, the gate electrode 20FG of the read transistor 20F, and the gate electrode 20SG of the selection transistor 20S are formed in the element region portion 20W3.
  • the element region portion 20W1 is protected with a resist pattern, and in this state, P + is applied to the element region portions 20W2 and 20W3, an acceleration voltage of 20 keV, approximately 4 ⁇ 10 13 cm.
  • P + is applied to the element region portions 20W2 and 20W3, an acceleration voltage of 20 keV, approximately 4 ⁇ 10 13 cm.
  • the gate electrode 20CG1 or 20CG2 is further connected to the shared floating diffusion region FD in the element region portion 20W1 while avoiding the n-type diffusion regions 20D1 and 20D2 of the photodiode PD. Ions are implanted into the self-aligned mask at a dose of 5 ⁇ 10 12 — 5 ⁇ 10 14 cm— 2 under an acceleration voltage of 20 keV, and the LDD region 205 of the transfer gate transistor 20C1 or 20C2 is transferred to the n-type diffusion region. Form on the opposite side of 20D1 or 20D2.
  • FIG. 15E processes, further highly doped regions 206 wherein in response to a single contact 20cl in the device region part minute 20W3, under the acceleration voltage of 15keV to P +, 2 X 10 15 cm- 2 It is formed by ion implantation with a moderate large dose. At that time, the high concentration expansion
  • the diffusion region 206 is preferably formed at a distance of 0.2 ⁇ im / im or more so that the characteristics of the reset transistor 20B and the transfer gate transistors 20C1 and 20C2 are not affected. Masle.
  • the element region portions 20W2 and 20W3 are protected by a resist pattern, and B + is added to the element region portion 20W1 by using the gate electrodes 20CG1 and 20CG2 of the transfer gate transistors 20C1 and 20C2 as a mask.
  • Ion implantation is performed at a dose of 1 ⁇ 10 13 5 ⁇ 10 13 cm— 2 under an acceleration voltage of lOkeV, and a P + type shield layer 207 is formed between the n-type diffusion region 20D1 or 20D2 and the silicon substrate surface.
  • the depletion layer extending from the n-type diffusion region 20D1 or 20D 2 is confined in the vicinity of the pn junction between the diffusion region 20D1 or 20D2 and the shield layer 207.
  • the silicon Z thermal oxide film interface on the silicon substrate surface is not reached. This makes it possible to suppress the dissipation of photoelectrons due to junction leakage through the powerful depletion layer.
  • a silicon oxide film 209 having a thickness of about lOOnm is uniformly applied to cover the gate electrodes 20CG1, 20CG2, 20BG, 20FG and 20SG by the CVD method. Then, by a mask process, a region including the formation region of the contact 20C2 on the tip side of the reset transistor 20BG in the element region portion 20W3 is etched back, and sidewalls are formed on the gate electrodes 20FG and 20SG. An insulating film is formed, and a portion of the LDD region 204 corresponding to the contact 20C2 formation region and the source / drain regions of the transistors 20F and 20S is exposed.
  • the gate electrodes 20FG and 20SG are used as the self-aligned mask in the exposed portion, and P + is implanted at a dose of about 2 ⁇ 10 15 cm ⁇ 2 under an acceleration voltage of 15 keV. Then, heat treatment is performed at a temperature of 1000 ° C. for 10 seconds to form an n + -type diffusion region 210 that becomes the source and drain regions of the transistors 20F and 20D.
  • the CVD insulating film 209 is formed on the silicon substrate 200 so as to expose the n + type diffusion region 210 and the gate electrodes 20FG and 20SG as shown in FIG. 15F.
  • the CVD insulating film 2 is further formed on the silicon substrate 200.
  • a metal film (not shown) such as Co is deposited uniformly by sputtering to a thickness of 10 ⁇ m so as to cover 09 and the exposed portion.
  • the silicon substrate 200 is heat-treated at a temperature of about 500 to 600 ° C. for several tens of seconds by an RTA process, so that the surface of the diffusion region 210 and the gate electrode 20
  • Cobalt silicide film is formed on the surface of G and 20SG.
  • the unreacted Co film is removed, and heat treatment is performed at 800-900 ° C. for several tens of seconds by an RTA process.
  • silicide layer 211 is not shown in the plan view of FIG.
  • a SiN film 212 is deposited as an antireflection film on the structure of FIG. 15F to a thickness of 70 nm by plasma CVD, and further SiO film is deposited on the SiN film 212 by plasma CVD.
  • An interlayer insulating film 213 is formed to a thickness of about lOOOnm.
  • the n + type diffusion region 205 and the source region of the reset transistor 20B formed in the element region portion 20W3, and the drain region of the selection transistor 20S are exposed.
  • the contact plug is formed into the contact 20cl, 20c2 and 20c3 by filling the contact hole with a low resistance metal such as W through a barrier metal film (not shown) such as Ti / TiN. Is formed.
  • the silicide layer 211 is formed in the formation region of the contacts 20c2 and 20c3, whereas the resilient silicide layer 211 is not formed in the formation region of the contact 20cl. It is preferable that a contact hole corresponding to the contact 20cl is first formed in the interlayer insulating film 213 by an optimized process, and thereafter contact holes corresponding to the contacts 20c2 and 20c3 are formed.
  • FIG. 15H shows a cross-sectional view along the line A—B—C—D of the CMOS image sensor 20 having the layout of FIG. 11 formed as described above.
  • the wiring layer 220 including the first metal wiring layer Ml-M3 shown in FIG. 13 and the second layer shown in FIG. A multilayer wiring structure including the wiring layer 221 including the first metal wiring layer N1 N3 is formed, and a SiN cover film 222 is formed on the multilayer wiring structure by a plasma CVD method. Further, microlenses 224 are formed on the SiN cover film 222 corresponding to the photodiode diffusion regions 20D1 and 20D2 of the pixels PX1 and PX2.
  • FIG. 16 shows a configuration of the CMOS device 40 according to the second embodiment of the present invention.
  • the same reference numerals are assigned to the portions corresponding to the portions described above, and the description is omitted.
  • the element region portion 20W1 forms a band-like region extending continuously in the column direction on the surface of the silicon substrate.
  • a p-type wall 20PW is formed between the pixel PX2 separated by the insulating film 201 and the pixel PX3 adjacent thereto in the column direction for element separation.
  • FIG. 17 shows a cross-sectional view along line AB in FIG.
  • B + is first accelerated by 150 keV between the diffusion region 20D2 constituting the photodiode PD in the pixel PX2 and the diffusion region 20D1 constituting the photodiode PD in the pixel PX3.
  • the p-type isolation U Under voltage, at a dose of 3 X 10 12 cm- 2, under the acceleration voltage of 30Ke V in the following Rere, by ion implantation at a dose of 5 X 10 12 cm- 2, the p-type isolation Uweru 20PW force It is formed with a width of about 0.4-0.5 ⁇ m.
  • the element isolation structure 201 In addition to the width 0.25-0.3 / im of the element isolation structure 201 as 201, in order to cover the spread of the depletion layer between the diffusion region 20D1 or 20D2 and the element isolation structure 201, 2 It is necessary to secure a distance of 0.3 / im, and therefore, a force S, which results in a total distance of 0.65-0.9 xm between the diffusion regions 20D1 and 20D2. According to the present embodiment, the interval can be reduced, and the resolution of the CMOS image sensor is improved. Alternatively, the area of each diffusion region 20D1, 20D2 can be increased.
  • FIG. 18 is a plan view showing a layout of the CMOS image sensor 60 according to the third embodiment of the present invention.
  • the gate length of the reset transistor 20B is set larger than that of any other transistor, for example, the transfer gate transistors 20C1, 20C2, the read transistor 20F, or the select transistor 20S.
  • the threshold value ion implantation dedicated to the reset transistor is performed in the element region of the reset transistor 20B whose area is increased as a result of the increase in the gate length, and the threshold voltage of the transistor 20B is 0.
  • Reduce to about IV For example, As + is ion-implanted into the region immediately below the gate electrode 20BG of the reset transistor 20B at a dose of 2 ⁇ 10 12 cm ⁇ 2 under an acceleration voltage of 50 keV.
  • the reset transistor 20B has a gate length GL of 0.0
  • the transfer gate transistors 20C1 and 20C2 have a gate length of 0.75 zm
  • the read transistor 20F has The gate length is 0.50 zm
  • the selection transistor 20S has a gate length of 0.34 xm.
  • the variation in the characteristics of the reset transistor 20 ⁇ is reduced despite the low threshold voltage, and the shared floating diffusion region FD is reduced even when the CMOS image sensor 60 is operated at a low voltage. It becomes possible to reset with the reset control voltage. A certain level can write the floating diffusion region FD to a high (reset) voltage with the same reset control voltage.
  • the reset transistor 20B, the read transistor 20F, and the selection transistor 20S force are formed in a single element region portion 20W3 that branches from the element region portion 20W1 via the element region portion 20W2.
  • a sufficient margin for increasing the gate length GL of the reset transistor 20B having high area use efficiency on the semiconductor substrate 200 is secured.
  • FIG. 19 is a plan view showing a layout of the CMOS image sensor 80 according to the fourth embodiment of the present invention.
  • the parts described above are denoted by the same reference numerals, and the description thereof is omitted.
  • a region 20W4 whose width is increased to form the single power contact 20c2 is the element region 20
  • the read transistor 20F extends in the column direction along W3 to the formation region of the read transistor 20F, and the read transistor 20F is formed to have a larger gate width GW than the read transistor in the previous embodiment.
  • the gate electrode 20FG of the read transistor 20F is close to the element region 2 OW1 in contact with the P, and the gate contact 20c6 cannot be formed.
  • the reset transistor 20B, the read transistor 20F, and the selection transistor 20S are separated from the element region portion 20W1 via the element region portion 20W2 into a single element region portion 20W3.
  • a usable space remains on the element region portion 20W3. Therefore, in the illustrated example, a lead portion 20FGc extending from the gate electrode 20FG in the column direction is formed and The contact 20c6 is formed on the pull-out portion 20FGc.
  • FIG. 20 shows a configuration of a CMOS image sensor 100 according to the fifth embodiment of the present invention.
  • the parts described above are denoted by the same reference numerals, and description thereof is omitted.
  • the CMOS image sensor 100 has a configuration similar to that of the CMOS image sensor 40 previously described in FIG. 16, but the shared floating diffusion region FD between the pixels PX1 and PX2 and the Of the element region portion 20W2 branching from the element region portion 20W1, the region 20R1 surrounded by the alternate long and short dash line is formed by LDD region 205 force S of the transfer gate transistors 20C1 and 20C2, for example, P + ion implantation.
  • the ion implantation for forming the LDD region 205 can be performed under the conditions described above with reference to FIG. 15E.
  • a mask process is used to avoid the region 20R1 from the B + ion implantation.
  • the process is performed only on the region 20R2 indicated by the two-dot chain line.
  • FIGS. 21A and 21B show a structure having a cross section shown in FIGS. 21A and 21B in the element region 20W1.
  • FIG. 21B shows a cross-sectional view along line AB in FIG. 20
  • FIG. 21A shows a cross-sectional view along line C-D in FIG.
  • the LDD region 205 so as to penetrate into the element region portion 20W1
  • the shared floating region FD becomes the transfer gate transistor 20C1.
  • the capacitance of the shared floating diffusion region FD is reduced, and the magnitude of the voltage signal generated in the shared floating diffusion region FD by the transferred photoelectrons can be increased. Become positive.
  • the region 20R1 and the region 20R2 are formed with a distance of about 0.2 ⁇ m.
  • the ion implantation step for forming the shield layer 207 in the region 20R2 can be omitted if necessary.
  • FIG. 22 is an equivalent circuit diagram showing a configuration of the CMOS image sensor 120 according to the sixth embodiment of the present invention.
  • the CMOS image sensor 120 is formed on a semiconductor substrate with transfer gate transistors Til, T12, T13, T14,..., T21, ⁇ 22, T23, T24,. T32, T33, T34,
  • transfer gate transistors T11 and T12, T13 and T14, T21 and ⁇ 22, ⁇ 23 and T24, T31 and ⁇ 32, ⁇ 33 and T34, T41 and ⁇ 42, ⁇ 43 and ⁇ 44 are connected in common to each gate.
  • the gates of the transfer gate transistors Tl 1 and T12 are on the transfer control line TG 1
  • the gates of the transfer gate transistors T13 and T14 are on the transfer control line TG3
  • the gates of the transfer gate transistors ⁇ 21 and ⁇ 22 are on the transfer control line.
  • the gates of the transfer gate transistors ⁇ 23 and ⁇ 24 are connected to the transfer control line TG4.
  • the gates of the transfer gate transistors T31 and ⁇ 32 are connected to the transfer control line TG2, and the gates of the transfer gate transistors ⁇ 33 and ⁇ 34 are connected to the transfer control line TG4.
  • the gate of ⁇ 42 is another transfer system not shown.
  • the gates of the transfer gate transistors T43 and T44 are further connected to another transfer control line.
  • the drains of the transfer gate transistors T12, T13, T22, and T23 commonly form a shared floating diffusion region FD1, and the shared floating diffusion region FD1 is connected to a reset voltage line VR extending in the column direction.
  • the reset transistor RT1 controlled by the reset signal on the reset control line RST1 extending in the row direction is reset.
  • the drains of the transfer gate transistors T32, T33, T42, T43 commonly form a shared floating diffusion region FD2, and the shared floating diffusion region FD2 is a reset voltage line VR extending in the column direction. Is reset by a reset transistor RT2 that is controlled by a reset signal on the reset control line RST2 that extends in the row direction.
  • a selection transistor SL1 connected to the reset voltage line VR and controlled by a selection control signal on the selection control line SEL1 extending in the row direction is formed.
  • a read transistor RD 1 having a gate connected to the shared floating diffusion region FD 1 is connected in series to the selection transistor SL1.
  • the read transistor RD1 forms a source follower circuit and supplies an output signal on a signal line SIG extending in the column direction.
  • a selection transistor SL2 connected to the reset voltage line VR and controlled by a selection control signal on the selection control line SEL2 extending in the row direction is provided.
  • a read transistor RD2 having a gate connected to the shared floating diffusion region FD2 is connected in series to the select transistor SL2.
  • the read transistor RD2 forms a source follower circuit and supplies an output signal on a signal line SIG extending in the column direction.
  • FIG. 23 shows pixels read by the selection signals on the transfer control lines TG1 to TG4 in FIG.
  • pixels that share a readout circuit including a readout transistor are enclosed.
  • 11 indicates a pixel having a photodiode D11
  • 12 indicates a pixel having a photodiode D12.
  • FIG. 24 is a timing chart for explaining the read operation of the CMOS image sensor 120 of FIG. However, FIG. 24 shows the operation when the selection control line TG4 is selected.
  • a reset pulse signal is supplied onto the reset control line RST1, whereby the reset transistor RT1 is turned on and the shared floating diffusion region FD1 is initialized.
  • a reset pulse signal is supplied onto the reset control line RST2, whereby the reset transistor RT2 is turned on and the shared floating diffusion region FD2 is initialized.
  • a selection pulse signal is supplied to the selection control line SEL1, and the selection transistor SL1 constituting the shared readout circuit of the photodiodes D12, D13, D22, D23 is turned on.
  • the initialization voltage of the shared floating diffusion region FD1 is read onto the signal line SIG by the read transistor RD1.
  • a selection pulse signal is supplied to the selection control line SEL2, and the selection transistor SL2 constituting the shared readout circuit of the photodiodes D32, D33, D42, and D43 is turned on.
  • the initialization voltage of the shared floating diffusion region FD2 is read onto the signal line SIG by the read transistor RD2.
  • a transfer control signal pulse is supplied to the transfer control line TG4, whereby the potential of the shared floating diffusion region FD1 is changed by the photoelectrons formed in the photodiode D23.
  • the potential of the shared floating diffusion region FD2 is changed by the photoelectrons formed in the photodiode D33.
  • a voltage change generated in the shared floating diffusion region FD1 is read onto the signal line SIG by the read transistor RD1. Further, by supplying the selection pulse signal to the selection control line SEL2 again, the voltage change generated in the shared floating diffusion region FD2 is read onto the signal line SIG by the read transistor RD2.
  • FIG. 25 shows a layout of the CMOS image sensor 120 that realizes the circuit of FIG.
  • the CMOS image sensor 120 is formed in a single continuous element region 120W shown in FIG. 26 defined by an element isolation region 1201 on a silicon substrate.
  • 120W continuously extends in parallel to each other in the column direction on the substrate, and a plurality of strip portions 120W1 each having an island-shaped element isolation region 120i, and an element region connecting the plurality of strip portions 120W1 to each other Part 120W2 and the element region part 120W2
  • the element region portion 120W3 is branched by force and extends between the pair of element region portions 120W1 by a limited distance in the column direction.
  • the element region portion 120W3 extends below the range shown in the drawing, while the element region portion 120W3 extends downward from a similar region formed at the top in the drawing, that is, Extends in the column direction
  • the cross-shaped p-type element isolation well 120PW force shown in FIG. 27 corresponds to the element isolation well 20PW of FIG.
  • the n-type diffusion region 1 20D11—120D14, 120D21, 120D24 force corresponding to the photodiodes D11 D14, D21—D24 in FIG. N-type diffusion regions 20D1 and 20D 4 are formed.
  • the shared floating diffusion region FD1 of FIG. 22 is formed between the photodiodes D12 and D22, and between the shared floating diffusion region FD1 and the photodiode D12.
  • the transfer gate transistor T12 is formed.
  • the shared floating diffusion region FD1 extends in the element region portion 120W2 to the adjacent element region portion 120W1 in the column direction.
  • the shared floating diffusion region FD1 and the photo A transfer gate transistor T13 is formed between the diode D13 and a transfer gate transistor T23 is formed between the shared floating diffusion force FD1 and the photodiode D23.
  • a transfer gate transistor T11 is formed adjacent to the photodiode D11, and a transfer gate transistor T21 is formed adjacent to the photodiode D21.
  • T12 shares the gate electrode G1.
  • the transfer gate transistors T21 and T22 share the gate electrode G2.
  • a transfer gate transistor T14 is formed adjacent to the photodiode D14, and a transfer gate transistor T24 is formed adjacent to the photodiode D24.
  • T13 and T14 share the gate electrode G3.
  • the transfer gate transistors T23 and T24 share the gate electrode G4.
  • a single contact 120cl is formed in the element region portion 120W2, and In the region 120R surrounded by a broken line in FIG. 25 including the contact 120cl, an LDD region corresponding to the LDD region 205 in the previous embodiment is common to the transfer gate transistors. T12, T13, T22. T23. It is formed by ion implantation.
  • a single power contact 120c2 is provided in the element region portion 120W3, and a gate electrode G7 is provided between the LDD region and the power contact 120c2 in the element region portion 120W3.
  • the selection transistor SL1 in FIG. 22 having the gate electrode G5 and the read transistor RD1 in FIG. 22 having the gate electrode G6 are formed on the downstream side of the power contact 120c2. Has been.
  • the LDD region 120R is formed so as to overlap a part of the shared floating diffusion region FD1 in the diffusion regions 120D11 and 120D24 of each photodiode. Similar to the embodiment of FIG. 20, the capacitance of the shared floating diffusion region FD1 is reduced, and a larger voltage change is obtained in the shared floating diffusion region FD1 by photoelectrons.
  • the shared floating diffusion region FD1 is connected to the gate electrode G6 of the read transistor RD1 at the single contact 120cl by the first-layer metal wiring pattern 120M1 shown in FIG.
  • the shared floating diffusion region FD2 is connected to the gate electrode G6 of the read transistor RD2 in the single contact 120cl formed in the shared floating diffusion region FD2 by the metal wiring pattern 120M2 corresponding to the wiring pattern 120M1. Connected.
  • the reset voltage VR is supplied to the power contact 120c2 via the first-layer wiring pattern 120M3 shown in FIG.
  • the gate electrode G4 common to the transfer gate transistors T23 and T24 is connected to the gate electrode G10 common to the transfer gate transistors T33 and T34 adjacent in the column direction by the first-layer wiring pattern M5. .
  • the transfer gate Transistors Til and T12 share a gate electrode Gl
  • transfer gate transistors T13 and T14 share a gate electrode G3.
  • the transfer gate transistors T21 and T22 share the gate electrode G2, and the transfer gate transistors T23 and T24 share the gate electrode G4.
  • the transfer gate transistors T31 and T32 share the gate electrode G8, and the transfer gate transistors T33 and T34 share the gate electrode G10.
  • the transfer gate transistors T41 and T42 share the gate electrode G9, and the transfer gate transistors T43 and T44 share the gate electrode G11.
  • the transfer gate transistors T11 and T12 are connected to a transfer gate transistor pair (not shown) adjacent in the column direction in the first layer metal wiring pattern 12OM6, and the transfer gate transistors Transistors T13 and T14 are a first-layer metal wiring pattern 120M7 and are connected to a pair of transfer gate transistors (not shown) adjacent in the column direction.
  • the transfer gate transistors T41 and T42 are connected to a pair of transfer gate transistors (not shown) adjacent in the column direction by a first-layer metal wiring pattern 120M8.
  • T43 and T44 are first-layer metal wiring patterns 120M9 and are connected to adjacent transfer gate transistor pairs (not shown) in the column direction.
  • the metal pattern 120M10 constituting the signal line SIG extends in the column direction and is connected to the source contacts 120c3 of the read transistors RD1 and RD2.
  • FIG. 28 shows a second-layer wiring pattern formed on the CMOS image sensor 120.
  • metal wiring patterns 120N1 and 120N2 extend in parallel in the row direction in correspondence with the selection control lines TG1 and TG3 in the row direction, and the metal wiring pattern 120N1 is connected to the first-layer metal wiring pattern 120M6, and the metal pattern 120N2 is connected to the first-layer metal wiring pattern 120M7.
  • the metal wiring pattern 120N3 that becomes the selection control line SEL1 extends in the direction of the metal, and the metal pattern force extending from the metal wiring pattern 120N3 is not shown in FIG.
  • the gate electrode G5 of the selection transistor SL1 is connected to the gate electrode G5 of the select transistor SL1 through a contact through a first-layer wiring pattern for drawing out the gate electrode pattern G5.
  • the whereabouts are adjacent to the metal wiring pattern 120N3. Further, a metal wiring pattern 120N4 that becomes the reset control line RST1 extends, a metal pattern extends from the metal wiring pattern 120N4, and the first layer is connected to the gate electrode G7 of the reset transistor RT1. They are connected through the metal lead-out wiring pattern GR formed in the eye.
  • the metal wiring patterns 120N5 and 120N6 to be the transfer control lines TG2 and TG4 extend in the column direction, and the metal wiring pattern 120N5 is the metal wiring pattern of the first layer.
  • the metal wiring pattern 120N6 is connected to 120M4, and the first-layer metal wiring pattern 120M5.
  • the metal wiring pattern 120N7 that becomes the selection control line SEL2 extends in the direction of the metal, and the metal pattern force extending from the metal wiring pattern 120N7 is not removed in FIG.
  • the gate electrode pattern G5 is connected to the gate electrode G5 of the selection transistor SL1 through a contact through a first-layer wiring pattern that draws out the gate electrode pattern G5.
  • a metal wiring pattern 120N8 that becomes the reset control line RST2 extends in the row direction adjacent to the metal wiring pattern 120N7.
  • a metal pattern extends and is connected to the gate electrode G7 of the reset transistor RT2 via the metal lead wiring pattern GR formed in the first layer.
  • photodiodes can be arranged not only in the column direction but also in the row direction in the CMOS image sensor, improving the resolution or increasing the light receiving area of each photodiode. It becomes possible.
  • the number of contacts formed in the shared floating diffusion region FD1 or FD2 is only one for four photodiodes, and the problem of dissipation of photoelectrons to the substrate due to junction leakage is reduced. Is done. Further, only one power contact is formed on the element region portion 120W3 for the four photodiodes, so that the manufacturing yield of the CMOS image sensor can be greatly improved.
  • the number of wiring patterns in the second layer per pixel pitch is two (120N1 and 120N2, 120N3 and 120N4, 120N5 and 120N6, and one layer has 120N7 and 1 20N8), the structure of the CMOS image sensor can be simplified, and the light receiving efficiency can be improved without the light receiving region being covered with the wiring pattern.
  • the present invention can be applied to an imaging apparatus in general, and can be applied to, for example, an imaging apparatus incorporated in a digital camera, a mobile phone, and other electronic devices.

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Abstract

　ＣＭＯＳ撮像素子は、行列状に配列された複数のＣＭＯＳフォトセンサよりなり、列方向に隣接する第１のＣＭＯＳフォトセンサと第２のＣＭＯＳフォトセンサとは、半導体基板上に素子分離領域により画成された、単一の、連続した素子領域中に形成される。

Description

明 細 書
CMOS撮像素子
技術分野
[0001] 本発明は一般に半導体装置に係り、特に CMOS撮像素子に関する。
背景技術
[0002] 今日、 CMOS撮像素子はカメラ付携帯電話機やデジタルスチルカメラなどにぉレヽ て広く使われている。 CMOS撮像素子は CCD撮像素子に比べて構成が簡単で、安 価に構成できる好ましレ、特徴を有する。
[0003] 図 1は、このような CMOS撮像素子 100の構成を示す。
[0004] 図 1を参照するに、 CMOS撮像素子 100は多数の CMOS画素素子 10が行列状 に配列された受光領域 101Aを有し、前記受光領域 101A中の各々の CMOS画素 素子 10に対して行選択回路 101Bと信号読出し回路 101Cとが協働する。ここで前 記行選択回路 101Bは、所望の CMOS画素素子 10の転送制御線 TGとリセット制御 線 RST、および選択制御線 SELを選択し、一方前記信号読出し回路 101Cはリセッ ト電圧線 VRにリセット電圧を供給するとともに、信号読出し線 SIGに出力されるピクセ ルからの信号電圧を読み出す。
[0005] 図 2は、図 1の CMOS撮像素子 100中において使われる一画素分 CMOS素子 10 の構成を示す。
[0006] 図 2を参照するに、前記リセット電圧線 VRに接続され所定のリセット電圧が供給され る電源端子 10Aには、フォトダイオード 10D力 前記リセット制御線 RST上のリセット 信号により制御されるリセットトランジスタ 10B、および前記転送制御線 TG上の転送 制御信号により制御される転送ゲートトランジスタ 10Cを介して、逆バイアスされるよう に接続されており、前記フォトダイオード 10Dにおいて光照射により形成された光電 子は前記転送ゲートランジスタ 10Cを介して前記リセットトランジスタ 10Bと転送ゲート トランジスタ 10Cとの中間ノードに形成された浮遊拡散領域 FDに蓄積され、電圧に 変換される。
[0007] そこで図 2の構成では、前記浮遊拡散領域 FDに生じた電圧信号が前記電源端子 10Aからの電源電圧により駆動されソースフォロワ回路を形成する読出しトランジスタ
10Fにより読み出され、前記読出しトランジスタ 10Fの出力力 S、前記読出しトランジス タに直列に接続され、前記選択制御線 SEL上の選択制御信号により制御される選 択トランジスタ 10Sにより、前記信号線 SIG上に出力される。
[0008] なお図 2の CMOS画素素子 10と同等の動作をする CMOS画素素子として、図 3に 示すように読出しトランジスタ 10Fと選択トランジスタ 10Sの位置関係を入れ替えた構 成の CMOS素子 10 'も可能である。
[0009] 図 4は、図 2あるいは図 3の CMOS画素素子 10あるいは 10'の動作を説明する図 である。
[0010] 図 4を参照するに、最初に前記選択制御線 SEL上の選択制御信号が立ち上がり、 前記選択トランジスタ 10Sが導通することにより、所望の CMOS画素素子を含む列が 選択される。
[0011] 次に前記リセット制御線 RST上のリセット信号が立ち上がり、前記リセットトランジス タ 10Bが導通することにより、前記浮遊拡散領域 FDが充電され、リセットされる。この 段階では、前記転送トランジスタ 10Cはオフになっている。前記リセット信号の立ち上 力 Sりに対応して前記浮遊拡散領域 FDの電位も立ち上がり、その効果が前記読出しト ランジスタ 10Fおよび導通状態にある選択トランジスタ 10Sを介して信号線 SIG上に も現れるが、この信号線 SIGの立ち上がりは信号の読出しには使われない。
[0012] 次に前記リセット信号が立ち下がった後、前記転送ゲートトランジスタ 10Cをオフに 維持したまま、前記浮遊拡散領域 FDの電位が前記読出しトランジスタ 10Fにより前 記信号線 SIG上に読み出され、ノイズレベルの読出しが行われる。
[0013] さらに前記ノイズレベル読出しの後、前記転送制御線 TG上の転送制御信号が立 ち上がり、前記フォトダイオード 10D中に形成された電荷が前記転送ゲートトランジス タ 10Cを介して前記浮遊拡散領域 10Fに転送される。前記浮遊拡散領域 10Fの電 位は、転送された電荷量 Qにより、 AV=Q/C、ただし Cは前記浮遊拡散領域 10F の容量、だけ変化する。そこで、前記転送制御信号が立ち下がった後、前記浮遊拡 散領域 10Fの電位が前記読出しトランジスタ 10Fにより読み出され、前記選択トラン ジスタ 10Sを介して前記信号線 SIG上に出力される。 発明の開示 発明が解決しょうとする課題
[0014] ところで、図 2あるいは図 3の CMOS画素素子を集積して図 1のような撮像素子 100 を形成する場合、例えば図 5に示すようにいくつかのトランジスタを複数の CMOS画 素素子で共通に使うように構成し、画素素子の構成を簡素化するとともに、集積密度 を向上させる提案がなされてレ、る。
[0015] 図 5の例では、列方向に隣接する二つの CMOS画素素子 PX1および PX2の間に おいて、リセットトランジスタ 10B、読出しトランジスタ 10Fおよび選択トランジスタ 10S を共通に使っている。
[0016] さらに、 2以上の複数行間、あるいは複数列間で CMOS画素素子の構成要素を共 通化する提案もなされてレヽる。
[0017] 図 6は、図 5の回路構成を実現するための一つのレイアウト例 10を示す（特開平 20
1
00— 232216号公報参照）。
[0018] 図 6を参照するに、この従来のレイアウトでは前記 CMOS画素素子 PX1および PX 2は、シリコン基板中に素子分離領域 101により画成されたそれぞれの素子領域中に 、列方向（図中、上下方向）に隣接して形成されており、素子 PX1の浮遊拡散領域 F D1と素子 PX2の浮遊拡散領域 FD2とが、前記シリコン基板表面を延在する配線パ ターン 10fで接続されている。図 6の構成では、素子 PX1においてフォトダイオード 1 0Dを形成する拡散領域と浮遊拡散領域 FD1を形成する拡散領域とが連続した第 1 の素子領域 10W1を形成し、一方、素子 PX2においてフォトダイオード 10Dを形成す る拡散領域と浮遊拡散領域 FD2を形成する拡散領域、さらに前記トランジスタ 10B， 10Fおよび 10Sを構成する拡散領域が、前記第 1の素子領域 10W1とは別の、連続 した第 2の素子領域 10W2を形成する。
[0019] しかし、力かる素子分離構造 101により分離された第 1および第 2の素子領域 10W1 および 10W2を有する構成では前記配線パターン 10fを接続するためにシリコン基板 上に形成された浮遊拡散領域 FD1および FD2の二箇所にコンタクトホールを形成 する必要があり、コンタクトホール形成に伴う欠陥を介した接合リークにより、前記浮 遊拡散領域 FD1あるいは FD2に蓄積された電荷が基板へと散逸する危険が増大す る問題が生じる。またコンタクトホールの数が多いため、製造歩留まりも低下しやすい 問題が生じる。さらにかかるコンタクトホールを形成するために、前記浮遊拡散領域 F D1あるいは FD2を不必要に大きく形成する必要がある力 S、このように浮遊拡散領域 FD1あるいは FD2を大きな面積で形成すると、集積密度の向上が妨げられる問題が 生じる。
[0020] 図 7は、特開平 11—126895号公報に記載の別のレイアウト 10を示す。図中、先に
2
説明した部分に対応する部分には同一の参照符号を付す。
[0021] 図 7を参照するに、この従来のレイアウトでは行方向（図中横方向）および列方向（ 図中上下方向）に隣接する合計で四つの CMOS画素素子 PX1— PX4において、前 記リセットトランジスタ 10B、読出しトランジスタ 10Fおよび選択トランジスタ 10Sを共通 に使う。
[0022] より具体的には、シリコン基板上に素子分離領域 101により CMOS画素素子 PX1 一 PX4の画素領域が画成されており、前記素子 PX1と PX2との間には、それぞれの 転送ゲートトランジスタ 10Cを介して共通の浮遊拡散領域 FD1が形成され、同様に C MOS画素素子 PX3と PX4との間には、それぞれの転送ゲートトランジスタ 10Cを介 して共通の浮遊拡散領域 FD2が形成されてレ、る。
[0023] さらに前記浮遊拡散領域 FD1および FD2は、それぞれのリセットトランジスタ 10B を介して前記 CMOS画素素子 PX1— PX4に共通に形成された電源端子 1 OAに接 続される。さらに前記 CMOS素子 PX1と PX3の間、および CMOS素子 PX2と PX4と の間には、連続して、読出しトランジスタ 10Fおよび選択トランジスタ 10S力 前記 C MOS素子 PX1— 4に共通に形成されている。その際、前記素子 PX1— 4のフォトダ ィオード 10Dを構成する拡散領域は、前記浮遊拡散領域 FD1， FD2およびリセットト ランジスタ 10Bの拡散領域とともに、単一の連続した第 1の素子領域 10W11を形成 し、一方前記読出しトランジスタ 10Fおよび選択トランジスタ 10Sを構成する拡散領域 は、前記第 1の素子領域 10W11とは別の、前記第 1の拡散領域から前記素子分離 構造 101により分離された第 2の素子領域 10W12を形成する。
[0024] かかる構成では、二つの CMOS画素素子の間で浮遊拡散領域 FD1あるいは FD2 を共通に使い、またリセットトランジスタ 10Bを共通に使レ、、さらに四つの CMOS画素 素子 PX1— PX4の間で読み出しトランジスタ 10Fおよび選択トランジスタ 10Sを共通 に使うため、集積密度をさらに向上させることができる。
[0025] 一方、図 7の構成では前記二つの浮遊拡散領域 FD1および FD2が存在し、前記 浮遊拡散領域 FD 1あるいは FD2と読出しトランジスタ 1 OFとの間の接続が、図示を 省略した配線パターンを使って行われるため、前記浮遊拡散領域 FD1および FD2 のそれぞれに対応して、シリコン基板上にコンタクトホールを形成する必要がある。し 力、しこのような浮遊拡散領域上へのコンタクトホールの形成は、先にも述べた接合リ ークによる電荷の基板への散逸の危険を増大させる。またリセットトランジスタ 10Bと 読出しトランジスタ 10Fとが異なった位置に形成されるため、電源端子 10Aをそれぞ れの位置に、 2箇所形成する必要があり、製造歩留まりの観点からも課題を有してい る。
[0026] 図 8は、特開平 10—150182号公報に記載の別のレイアウト 10を示す。図中、先に
3
説明した部分に対応する部分には同一の参照符号を付す。
[0027] 図 8を参照するに、この従来のレイアウトでは前記 CMOS画素素子 PX1および PX 2は列方向（図中上下方向）に隣接して形成されており、前記 CMOS画素素子 PX1 のフォトダイオード 10Dと前記 CMOS画素素子 PX2のフォトダイオード 10Dとの間に 、それぞれの転送ゲートトランジスタ 10Cを介して浮遊拡散領域 FDが共通に形成さ れている。その際、前記素子 PX1のフォトダイオード 10Dと素子 PX2のフォトダイォ ード 10Dとは、間に形成された浮遊拡散領域 FDとともに、第 1の素子領域 10W21を 形成する。
[0028] 前記浮遊拡散領域 FDは前記シリコン基板表面を延在する配線パターン 10fを介し て電源端子 10Aに接続されたリセットトランジスタ 10Bに接続されており、また前記配 線パターン 10fを介して別の電源端子 10Aに接続されたソースフォロワ構成の読出し トランジスタ 10Fに接続される。一方、前記トランジスタ 10Fのソース側には選択トラン ジスタ 1 OSが形成され、前記選択トランジスタ 1 OSはコンタクトホールを介して信号線 SIGに接続されている。その際、前記リセットトランジスタ 10B，読出しトランジスタ 10 Fおよび選択トランジスタ 10Sは、前記第 1の素子領域 10W21とは別の第 2の素子領 域 10W22中に形成される。 [0029] 図 8の構成では、リセットトランジスタ 10Bおよびセレクトトランジスタ 10Sのゲート電 極がシリコン基板表面を連続して延在するポリシリコンパターンにより形成されている ため、前記フォトダイオード 10Dを構成する拡散領域、従って CMOS画素素子の受 光領域の大きさに制限が生じる問題がある。また前記浮遊拡散領域 FDが配線バタ ーン 10fにより前記リセットトランジスタ 10Bのドレイン領域に接続されているため、前 記浮遊拡散領域 FDにおけるコンタクトホールにおいてのみならず、前記リセットトラン ジスタのドレイン領域に形成されるコンタクトホールにおいても、基板への接合リーク による電荷の散逸が発生する可能性がある。
[0030] 図 9は、特開 2001—298177号公報に記載の別のレイアウト 10を示す。図中、先 に説明した部分に対応する部分には同一の参照符号を付す。
[0031] 図 9を参照するに、本実施例では列方向に隣接した CMOS画素素子 PX1および P X2のそれぞれのフォトダイオード 10Dおよび転送ゲートトランジスタ 10C、さらに共通 に設けられた浮遊拡散領域 FDと共に、素子分離構造中に形成された第 1の素子領 域 W31中に形成されており、さらに前記第 1の素子領域 W31とは別の第 2の素子領 域 W32中に、図示は省略するが、リセットトランジスタ 10B,読出しトランジスタ 10Fお よび選択トランジスタ 10Sを含む読出し回路が形成されている。さらに前記第 1の素 子領域 W31中の浮遊拡散領域 FDと前記第 2の素子領域 W32中のリセットトランジス タとカ 基板へのコンタクトホール CI, C2を有する配線パターン 10fにより、接続され ている。
[0032] かかる構成においても、基板へのコンタクトホールが 2箇所必要で、浮遊拡散領域 FDの接合リークが増えてノイズになる問題が生じる可能性がある。またコンタクトホー ル C1を形成するために前記浮遊拡散領域 FDの接合において面積を増大させる必 要があり、集積密度の向上の観点からも問題が生じる。
[0033] 図 10は、特開 2000—152086号公報に記載のさらに別のレイアウト 10を示す。
[0034] 図 10を参照するに、この従来のレイアウトでは行方向（図中横方向）および列方向（ 図中上下方向）に隣接する合計で四つの CMOS画素素子 PX1— PX4において、前 記リセットトランジスタ 10B、読出しトランジスタ 10Fおよび選択トランジスタ 10Sを共通 に使う。 [0035] より具体的には、シリコン基板上に素子分離領域 101により CMOS画素素子 PX1 一 PX4の画素領域が画成されており、前記素子 PX1— PX4の間には、それぞれの 転送ゲートトランジスタ 10Cを介して共通の浮遊拡散領域 FDが形成されている。さら に前記浮遊拡散領域 FDの一部には、前記電源端子 10Aに対応するコンタクトホー ルを有するリセットトランジスタ 10Aが形成されており、前記フォトダイオード 10D，転 送ゲートトランジスタ 10Cおよび前記リセットトランジスタ 10Bは、共通の第 1の素子領 域 W1中に形成される。
[0036] さらに図 10の従来例では前記縦方向に隣接する CMOS画素素子、例えば素子 P XIと PX2の間に、前記第 1の素子領域 W41とは別の第 2の素子領域 W42が形成され ており、前記素子領域 W42には読出しトランジスタ 10Fと選択トランジスタ 10Sとが形 成されている。
[0037] 図 10の構成では、前記浮遊拡散領域 FDに形成されるコンタクトホールは、前記読 出しトランジスタ 10Fのゲート電極が接続されるコンタクトホール C1一つである力 前 記第 1の素子領域 W41にリセットトランジスタ 10Aの電源端子 10Aとなるコンタクトホ ール 10を形成する必要があり、さらに前記第 2の素子領域 W42に、前記読出しトラン ジスタ 10Fのための電源端子 10Aとなるコンタクトホールを形成する必要がある。この ため、図 10の構成では製造歩留まりが低下する恐れがあり、さらにフォトダイオード 1 0Dの間隔が、縦方向と横方向とで異なる問題、換言すると受光面に受光素子を一 様に配列することができない問題が生じる。
[0038] このように、図 5に示すような読出しトランジスタ 10Fを共通化した回路を実現する従 来のレイアウトでは、前記回路に対応するレイアウトパターン中に複数の活性領域を 、素子分離領域を隔てて形成する必要があり、素子面積が増大してしまい、所望の 集積密度、換言すると解像度の向上に支障が生じていた。さらにレイアウトパターン のレ、くつかでは、フォトダイオードにおける光電変換により形成された光電子が蓄積 する浮遊拡散領域に複数のコンタクトホールを形成する必要があり、接合リークにより 光電子が基板へと散逸しやすい問題が生じていた。さらにレイアウトパターンによつ ては、電源電圧（リセット電圧）を供給するために複数の電源コンタクトホールを形成 する必要があるが、力かる複数の電源コンタクトホールの形成は、 CMOS撮像素子 の歩留まりを低下させる。
特許文献 1 :特開 2000 - 232216号公報
特許文献 2 :特開 2001— 298177号公報
特許文献 3：特開平 11 - 126895号公報
特許文献 4 :特開 10— 256521号公報
特許文献 5：特開 2000 - 152086号公報
特許文献 6 :特開 2000— 260971号公報
特許文献 7：特開 10 - 150182号公報
課題を解決するための手段
[0039] 一の観点によれば、本発明は、
行列状に配列された複数の CMOSフォトセンサよりなる CMOS撮像素子であって 列方向に隣接する第 1の CMOSフォトセンサと第 2の CMOSフォトセンサとは、半 導体基板上に素子分離領域により画成された、単一の、連続した素子領域中に形成 される CMOS撮像素子を提供する。
[0040] 他の観点によれば、本発明は、
行列状に配列された複数の CMOSフォトセンサよりなる CMOS撮像素子であって 列方向に隣接する第 1の CMOSフォトセンサと第 2の CMOSフォトセンサと、前記 第 1の CMOSフォトセンサおよび前記第 2の CMOSフォトセンサに対してそれぞれ行 方向に隣接する第 3の CMOSフォトセンサと第 4の CMOSフォトセンサとは、半導体 基板上に素子分離領域により画成された、単一の、連続した素子領域中に形成され る CMOS撮像素子を提供する。
発明の効果
[0041] 本発明によれば、 CMOSフォトセンサを集積化した CMOS撮像素子において、半 導体基板上に素子分離領域により画成された単一の連続した素子領域中に複数の CMOSフォトセンサを集積化することにより、単一の電源コンタクトを使用することが 可能になる。これにより、 CMOS撮像素子の製造歩留まりを向上させることができる。 また前記単一の素子領域中に、前記複数の CMOSフォトセンサに共通に使われる 浮遊拡散領域を形成することが可能で、かかる浮遊拡散領域から信号電圧を取り出 すのに単一の信号コンタクトを形成することが可能になる。その結果、接合リークによ る偽信号が回避され、効率の高い CMOS撮像素子を得ることが可能になる。
図面の簡単な説明
[図 l]CMOS撮像素子の概略的構成を示す図である。
[図 2]図 1の CMOS撮像素子で使われる CMOSフォトセンサの回路構成を示す図で ある。
[図 3]図 2の変形例による回路構成を示す図である。
[図 4]図 2あるいは図 3の CMOSフォトセンサの動作を説明するタイミングチャートであ る。
[図 5]図 2の CMOSフォトセンサを二つ集積化し、共通の選択および読出し回路を設 けた CMOS撮像素子の回路構成を示す図である。
[図 6]図 5の回路構成を実現するための従来のレイアウトの一例を示す図である。
[図 7]四つの CMOSフォトセンサを集積化した CMOS撮像素子の従来のレイアウトの 一例を示す図である。
[図 8]図 5と同様な従来のレイアウトを示す図である。
[図 9]さらに別の従来のレイアウトを示す図である。
[図 10]さらに別の従来のレイアウトを示す図である。
[図 11]本発明の第 1実施形態による CMOS撮像素子のレイアウトを示す図である。
[図 12]図 11のレイアウトを、より広い範囲にわたり示す図である。
[図 13]図 11のレイアウトで使われる、第 1層目の配線パターンを示す図である。
[図 14]図 11のレイアウトで使われる、第 2層目の配線パターンを示す図である。
[図 15A]図 11の CMOS撮像素子の製造工程を示す図（その 1 )である。
[図 15B]図 11の CMOS撮像素子の製造工程を示す図（その 2)である。
[図 15C]図 11の CMOS撮像素子の製造工程を示す図（その 3)である。
[図 15D]図 11の CMOS撮像素子の製造工程を示す図（その 4)である。
[図 15E]図 11の CMOS撮像素子の製造工程を示す図（その 5)である。 [図 15F]図 11の CMOS撮像素子の製造工程を示す図（その 6)である。
[図 15G]図 11の CMOS撮像素子の製造工程を示す図（その 7)である。
[図 15H]図 11の CMOS撮像素子の製造工程を示す図（その 9)である。
[図 16]本発明の第 2実施例形態による CMOS撮像素子のレイアウトを示す図である
[図 17]図 16の一部の断面を示す図である。
[図 18]本発明の第 3実施形態による CMOS撮像素子のレイアウトを示す図である。
[図 19]本発明の第 4実施形態による CMOS撮像素子のレイアウトを示す図である。
[図 20]本発明の第 5実施形態による CMOS撮像素子のレイアウトを示す図である。
[図 21A]図 20中、線 C—Dに沿った断面を示す図である。
[図 21B]図 20中、線 A— Bに沿った断面を示す図である。
[図 22]本発明の第 6実施形態による CMOS撮像素子の等価回路を示す図である。
[図 23]図 22の CMOS撮像素子における読出し動作を説明する図である。
[図 24]図 22の CMOS撮像素子の動作を示すタイミングチャートである。
[図 25]図 22の回路を実現する、本発明第 6実施形態による CMOS撮像素子のレイ アウトを示す図である。
[図 26]図 26のレイアウトにおける素子分離領域と素子領域とを示す図である。
[図 27]図 22のレイアウトで使われる第 1層目の配線パターンを示す図である。
[図 28]図 22のレイアウトで使われる第 2層目の配線パターンを示す図である。
符号の説明
10, 10 '， 10 , 10 , 10 , 10 CMOSフォトセンサ
1 2 3 4
10A リセット電圧端子
10B リセットトランジスタ
10C 転送ゲートトランジスタ
10D, D11— D44 フォトダイオード
10F 読出しトランジスタ
10f 配線パターン
10S 選択トランジスタ 101 素子分離領域
10W1, 10W2, 10W11, 10W12, W31, W32, W41, W42 素子領域
20, 40, 60, 80, 100, 120 CMOS撮像素子
20B リセットトランジスタ
20C1, 20C2、 T11一 T44 転送ゲートトランジスタ
20D1, 20D2, 120D11 120D24 フォトダイオード拡散領域
20CG1, 20CG2, 20BG, 20FG, 20SG, G1— G7 ゲート電極
20F 読出しトランジスタ
20H, 20hl, 20h2, 20h3 酉己泉パターン
201 素子分離領域
20PW, 1201, 120i, 120PW 素子分離拡散領域
20S, SL1, SL2 選択トランジスタ
20W, 120W 素子領域
20W1, 20W2, 20W3, 120W1, 120W2, 120W3 素子領域部分
20cl— 20c8, 120cl, 120c2 コンタク卜
FD, FD1, FD2 共有浮遊拡散領域
Ml— M4, 120M1— 120M9 第 1配線層
N1— N3, 120N1— 120N8 第 2酉己線層
PX1, PX2 画素
発明を実施するための最良の形態
[0044] [第 1の実施形態]
図 11は、本発明の第 1の実施形態による CMOS撮像素子 20のレイアウトを示す。
[0045] 図 11を参照するに、前記 CMOS撮像素子 20は図 5と同じ等価回路を有しており、 シリコン基板表面に素子分離領域 201により画成された単一の素子領域 20W中に形 成されてレヽることを特徴とする。
[0046] より具体的に説明すると、前記シリコン基板表面には、前記単一の素子領域 20W の一部を構成し列方向（図中上下方向）に延在する素子領域部分 20W1が素子分 離領域 201により画成されており、前記素子領域部分 20W1中には図 5の CMOSフ オトセンサ CMOS1に対応する画素 PX1および CMOSフォトセンサ CMOS2に対応 する画素 PX2が、前記列方向に隣接して形成されてレ、る。
[0047] そこで前記素子領域部分 20W1中には、前記画素 PX1におレ、て前記 CMOSフォト センサ CMOS1のフォトダイオード 10Dを構成する拡散領域 20D1と、前記画素 PX2 において前記 CMOSフォトセンサ CMOS2のフォトダイオード 10Dを構成する拡散 領域 20D2とが、前記列方向に整列して形成され、前記画素 PX1の浮遊拡散領域 F D1と前記画素 PX2の浮遊拡散領域 FD2と力 前記素子領域部分 20W1中において 前記拡散領域 20D1と前記拡散領域 20D2との中間に、共有浮遊拡散領域 FDとして 形成されている。
[0048] さらに前記拡散領域 20D1と前記共通浮遊拡散領域 FDとの間には、ゲート電極に 転送制御信号 TGが供給される画素 PX1の転送ゲートトランジスタ 20C1が、また前記 拡散領域 20D2と前記共通浮遊拡散領域 FDとの間には、ゲート電極に転送制御信 号 TGが供給される画素 PX2の転送ゲートトランジスタ 20C2が、それぞれ前記 CMO Sフォトセンサ CMOS1および CMOS2の転送ゲートトランジスタ 10Cに対応して形成 されており、前記転送ゲートトランジスタ 20C1のゲート電極 20CG1、あるいは前記転 送ゲートトランジスタ 20C2のゲート電極 20CG2に供給される前記転送制御信号 TG に応じて、前記画素 PX1のフォトダイオード拡散領域 20D1あるいは前記画素 PX2の フォトダイオード拡散領域 20D2において形成された光電子が、前記共通浮遊拡散 領域 FDに転送される。
[0049] さらに前記素子領域部分 20W1からは、前記共通浮遊拡散領域 FDが形成されて レ、る部分において、行方向に素子領域部分 20W2が延出し、前記素子領域部分 20 W2は、前記単一の素子領域 20Wの一部を構成し列方向に延在する素子領域部分 20W3に接続される。その際、前記素子領域部分 20W2、および前記素子領域部分 20W3のうち、前記素子領域部分 20W2が接続される部分は、前記共通浮遊拡散領 域 FDを構成する。
[0050] 前記素子領域部分 20W3には、前記共通浮遊拡散領域 FDを構成する部分に単 一のコンタクト 20clが形成され、さらに前記単一のコンタクト 20clから前記列方向に オフセットした位置に、前記電源端子 10Aに対応する単一のコンタクト 20c2が形成さ れる。さらに前記素子領域部分 20W3には、前記コンタクト 20clと 20c2の間に、ゲー ト電極 20BGに前記リセット制御信号 RST1および RST2を供給され前共有浮遊拡散 領域 FDをリセットする共有リセットトランジスタ 20Bが形成されている。すなわち、前 記共有リセットトランジスタ 20Bは、前記画素 PX1および画素 PX2により共有されてい る。
[0051] 前記第 3の素子領域部分 20W3はさらに前記コンタクト 20c2を超えて列方向に、前 記画素素子 PX2に列方向上で隣接する次の画素の領域へと延在し（図 12参照）、前 記素子領域部分 20W3の延在部には、図 5の読出しトランジスタ 10Fに対応する、ゲ ート電極 20FGを有する読出しトランジスタ 20Fおよび選択トランジスタ 10Sに対応し ゲート電極 20SGに選択制御信号 SEL1および SEL2を供給される選択トランジスタ 2 OSが形成される。
[0052] さらに前記素子領域部分 20W3の延在部の先端、すなわち前記選択トランジスタ 2
OSの先には、信号線 SIGが接続されるコンタクト 20c3が形成される。
[0053] 図 12は、図 11の CMOS撮像素子 20のより広い範囲を示す平面図である。
[0054] 図 12を参照するに、前記画素 PX1, PX2に列方向に隣接してさらに同一構成の別 の画素 PX3, PX4が繰り返し形成されている力 前記画素 PX3, PX4の共有浮遊拡 散領域 FDが、前記半導体基板上を延在する配線パターン 20Hにより、前記画素 PX 1, PX2の共有読出しトランジスタ 20Fのゲート電極 20FGに接続され、前記共有読 出しトランジスタ 20Fは、ソースフォロワ回路により、前記画素 PX3, PX4のフォトダイ オードで形成され、その共有浮遊拡散領域 FDに転送された光電子による電圧信号 を読み出す。同様に、前記画素 PX1, PX2において形成された電圧信号は、図示さ れていない、図 12中、前記画素 PX1に列方向上、上方で隣接する別の同一構成の 画素素子の共有読出しトランジスタにより読み出される。なお、図 12において、前記 配線パターン 20Hは、前記共有浮遊拡散領域 FDに形成されたコンタクト 20clから 引き出される第 1層の金属配線パターン 20hlと、前記第 1層の金属配線パターン 20 hiにコンタクトし、前記列方向に延在する第 2層の金属配線パターン 20h2と、前記第 2層の金属配線パターン 20h2を前記読出しトランジスタ 20Fのゲート電極 20FGに 接続する第 1層の配線パターン 20h3 (図 13参照）とより構成される。 [0055] 図 12よりわかるように、前記画素素子 PX1、 PX2は、図 12中に太線で示す単一の 素子領域 20W中に形成されてレヽる。
[0056] このため、前記共有浮遊拡散領域 FDに形成するコンタクトは一つで充分で、力か る半導体基板に形成されるコンタクトホールに伴う欠陥を介して、前記共有浮遊拡散 領域 FDに接合リークによりノイズ電荷が流入する問題が軽減される。
[0057] さらに前記素子領域 20Wに形成される電源コンタクトも一つで充分で、多数の電源 コンタクトを形成することに伴って従来生じていた歩留まり低下の問題が軽減される。
[0058] さらに図 11のレイアウトでは、前記転送ゲートトランジスタ 20C1、 20C2のゲート電 極 20CG1および 20CG2のコンタクト 20c4, 20c5力 前記素子分離構造 201上、前 記素子領域部分 20W1に隣接して列方向に延在する拡散領域部分 20W3の切れ目 に相当する部分に形成されており、これにより、 CMOS撮像素子 20では、行方向に 隣接する画素素子の間隔を縮小させることが可能になる。
[0059] 図 13は、図 11の構造上に形成される第 1層の配線パターンを示す。
[0060] 図 13を参照するに、前記半導体基板上には前記行方向に図 1の転送制御線 TG を構成する金属配線パターン Ml, M2が連続的に延在し、それぞれの列において前 記転送制御トランジスタ 20C1, 20C2のゲート電極 20CG1, 20CG2と、それぞれコ ンタクト 20c4および 20c5で接続される。
[0061] さらに図 13では図 1のリセット制御線 RSTを構成する金属配線パターン M3が、画 素 PX1, PX2の受光領域を構成する前記拡散領域 20D1, 20D2を避けて前記行方 向にジグザグに延在しており、前記共有リセットトランジスタ 20Bのゲート電極 20RG にコンタクト 20c8で接続される。
[0062] さらに図 13では、図 1の選択制御線 SELを構成する金属配線パターン M4が、前 記行方向に連続して延在しており、前記金属配線パターン M4は各々の列において 分岐し、分岐パターンの先端部が前記共有選択トランジスタ 20Sのゲート電極 20SG と、コンタクト 20c7において接続される。
[0063] さらに図 13の構成では図 12の配線パターン 20Mが前記コンタクト 20clから行方 向に、前記受光領域を遮らない程度の距離だけ延在し、また図 12には示されない配 線パターン 20h3が、前記共有読出しトランジスタ 20Fのゲート電極 20FGに、コンタ タト 20c6において接続される。
[0064] さらに前記素子領域部分 20W3の先端部においては前記コンタクト 20c3において 行方向に前記画素素子 PX1、 PX2の受光領域を遮らなレ、ように限られた長さだけ延 在する引き出し配線パターン 20sigが形成され、また前記素子領域部分 20W2のコン タクト 20c2には、前記列方向に限られた長さだけ延在する引き出し電源配線パター ン 20vrが形成されている。
[0065] 図 14は、第 2層目の配線パターンを示す。
[0066] 図 14を参照するに、前記列方向に図 1のリセット電圧線 VRに対応する電源配線パ ターン N1が延在し、コンタクト 20cl lにおいて前記第 1層目の引き出し配線パターン 20vrに接続される。これにより、前記素子領域部分 20W3に形成された電源コンタク ト 20c2に、前記引き出し配線パターン 20vrを介して電源電圧が供給される。なお、 前記電源配線パターン N1には前記共有浮遊拡散領域 FDに対応して突出部 N1Rが 形成されているが、力かる突出部 N1Rを形成することにより、前記共有浮遊拡散領域 FDが遮光される。
[0067] また前記列方向に図 1の信号線 SIGに対応する信号配線パターン N3が延在し、コ ンタクト 20cl4において前記引き出し配線パターン 20sigに接続される。これにより、 前記共有選択トランジスタ 20Sから前記コンタクト 20c3に出力された出力信号は、前 記配線パターン 20sigから前記コンタクト 20cl4を介して前記信号配線パターン N2c 上に得られる。
[0068] さらに図 14では、前記配線パターン 20h2に対応する金属配線パターン N2が、前 記単一のコンタクト 20clにおいて前記共有浮遊拡散領域 FDに接続された前記配線 パターン 20hlと、前記読出しトランジスタ 20Fのゲート電極 20FGにコンタクト 20c6で 接続された配線パターン 20h3との間を延在し、前記金属配線パターン N2は前記配 線パターン 20hlとコンタクト 20cl2において、また前記金属配線パターン N2は前記 配線パターン 20h3とコンタクト 20cl3において接続される。
[0069] 再び図 11を参照するに、図 5のフォトダイオード 10Dを構成する拡散領域 20D1、 2 OD2は、 n型拡散領域よりなる前記素子領域部分 20W1の Si表面よりも深いところに 坦設された n型拡散領域よりなり、前記拡散領域 20D1は画素 PX1の転送ゲートトラ ンジスタ 20C1のゲート電極 20CG1の直下まで、前記行方向に測った幅を変化させ ずに延在しているのがわかる。同様に、前記拡散領域 20D2も、画素 PX2の転送ゲ ートトランジスタ 20C2のゲート電極 20CG2の直下まで、前記行方向に測った幅を変 化させずに延在している。
[0070] 力、かる構成によれば、転送トランジスタ 20C1あるいは 20C2が前記拡散領域 20D1 あるいは 20D2の幅と等しいチャネル幅を有し、前記拡散領域 20D1あるいは 20D2 の pn接合において形成された光電子を効率よく前記共有浮遊拡散領域 FDへと転 送すること力 Sできる。
[0071] また先に説明した図 7のレイアウトと比較すると、図 7の構成では転送ゲートトランジ スタ 10Cが拡散領域 10Dの外に形成されており、その分だけ拡散領域 10Dの面積、 すなわち受光面積が犠牲になっているのに対し、図 11の構成では、前記拡散領域 2 OD1あるいは 20D2について最大の受光面積を確保することが可能であるのがわか る。さらに図 11の構成では前記単一のコンタクト 20clが前記素子領域部分 20W1か ら分岐した素子領域部分 20W3中に形成され、先の図 7の従来技術のようにフォトダ ィオードを構成する一対の拡散領域の間にかかるコンタクトが形成されることがない。 図 11の構成では、これによつても拡散領域 20D1および 20D2の面積を最大化する ことが可能である。
[0072] 再び図 14を参照するに、前記単一のコンタクト 20clを読出しトランジスタ 20Sに接 続する配線パターン N2は、電源配線パターン N1ではなぐ信号配線パターン N3に 隣接して延在しているのがわかる。信号配線パターン N3と配線パターン N2は読み出 し動作において、電圧変化が同方向（N2が電圧上がれば N3も電圧が上がる）となる ため、 N2と N3卷の電圧差は大きくは変化せず、 N2と N3の間の容量は、共有浮遊拡 散領域 FDでの電荷一電圧変換にあまり寄与しない。そのため、かかる構成によれば 、前記配線パターン N2の寄生容量が低減され、光電子により前記共有浮遊拡散領 域 FDに有機された電圧変化が前記信号配線パターン N3の寄生容量によって減少 してしまう問題を軽減することができる。
[0073] 以下、図 15A 15Hを参照しながら、図 11の CMOS撮像素子の製造工程を説明 する。ただし図 15A 15Hは、図 11中、線 A-Bおよび C—Dに沿った断面図を示す [0074] 図 15Aを参照するに、シリコン基板 200上においては STI型の前記素子分離領域 201が前記素子領域 20Wを画成しており、前記素子領域 20Wには図 15Aの断面に 沿って、以下の工程において、画素素子 PX1のフォトダイオード（PD)を形成する拡 散領域 20D1,画素素子 PX1の転送ゲートトランジスタ 20C1,共有浮遊拡散領域 F D,リセットトランジスタ 20B，リセット電圧（RST)が供給されるコンタクト 20C2、ソース フォロワ読出しトランジスタ 20F，選択トランジスタ 20S、および信号（SIG)取り出しコ ンタクト 20c3が形成される。
[0075] すなわち図 15Bの工程において前記共有浮遊拡散領域 FD，リセットトランジスタ 2 0B,コンタクト 20C2、読出しトランジスタ 20F，選択トランジスタ 20S、およびコンタクト 20c3の形成領域に B+が 300keVの加速電圧下、 1一 3 X 1013cm— 2のドーズ量でィ オン注入され、前記素子領域部分 20W2および 20W3に、 p型の深いゥヱル 201が前 記素子領域部分 20W1を避けて形成される。
[0076] さらに図 15Bの工程では、前記画素素子 PX1の拡散領域 20D1および前記画素素 子 PX2の拡散領域 20D2、および前記画素素子 PX1, PX2の転送ゲートトランジスタ 20Cに対応する素子領域部分 20W1に B+を、最初に 30keVの加速電圧下、 0. 5— 3 X 1012cm— 2のドーズ量で、次に 150keVの加速電圧下、 1一 2 X 1012cm— 2のドーズ 量でイオン注入し、前記 p型ゥエル 201よりも浅レ、 p型ゥエル 202を形成する。
[0077] さらに図 15Bの工程では、前記 p型ゥエル 202の形成領域を除いて、 B+が 30keV の加速電圧下、約 5 X 1012cm— 2のドーズ量でイオン注入され、前記 p型ゥヱル 201上 に前記ゥエル 202よりも浅レ、 p型ゥエル 203が、前記リセットトランジスタ 20Bおよび読 出しトランジスタ 20Fのしきい値制御のために導入される。
[0078] 次に図 15Cの工程において前記 p型ゥヱル 202中に P+を、最初に 135keVの加速 電圧下、 1一 2 X 1012cm— 2のドーズ量で、次に 207keVのカロ速電圧下、 1一 2 X 1012c m— 2のドーズ量で、さらに 325keVのカロ速電圧下、 1一 2 X 1012cm— 2のドーズ量でィォ ン注入し、これにより、前記素子領域部分 20W1中、前記画素素子 PX1に対応して n 型拡散領域 20D1を、また前記画素素子 PX2に対応して前記 n型拡散領域 20D2を 、前記 p型ゥエル 202中に埋設された状態で形成する。なお、上記のイオン注入工程 のうち、加速電圧 135keVで行われる最初のイオン注入工程は、 As+を使い、 250— 300keVの加速電圧下で行うことも可能である。前記 n型拡散領域 20D1 (および 20 D2)は、前記ゥエル 202を画成する素子分離構造 101の端から 0. 2— 0. 3 μ πι離間 して形成するのが好ましい。
[0079] 図 15Cの工程では、前記 η型拡散領域 20D1， 20D2の形成の後、前記素子領域 2 0Wの表面に、厚さが 8nm程度の熱酸化膜（図示せず）が、前記転送ゲートトランジ スタ 20C1， 20C2、リセットトランジスタ 20B、読出しトランジスタ 20Fおよび選択トラン ジスタ 20Sのゲート絶縁膜として形成される。
[0080] 次に図 15Dの工程において図 15Cの構造上にポリシリコン膜が堆積され、これをパ ターニングすることにより、前記素子領域部分 20wiにおいては前記画素素子 PX1 に対応して転送ゲートトランジスタ 20C1のゲート電極 20CG1が、また画素素子 PX2 において転送ゲートトランジスタ 20C2のゲート電極 20CG2が形成される。また同時 に前記素子領域部分 20W3においては前記共有リセットトランジスタ 20Bのゲート電 極 20BG,前記読出しトランジスタ 20Fのゲート電極 20FG、および前記選択トランジ スタ 20Sのゲート電極 20SGが形成される。
[0081] 次に図 15Eの工程において、前記素子領域部分 20W1をレジストパターンで保護 し、この状態で前記素子領域部分 20W2および 20W3に P+を、 20keVの加速電圧 ィ匕、約 4 X 1013cm 2程度のドーズ量で導入することにより、前記トランジスタ 20B, 20 Fおよび 20Sの LDD領域となる n型拡散領域 204を形成する。
[0082] 図 15Eの工程ではさらに、前記素子領域部分 20W1中の共有浮遊拡散領域 FDに 、前記フォトダイオード PDの n型拡散領域 20D1, 20D2を避けて、 P+を前記ゲート電 極 20CG1あるいは 20CG2を自己整合マスクに、 20keVの加速電圧下、 5 X 1012— 5 X 1014cm— 2のドーズ量でイオン注入し、前記転送ゲートトランジスタ 20C1あるいは 2 0C2の LDD領域 205を、前記 n型拡散領域 20D1あるいは 20D2の反対側に形成す る。
[0083] 図 15Eの工程では、さらに前記単一のコンタクト 20clに対応して前記素子領域部 分 20W3中に高濃度拡散領域 206を、 P+を 15keVの加速電圧下、 2 X 1015cm— 2程 度の大きなドーズ量でイオン注入することにより、形成する。その際、前記高濃度拡 散領域 206は、前記リセットトランジスタ 20Bおよび前記転送ゲートトランジスタ 20C1 , 20C2の特性に影響が及ばないように、これらのいずれに対しても、 0· 2 /i m以上離 間して形成するのが好ましレ、。
[0084] さらに図 15Eの工程では、前記素子領域部分 20W2および 20W3をレジストパター ンで保護し、前記転送ゲートトランジスタ 20C1， 20C2のゲート電極 20CG1、 20CG2 をマスクに前記素子領域部分 20W1に B+を 5 lOkeVの加速電圧下、 1 X 1013 5 X 1013cm— 2のドーズ量でイオン注入し、前記 n型拡散領域 20D1あるいは 20D2とシリ コン基板表面との間に、 P+型のシールド層 207を形成する。
[0085] 力、カ^)シーノレド層 207を形成することにより、前記 n型拡散領域 20D1あるいは 20D 2から延出する空乏層が前記拡散領域 20D1あるいは 20D2とシールド層 207との pn 接合近傍に閉じ込められ、シリコン基板表面のシリコン Z熱酸化膜界面に到達するこ とがなくなる。これにより、力かる空乏層を介した接合リークによる光電子の散逸を抑 制することが可能になる。
[0086] 次に図 15Fの工程において図 15Eの構造上には厚さが約 lOOnmのシリコン酸化 膜 209を CVD法により前記ゲート電極 20CG1, 20CG2, 20BG, 20FGおよび 20S Gを覆うように一様に堆積し、さらにマスクプロセスにより、前記素子領域部分 20W3 のうち、前記リセットトランジスタ 20BGよりも先端側の、前記コンタクト 20C2の形成領 域を含む領域をエッチバックし、前記ゲート電極 20FGおよび 20SGに側壁絶縁膜を 形成すると共に、前記 LDD領域 204のうち、前記コンタクト 20C2の形成領域および 前記トランジスタ 20Fおよび 20Sのソース'ドレイン領域に対応する部分を露出させる
[0087] 図 15Fの工程では、さらに前記露出部分に前記ゲート電極 20FGおよび 20SGを 自己整合マスクに P+を、 15keVの加速電圧下、 2 X 1015cm— 2程度のドーズ量でィォ ン注入し、 1000°Cの温度で 10秒間熱処理し、前記トランジスタ 20F， 20Dのソース' ドレイン領域となる n+型の拡散領域 210を形成する。
[0088] この状態では前記シリコン基板 200上には前記 CVD絶縁膜 209が図 15Fに示す ように前記 n+型拡散領域 210およびゲート電極 20FG, 20SGを露出するように形成 されており、図 15Fの工程ではさらに前記シリコン基板 200上に、前記 CVD絶縁膜 2 09および前記露出部を覆うように Coなどの金属膜（図示せず）を、典型的には 10η mの厚さに、スパッタリングにより一様に堆積する。
[0089] さらに前記シリコン基板 200を RTAプロセスにより、 500— 600°C程度の温度で数 十秒間熱処理することにより、前記拡散領域 210の表面および前記ゲート電極 20F
G、 20SGの表面に、コバルトシリサイド膜を形成する。
[0090] 図 15Fの工程では、さらにその後で、未反応の Co膜を除去し、 800— 900°Cで数 十秒間の熱処理を RTAプロセスにより行うことで、前記コバルトシリサイド膜 211を Co
Siで表される低抵抗シリサイド膜に変化させる。簡単のため、かかるシリサイド層 211 は図 11の平面図には示していない。
[0091] 次に図 15Gの工程において図 15Fの構造上に反射防止膜として SiN膜 212を 70 nmの厚さにプラズマ CVD法により堆積し、さらに前記 SiN膜 212上にプラズマ CVD 法により Si〇層間絶縁膜 213を約 lOOOnmの膜厚に形成する。
[0092] さらに前記層間絶縁膜 213中に、前記素子領域部分 20W3中に形成された前記 n +型拡散領域 205および前記リセットトランジスタ 20Bのソース領域、さらに前記選択ト ランジスタ 20Sのドレイン領域を露出するようにコンタクトホールを形成し、これを Ti/ TiNなどのバリアメタル膜（図示せず）を介して Wなどの低抵抗金属で充填することに より、前記コンタクト 20cl、 20c2および 20c3となる導体プラグが形成される。
[0093] その際、前記コンタクト 20c2および 20c3の形成領域には前記シリサイド層 211が形 成されているのに対し、前記コンタクト 20clの形成領域には力かるシリサイド層 211 は形成されていないため、先に前記コンタクト 20clに対応するコンタクトホールを前 記層間絶縁膜 213中に、最適化されたプロセスで形成し、その後で前記コンタクト 20 c2および 20c3に対応するコンタクトホールを形成するのが好ましい。
[0094] 図 15Hは、このようにして形成された図 11のレイアウトを有する CMOS撮像素子 2 0の、前記線 A— B—C— Dに沿った断面図を示す。
[0095] 図 15Hを参照するに、図 15Gの構造上に、図 13に示した前記第 1層目の金属配 線層 Ml— M3を含む配線層 220と図 14に示した前記第 2層目の金属配線層 N1 N 3を含む配線層 221とよりなる多層配線構造が形成され、さらに前記多層配線構造上 にプラズマ CVD法により SiNカバー膜 222を形成する。 [0096] さらに前記 SiNカバー膜 222上に前記画素 PX1および PX2の各々のフォトダイォ ード拡散領域 20D1および 20D2に対応してマイクロレンズ 224が形成される。
[第 2の実施形態]
図 16は、本発明の第 2実施形態による CMOS素子 40の構成を示す。ただし図 16 中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する
[0097] 図 16を参照するに、本実施の形態においては前記素子領域部分 20W1が前記シ リコン基板表面の列方向に連続的に延在する帯状領域を形成し、図 12の構成では 素子分離絶縁膜 201により分離されていた前記画素 PX2とこれに列方向上で隣接す る画素 PX3との間に、素子分離のために p型ゥヱル 20PWが形成されてレ、る。
[0098] 図 17は、図 16の線 A— Bに沿った断面図を示す。
[0099] 図 17を参照するに、前記画素 PX2においてフォトダイオード PDを構成する拡散領 域 20D2と前記画素 PX3においてフォトダイオード PDを構成する拡散領域 20D1との 間には、 B+を最初 150keVの加速電圧下、 3 X 1012cm— 2のドーズ量で、次レヽで 30ke Vの加速電圧下、 5 X 1012cm— 2のドーズ量でイオン注入することにより、前記 p型素子 分離ゥヱル 20PW力 約 0. 4— 0. 5 μ mの幅で形成される。
[0100] 前記画素 PX2の拡散領域 20D2と画素 PX3の拡散領域 20D1との間の素子分離を 、先の実施例のように STI型の素子分離構造 201により行った場合には、素子分離構 造 201として素子分離構造 201の幅 0. 25-0. 3 /i mの他に、前記拡散領域 20D1あ るいは 20D2と素子分離構造 201との間に、空乏層の広がりをカバーするために 0. 2 一 0. 3 /i mの距離を確保する必要があり、従って上記拡散領域 20D1および 20D2の 間には、合計で 0. 65-0. 9 x mの間隔が形成されることになる力 S、本実施の形態に よれば、前記間隔を縮小することが可能で、 CMOS撮像素子の解像度が向上する。 あるいは各々の拡散領域 20D1, 20D2の面積を増大させることが可能になる。
[第 3の実施形態]
図 18は、本発明の第 3の実施形態による CMOS撮像素子 60のレイアウトを示す平 面図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省 略する。 [0101] 図 18を参照するに、本実施形態ではリセットトランジスタ 20Bのゲート長を他のトラ ンジスタ、例えば転送ゲートトランジスタ 20C1、 20C2,読出しトランジスタ 20Fあるい は選択トランジスタ 20Sのいずれよりも大きレ、、例えば 0· 9 /i mの値に設定する。さら にこのようにゲート長が増大する結果面積が増大したリセットトランジスタ 20Bの素子 領域に、しきい値制御のため、リセットトランジスタ専用のイオン注入を行レ、、トランジ スタ 20Bのしきい値電圧を 0. IV程度まで低下させる。例えば、前記リセットトランジス タ 20Bのうち、前記ゲート電極 20BG直下の領域に、 As+を 50keVの加速電圧下、 2 一 4 X 1012cm— 2のドーズ量でイオン注入する。
[0102] 例えば図示の例では前記リセットトランジスタ 20Bは前記 0. のゲート長 GLを 有するのに対し、前記転送ゲートトランジスタ 20C1, 20C2は 0. 75 z mのゲート長を 有し、前記読出しトランジスタ 20Fは 0. 50 z mのゲート長を有し、さらに選択トランジ スタ 20Sは 0. 34 x mのゲート長を有する。
[0103] 力かる構成によれば、低いしきい値電圧にもかかわらずリセットトランジスタ 20Βの 特性ばらつきが軽減され、 CMOS撮像素子 60を低電圧動作させる場合でも、前記 共有浮遊拡散領域 FDを低レ、リセット制御電圧でリセットすることが可能になる。ある レ、は、同じリセット制御電圧でも、浮遊拡散領域 FDを高い（リセット）電圧に書き込む こと力 Sできる。
[0104] 本実施の形態では、前記リセットトランジスタ 20B,読出しトランジスタ 20Fおよび選 択トランジスタ 20S力 前記素子領域部分 20W1から素子領域部分 20W2を介して 分岐する単一の素子領域部分 20W3に形成されるため、半導体基板 200上におけ る面積使用効率が高ぐ前記リセットトランジスタ 20Bのゲート長 GLを増大させる充分 な余裕が確保されている。
[第 4の実施形態]
図 19は、本発明の第 4実施形態による CMOS撮像素子 80のレイアウトを示す平面 図である。ただし図 19中、先に説明した部分には同一の参照符号を付し、説明を省 略する。
[0105] 図 19を参照するに、本実施形態では前記素子領域部分 20W3のうち、前記単一の 電源コンタクト 20c2の形成のために幅が増大された領域 20W4が前記素子領域 20 W3に沿って前記列方向に前記読出しトランジスタ 20Fの形成領域まで延在し、前記 読出しトランジスタ 20Fは、先の実施形態における読出しトランジスタよりも大きなゲ ート幅 GWを有するように形成される。
[0106] このため、前記読出しトランジスタ 20Fのゲート電極 20FGは、 P 接する素子領域 2 OW1に近接し、ゲートコンタクト 20c6を形成することができなくなる。
[0107] 一方、本発明による CMOS撮像素子 80では、前記リセットトランジスタ 20B，読出し トランジスタ 20Fおよび選択トランジスタ 20Sが、前記素子領域部分 20W1から素子 領域部分 20W2を介して分岐する単一の素子領域部分 20W3に形成されるため、前 記素子領域部分 20W3上には利用可能なスペースが残っており、このため図示の例 では前記ゲート電極 20FGから前記列方向に延在する引き出し部 20FGcを形成し、 力、かる引き出し部 20FGcに前記コンタクト 20c6を形成している。
[0108] 本実施例によれば、前記読出しトランジスタ 20Fのゲート幅が増大するため、前記 読出しトランジスタ 20Fの特性のばらつきが軽減される。
[第 5の実施形態]
図 20は、本発明の第 5実施形態による CMOS撮像素子 100の構成を示す。ただし 図 20中、先に説明した部分には同一の参照符号を付し、説明を省略する。
[0109] 図 20を参照するに、 CMOS撮像素子 100は先に図 16で説明した CMOS撮像素 子 40と類似した構成を有するが、前記画素 PX1と PX2の間の共有浮遊拡散領域 FD および前記素子領域部分 20W1から分岐する素子領域部分 20W2のうち、一点鎖線 で囲んだ領域 20R1に、前記転送ゲートトランジスタ 20C1および 20C2の LDD領域 2 05力 S、例えば P+のイオン注入により形成されている。前記 LDD領域 205を形成する ためのイオン注入は、先に図 15Eで説明した条件で行うことができる。
[0110] このため、本実施形態では、前記図 15Eの工程において前記シールド層 207を B+ のイオン注入で形成する際に、マスクプロセスを使い、前記 B+のイオン注入を前記領 域 20R1を避けて、図 20中、二点鎖線で示した領域 20R2のみに行う。
[0111] 力、かるイオン注入の結果、前記素子領域 20W1中には、図 21Aおよび図 21Bに示 す断面を有する構造が形成される。ただし図 21Bは、図 20中、線 A— Bに沿った断面 図を、また図 21Aは図 20中、線 C一 Dに沿った断面図を示す。 [0112] このように前記素子領域部分 20W1中に侵入するように前記 LDD領域 205を形成 することにより、前記共有浮遊領域 FDの面積が減少し、さらに前記共有浮遊領域 F Dが前記転送ゲートトランジスタ 20C1あるいは 20C2のゲート電極と重なるオーバー ラップ長も減少するため、前記共有浮遊拡散領域 FDの容量が減少し、転送された 光電子により共有浮遊拡散領域 FDに生じる電圧信号の大きさを増大させることが可 肯 になる。
[0113] 図 20の構成では、前記領域 20R1と領域 20R2とは、 0. 2μ m程度離間して形成す るのが好ましい。なお、本実施形態において、前記領域 20R2におけるシールド層 20 7の形成のためのイオン注入工程は、必要ならば省略することができる。
[第 6の実施形態]
図 22は、本発明の第 6実施形態による CMOS撮像素子 120の構成を示す等価回 路図である。
[0114] 図 22を参照するに、 CMOS撮像素子 120は半導体基板上に、転送ゲートトランジ スタ Til, T12, T13, T14, ···、 T21, Ύ22, T23, T24, ···、 T31, T32, T33, T34,
• · ·、 T41, T42, T43, T44, · · ·、の行列状配列を含み、前記転送ゲートトランジスタ Til, T12, T13, T14, ···、 T21, T22, T23, T24, · · ·、 T31, T32, T33, T34, ·· •、T41, Τ42, Τ43, Τ44, ···のソースには、フォトダイオード Dll, D12, D13, D14-
• ·、 D21, D22, D23, D24- · ·、 D31, D32, D33, D34- · ·、 D41, D42, D43, D44- · 'が、それぞれ形成されている。
[0115] このうち、転送ゲートトランジスタ T11と T12、 T13と T14、 T21と Τ22、 Τ23と T24、 T31 と Τ32、 Τ33と T34、 T41と Τ42、 Τ43と Τ44は、それぞれのゲート共通接続されており、 前記転送グートトランジスタ Tl 1と T12のゲートは転送制御線 TG 1に、前記転送グー トトランジスタ T13と T14のゲートは転送制御線 TG3に、前記転送ゲートトランジスタ Τ 21と Τ22のゲートは転送制御線 TG2に、前記転送ゲートトランジスタ Τ23と Τ24のゲー トは転送制御線 TG4に接続されてレ、る。
[0116] 同様に、前記転送ゲートトランジスタ T31と Τ32のゲートは前記転送制御線 TG2に、 前記転送ゲートトランジスタ Τ33と Τ34のゲートは前記転送制御線 TG4に接続されて おり、前記転送ゲートトランジスタ T41と Τ42のゲートは図示されていない別の転送制 御線に、さらに前記転送ゲートトランジスタ T43と T44のゲートはさらに別の転送制御 線に接続されている。
[0117] さらに、前記転送ゲートトランジスタ T12, T13, T22, T23のドレインは共通に共有浮 遊拡散領域 FD1を形成し、前記共有浮遊拡散領域 FD1は列方向に延在するリセット 電圧線 VRに接続され行方向に延在するリセット制御線 RST1上のリセット信号により 制御されるリセットトランジスタ RT1によりリセットされる。
[0118] 同様に、前記転送ゲートトランジスタ T32, T33, T42, T43のドレインは共通に共有 浮遊拡散領域 FD2を形成し、前記共有浮遊拡散領域 FD2は列方向に延在するリセ ット電圧線 VRに接続され行方向に延在するリセット制御線 RST2上のリセット信号に より制御されるリセットトランジスタ RT2によりリセットされる。
[0119] さらに前記転送ゲートトランジスタ T12， Τ13， Τ22, Τ23に共通に、リセット電圧線 V Rに接続され行方向に延在する選択制御線 SEL1上の選択制御信号により制御され る選択トランジスタ SL1が形成されており、前記選択トランジスタ SL1には直列に、ゲ ートを前記共有浮遊拡散領域 FD 1に接続された読み出しトランジスタ RD 1が接続さ れている。前記読出しトランジスタ RD1はソースフォロワ回路を形成し、列方向に延在 する信号線 SIG上に、出力信号を供給する。
[0120] 同様に前記転送ゲートトランジスタ Τ32, Τ33, Τ42, Τ43に共通に、リセット電圧線 V Rに接続され行方向に延在する選択制御線 SEL2上の選択制御信号により制御され る選択トランジスタ SL2が形成されており、前記選択トランジスタ SL2には直列に、ゲ ートを前記共有浮遊拡散領域 FD2に接続された読み出しトランジスタ RD2が接続さ れている。前記読出しトランジスタ RD2はソースフォロワ回路を形成し、列方向に延在 する信号線 SIG上に、出力信号を供給する。
[0121] 図 23は、図 22中の転送制御線 TG1— TG4上の選択信号により読み出される画素 を示す。ただし図 23中、読み出しトランジスタを含む読出し回路が共通な画素が、囲 まれて示されている。例えば図中、 11はフォトダイオード D11を有する画素、 12はフ オトダイオード D12を有する画素を示す。
[0122] 図 24は、図 22の CMOS撮像素子 120の読出した動作を説明するタイミングチヤ一 トである。ただし図 24は、選択制御線 TG4を選択した場合の動作を示す。 [0123] 図 24を参照するに、最初にリセット制御線 RST1上にリセットパルス信号が供給され 、これにより前記リセットトランジスタ RT1が導通し、前記共有浮遊拡散領域 FD1が初 期化される。
[0124] 次に前記リセット制御線 RST2上にリセットパルス信号が供給され、これにより前記リ セットトランジスタ RT2が導通し、前記共有浮遊拡散領域 FD2が初期化される。
[0125] 次に前記選択制御線 SEL1に選択パルス信号が供給され、前記フォトダイオード D 12、 D13, D22, D23の共有読出し回路を構成する選択トランジスタ SL1が導通する。 これにより、前記共有浮遊拡散領域 FD1の初期化電圧が、前記読出しトランジスタ R D1により、前記信号線 SIG上に読み出される。
[0126] 次に前記選択制御線 SEL2に選択パルス信号が供給され、前記フォトダイオード D 32、 D33, D42, D43の共有読出し回路を構成する選択トランジスタ SL2が導通する。 これにより、前記共有浮遊拡散領域 FD2の初期化電圧が、前記読出しトランジスタ R D2により、前記信号線 SIG上に読み出される。
[0127] 次に前記転送制御線 TG4に転送制御信号パルスが供給され、これにより前記共有 浮遊拡散領域 FD1の電位が、前記フォトダイオード D23において形成された光電子 により変化させられる。また同時に、前記共有浮遊拡散領域 FD2の電位が、前記フォ トダイオード D33において形成された光電子により変化させられる。
[0128] そこでさらに前記選択制御線 SEL1に再び選択パルス信号を供給することにより、 前記共有浮遊拡散領域 FD1に生じた電圧変化が、前記読み出しトランジスタ RD1に より、前記信号線 SIG上に読み出される。またさらに前記選択制御線 SEL2に再び選 択パルス信号を供給することにより、前記共有浮遊拡散領域 FD2に生じた電圧変化 が、前記読出しトランジスタ RD2により、前記信号線 SIG上に読み出される。
[0129] 図 25は、図 22の回路を実現する CMOS撮像素子 120のレイアウトを示す。
[0130] 図 25を参照するに、 CMOS撮像素子 120はシリコン基板上に素子分離領域 1201 により画成された図 26に示す単一の連続する素子領域 120W中に形成されており、 前記素子領域 120Wは、基板上を列方向に互いに平行に連続的に延在し、各々島 状の素子分離領域 120iを形成された複数の帯状部分 120W1と、前記複数の帯状 部分 120W1を互いに連結する素子領域部分 120W2と、前記素子領域部分 120W2 力 分岐し、前記一対の素子領域部分 120W1の間を列方向に限られた距離だけ延 在する素子領域部分 120W3とより構成されている。図 26中、前記素子領域部分 12 0W3は図中下方に、図示範囲を超えて延在しており、一方図中上方に形成された同 様な領域から前記素子領域部分 120W3が下方に、すなわち列方向に延在している
[0131] 再び図 25を参照するに、前記素子領域部分 120W1中には、図 27にも示されてい る十字型をした p型素子分離ゥエル 120PW力 図 16の素子分離ゥエル 20PWに対 応して形成されており、前記素子領域部分 120PW1には前記素子分離ゥエル 120P Wにより、図 22のフォトダイオード D11 D14、 D21— D24に対応した n型拡散領域 1 20D11— 120D14, 120D21 120D24力 前記図 11の n型拡散領域 20D1 20D 4に対応して形成されている。
[0132] さらに前記素子領域部分 120W1中、フォトダイオード D12と D22との間には、図 22 の共有浮遊拡散領域 FD1が形成されており、前記共有浮遊拡散領域 FD1とフォトダ ィオード D12との間には転送ゲートトランジスタ T12が形成されている。前記共有浮遊 拡散領域 FD1は前記素子領域部分 120W2中を列方向に隣接する素子領域部分 1 20W1へと延在しており、前記隣接素子領域部分 120W1中においては前記共有浮 遊拡散領域 FD1とフォトダイオード D13との間に転送ゲートトランジスタ T13が、さらに 共有浮遊拡散力 FD1とフォトダイオード D23との間に転送ゲートトランジスタ T23が形 成される。
[0133] さらに図 22の回路図に対応して、前記フォトダイオード D11に隣接して転送ゲートト ランジスタ T11が、フォトダイオード D21に隣接して転送ゲートトランジスタ T21が形成 されており、転送ゲートトランジスタ T11と T12とはゲート電極 G1を共有する。同様に 転送ゲートトランジスタ T21と T22とはゲート電極 G2を共有する。
[0134] 同様に図 22の回路図に対応して、前記フォトダイオード D14に隣接して転送ゲート トランジスタ T14が、フォトダイオード D24に隣接して転送ゲートトランジスタ T24が形 成されており、転送ゲートトランジスタ T13と T14とはゲート電極 G3を共有する。同様 に転送ゲートトランジスタ T23と T24とはゲート電極 G4を共有する。
[0135] 前記素子領域部分 120W2には、単一のコンタクト 120clが形成されており、さらに 前記コンタクト 120clを含む図 25中に破線で囲んだ領域 120Rには、前記転送ゲー トトランジスタ. T12, T13, T22. T23に共通に、先の実施形態における LDD領域 20 5に対応した LDD領域がイオン注入により形成されている。
[0136] また前記素子領域部分 120W3には、単一の電源コンタクト 120c2が設けられてお り、前記素子領域部分 120W3中には、前記 LDD領域と前記電源コンタクト 120c2と の間に、ゲート電極 G7を有する図 22のリセットトランジスタ RT1が形成されている。
[0137] さらに前記素子領域部分 120W3には、前記電源コンタクト 120c2の下流側に、ゲ ート電極 G5を有する図 22の選択トランジスタ SL1と、ゲート電極 G6を有する図 22の 読出しトランジスタ RD1とが形成されている。
[0138] さらに図 25の構成では、各々のフォトダイオードの拡散領域 120D11 120D24に おいて前記 LDD領域 120Rを、前記共有浮遊拡散領域 FD1の一部に重なるように 形成しているため、先に説明した図 20の実施形態と同様に、前記共有浮遊拡散領 域 FD1の容量が低減され、光電子により、より大きな電圧変化が共有浮遊拡散領域 FD1において得られる。
[0139] 前記共有浮遊拡散領域 FD1は、図 27に示す第 1層目の金属配線パターン 120M 1により、前記単一のコンタクト 120clにおいて、前記読出しトランジスタ RD1のゲート 電極 G6に接続される。同様に共有浮遊拡散領域 FD2は、前記配線パターン 120M 1に対応する金属配線パターン 120M2により、前記共有浮遊拡散領域 FD2に形成 された単一のコンタクト 120clにおいて、前記読出しトランジスタ RD2のゲート電極 G 6に接続される。
[0140] また前記電源コンタクト 120c2には、図 27に示す第 1層目の配線パターン 120M3 を介して、リセット電圧 VRが供給される。
[0141] さらに図 27では転送ゲートトランジスタ T21と T22に共通のゲート電極 G2が、列方 向に隣接する転送ゲートトランジスタ T31と T32に共通のゲート電極 G8と、第 1層目の 配線パターン M4で接続されている。同様に、転送ゲートトランジスタ T23と T24に共 通のゲート電極 G4が、列方向に隣接する転送ゲートトランジスタ T33と T34に共通の ゲート電極 G10と、第 1層目の配線パターン M5で接続されている。
[0142] その他の転送ゲートトランジスタ対についても同様である。ただし図中、転送ゲート トランジスタ Ti lと T12はゲート電極 Glを共有し、転送ゲートトランジスタ T13と T14は ゲート電極 G3を共有する。また転送ゲートトランジスタ T21と T22はゲート電極 G2を共 有し、転送ゲートトランジスタ T23と T24はゲート電極 G4を共有する。転送ゲートトラン ジスタ T31と T32はゲート電極 G8を共有し、転送ゲートトランジスタ T33と T34はゲート 電極 G 10を共有する。さらに転送ゲートトランジスタ T41と T42はゲート電極 G9を共有 し、転送ゲートトランジスタ T43と T44はゲート電極 G 11を共有する。
[0143] そこで前記転送ゲートトランジスタ T11と T12とは、第 1層目の金属配線パターン 12 OM6で、列方向上で隣接する転送ゲートトランジスタ対（図示せず）に接続されており 、前記転送ゲートトランジスタ T13と T14とは、第 1層目の金属配線パターン 120M7で 、列方向上で隣接する転送ゲートトランジスタ対（図示せず）に接続されている。同様 に、前記転送ゲートトランジスタ T41と T42とは、第 1層目の金属配線パターン 120M8 で、列方向上で隣接する転送ゲートトランジスタ対（図示せず）に接続されており、前 記転送ゲートトランジスタ T43と T44とは、第 1層目の金属配線パターン 120M9で、列 方向上で隣接する転送ゲートトランジスタ対（図示せず）に接続されている。
[0144] さらに図 27においては、前記信号線 SIGを構成する金属パターン 120M10が列方 向に延在し、前記読出しトランジスタ RD1および RD2のソースコンタクト 120c3に接続 されている。
[0145] 図 28は、 CMOS撮像素子 120に形成される第 2層目の配線パターンを示す。
[0146] 図 28を参照するに、前記基板上には行方向に、選択制御線 TG1および TG3に対 応して金属配線パターン 120N1および 120N2が行方向に平行に延在し、前記金属 配線パターン 120N1は前記 1層目の金属配線パターン 120M6に、前記金属パター ン 120N2は前記 1層目の金属配線パターン 120M7に、それぞれのコンタクトにおい て接続される。
[0147] さらに図 28中には前記選択制御線 SEL1となる金属配線パターン 120N3が行方 向に延在しており、前記金属配線パターン 120N3から延出する金属パターン力 図 27には図示していない、ゲート電極パターン G5を引き出す 1層目の配線パターンを 介して、選択トランジスタ SL1の前記ゲート電極 G5にコンタクトにより接続されている。
[0148] さらに図 28のレイアウトでは、前記金属配線パターン 120N3に隣接して前記行方 向に、前記リセット制御線 RST1となる金属配線パターン 120N4が延在しており、前 記金属配線パターン 120N4からは金属パターンが延出し、前記リセットトランジスタ R T1のゲート電極 G7に、前記第 1層目に形成された金属引き出し配線パターン GRを 介して接続される。
[0149] さらに図 28のレイアウトでは、前記転送制御線 TG2および TG4となる金属配線パタ ーン 120N5, 120N6が列方向に延在し、前記金属配線パターン 120N5は前記第 1 層目の金属配線パターン 120M4に、また前記金属配線パターン 120N6は前記第 1 層目の金属配線パターン 120M5に、それぞれ接続される。
[0150] さらに図 28中には前記選択制御線 SEL2となる金属配線パターン 120N7が行方 向に延在しており、前記金属配線パターン 120N7から延出する金属パターン力 図 27にはずししていない、前記ゲート電極パターン G5を引き出す 1層目配線パターン を介して、選択トランジスタ SL1のゲート電極 G5にコンタクトにより接続されている。
[0151] さらに図 28のレイアウトでは、前記金属配線パターン 120N7に隣接して前記行方 向に、前記リセット制御線 RST2となる金属配線パターン 120N8が延在しており、前 記金属配線パターン 120N8からは金属パターンが延出し、前記リセットトランジスタ R T2のゲート電極 G7に、前記第 1層目に形成された金属引き出し配線パターン GRを 介して接続される。
[0152] これにより、先に図 22で説明した回路が形成される。
[0153] 本実施例では CMOS撮像素子中においてフォトダイオードを列方向のみならず行 方向にも近接して配列することが可能で、解像度を向上させ、あるいは個々のフォト ダイオードの受光面積を増大させることが可能になる。
[0154] 本実施形態においても前記共有浮遊拡散領域 FD1あるいは FD2に形成されるコン タクトは、四つのフォトダイオードに対して一つだけですみ、接合リークによる光電子 の基板への散逸の問題が軽減される。また前記素子領域部分 120W3に形成される 電源コンタクトは、四つのフォトダイオードに対して一つだけですみ、従って CMOS 撮像素子の製造歩留まりを大きく向上させることができる。
[0155] 特に図 28のレイアウトでは、 1ピクセルピッチあたりの第 2層の配線パターンの本数 を 2本（120N1と 120N2、 120N3と 120N4, 120N5と 120N6、あるレヽは 120N7と 1 20N8)に制限でき、 CMOS撮像素子の構成が簡素化されると共に、受光領域が配 線パターンで覆われることがなぐ受光効率を向上させることができる。
産業上の利用可能性
本発明は、撮像装置一般に適用可能であり、例えばディジタルカメラや携帯電話、 さらにその他の電子装置に組み込まれる撮像装置に適用可能である。

Claims

請求の範囲
[1] 行列状に配列された複数の CMOSフォトセンサよりなる CMOS撮像素子であって 列方向に隣接する第 1の CMOSフォトセンサと第 2の CMOSフォトセンサとは、半 導体基板上に素子分離領域により画成された、単一の、連続した素子領域中に形成 される CMOS撮像素子。
[2] 請求項 1に記載の CMOS撮像素子であって、
前記素子領域は前記半導体基板上を前記列方向に延在する第 1の素子領域部分 と、前記第 1の素子領域部分から分岐し、前記第 1の素子領域部分に平行に、前記 第 1の素子領域部分から前記行方向に離間して延在する第 2の素子領域部分とより なる CMOS撮像素子。
[3] 請求項 2に記載の CMOS撮像素子であって、
各々の CMOSフォトセンサは、フォトダイオードと、前記フォトダイオードにより形成 されたフォトキャリアを蓄積する浮遊拡散領域と、リセット制御信号により駆動され、前 記浮遊拡散領域をリセットするリセットトランジスタと、転送制御信号により駆動され、 前記フォトキャリアの前記浮遊拡散領域への転送を制御する転送ゲートトランジスタと 、前記浮遊拡散領域にぉレ、て前記フォトキャリアにより誘起される電圧変化を検出す る読出しトランジスタと、選択制御信号により制御され、前記読出しトランジスタの出力 信号を選択的に出力する選択トランジスタとよりなり、
前記第 1の CMOSフォトセンサと前記第 2の CMOSフォトセンサとは、それぞれの 浮遊拡散領域を前記第 1の素子領域部分中に、共有浮遊拡散領域として共有し、前 記第 1の CMOSフォトセンサのフォトダイオードを構成する第 1の拡散領域と、前記第 2の CMOSフォトセンサのフォトダイオードを構成する第 2の拡散領域とは、前記第 1 の素子領域部分中において前記共有浮遊拡散領域を挟んで前記列方向に対向し、 前記共有浮遊拡散領域と前記第 1の拡散領域との間には、前記第 1の CMOSフォ トセンサの転送ゲートトランジスタが設けられ、
前記共有浮遊拡散領域と前記第 2の拡散領域との間には、前記第 2の CMOSフォ トセンサの転送ゲートトランジスタが設けられる CMOS撮像素子。
[4] 請求項 3記載の CMOS撮像素子であって、
前記第 2の素子領域部分中に、それぞれのリセットトランジスタを共有リセットトラン ジスタとして共有する CMOS撮像素子。
[5] 請求項 4記載の CMOS撮像素子であって、
前記第 1の素子領域部分と前記第 2の素子領域部分とは、前記素子分離領域中を 前記共有浮遊拡散領域から延在し前記共有浮遊拡散領域の一部を構成する第 3の 素子領域部分により接続され、
前記第 2の素子領域部分には単一の電源コンタクトホールが形成され、 前記共有リセットトランジスタは、前記第 2の素子領域部分のうち、前記単一の電源 コンタクトホールに対して前記第 3の素子領域部分に近い側に形成される CMOS撮 像素子。
[6] 請求項 5記載の CMOS撮像素子であって、
前記第 1の CMOSフォトセンサと前記第 2の CMOSフォトセンサとは第 1の CMOS フォトセンサ対を構成し、前記第 1の CMOSフォトセンサと前記第 2の CMOSフォトセ ンサとは、第 3の CMOSフォトセンサと第 4の CMOSフォトセンサよりなり、前記第 1の CMOSフォトセンサ対と同一の構成を有し前記第 1の CMOSフォトセンサ対に前記 列方向上で隣接する第 2の CMOSフォトセンサ対の第 2の素子領域部分中に、それ ぞれの読出しトランジスタを共有読出しトランジスタとして共有し、さらにそれぞれの選 択トランジスタを共有選択トランジスタとして共有する CMOS撮像素子。
[7] 請求項 6記載の CMOS撮像素子であって、
前記共有読出しトランジスタと前記共有選択トランジスタとは、前記第 2の CMOSフ オトセンサ対の第 2の素子領域部分のうち、前記単一の電源コンタクトホールに対応 する単一の電源コンタクトホールに対して、前記第 2の CMOSフォトセンサ対の共有 リセットトランジスタの反対側に形成される CMOS撮像素子。
[8] 請求項 7記載の CMOS撮像素子であって、
前記共有読出しトランジスタは、前記第 2の CMOSフォトセンサ対の前記第 2の素 子領域部分中、前記共有選択トランジスタよりも、前記第 2の CMOSフォトセンサ対 の第 2の素子領域部分の前記単一の電源コンタクトホールに近く配設される CMOS 撮像素子。
[9] 請求項 7記載の CMOS撮像素子であって、
前記共有選択トランジスタは、前記第 2の CMOSフォトセンサ対の前記第 2の素子 領域部分中、前記共有読出しトランジスタよりも、前記第 2の CMOSフォトセンサ対の 第 2の素子領域部分の前記電源コンタクトホールに近く配設される CMOS撮像素子
[10] 請求項 4記載の CMOS撮像素子であって、
前記共有浮遊拡散領域には単一のコンタクトホールが形成されており、 前記第 1の CMOSフォトセンサと前記第 2の CMOSフォトセンサとは第 1の CMOS フォトセンサ対を構成し、前記第 1の CMOSフォトセンサと前記第 2の CMOSフォトセ ンサとは、第 3の CMOSフォトセンサと第 4の CMOSフォトセンサよりなり前記第 1の C MOSフォトセンサ対と同一の構成を有し前記第 1の CMOSフォトセンサ対に前記列 方向上で隣接する第 2の CMOSフォトセンサ対の第 2の素子領域部分中に、それぞ れの読出しトランジスタを共有読出しトランジスタとして共有し、
前記単一のコンタクトホールは、前記第 2の CMOSフォトセンサ対の前記第 2の素 子領域部分中に形成された前記共有読出しトランジスタのゲート電極に、前記半導 体基板上を延在する配線パターンにより接続される CMOS撮像素子。
[11] 請求項 10記載の CMOS撮像素子であって、
前記配線パターンは、前記単一のコンタクトホールカ 延出する第 1層の配線パタ ーンと、前記第 1層の配線パターンおよび前記共有読出しトランジスタのゲート電極 に接続され、前記列方向に延在する第 2層の配線パターンとよりなる CMOS撮像素 子。
[12] 請求項 10記載の CMOS撮像素子であって、
前記第 1の素子領域部分と前記第 2の素子領域部分とは、前記共有浮遊拡散領域 から延在し前記共有浮遊拡散領域の一部を構成する第 3の素子領域部分により接 続され、前記第 2の素子領域部分のうち、前記第 3の素子領域部分に接続する部分 も前記共有浮遊拡散領域の一部を構成し、
前記単一のコンタクトホールは、前記第 2の素子領域部分のうち、前記第 3の素子 領域部分に接続する部分に形成される CMOS撮像素子。
[13] 請求項 3記載の CMOS撮像素子であって、
前記第 1の転送ゲートトランジスタと前記第 2の転送ゲートトランジスタとは、前記第 1 および第 2の拡散領域の前記行方向に測った幅と実質的に等しいゲート幅を有する CMOS撮像素子。
[14] 請求項 3記載の CMOS撮像素子であって、
前記第 1および第 2の拡散領域の各々は、前記素子領域を構成する逆導電型の拡 散領域中に埋設されており、前記第 1の拡散領域は、前記第 1の転送ゲートトランジ スタのゲート電極直下の部分まで延在し、前記第 2の拡散領域は、前記第 2の転送ゲ ートトランジスタのゲート電極直下の領域まで延在する CMOS撮像素子。
[15] 請求項 6記載の CMOS撮像素子であって、
前記共有リセットトランジスタは、前記共有読み出しトランジスタおよび共有選択トラ ンジスタのいずれよりも大きなゲート長を有する CMOS撮像素子。
[16] 請求項 6記載の CMOS撮像素子であって、
前記共有読出しトランジスタは、前記共有リセットトランジスタおよび共有選択トラン ジスタのいずれよりも大きなゲート幅を有する CMOS撮像素子。
[17] 請求項 16記載の CMOS撮像素子であって、
前記共有読出しトランジスタのゲートコンタクトは、前記共有読出しトランジスタのゲ ート電極の延長線上から外れた位置に形成される CMOS撮像素子。
[18] 請求項 14記載の CMOS撮像素子であって、
前記第 1の素子領域部分のうち、前記第 1の転送ゲートトランジスタと前記第 2の転 送ゲートトランジスタとの間の表面部分には、前記共有浮遊拡散領域に隣接して、前 記第 1および第 2の拡散領域と同じ導電型の拡散領域が、前記第 1および第 2の転 送ゲートトランジスタの LDD領域として形成されている CMOS撮像素子。
[19] 請求項 3記載の CMOS撮像素子であって、
前記第 1の CMOSフォトセンサと前記第 2の CMOSフォトセンサとは第 1の CMOS フォトセンサ対を形成し、
前記半導体基板上には、前記第 1の CMOSフォトセンサ対に前記行方向において 隣接して、前記第 1および第 2の CMOSフォトセンサとそれぞれ同一構成を有する第 3および第 4の CMOSフォトセンサよりなる第 2の CMOSフォトセンサ対が形成されて おり、
前記第 3の CMOSフォトセンサの転送ゲートトランジスタのゲート電極および前記第 4の CMOSフォトセンサの転送ゲートトランジスタのゲート電極には、それぞれのコン タクトが、前記第 2の素子領域部分の前記列方向への延長線上に形成される CMOS 撮像素子。
[20] 請求項 3記載の CMOS撮像素子であって、
前記第 1の CMOSフォトセンサと前記第 2の CMOSフォトセンサとは CMOSフォト センサ対を形成し、
前記第 1の素子領域部分は、前記半導体基板上を前記列方向に連続して延在し、 前記 CMOSフォトセンサ対は、前記第 1の素子領域部分において前記列方向に繰 り返し形成されており、前記第 1の素子領域部分には、一の CMOSフォトセンサ対と これに前記列方向上に隣接する CMOSフォトセンサ対との間に、素子分離ゥエルが 形成されてレ、る CMOS撮像素子。
[21] 請求項 3記載の CMOS撮像素子であって、
前記第 1の素子領域部分には、コンタクトホールが形成されない CMOS撮像素子。
[22] 行列状に配列された複数の CMOSフォトセンサよりなる CMOS撮像素子であって 列方向に隣接する第 1の CMOSフォトセンサと第 2の CMOSフォトセンサと、前記 第 1の CMOSフォトセンサおよび前記第 2の CMOSフォトセンサに対してそれぞれ行 方向に隣接する第 3の CMOSフォトセンサと第 4の CMOSフォトセンサとは、半導体 基板上に素子分離領域により画成された、単一の、連続した素子領域中に形成され る CMOS撮像素子。
[23] 請求項 22記載の CMOS撮像素子であって、
前記素子領域は前記半導体基板上を前記列方向に、前記素子分離領域を隔てて 互いに離間して延在する第 1および第 2の素子領域部分と、前記第 1の素子領域部 分と前記第 2の素子領域部分を、前記素子分離領域を横切って連結する第 3の素子 領域部分と、前記第 3の素子領域部分から分岐し、前記第 1および第 2の素子領域 部分を隔てる素子分離領域部分中を、前記列方向に、前記第 1および第 2の素子領 域部分力 離間して延在する第 4の素子領域部分とよりなり、
各々の CMOSフォトセンサは、フォトダイオードと、前記フォトダイオードにより形成 されたフォトキャリアを蓄積する浮遊拡散領域と、リセット制御信号により駆動され、前 記浮遊拡散領域をリセットするリセットトランジスタと、転送制御信号により駆動され、 前記フォトキャリアの前記浮遊拡散領域への転送を制御する転送ゲートトランジスタと 、前記浮遊拡散領域にぉレ、て前記フォトキャリアにより誘起される電圧変化を検出す る読出しトランジスタと、選択制御信号により制御され、前記読出しトランジスタの出力 信号を選択的に出力する選択トランジスタとよりなり、
前記第 1の CMOSフォトセンサと前記第 2の CMOSフォトセンサとは、それぞれの 浮遊拡散領域を前記第 1の素子領域部分中に、第 1の共有浮遊拡散領域として共 有し、
前記第 3の CMOSフォトセンサと前記第 4の CMOSフォトセンサとは、それぞれの 浮遊拡散領域を前記第 2の素子領域部分中に、第 2の共有浮遊拡散領域として共 有し、
前記第 3の素子領域は、前記第 1の共有浮遊拡散領域と前記第 2の共有浮遊拡散 領域とを結合して、第 3の共有浮遊拡散領域を形成し、
前記第 1の CMOSフォトセンサのフォトダイオードを構成する第 1の拡散領域と、前 記第 2の CMOSフォトセンサのフォトダイオードを構成する第 2の拡散領域とは、前記 第 1の素子領域部分中において前記第 1の共有浮遊拡散領域を挟んで前記列方向 に対向し、
前記第 3の CMOSフォトセンサのフォトダイオードを構成する第 3の拡散領域と、前 記第 4の CMOSフォトセンサのフォトダイオードを構成する第 4の拡散領域とは、前記 第 3の素子領域部分中において前記第 2の共有浮遊拡散領域を挟んで前記列方向 に対向し、
前記第 1の拡散領域と前記第 1の共有浮遊拡散領域との間には、前記第 1の CM〇 Sフォトセンサの転送ゲートトランジスタが形成され、前記第 2の拡散領域と前記第 1 の共有浮遊拡散領域との間には、前記第 2の CMOSフォトセンサの転送ゲートトラン ジスタが形成され、
前記第 3の拡散領域と前記第 2の共有浮遊拡散領域との間には、前記第 3の CMO Sフォトセンサの転送ゲートトランジスタが形成され、前記第 4の拡散領域と前記第 2 の共有浮遊拡散領域との間には、前記第 4の CMOSフォトセンサの転送ゲートトラン ジスタが形成される CMOS撮像素子。
[24] 請求項 23記載の CMOS撮像素子において、
前記第 4の素子領域部分には前記第 1一第 4の CMOSフォトセンサのリセットトラン ジスタを共有リセットトランジスタとして有する CMOS撮像素子。
[25] 請求項 24記載の CMOS撮像素子において、
前記第 4の素子領域部分には単一の電源コンタクトホールが形成され、 前記共有リセットトランジスタは、前記単一の電源コンタクトホールに対して前記第 3 の素子領域部分に近い側に形成される CMOS撮像素子。
[26] 請求項 23記載の CMOS撮像素子であって、
前記第 3の共有浮遊拡散領域には単一のコンタクトホールが形成されており、 前記第 1の CMOSフォトセンサと前記第 2の CMOSフォトセンサとは第 1の CMOS フォトセンサ対を構成し、前記第 3の CMOSフォトセンサと前記第 4の CMOSフォトセ ンサとは第 2の CMOSフォトセンサ対を構成し、前記第 1一第 4の CMOSフォトセン サは、第 5の CMOSフォトセンサと第 6の CMOSフォトセンサよりなり前記第 1の CM OSフォトセンサ対と同一の構成を有し前記第 1の CMOSフォトセンサ対に前記列方 向上で隣接する第 3の CMOSフォトセンサ対と、第 7の CMOSフォトセンサと第 8の C MOSフォトセンサよりなり前記第 2の CMOSフォトセンサ対と同一の構成を有し前記 第 2のフォトセンサ対に前記列方向上で隣接する第 4の CMOSフォトセンサ対とに対 して形成された第 4の素子領域部分中に、それぞれの読出しトランジスタを共有読出 しトランジスタとして共有し、
前記単一のコンタクトホールは前記共有読出しトランジスタに、前記半導体基板上 を延在する配線パターンにより接続される CMOS撮像素子。
[27] 請求項 26記載の CMOS撮像素子であって、 前記第 1一第 4の CMOSフォトセンサは、それぞれの選択トランジスタを、前記第 3 および第 4の CMOSフォトセンサ対に形成された前記第 4の素子領域部分に、共有 選択トランジスタとして有する CMOS撮像素子。
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