KR102067296B1 - 고체 촬상 소자 및 전자 기기 - Google Patents
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Abstract
본 개시는, 암전류의 발생을 억제하여, 보다 양호한 화질을 얻을 수 있는 고체 촬상 소자 및 전자 기기에 관한 것이다. 고체 촬상 소자는, 반도체 기판에 대해 배선이 접속되는 접속부가 되는 고농도의 확산층과, 확산층의 표면을 덮도록 성막되는 정션 리크 제어막을 구비한다. 또한, 확산층에 대해 배선을 접속하기 위해, 반도체 기판에 적층된 절연막에 형성되는 개구부의 폭이, 확산층의 폭보다도 넓게 형성된다. 또한, 수광량에 응하여 전하를 발생하는 광전 변환부에서 발생한 전하를 축적하는 전하 축적부에서는, 정션 리크 제어막이 커패시터막과 겸용된다. 또한, 확산층과 정션 리크 제어막과의 사이에, 실리콘산화 또는 계면준위가 낮은 산화막이 형성되는 적층 구조를 갖는다. 본 기술은, 예를 들면, CMOS 이미지 센서에 적용할 수 있다.
Description
본 개시는, 고체 촬상 소자 및 전자 기기에 관한 것으로, 특히, 암전류(dark current)의 발생을 억제하여, 보다 양호한 화질을 얻을 수 있도록 한 고체 촬상 소자 및 전자 기기에 관한 것이다.
근래, 휴대 전화기기나, 디지털 스틸 카메라, 디지털 비디오 카메라 등의 전자 기기에 탑재되어 있는 CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서에 관해, 비용 삭감을 도모하기 위한 소형화나, 다화소화 및 고기능화 등이 진행되고 있다.
일반적으로, CMOS 이미지 센서에 입사한 입사광은, 예를 들면, 화소가 갖는 광전 변환부인 PD(Photodiode : 포토 다이오드)에서 광전 변환된다. 그리고, PD에서 발생한 전하는, 전송 트랜지스터를 통하여, 부유 확산 영역인 FD(Floating Diffusion : 플로팅 디퓨전)에 전송되고, 증폭 트랜지스터가, FD에 축적되어 있는 전하에 응한 레벨의 화소 신호를 출력한다.
종래, CMOS 이미지 센서에서는, 화소의 행마다, 순차적으로, PD로부터 FD에 전하가 전송되어 FD의 전하가 판독되는 롤링 셔터 방식이 채용되고 있다. 롤링 셔터 방식에서는, CMOS 이미지 센서의 상측의 행과 하측의 행에서 화소의 노광 타이밍이 다름에 의해, 화상에 일그러짐이 발생하는 일이 있다.
이에 대해, 화소마다 전하 축적부를 구비한 CMOS 이미지 센서에서는, 모든 화소에서 동시에, PD로부터 전하 축적부에 전하가 전송된 후에, 순차적으로, 축적부로부터 FD에 전하가 전송되어 판독되는 글로벌 셔터 방식이 개발되어 있다. 글로벌 셔터 방식에서는, 모든 화소의 노광 타이밍이 일치하기 때문에, 화상에 일그러짐이 발생하는 것을 회피할 수 있다.
그런데, 글로벌 셔터 방식을 채용한 CMOS 이미지 센서에서는, 화소 내에 형성된 전하 축적부나 확산층에 전하가 축적되는 시간이, 롤링 셔터 방식보다도 길어진다. 그 때문에, 전하 축적부의 확산층(고농도의 N형 영역)에서의 반도체 기판의 표면의 전자의 용출(湧出)이 증가하여, 암전류가 증대하게 된다.
그래서, 본원 출원인은, 예를 들면, PD의 상방의 차광막에 부전하를 인가함에 의해 홀을 채워서, 계면에서 발생하는 암전류가 홀에 흡수됨에 의해, 암전류의 발생을 억제할 수 있는 고체 촬상 소자를 개발하고 있다.
또한, 특허 문헌 2에 개시되어 있는 CMOS 이미지 센서에서는, 화소 내에 용량막을 형성하는 공정이나, 화소 내의 용량에 축적되어 있는 전하를 전송하는 통로에, 확산층부(고농도 N층)가 형성되어 있다.
그런데, 특허 문헌 1에 개시되어 있는 바와 같이 PD에서의 암전류의 발생을 억제할 뿐만 아니라, PD 이외의 부분에서도 암전류가 발생하고 있어서, 화질에 악영향을 주는 일이 있다.
본 개시는, 이와 같은 상황을 감안하여 이루어진 것이고, 암전류의 발생을 억제하여, 보다 양호한 화질을 얻을 수 있도록 하는 것이다.
본 개시된 한 측면의 고체 촬상 소자는, 반도체 기판에 대해 배선이 접속되는 접속부가 되는 고농도의 확산층과, 상기 확산층의 표면을 덮도록 성막되는 정션 리크 제어막을 구비한다.
본 개시된 한 측면의 전자 기기는, 반도체 기판에 대해 배선이 접속되는 접속부가 되는 고농도의 확산층과, 상기 확산층의 표면을 덮도록 성막되는 정션 리크 제어막을 갖는 고체 촬상 소자를 구비한다.
본 개시된 한 측면에서는, 반도체 기판에 대해 배선이 접속되는 접속부가 되는 고농도의 확산층의 표면을 덮도록, 정션 리크 제어막이 성막된다.
본 개시된 한 측면에 의하면, 암전류의 발생을 억제하여, 보다 양호한 화질을 얻을 수 있다.
도 1은 본 발명을 적용한 촬상 소자의 한 실시의 형태의 구성예를 도시하는 블록도.
도 2는 화소의 구성예를 도시하는 도면.
도 3은 화소를 구성하는 반도체 기판의 단면적(斷面的)인 구성예를 도시하는 도면.
도 4는 제1의 구성예의 화소에서의 N형 반도체 영역의 부근에서의 단면적인 구성을 도시하는 도면.
도 5는 제1의 구성예의 화소에서의 N형 반도체 영역의 부근에 관한 제조 공정을 도시하는 도면.
도 6은 제1의 구성예의 화소에서의 N형 반도체 영역 및 제2의 전하 축적부의 부근에서의 단면적인 구성을 도시하는 도면.
도 7은 제2의 구성예의 화소에서의 N형 반도체 영역의 부근에서의 단면적인 구성을 도시하는 도면.
도 8은 제2의 구성예의 화소에서의 N형 반도체 영역의 부근에 관한 제조 공정을 도시하는 도면.
도 9는 정션 리크 전류의 평가 결과를 도시하는 도면.
도 10은 제2의 구성예의 화소에서의 N형 반도체 영역 및 제2의 전하 축적부의 부근에서의 단면적인 구성을 도시하는 도면.
도 11은 부의 고정 전하의 크기와 정션 리크 전류와의 관계를 설명하는 도면.
도 12는 제3의 구성예인 화소의 단면적인 구성을 도시하는 도면.
도 13은 제3의 구성예의 화소의 제조 공정을 도시하는 도면.
도 14는 제4의 구성예인 화소의 단면적인 구성을 도시하는 도면.
도 15는 제4의 구성예의 화소의 제조 공정을 도시하는 도면.
도 16은 제5의 구성예인 화소의 단면적인 구성을 도시하는 도면.
도 17은 제5의 구성예의 화소의 제조 공정을 도시하는 도면.
도 18은 적층 구조를 변경한 때에 있어서의 N형 반도체 영역의 부고정(負固定) 전하량의 관계에 관해 설명하는 도면.
도 19는 전자 기기에 탑재된 촬상 장치의 구성예를 도시하는 블록도.
도 2는 화소의 구성예를 도시하는 도면.
도 3은 화소를 구성하는 반도체 기판의 단면적(斷面的)인 구성예를 도시하는 도면.
도 4는 제1의 구성예의 화소에서의 N형 반도체 영역의 부근에서의 단면적인 구성을 도시하는 도면.
도 5는 제1의 구성예의 화소에서의 N형 반도체 영역의 부근에 관한 제조 공정을 도시하는 도면.
도 6은 제1의 구성예의 화소에서의 N형 반도체 영역 및 제2의 전하 축적부의 부근에서의 단면적인 구성을 도시하는 도면.
도 7은 제2의 구성예의 화소에서의 N형 반도체 영역의 부근에서의 단면적인 구성을 도시하는 도면.
도 8은 제2의 구성예의 화소에서의 N형 반도체 영역의 부근에 관한 제조 공정을 도시하는 도면.
도 9는 정션 리크 전류의 평가 결과를 도시하는 도면.
도 10은 제2의 구성예의 화소에서의 N형 반도체 영역 및 제2의 전하 축적부의 부근에서의 단면적인 구성을 도시하는 도면.
도 11은 부의 고정 전하의 크기와 정션 리크 전류와의 관계를 설명하는 도면.
도 12는 제3의 구성예인 화소의 단면적인 구성을 도시하는 도면.
도 13은 제3의 구성예의 화소의 제조 공정을 도시하는 도면.
도 14는 제4의 구성예인 화소의 단면적인 구성을 도시하는 도면.
도 15는 제4의 구성예의 화소의 제조 공정을 도시하는 도면.
도 16은 제5의 구성예인 화소의 단면적인 구성을 도시하는 도면.
도 17은 제5의 구성예의 화소의 제조 공정을 도시하는 도면.
도 18은 적층 구조를 변경한 때에 있어서의 N형 반도체 영역의 부고정(負固定) 전하량의 관계에 관해 설명하는 도면.
도 19는 전자 기기에 탑재된 촬상 장치의 구성예를 도시하는 블록도.
이하, 본 기술을 적용한 구체적인 실시의 형태에 관해, 도면을 참조하면서 상세히 설명한다.
도 1은, 본 발명을 적용한 촬상 소자의 한 실시의 형태의 구성예를 도시하는 블록도이다.
도 1에 도시하는 바와 같이, 고체 촬상 소자(11)는, 화소 어레이부(12), 수직 구동부(13), 칼럼 처리부(14), 수평 구동부(15), 출력부(16), 및 구동 제어부(17)를 구비하여 구성된다.
화소 어레이부(12)는, 어레이형상으로 배치된 복수의 화소(21)를 갖고 있고, 화소(21)의 행수에 응한 복수의 수평 신호선(22)을 통하여 수직 구동부(13)에 접속되고, 화소(21)의 열수에 응한 복수의 수직 신호선(23)을 통하여 칼럼 처리부(14)에 접속되어 있다. 즉, 화소 어레이부(12)가 갖는 복수의 화소(21)는, 수평 신호선(22) 및 수직 신호선(23)이 교차하는 점에 각각 배치되어 있다.
수직 구동부(13)는, 화소 어레이부(12)가 갖는 복수의 화소(21)의 행마다, 각각의 화소(21)를 구동하기 위한 구동 신호(전송 신호나, 선택 신호, 리셋 신호 등)를, 수평 신호선(22)을 통하여 순차적으로 공급한다.
칼럼 처리부(14)는, 각각의 화소(21)로부터 수직 신호선(23)을 통하여 출력되는 화소 신호에 대해 CDS(Correlated Double Sampling : 상관 이중 샘플링) 처리를 시행함으로써 화소 신호의 신호 레벨을 추출하고, 화소(21)의 수광량에 응한 화소 데이터를 취득한다.
수평 구동부(15)는, 화소 어레이부(12)가 갖는 복수의 화소(21)의 열마다, 각각의 화소(21)로부터 취득된 화소 데이터를 칼럼 처리부(14)로부터 순번대로 출력시키기 위한 구동 신호를, 칼럼 처리부(14)에 순차적으로 공급한다.
출력부(16)에는, 수평 구동부(15)의 구동 신호에 따른 타이밍에서 칼럼 처리부(14)로부터 화소 데이터가 공급되고, 출력부(16)는, 예를 들면, 그 화소 데이터를 증폭하여, 후단의 화상 처리 회로에 출력한다.
구동 제어부(17)는, 고체 촬상 소자(11)의 내부의 각 블록의 구동을 제어한다. 예를 들면, 구동 제어부(17)는, 각 블록의 구동 주기에 따른 클록 신호를 생성하여, 각각의 블록에 공급한다.
다음에, 도 2를 참조하여, 화소(21)의 구성예에 관해 설명한다.
도 2에 도시하는 바와 같이, 화소(21)는, PD(31), 제1의 전송 게이트(32), 제2의 전송 게이트(33), 제3의 전송 게이트(34), 리셋 트랜지스터(35), 제1의 전하 축적부(36), 제2의 전하 축적부(37), 증폭 트랜지스터(38), 선택 트랜지스터(39), 전하 배출 게이트(40), FD(41)를 구비하여 구성된다. 또한, 화소(21)에는, 화소(21)로부터 화소 신호를 출력시키기 위한 정전류원(42)이 수직 신호선(23)을 통하여 접속되어 있다.
PD(31)는, 광전 변환부이고, 화소(21)에 조사된 광을 수광하고, 그 광의 광량에 응한 전하를 발생하여 축적한다.
제1의 전송 게이트(32)는, 수직 구동부(13)로부터 공급되는 전송 신호(TG)에 따라 구동하고, 제1의 전송 게이트(32)가 온이 되면, PD(31)에 축적되어 있는 전하가 제1의 전하 축적부(36)에 전송된다. 여기서, 고체 촬상 소자(11)에서는, PD(31)로부터 제1의 전하 축적부(36)에의 전하의 전송은, 모든 PD(31)에서 동시에(동일한 타이밍에서) 행하여진다.
제2의 전송 게이트(33)는, 수직 구동부(13)로부터 공급되는 전송 신호(FG)에 따라 구동하고, 제2의 전송 게이트(33)가 온이 되면, 제1의 전하 축적부(36)에 축적되어 있는 전하가 FD(41)에 전송된다.
제3의 전송 게이트(34)는, 수직 구동부(13)로부터 공급되는 전송 신호(AG)에 따라 구동하고, 제3의 전송 게이트(34)가 온이 되면, FD(41)와 제2의 전하 축적부(37)가 접속된 상태가 된다.
리셋 트랜지스터(35)는, 수직 구동부(13)로부터 공급되는 리셋 신호(RST)에 따라 구동하고, 리셋 트랜지스터(35)가 온이 되면, FD(41)에 축적되어 있는 전하가 전원 전위(VDR)에 배출되어, FD(41)가 리셋된다.
제1의 전하 축적부(36)는, 일방의 단자가 제1의 전송 게이트(32) 및 제2의 전송 게이트(33)의 사이에 접속됨과 함께, 타방의 단자가 접지(GND)되어 있고, 제1의 전송 게이트(32)를 통하여 PD(31)로부터 전송되어 오는 전하를 축적한다.
제2의 전하 축적부(37)는, 일방의 단자가 제3의 전송 게이트(34)를 통하여 FD(41)에 접속됨과 함께, 타방의 단자가 접지(GND)되어 있고, 제3의 전송 게이트(34)의 구동에 따라, FD(41)와 함께 전하를 축적한다.
증폭 트랜지스터(38)는, PD(31)에서 발생하여 제1의 전송 게이트(32) 및 제2의 전송 게이트(33)를 통하여 전송되고, FD(41)에 축적되어 있는 전하에 응한 레벨의 화소 신호를, 선택 트랜지스터(39)를 통하여 수직 신호선(23)에 출력한다.
선택 트랜지스터(39)는, 수직 구동부(13)로부터 공급되는 선택 신호(SEL)에 따라 구동하고, 선택 트랜지스터(39)가 온이 되면, 증폭 트랜지스터(38)로부터 출력되는 화소 신호가 수직 신호선(23)에 출력 가능한 상태가 된다.
전하 배출 게이트(40)는, 수직 구동부(13)로부터 공급되는 배출 신호(PG)에 따라 구동하고, 전하 배출 게이트(40)가 온이 되면, PD(31)에서 발생하여 축적되어 있는 전하가 전원 전위(VDD)에 배출되어 PD(31)가 리셋된다.
FD(41)는, 증폭 트랜지스터(38)의 게이트 전극에 접속된 소정의 축적 용량을 갖는 부유 확산 영역이고, PD(31)에서 발생한 전하를 축적한다. 또한, PD(31)에서 발생한 전하는, 제3의 전송 게이트(34)가 오프인 경우에는 FD(41)에만 축적되고, 제3의 전송 게이트(34)가 온인 경우에는 FD(41) 및 제2의 전하 축적부(37)에 축적된다.
여기서, 화소(21)에서, 제1의 전하 축적부(36)로는, 매입형 MOS 커패시터가 사용되고, 제2의 전하 축적부(37)로는, 제1의 전하 축적부(36)보다도 단위 면적당의 용량치가 큰 커패시터가 사용된다. 이에 의해, 포화 전하량을 보다 많이 확보할 수 있다. 그리고, 저(低)조도시에 PD(31)에서 발생한 전하에 관해서는, 암시특성(暗時特性)의 양호한 제1의 전하 축적부(36)에 축적된다. 한편, 고조도시에 PD(31)에서 발생한 전하에 관해서는, 제1의 전하 축적부(36)와, 용량의 큰 제2의 전하 축적부(37)에 축적되도록 화소(21)가 구동된다. 이에 의해, 저조도라 하여도 노이즈가 적고, 또한, 고조도에도 대응한 다이내믹 레인지가 넓은 화상을 얻을 수 있다.
다음에, 도 3을 참조하여, 화소(21)를 구성하는 반도체 기판의 단면적인 구성예에 관해 설명한다.
도 3에 도시하는 바와 같이, 화소(21)는, 반도체 기판(51)에 대해 형성되고, 반도체 기판(51)은, 예를 들면, N형의 반도체 기판(N-sub)(52)의 표면측에 P형 웰(53)이 형성되어 구성된다. 그리고, P형 웰(53)에는, N형 반도체 영역(61 내지 64), 및, P형 반도체 영역(65 및 66)이 형성되고, P형 웰(53)의 표면에는, 도시하지 않은 절연막을 통하여 게이트 전극(67 내지 69)이 형성된다.
N형 반도체 영역(61) 및 P형 반도체 영역(65)에 의해 PD(31)가 구성되고, N형 반도체 영역(62) 및 P형 반도체 영역(66)에 의해 제1의 전하 축적부(36)가 구성되고, N형 반도체 영역(63)에 의해 FD(41)가 구성된다.
N형 반도체 영역(64)은, 제2의 전하 축적부(37)와의 전기적인 접속을 행하기 위한 배선을 반도체 기판(51)에 접속하기 위한 콘택트가 되는 확산층이고, 고농도의 N형으로 이루어지는 층(N+)이다.
게이트 전극(67)은, PD(31) 및 제1의 전하 축적부(36)의 사이의 영역과, 제1의 전하 축적부(36)를 덮도록 형성되고, 제1의 전송 게이트(32)를 구성한다. 게이트 전극(68)은, 제1의 전하 축적부(36) 및 FD(41)의 사이의 영역에 형성되고, 제2의 전송 게이트(33)를 구성한다. 게이트 전극(69)은, FD(41) 및 N형 반도체 영역(64)의 사이의 영역에 형성되고, 제3의 전송 게이트(34)를 구성한다.
이와 같이 구성되어 있는 화소(21)에서는, PD(31)에서의 광을 수광함에 의해 발생한 전하는, 게이트 전극(67)에 공급되는 전송 신호(TG)에 따라 제1의 전송 게이트(32)가 온이 되면, PD(31)로부터 제1의 전하 축적부(36)에 전송된다. 그리고, 게이트 전극(68)에 공급되는 전송 신호(FG)에 따라 제2의 전송 게이트(33)가 온이 되면, 제1의 전하 축적부(36)에 축적되어 있는 전하가, FD(41)에 전송된다. 이 때, 게이트 전극(69)에 공급되는 전송 신호(AG)에 따라 제3의 전송 게이트(34)가 온이 되어 있으면, FD(41)에 전송된 전하는 제2의 전하 축적부(37)에도 축적된다.
다음에, 도 4를 참조하여, 화소(21)의 제1의 구성예에 관해 설명한다. 도 4에는, 제1의 구성예의 화소(21)에서의 N형 반도체 영역의 부근에서의 단면적인 구성이 도시되어 있다.
도 4에 도시하는 바와 같이, 반도체 기판(51)에는, N형 반도체 영역(64)으로부터 소정의 간격을 마련하여 P형 반도체 영역(71)이 형성된다. 또한, 반도체 기판(51)의 표면측부터 차례로, 절연막(72), 반사 방지막(73), 정션 리크 제어막(74), 층간막(75), 및 배선(76)이 적층된다. 그리고, N형 반도체 영역(64) 및 배선(76)을 접속하도록 관통 전극(77)이 형성된다.
P형 반도체 영역(71)은, 예를 들면, N형 반도체 영역(64)의 주위를 둘러싸도록, N형 반도체 영역(64)으로부터 소정의 간격을 마련하여 형성된다.
절연막(72)은, 실리사이드 방지막(예를 들면, SiO/Sin)이다. 고체 촬상 소자(11)에서는, 화소(21) 이외에 주변 회로(예를 들면, 도 1의 수직 구동부(13), 칼럼 처리부(14), 수평 구동부(15), 출력부(16), 및 구동 제어부(17))를 구비하고 있고, 통상, 실리사이드 형성이 행하여지기 때문에, 화소(21)에도 실리사이드 방지막이 형성된다.
반사 방지막(73)은, 표면형의 CMOS 이미지 센서에 있어서 PD(31)에 입사하는 광의 반사를 방지하기 위한 기능을 구비한 절연막(예를 들면, HS-SiN)이다. 또한, 반사 방지막(73)은, 콘택트 가공을 행할 때의 스토퍼층으로서의 기능을 구비한다.
또한, 절연막(72) 및 반사 방지막(73)에는, N형 반도체 영역(64)이 형성되어 있는 위치에 대응하여, 개구부(78)가 형성되어 있다. 개구부(78)는, N형 반도체 영역(64)의 전면이 확실하게 개구하도록, N형 반도체 영역(64)보다도 넓은 범위, 예를 들면, N형 반도체 영역(64) 및 P형 반도체 영역(71)의 사이의 영역도 포함한 범위가 개구되도록 형성된다.
정션 리크 제어막(74)은, N형 반도체 영역(64)의 표면을 덮도록 형성되고, N형 반도체 영역(64)에 대해 부(負)의 고정 전하(예를 들면, HfO2라면 전하량 : -3E11㎝-2)를 갖는 고정 전하막(예를 들면, HfO2나 Al2O3 등)이다. 정션 리크 제어막(74)은, 예를 들면, 1 내지 15㎚ 정도의 막두께가 되도록 형성된다.
층간막(75)은, 고체 촬상 소자(11)를 구성하는 반도체 기판에 적층되는 배선층에서, 복수층으로 형성되는 배선(배선(76)이나, 도시하지 않은 다른 배선)의 사이에 형성되고, 그들의 배선을 절연한다.
배선(76)은, 층간막(75)에 적층하도록 형성되고, 제2의 전하 축적부(37)에 접속되는 관통 전극(예를 들면, 후술하는 도 6의 관통 전극(83))에 접속된다.
관통 전극(77)은, 정션 리크 제어막(74) 및 층간막(75)을 관통하도록 형성된 콘택트홀에 형성되고, N형 반도체 영역(64) 및 배선(76)을 접속한다.
다음에, 도 5를 참조하여, 화소(21)에서의 N형 반도체 영역(64)의 부근의 제조 공정에 관해 설명한다.
우선, 제1의 공정에서, 반도체 기판(51)에 대해 이온 주입(Ion Implantation)이 행하여져서 N형 반도체 영역(64) 및 P형 반도체 영역(71)이 각각 형성된 후, 반도체 기판(51)의 표면에, 절연막(72) 및 반사 방지막(73)이 성막된다. 여기서, P형 반도체 영역(71)은, N형 반도체 영역(64)으로부터 소망하는 간격을 취하여 형성된다.
다음에, 제2의 공정에서, 반사 방지막(73)의 표면에, 포토레지스트막(79)이 성막된다. 포토레지스트막(79)은, 절연막(72) 및 반사 방지막(73)에 형성되는 개구부(78)에 대응하여 개구하도록 패터닝된다. 여기서, 도 5에 도시하는 바와 같이, 포토레지스트막(79)에 패터닝되는 개구 폭(a)은, N형 반도체 영역(64)의 폭(b)보다도 폭넓게 형성된다.
또한, 제3의 공정에서, 절연막(72) 및 반사 방지막(73)에 개구부(78)가 형성되고, 포토레지스트막(79)이 제거된다. 이 때, N형 반도체 영역(64)이 물리적으로 삭제되는 것을 회피하기 위해, 우선, 절연막(72)에서 가공이 정지하도록 드라이 에칭에 의해 반사 방지막(73)에 대한 가공이 행하여진다. 그 후, 예를 들면, 묽은 불화수소산(DHF)을 사용한 웨트 에칭에 의해 절연막(72)에 대한 가공이 행하여져서, 개구부(78)가 형성된다.
그리고, 제4의 공정에서, 정션 리크 제어막(74)이 전면에 성막된다. 또한, 정션 리크 제어막(74)은 소망하는 레이아웃에 대해 패터닝되고, 드라이 에칭에 의한 가공이 행하여진다.
그 후, 도 4에 도시하는 바와 같이, 정션 리크 제어막(74)에 대해 층간막(75)이 적층되고, 콘택트홀이 형성되어 관통 전극(77)이 형성된 후, 배선(76)이 형성된다.
이상과 같이, 화소(21)에서는, 층간막(75)을 적층하기 전에 개구부(78)를 형성하고, N형 반도체 영역(64)을 덮도록, N형 반도체 영역(64)에 대해 부의 고정 전하를 갖는 정션 리크 제어막(74)이 형성된다. 이에 의해, N형 반도체 영역(64)의 최표면에서 전자가 용출되는 원천(源)(공핍층 면적)을 축소시킬 수가 있어서, N형 반도체 영역(64)으로부터 반도체 기판(51)에 흐르는 정션 리크 전류를 삭감할 수 있다.
즉, 고체 촬상 소자(11)에서 글로벌 셔터 방식을 채용하는 경우에는, PD(31)로부터 전송된 전하가 N형 반도체 영역(64)에 축적되는 시간이 길어진다. 그 때문에, 정션 리크 제어막(74)이 형성되어 있지 않으면, N형 반도체 영역(64)의 표면부터 전자의 용출이 증가하고, 화소(21)의 암전류 특성이 악화되는 것이 우려되고 있다. 이에 대해, 화소(21)에서는, 정션 리크 제어막(74)을 형성함에 의해, 화소(21)의 암전류 특성이 악화되는 것을 회피할 수 있다.
특히, 화소(21)의 N형 반도체 영역(64)에 대해, N형 반도체 영역(64)보다도 폭넓게 개구부(78)가 형성되기 때문에, N형 반도체 영역(64)의 표면을 확실하게 덮도록 정션 리크 제어막(74)을 형성할 수 있다. 이와 같이, N형 반도체 영역(64)의 전 표면을 정션 리크 제어막(74)으로 덮음에 의해, 정션 리크 전류의 발생을 최대한으로 억제할 수 있다.
또한, 정션 리크 전류를 삭감함에 의해, 화소(21)의 내부에서의 암전류를 억제할 수가 있어서, 고체 촬상 소자(11)에서 촬상되는 화상에, 암전류에 의한 노이즈가 발생하는 것을 억제할 수 있기 때문에, 화질을 향상시킬 수 있다.
또한, 정션 리크 제어막(74)은, 예를 들면, 제2의 전하 축적부(37)에서의 커패시터막을 겸할 수 있다.
도 6에는, 화소(21)에서의 N형 반도체 영역(64) 및 제2의 전하 축적부(37)의 부근에서의 단면적인 구성이 도시되어 있다. 또한, 도 6에서, N형 반도체 영역(64)의 부근의 구성은, 도 4와 공통되어 있고, 그 상세한 설명은 생략한다.
도 6에 도시하는 바와 같이, 제2의 전하 축적부(37)는, 반도체 기판(51)에 적층된 하부 전극(81)과, 하부 전극(81)에 대해 정션 리크 제어막(74)을 통하여 적층된 상부 전극(82)에 의해 구성된다.
하부 전극(81)은, 예를 들면, 폴리실리콘 전극이고, 관통 전극(83)을 통하여 배선(76)에 접속되어 있다. 즉, 하부 전극(81)은, 관통 전극(83), 배선(76), 및 관통 전극(77)을 통하여, N형 반도체 영역(64)에 접속되어 있다. 한편, 상부 전극(82)은, 관통 전극(84) 및 배선(85)을 통하여 접지되어 있다.
이와 같이, 정션 리크 제어막(74)은, 제2의 전하 축적부(37)를 구성하는 하부 전극(81) 및 상부 전극(82)에 끼워 넣어지도록 형성되고, 제2의 전하 축적부(37)의 커패시터막을 겸할 수 있다.
즉, 화소(21)를 제조할 때에, N형 반도체 영역(64)에 대해 정션 리크 제어막(74)을 성막하는 동시에, 제2의 전하 축적부(37)의 커패시터막을 성막할 수 있다. 이에 의해, 화소(21)의 제조 공정을 단축할 수 있다.
다음에, 도 7을 참조하여, 제2의 구성예인 화소(21A)에 관해 설명한다. 화소(21A)는, 도 2 및 도 3을 참조하여 설명한 화소(21)와 마찬가지로 구성되어 있고, N형 반도체 영역(64)에서 제2의 전하 축적부(37)와의 접속 구성이, 도 4를 참조하여 설명한 접속 구성과 다르다.
도 7에는, 화소(21A)에서의 N형 반도체 영역(64)의 부근에서의 단면적인 구성이 도시되어 있다.
도 7에 도시하는 바와 같이, 화소(21A)는, N형 반도체 영역(64)이 형성된 반도체 기판(51)에 대해, 실리콘산화 또는 계면준위가 낮은 산화막(91)이 성막되어 있는 점에서, 도 4의 화소(21)와 다르게 구성되어 있다. 그리고, 도 4의 화소(21)에서는, 관통 전극(77)이 직접적으로 N형 반도체 영역(64)에 접하는 구성이었음에 대해, 화소(21A)에서는, 관통 전극(77) 및 N형 반도체 영역(64)의 사이에, 실리콘산화 또는 계면준위가 낮은 산화막(91)이 개재하는 구성으로 되어 있다.
즉, 화소(21A)는, 반도체 기판(51)의 표면측부터 차례로, 실리콘산화 또는 계면준위가 낮은 산화막(91), 절연막(72), 반사 방지막(73), 정션 리크 제어막(74), 층간막(75), 및 배선(76)이 적층된다. 그리고, 정션 리크 제어막(74)은, 절연막(72) 및 반사 방지막(73)에 개구부(78)가 형성된 후에, 실리콘산화 또는 계면준위가 낮은 산화막(91)을 통하여, N형 반도체 영역(64)의 표면을 덮도록 형성된다. 이와 같이, 화소(21A)에서는, 반도체 기판(51)에 대해 실리콘산화 또는 계면준위가 낮은 산화막(91) 및 정션 리크 제어막(74)이 적층되는 적층 구조를 갖는 구성이 채용되고 있다.
여기서, 정션 리크 제어막(74)으로서는, 예를 들면, 실리콘, 하프늄, 알루미늄, 탄탈, 티탄, 이트륨, 란타노이드 등의 원소 중의, 적어도 하나의 원소를 포함하는 절연막을 사용할 수 있다. 또한, 정션 리크 제어막(74)으로서는, 예를 들면, 산화하프늄(HfO2), 산화지르코늄(ZrO2), 산화알루미늄(Al2O3), 산화티탄(TiO2), 또는, 5산화탄탈(Ta2O5)의 중으로부터 선택되는 산화물을 사용할 수 있다.
다음에, 도 8을 참조하여, 화소(21A)에서의 N형 반도체 영역(64)의 부근의 제조 공정에 관해 설명한다.
우선, 제1의 공정에서, 통상의 CMOS 프로세스에 의해 반도체 기판(51)에 N형 반도체 영역(64) 및 P형 반도체 영역(71)을 형성한 후, 반도체 기판(51)에 대해, 예를 들면, 묽은 불화수소산(DHF)을 사용하여 하지 산화막이나 자연 산화막을 제거하는 처리가 행하여진다. 그리고, 반도체 기판(51)의 표면에, 실리콘산화 또는 계면준위가 낮은 산화막(91)이 성막된다. 예를 들면, 온도를 900℃로 하고, O2/H2의 농도를 10%로 하고, 10초당 3㎚ 정도의 조건으로 열산화막을 형성함에 의해, 실리콘산화가 행하여진다. 그리고, 실리콘산화 또는 계면준위가 낮은 산화막(91)에 대해, 절연막(72) 및 반사 방지막(73)이 성막된다.
다음에, 제2의 공정에서, 정션 리크 제어막(74)을, 실리콘산화 또는 계면준위가 낮은 산화막(91)상에 성막하기 위한 패터닝이 행하여진다. 즉, 도 8에 도시하는 바와 같이, 포토레지스트막(79)이, 절연막(72) 및 반사 방지막(73)에 형성되는 개구부(78)에 대응하여 개구하도록 패터닝되고, 반사 방지막(73)의 표면에 성막된다. 여기서, 도 8에 도시하는 바와 같이, 포토레지스트막(79)에 패터닝된 개구 폭(a)은, N형 반도체 영역(64)의 폭(b)보다도 폭넓게 형성된다.
계속해서, 제3의 공정에서, 포토레지스트막(79)의 패터닝에 따른 드라이 에칭에 의해 개구부(78)가 형성된다. 이 때, N형 반도체 영역(64)이 물리적으로 삭제되는 것을 회피하기 위해, 우선, 절연막(72)에서 가공이 정지하도록 드라이 에칭에 의해 반사 방지막(73)에 대한 가공이 행하여진다. 그 후, 개구부(78)의 저면에 실리콘산화 또는 계면준위가 낮은 산화막(91)이 노출하도록, 예를 들면, 묽은 불화수소산(DHF)을 사용한 웨트 에칭에 의해 절연막(72)의 잔막이 박리된다. 그 후, 포토레지스트막(79)이 제거된다.
그리고, 제4의 공정에서, 개구부(78)의 저면에 노출한 실리콘산화 또는 계면준위가 낮은 산화막(91)상에, 예를 들면, 막두께가 1 내지 15㎚ 정도가 되도록 정션 리크 제어막(74)이 성막된다. 또한, 정션 리크 제어막(74)은 소망하는 레이아웃에 대해 패터닝되고, 드라이 에칭에 의한 가공이 행하여진다.
그 후, 도 7에 도시하는 바와 같이, 정션 리크 제어막(74)에 대해 층간막(75)이 적층되고, 정션 리크 제어막(74) 및 층간막(75)에 콘택트홀이 형성되어 관통 전극(77)이 형성된 후, 배선(76)이 형성된다. 여기서, 관통 전극(77)의 상단은, 배선(76)에 대해 직접적으로 접속되고, 관통 전극(77)의 하단은, 실리콘산화 또는 계면준위가 낮은 산화막(91)을 통하여 N형 반도체 영역(64)과 접속된다.
이상과 같이, 화소(21A)에서는, 개구부(78)에서, 반도체 기판(51)에 대해, 실리콘산화 또는 계면준위가 낮은 산화막(91)을 통하여 정션 리크 제어막(74)이 적층되는 적층 구조가 채용된다. 이에 의해, 화소(21A)는, N형 반도체 영역(64)의 표면부터 반도체 기판(51)에 흐르는 정션 리크 전류를 억제하는 효과를 향상시킬 수 있다.
즉, 화소(21A)에서는, 실리콘산화 또는 계면준위가 낮은 산화막(91)상에 정션 리크 제어막(74)이 적층하는 적층 구조에 의해, N형 반도체 영역(64)의 표면에서의 계면준위를 낮게 유지하면서, 공핍층 면적을 축소할 수 있다. 따라서, 화소(21A)는, 전계가 강한 상태라도 화소(21)의 구성보다도, 정션 리크 전류의 발생을 저감할 수가 있어서, 화소(21)보다도, 전계가 강한 상태에서의 암전류의 증가를 억제할 수 있다.
도 9는, N형 반도체 영역(64)의 표면에서의 정션 리크 전류의 평가 결과를 도시하는 도면이다.
도 9에는, N형 반도체 영역(64)이 형성된 반도체 기판(51)에 대해 형성한 절연막으로서, 3개의 구성을 채용하는 경우에 있어서의 간이(簡易) 전기 특성의 결과가 도시되어 있다. 예를 들면, 도 9의 중앙에는, 화소(21A)의 구성, 즉, 반도체 기판(51)에 대해 실리콘산화 또는 계면준위가 낮은 산화막(91) 및 정션 리크 제어막(74)이 적층되는 적층 구조를 채용한 구성에서의 리크량이 도시되어 있다. 또한, 도 9의 우측에는, 화소(21)의 구성, 즉, 반도체 기판(51)에 대해 정션 리크 제어막(74)이 적층된 구조를 채용한 구성에서의 리크량이 도시되어 있다. 또한, 도 9의 좌측에는, 반도체 기판(51)에 대해, 절연막으로서 TEOS(Tetraethoxysilane : 테트라에톡시실란)막이 적층된 구조를 채용한 구성에서의 리크량이 도시되어 있다.
도 9에 도시하는 바와 같이, 화소(21A)의 구성에서의 리크량은 2.40055E-11[A]이고, 화소(21)의 구성에서의 리크량은 2.96183E-11[A]이고, 절연막으로서 TEOS막을 채용한 구성에서의 리크량은 3.10418E-11[A]이다. 이와 같이, 반도체 기판(51)에 대해 실리콘산화 또는 계면준위가 낮은 산화막(91) 및 정션 리크 제어막(74)이 적층되는 적층 구조를 채용함에 의해, 다른 구성보다도, 정션 리크 전류의 발생을 억제할 수 있다.
또한, 도 10에 도시하는 바와 같이, 화소(21A)에서도, 도 6을 참조하여 설명한 바와 같은 구성, 즉, 정션 리크 제어막(74)이, 제2의 전하 축적부(37)에서의 커패시터막을 겸하는 구성을 채용할 수 있다.
도 10에는, N형 반도체 영역(64) 및 제2의 전하 축적부(37)의 부근에서의 단면적인 구성예가 도시되어 있다. 또한, 도 10에서, 도 6과 공통되는 구성에 관해서는, 그 상세한 설명은 생략한다.
도 10에 도시하는 바와 같이, 화소(21A)는, 반도체 기판(51)의 표면에 성막된 실리콘산화 또는 계면준위가 낮은 산화막(91)상에 정션 리크 제어막(74)이 적층한 적층 구조로 되어 있다. 또한, 화소(21A)에서는, 실리콘산화 또는 계면준위가 낮은 산화막(91)을 통하여 하부 전극(81)이 반도체 기판(51)에 적층되어 있다. 그리고, 정션 리크 제어막(74)은, 제2의 전하 축적부(37)를 구성하는 하부 전극(81) 및 상부 전극(82)에 끼워 넣어지도록 형성되고, 제2의 전하 축적부(37)의 커패시터막을 겸하는 구성으로 되어 있다.
그런데, 고체 촬상 소자(11)에서는, 상술한 바와 같이, 제2의 전하 축적부(37)에 접속되는 확산층부인 N형 반도체 영역(64)에서의 암전류를 저감하는데 더하여, PD(31)에서의 암전류를 저감하는 것도 요구되고 있다. 일반적으로, 부고정(負固定) 전하량의 큰 막일수록 PD(31)상의 암전류를 저감할 수 있다. 그래서, 화소(21)에서, 부고정 전하량의 큰 정션 리크 제어막(74)(예를 들면, Al2O3)을 형성함에 의해, PD(31)에서의 암전류를 저감할 수 있다고 생각된다.
도 11을 참조하여, 부고정 전하량의 큰 정션 리크 제어막(74)을 이용한 경우와, 부고정 전하량의 작은 정션 리크 제어막(74)을 이용한 경우에 있어서의 N형 반도체 영역(64)에서의 정션 리크 전류에 관해 설명한다.
도 11의 A에는, 도 4와 마찬가지로, 정션 리크 제어막(74)이 형성되는 화소(21)의 단면적인 구성이 도시되어 있다. 또한, 도 11에서는, 도 4와 같은 N형 반도체 영역(64)의 부근뿐만 아니라, PD(31)가 형성되는 부분도 포함하는 화소(21)의 단면적인 구성이 도시되어 있지만, 제1의 전하 축적부(36)(도 3)나, 절연막(72) 및 반사 방지막(73)(도 4)의 도시는 생략되어 있다.
그리고, 도 11의 B에 도시하는 바와 같이, 부고정 전하량의 작은 정션 리크 제어막(74)(예를 들면, HfO2)을 이용한 경우에는, N형 반도체 영역(64)에서의 정션 리크 전류의 발생을 억제할 수 있다. 즉, 이 경우, 정션 리크 제어막(74)이 형성되지 않은 구성(부전하 없음)보다도, N형 반도체 영역(64)에서의 정션 리크 전류를 감소시킬 수 있다. 그러나, 이 경우, PD(31)에서의 암전류를 저감시킬 수는 없다.
한편, PD(31)에서의 암전류를 저감하는 것을 목적으로 하여 부고정 전하량의 큰 정션 리크 제어막(74)(예를 들면, Al2O3)을 이용한 경우에는, N형 반도체 영역(64)에서 전계가 증가하여 정션 리크 전류가 대량에서 발생하게 된다. 즉, 이 경우, 정션 리크 제어막(74)이 형성되지 않은 구성(부전하 없음)보다도 정션 리크 전류가 증가하게 된다.
이와 같이, N형 반도체 영역(64)에서의 정션 리크 전류의 발생을 억제하는 것과, PD(31)에서의 암전류를 저감하는 것을 양립시키는 것은 곤란하였다.
다음에, 도 12를 참조하여, 제3의 구성예인 화소(21B)에 관해 설명한다.
도 12에 도시하는 바와 같이, 화소(21B)에서는, 반도체 기판(51)에 대해 N형 반도체 영역(61) 및 P형 반도체 영역(65)이 접합하여 형성됨에 의해 PD(31)가 구성되고, 게이트 전극(68)을 통하여 형성되는 N형 반도체 영역(63)에 의해 FD(41)가 구성된다. 또한, FD(41)로부터 게이트 전극(69)을 통하여, 제2의 전하 축적부(37)에 접속하기 위한 콘택트가 되는 N형 반도체 영역(64)이 형성되고, N형 반도체 영역(64)으로부터 소정의 간격을 마련하여 P형 반도체 영역(71)이 형성되어 있다.
그리고, 화소(21B)에서는, PD(31)상에 제1의 부고정 전하막(101) 및 제2의 부고정 전하막(102)이 적층하도록 형성되고, N형 반도체 영역(64)상에 제2의 부고정 전하막(102)이 단층으로 형성된다. 이에 의해, 화소(21B)는, PD(31)에서의 부고정 전하량과, N형 반도체 영역(64)에서의 부고정 전하량이 다르도록 구성할 수 있다.
또한, 제2의 부고정 전하막(102)의 부고정 전하량이, 제1의 부고정 전하막(101)의 부고정 전하량보다도 작아지도록 재료가 선택된다. 이에 의해, 화소(21B)는, PD(31)에서의 부고정 전하량보다도, N형 반도체 영역(64)에서의 부고정 전하량이 작아지도록 구성할 수 있다.
따라서 화소(21B)는, N형 반도체 영역(64)에서의 정션 리크 전류의 발생을 억제함과 함께, PD(31)에서의 암전류를 저감할 수 있다. 즉, 화소(21B)에서, 제2의 부고정 전하막(102)에 의해 정션 리크 제어막이 구성되고, 제1의 부고정 전하막(101) 및 제2의 부고정 전하막(102)의 적층 구조에 의해 암전류 억제막이 구성된다.
다음에, 도 13을 참조하여, 화소(21B)의 제조 공정에 관해 설명한다.
우선, 종래의 CMOS 이미지 센서를 제조한 프로세스와 마찬가지로, 반도체 기판(51)에 STI(Shallow Trench Isolation) 및 SW(Side Wall)가 형성된다. 그 후, 반도체 기판(51)에 대해, N형의 이온종(예를 들면, P나 As 등)을 이온 주입함에 의해 N형 반도체 영역(64)이 형성된다. 또한, 반도체 기판(51)에 대해, N형 반도체 영역(64)으로부터 소망하는 간격을 취하여 P형의 이온종(예를 들면, B나 BF2 등)을 이온 주입함에 의해 P형 반도체 영역(71)이 형성된다. 그리고, 예를 들면, 묽은 불화수소산(DHF)을 사용하여 반도체 기판(51)으로부터 하지 산화막이나 자연 산화막 등을 제거하고, 고온 암모니아 가수(加水) 처리를 행함으로써 계면 처리를 실시한다.
그 후, 제1의 공정에서, 예를 들면, Al2O3를 막두께 1 내지 15㎚ 정도로 성막함에 의해, 제1의 부고정 전하막(101)을 형성한다.
다음에, 제2의 공정에서, 반도체 기판(51)에 포토레지스트막(79)이 성막되고, 포토레지스트막(79)이 N형 반도체 영역(64)보다도 폭넓게 개구하도록 리소그래피에 의해 패터닝이 행하여진다. 그리고, 드라이 에칭, 또는, 묽은 불화수소산(DHF)을 사용한 웨트 에칭에 의해, N형 반도체 영역(64)의 상부에 있는 제1의 부고정 전하막(101)이 제거된다.
그리고, 제3의 공정에서, 포토레지스트막(79)이 제거되고, 고온 암모니아 가수 처리를 행함으로써 하지의 위에 계면 처리를 실시한 후, 예를 들면, HfO2를 막두께 1 내지 15㎚ 정도로 성막함에 의해, 제2의 부고정 전하막(102)을 형성한다. 그 후, 도 12에 도시하는 바와 같이, 제2의 부고정 전하막(102)에 대해 층간막(75)이 적층되고, 콘택트홀이 형성되어 관통 전극(77)이 형성된 후, 배선(76)이 형성된다.
이상과 같이, 화소(21B)는, PD(31)에 대해서는, 제1의 부고정 전하막(101) 및 제2의 부고정 전하막(102)의 적층 구조로 하는 한편, N형 반도체 영역(64)에 대해서는, 제2의 부고정 전하막(102)만을 적층한 구조가 되도록 제조된다.
그리고, 제1의 부고정 전하막(101)의 부고정 전하량이 제2의 부고정 전하막(102)의 부고정 전하량보다도 커지도록 재료가 선택됨으로써, PD(31)에서의 부고정 전하량이, N형 반도체 영역(64)에서의 부고정 전하량보다도 커지는 관계를 갖는 구성이 된다. 이에 의해, N형 반도체 영역(64)에서의 정션 리크 전류의 발생을 억제함과 함께, PD(31)에서의 암전류를 저감할 수 있는 화소(21B)를 제조할 수 있다.
다음에, 도 14를 참조하여, 제4의 구성예인 화소(21C)에 관해 설명한다.
도 14에 도시하는 화소(21C)는, 도 12의 화소(21B)와 마찬가지로, PD(31)에서의 부고정 전하량이, N형 반도체 영역(64)에서의 부고정 전하량보다도 커지는 관계를 갖는 구성이 된다. 단, 화소(21C)는, N형 반도체 영역(64)에서 제1의 부고정 전하막(101) 및 정고정 전하막(103)의 적층 구조로 하는 한편, PD(31)에서 제1의 부고정 전하막(101)만을 적층하는 구조로 되는 점에서, 도 12의 화소(21B)와 다른 구성이 된다. 또한, 그 밖의 점에서, 화소(21C)는, 도 12의 화소(21B)와 마찬가지로 구성되어 있어서, 그 상세한 설명은 생략한다.
즉, 화소(21C)에서는, PD(31)상에 제1의 부고정 전하막(101)이 형성되고, N형 반도체 영역(64)상에 제1의 부고정 전하막(101) 및 정고정 전하막(103)이 적층하도록 형성된다. 이에 의해, 화소(21C)는, PD(31)에서의 부고정 전하량과, N형 반도체 영역(64)에서의 부고정 전하량이 다르도록 구성할 수 있다. 또한, 화소(21C)는, PD(31)에서의 부고정 전하량보다도, N형 반도체 영역(64)에서의 부고정 전하량이 작아지도록 구성할 수 있다.
따라서 화소(21C)는, N형 반도체 영역(64)에서의 정션 리크 전류의 발생을 억제함과 함께, PD(31)에서의 암전류를 저감할 수 있다. 즉, 화소(21C)에서, 제1의 부고정 전하막(101) 및 정고정 전하막(103)의 적층 구조에 의해 정션 리크 제어막이 구성되고, 제1의 부고정 전하막(101)에 의해 암전류 억제막이 구성된다.
다음에, 도 15를 참조하여, 화소(21C)의 제조 공정에 관해 설명한다.
우선, 화소(21B)의 제조 공정과 마찬가지로, 반도체 기판(51)에 N형 반도체 영역(64) 및 P형 반도체 영역(71)이 형성된다. 그 후, 제1의 공정에서, Al2O3를 성막함에 의해 제1의 부고정 전하막(101)을 형성하고, 제1의 부고정 전하막(101)의 위에, 실리콘산화막이나 실리콘질화막을 성막함에 의해 정고정(正固定) 전하막(103)이 형성된다.
다음에, 제2의 공정에서, 반도체 기판(51)에 포토레지스트막(79)이 성막되고, 포토레지스트막(79)에 대해 PD(31)가 형성되어 있는 부분에 리소그래피에 의해 패터닝이 행하여진다.
그리고, 제3의 공정에서, 드라이 에칭 또는 웨트 에칭에 의해, PD(31)의 상부에 있는 정고정 전하막(103)이 제거되고, 포토레지스트막(79)이 제거된다. 여기서, 정고정 전하막(103)을 제거할 때, 정고정 전하막(103)의 하지가 되는 제1의 부고정 전하막(101)이 완전하게 제거되는 것을 회피하기 위해, 화소(21C)의 제1의 부고정 전하막(101)을, 도 12의 화소(21B)의 제1의 부고정 전하막(101)보다도 후막으로 형성하는 등의 조정이 행하여진다.
그 후, 도 14에 도시하는 바와 같이, 제2의 부고정 전하막(102) 및 정고정 전하막(103)에 대해 층간막(75)이 적층되고, 콘택트홀이 형성되어 관통 전극(77)이 형성된 후, 배선(76)이 형성된다.
이상과 같이, 화소(21C)는, PD(31)에 대해서는, 제1의 부고정 전하막(101)만을 적층한 구조로 하는 한편, N형 반도체 영역(64)에 대해서는, 제1의 부고정 전하막(101) 및 정고정 전하막(103)의 적층 구조가 되도록 제조된다. 이에 의해, PD(31)에서의 부고정 전하량이, N형 반도체 영역(64)에서의 부고정 전하량보다도 커지는 관계를 갖는 구성이 된다. 따라서, N형 반도체 영역(64)에서의 정션 리크 전류의 발생을 억제함과 함께, PD(31)에서의 암전류를 저감할 수 있는 화소(21C)를 제조할 수 있다.
다음에, 도 16을 참조하여, 제5의 구성예인 화소(21D)에 관해 설명한다.
도 16에 도시하는 화소(21D)는, 도 12의 화소(21B)와 마찬가지로, PD(31)에서의 부고정 전하량이, N형 반도체 영역(64)에서의 부고정 전하량보다도 커지는 관계를 갖는 구성이 된다. 단, 화소(21D)는, N형 반도체 영역(64)에서 제2의 부고정 전하막(102) 및 정고정 전하막(103)의 적층 구조로 하는 한편, PD(31)에서 제1의 부고정 전하막(101) 및 제2의 부고정 전하막(102)의 적층 구조로 하는 점에서, 도 12의 화소(21B)와 다른 구성이 된다. 또한, 그 밖의 점에서, 화소(21D)는, 도 12의 화소(21B)와 마찬가지로 구성되어 있어서, 그 상세한 설명은 생략한다.
즉, 화소(21D)에서는, PD(31)상에 제1의 부고정 전하막(101) 및 제2의 부고정 전하막(102)이 적층하도록 형성되고, N형 반도체 영역(64)상에 제2의 부고정 전하막(102) 및 정고정 전하막(103)이 적층하도록 형성된다. 또한, 화소(21D)는, PD(31)에서의 부고정 전하량보다도, N형 반도체 영역(64)에서의 부고정 전하량이 작아지도록 구성할 수 있다.
따라서 화소(21D)는, N형 반도체 영역(64)에서의 정션 리크 전류의 발생을 억제함과 함께, PD(31)에서의 암전류를 저감할 수 있다. 즉, 화소(21D)에서, 제2의 부고정 전하막(102) 및 정고정 전하막(103)의 적층 구조에 의해 정션 리크 제어막이 구성되고, 제1의 부고정 전하막(101) 및 제2의 부고정 전하막(102)의 적층 구조에 의해 암전류 억제막이 구성된다.
다음에, 도 17을 참조하여, 화소(21D)의 제조 공정에 관해 설명한다.
우선, 화소(21B)의 제조 공정과 마찬가지로, 반도체 기판(51)에 N형 반도체 영역(64) 및 P형 반도체 영역(71)이 형성된다. 그 후, 제1의 공정에서, Al2O3를 성막함에 의해 제1의 부고정 전하막(101)을 형성하고, 화소(21B)의 제2의 공정과 마찬가지로, N형 반도체 영역(64)의 상부에 있는 제1의 부고정 전하막(101)이 제거된 후, 제2의 부고정 전하막(102) 및 정고정 전하막(103)을 적층하여 형성한다.
다음에, 제2의 공정에서, 반도체 기판(51)에 포토레지스트막(79)이 성막되고, 포토레지스트막(79)에 대해 PD(31)가 형성되어 있는 부분에 리소그래피에 의해 패터닝이 행하여진다.
그리고, 제3의 공정에서, 드라이 에칭, 또는, 묽은 불화수소산(DHF)이나 고온 인산 등을 사용한 웨트 에칭에 의해, PD(31)의 상부에 있는 정고정 전하막(103)이 제거되고, 포토레지스트막(79)이 제거된다. 여기서, 정고정 전하막(103)을 제거할 때, 정고정 전하막(103)의 하지가 되는 제2의 부고정 전하막(102)을 제거하여도 좋지만, 최하층이 되는 제1의 부고정 전하막(101)이 완전하게 제거되는 것이 회피되도록 막두께를 조정하여 제1의 부고정 전하막(101)이 형성되어 있다.
그 후, 도 16에 도시하는 바와 같이, 제2의 부고정 전하막(102) 및 정고정 전하막(103)에 대해 층간막(75)이 적층되고, 콘택트홀이 형성되어 관통 전극(77)이 형성된 후, 배선(76)이 형성된다.
이상과 같이, 화소(21D)는, PD(31)에 대해서는, 제1의 부고정 전하막(101) 및 제2의 부고정 전하막(102)의 적층 구조로 하는 한편, N형 반도체 영역(64)에 대해서는, 제2의 부고정 전하막(102) 및 정고정 전하막(103)의 적층 구조가 되도록 제조된다. 이에 의해, PD(31)에서의 부고정 전하량이, N형 반도체 영역(64)에서의 부고정 전하량보다도 커지는 관계를 갖는 구성이 된다. 따라서, N형 반도체 영역(64)에서의 정션 리크 전류의 발생을 억제함과 함께, PD(31)에서의 암전류를 저감할 수 있는 화소(21D)를 제조할 수 있다.
여기서, 도 18을 참조하여, 적층 구조를 변경한 때에 있어서의 N형 반도체 영역(64)의 부고정 전하량의 관계에 관해 설명한다.
도 18에는, N형 반도체 영역(64)에 대한 적층 구조를 변경한 때의 플랫 밴드 전압이 도시되어 있고, 예를 들면, 도 4의 화소(21)의 구조에서 정션 리크 제어막(74)으로서 Al2O3를 성막한 경우에 있어서의 18V의 플랫 밴드 전압을 적용한 때와의 비교가 도시되어 있다.
도 18에 도시하는 바와 같이, 도 4의 화소(21)에서 정션 리크 제어막(74)으로서 Al2O3만을 적층한 구조에 대해, 도 14의 화소(21C)의 구조, 즉, 제1의 부고정 전하막(101)으로서 Al2O3를 성막하고, 정고정 전하막(103)을 적층한 적층 구조로 함으로써, 플랫 밴드 전압을 저감시킬 수 있다.
또한, 도 12의 화소(21B)의 구조, 즉, 제1의 부고정 전하막(101)으로서 HfO2를 성막한 구조에 대해, 도 16의 화소(21D)의 구조, 즉, 제1의 부고정 전하막(101)으로서 HfO2를 성막하고, 정고정 전하막(103)을 적층한 적층 구조로 함으로써, 플랫 밴드 전압을 저감시킬 수 있다.
또한, 도 14의 화소(21C)의 구조로 함에 의한 플랫 밴드 전압의 저감, 및, 도 16의 화소(21D)의 구조로 함에 의한 플랫 밴드 전압의 저감은, 막두께나 어닐 등으로 조정할 수 있다. 그리고, 그 조정의 정도는, 고체 촬상 소자(11)나 화소 설계로 다른 것으로 할 수 있고, 디바이스마다 적절한 부고정 전하가 되도록 조정된다.
또한, 본 실시의 형태에서는, 반도체 기판(51)에 대해 N형 반도체 영역(64) 및 P형 반도체 영역(71)을 형성하는 구조에 관해 설명하였지만, 상술한 모든 화소(21)의 구성예에서, 이온 주입의 구조를 변경하여도 좋다. 즉, 반도체 기판(51)에 대해, 제2의 전하 축적부(37)와의 접속부가 되는 확산층으로서 고농도의 P형의 반도체 영역(P형의 이온종 : B나 BF2 등)을 형성하고, 이 확산층으로부터 소정의 간격을 마련하여 N형의 반도체 영역(N형의 이온종 : P나 As 등)을 형성하여도 좋다.
또한, 고체 촬상 소자(11)는, 예를 들면, 반도체 기판(51)에 대해 배선층이 적층되는 표면측부터 입사광이 조사되는 표면 조사형의 CMOS 이미지 센서, 및, 반도체 기판(51)에 대해 배선층이 적층된 표면이란 반대측의 면으로 되는 이면측부터 입사광이 조사되는 이면 조사형의 CMOS 이미지 센서의 어느 것에도 적용할 수 있다.
또한, 상술한 바와 같은 고체 촬상 소자(11)는, 예를 들면, 디지털 스틸 카메라나 디지털 비디오 카메라 등의 촬상 시스템, 촬상 기능을 구비한 휴대 전화기, 또는, 촬상 기능을 구비한 다른 기기라는 각종의 전자 기기에 적용할 수 있다.
도 19는, 전자 기기에 탑재된 촬상 장치의 구성예를 도시하는 블록도이다.
도 19에 도시하는 바와 같이, 촬상 장치(201)는, 광학계(202), 촬상 소자(203), 신호 처리 회로(204), 모니터(205), 및 메모리(206)를 구비하여 구성되고, 정지화상 및 동화상을 촬상 가능하다.
광학계(202)는, 1장 또는 복수장의 렌즈를 갖고서 구성되고, 피사체로부터의 상광(입사광)을 촬상 소자(203)에 유도하고, 촬상 소자(203)의 수광면(센서부)에 결상시킨다.
촬상 소자(203)로서는, 상술한 구성예의 고체 촬상 소자(11)가 적용된다. 촬상 소자(203)에는, 광학계(202)를 통하여 수광면에 결상되는 상에 응하여, 일정 기간, 전하가 축적된다. 그리고, 촬상 소자(203)에 축적된 전하에 응한 신호가 신호 처리 회로(204)에 공급된다.
신호 처리 회로(204)는, 촬상 소자(203)로부터 출력된 신호 전하에 대해 각종의 신호 처리를 시행한다. 신호 처리 회로(204)가 신호 처리를 시행함에 의해 얻어진 화상(화상 데이터)은, 모니터(205)에 공급되어 표시되거나, 메모리(206)에 공급되어 기억(기록)되거나 한다.
이와 같이 구성되어 있는 촬상 장치(201)에서는, 촬상 소자(203)로서, 상술한 구성예의 화소(21)를 갖는 고체 촬상 소자(11)를 적용함에 의해, 암전류의 발생을 억제하여, 보다 양호한 화질을 얻을 수 있다.
또한, 본 기술은 이하와 같은 구성도 취할 수 있다.
(1) 반도체 기판에 대해 배선이 접속되는 접속부가 되는 고농도의 확산층과,
상기 확산층의 표면을 덮도록 성막되는 정션 리크 제어막을 구비한 고체 촬상 소자.
(2) 상기 확산층에 대해 상기 배선을 접속하기 위해, 상기 반도체 기판에 적층된 절연막에 형성되는 개구부의 폭이, 상기 확산층의 폭보다도 넓게 형성되는 상기 (1)에 기재된 고체 촬상 소자.
(3) 수광량에 응하여 전하를 발생하는 광전 변환부에서 발생한 전하를 축적하는 전하 축적부를 또한 구비하고,
상기 정션 리크 제어막은, 상기 전하 축적부의 커패시터막과 겸용되는 상기 (1) 또는 (2)에 기재된 고체 촬상 소자.
(4) 상기 확산층과 상기 정션 리크 제어막과의 사이에, 실리콘산화 또는 계면준위가 낮은 산화막이 형성되고, 상기 반도체 기판에 대해 상기 실리콘산화 또는 계면준위가 낮은 산화막 및 상기 정션 리크 제어막이 적층되는 적층 구조를 갖는 상기 (1)부터 (3)까지의 어느 하나에 기재된 고체 촬상 소자.
(5) 조사되는 광의 광량에 응한 전하를 발생하여 축적하는 광전 변환부와,
상기 광전 변환부의 표면을 덮도록 성막되는 암전류 억제막을 또한 구비하고, 상기 확산층상의 상기 정션 리크 제어막과, 상기 광전 변환부상의 상기 암전류 억제막과의 부고정 전하량이 다른 상기 (1)부터 (4)까지의 어느 하나에 기재된 고체 촬상 소자.
(6) 상기 광전 변환부상의 상기 암전류 억제막의 부고정 전하량보다도, 상기 확산층상의 상기 정션 리크 제어막의 부고정 전하량이 작아지도록 설정되는 상기 (1)부터 (5)까지의 어느 하나에 기재된 고체 촬상 소자.
(7) 상기 광전 변환부상에 형성되는 상기 암전류 억제막은, 상기 제1의 부고정 전하막과 상기 제1의 부고정 전하막보다도 고정 전하량의 작은 제2의 부고정 전하막과의 적층 구조로 되고,
상기 확산층상에 형성되는 상기 정션 리크 제어막은, 상기 제2의 부고정 전하막에 의해 구성되는 상기 (1)부터 (6)까지의 어느 하나에 기재된 고체 촬상 소자.
(8) 상기 확산층상에 형성되는 상기 정션 리크 제어막은, 부고정 전하막 및 정고정 전하막의 적층 구조로 되고,
상기 광전 변환부상에 형성되는 상기 암전류 억제막은, 상기부고정 전하막에 의해 구성되는 상기 (1)부터 (6)까지의 어느 하나에 기재된 고체 촬상 소자.
(9) 상기 광전 변환부상에 형성되는 상기 암전류 억제막은, 상기 제1의 부고정 전하막과 상기 제1의 부고정 전하막보다도 고정 전하량의 작은 제2의 부고정 전하막과의 적층 구조로 되고,
상기 확산층상에 형성되는 상기 정션 리크 제어막은, 상기 제2의 부고정 전하막 및 정고정 전하막의 적층 구조로 되는 상기 (1)부터 (6)까지의 어느 하나에 기재된 고체 촬상 소자.
또한, 본 실시의 형태는, 상술한 실시의 형태로 한정되는 것이 아니고, 본 개시된 요지를 일탈하지 않는 범위에서 여러 가지의 변경이 가능하다.
11 : 고체 촬상 소자
12 : 화소 어레이부
13 : 수직 구동부
14 : 칼럼 처리부
15 : 수평 구동부
16 : 출력부
17 : 구동 제어부
21 : 화소
22 : 수평 신호선
23 : 수직 신호선
31 : PD
32 : 제1의 전송 게이트
33 : 제2의 전송 게이트
34 : 제3의 전송 게이트
35 : 리셋 트랜지스터
36 : 제1의 전하 축적부
37 : 제2의 전하 축적부
38 : 증폭 트랜지스터
39 : 선택 트랜지스터
40 : 전하 배출 게이트
41 : FD
42 : 정전류원
51 : 반도체 기판
52 : N형의 반도체 기판
53 : P형 웰
61 내지 64 : N형 반도체 영역
65 및 66 : P형 반도체 영역
67 내지 69 : 게이트 전극
71 : P형 반도체 영역
72 : 절연막
73 : 반사 방지막
74 : 정션 리크 제어막
75 : 층간막
76 : 배선
77 : 관통 전극
81 : 하부 전극
82 : 상부 전극
83 및 84 : 관통 전극
85 : 배선
91 : 실리콘산화 또는 계면준위가 낮은 산화막
101 : 제1의 부고정 전하막
102 : 제2의 부고정 전하막
103 : 정고정 전하막
12 : 화소 어레이부
13 : 수직 구동부
14 : 칼럼 처리부
15 : 수평 구동부
16 : 출력부
17 : 구동 제어부
21 : 화소
22 : 수평 신호선
23 : 수직 신호선
31 : PD
32 : 제1의 전송 게이트
33 : 제2의 전송 게이트
34 : 제3의 전송 게이트
35 : 리셋 트랜지스터
36 : 제1의 전하 축적부
37 : 제2의 전하 축적부
38 : 증폭 트랜지스터
39 : 선택 트랜지스터
40 : 전하 배출 게이트
41 : FD
42 : 정전류원
51 : 반도체 기판
52 : N형의 반도체 기판
53 : P형 웰
61 내지 64 : N형 반도체 영역
65 및 66 : P형 반도체 영역
67 내지 69 : 게이트 전극
71 : P형 반도체 영역
72 : 절연막
73 : 반사 방지막
74 : 정션 리크 제어막
75 : 층간막
76 : 배선
77 : 관통 전극
81 : 하부 전극
82 : 상부 전극
83 및 84 : 관통 전극
85 : 배선
91 : 실리콘산화 또는 계면준위가 낮은 산화막
101 : 제1의 부고정 전하막
102 : 제2의 부고정 전하막
103 : 정고정 전하막
Claims (10)
- 반도체 기판에 대해 배선이 접속되는 접속부가 되는 고농도의 확산층과,
상기 확산층의 표면을 덮도록 성막되는 정션 리크 제어막과,
수광량에 응하여 전하를 발생하는 광전 변환부에서 발생한 전하를 축적하는 전하 축적부를 구비하고,
상기 정션 리크 제어막은, 상기 전하 축적부의 커패시터막과 겸용되는 것을 특징으로 하는 고체 촬상 소자. - 제 1항에 있어서,
상기 확산층에 대해 상기 배선을 접속하기 위해, 상기 반도체 기판에 적층된 절연막에 형성되는 개구부의 폭이, 상기 확산층의 폭보다도 넓게 형성되는 것을 특징으로 하는 고체 촬상 소자. - 제 1항에 있어서,
상기 확산층과 상기 정션 리크 제어막과의 사이에, 실리콘산화 또는 계면준위가 낮은 산화막이 형성되고, 상기 반도체 기판에 대해 상기 실리콘산화 또는 계면준위가 낮은 산화막 및 상기 정션 리크 제어막이 적층되는 적층 구조를 갖는 것을 특징으로 하는 고체 촬상 소자. - 반도체 기판에 대해 배선이 접속되는 접속부가 되는 고농도의 확산층과,
상기 확산층의 표면을 덮도록 성막되는 정션 리크 제어막과,
조사되는 광의 광량에 응한 전하를 발생하여 축적하는 광전 변환부와,
상기 광전 변환부의 표면을 덮도록 성막되는 암전류 억제막을 구비하고,
상기 확산층상의 상기 정션 리크 제어막과, 상기 광전 변환부상의 상기 암전류 억제막과의 부고정 전하량이 다른 것을 특징으로 하는 고체 촬상 소자. - 제 4항에 있어서,
상기 광전 변환부상의 상기 암전류 억제막의 부고정 전하량보다도, 상기 확산층상의 상기 정션 리크 제어막의 부고정 전하량이 작아지도록 설정되는 것을 특징으로 하는 고체 촬상 소자. - 제 5항에 있어서,
상기 광전 변환부상에 형성되는 상기 암전류 억제막은, 상기 제1의 부고정 전하막과 상기 제1의 부고정 전하막보다도 고정 전하량의 작은 제2의 부고정 전하막과의 적층 구조로 이루어지고,
상기 확산층상에 형성되는 상기 정션 리크 제어막은, 상기 제2의 부고정 전하막에 의해 구성되는 것을 특징으로 하는 고체 촬상 소자. - 제 5항에 있어서,
상기 확산층상에 형성되는 상기 정션 리크 제어막은, 부고정 전하막 및 정고정 전하막의 적층 구조로 이루어지고,
상기 광전 변환부상에 형성되는 상기 암전류 억제막은, 상기 부고정 전하막에 의해 구성되는 것을 특징으로 하는 고체 촬상 소자. - 제 5항에 있어서,
상기 광전 변환부상에 형성되는 상기 암전류 억제막은, 상기 제1의 부고정 전하막과 상기 제1의 부고정 전하막보다도 고정 전하량의 작은 제2의 부고정 전하막과의 적층 구조로 이루어지고,
상기 확산층상에 형성되는 상기 정션 리크 제어막은, 상기 제2의 부고정 전하막 및 정고정 전하막의 적층 구조로 되는 것을 특징으로 하는 고체 촬상 소자. - 반도체 기판에 대해 배선이 접속되는 접속부가 되는 고농도의 확산층과,
상기 확산층의 표면을 덮도록 성막되는 정션 리크 제어막과,
수광량에 응하여 전하를 발생하는 광전 변환부에서 발생한 전하를 축적하는 전하 축적부를 갖고,
상기 정션 리크 제어막은, 상기 전하 축적부의 커패시터막과 겸용되는 고체 촬상 소자를 구비하는 것을 특징으로 하는 전자 기기. - 삭제
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