JP2003273343A - 固体撮像素子の製造方法 - Google Patents

固体撮像素子の製造方法

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Abstract

(57)【要約】 【課題】 いわゆる裏面照射型の増幅型固体撮像素子
（ＣＭＯＳイメージセンサ）の作製時における各種の位
置合わせを容易かつ適正に行い、製造効率および素子精
度を改善する。 【解決手段】 裏面照射型ＣＭＯＳイメージセンサの製
造工程において、ステッパ合わせを行うために、例えば
ＭＯＳトランジスタ作成工程で用いる活性領域またはゲ
ート電極を流用してシリコン基板の配線面側に位置合わ
せマークを形成する。この位置合わせマークには、活性
領域を用いたシリサイド膜を用いることもできる。この
後、このような位置合わせマークを赤色光または近赤外
光によって裏面側から読み取り、ステッパの位置合わせ
を行う。なお、配線面側の位置合わせマークに合わせ
て、裏面（照射面）側のシリコン酸化膜に位置合わせマ
ークを作成し、これによって位置合わせを行うことも可
能である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、各種イメージセン
サやカメラモジュールとして用いられる固体撮像素子の
製造方法に関する。
【０００２】
【従来の技術】近年、ビデオカメラや電子カメラが広く
普及しており、これらのカメラには、ＣＣＤ型や増幅型
の固体撮像素子が使用されている。このうち増幅型固体
撮像素子（ＣＭＯＳイメージセンサ）は、１つの半導体
チップに複数の画素を２次元配列して構成される撮像画
素部と、この撮像画素部の外側に配置される周辺回路部
とを設けたものであり、撮像画素部の各画素内にＦＤ部
や転送、増幅等の各種ＭＯＳトランジスタを有し、各画
素に入射した光をフォトダイオードによって光電変換し
て信号電荷を生成し、この信号電荷を転送トランジスタ
によってＦＤ部に転送し、このＦＤ部の電位変動を増幅
トランジスタによって検出し、これを電気信号に変換、
増幅することにより、各画素毎の信号を信号線より周辺
回路部に出力するものである。また、周辺回路部には、
撮像画素部からの画素信号に所定の信号処理、例えばＣ
ＤＳ（相関二重サンプリング）、利得制御、Ａ／Ｄ変換
等を施す信号処理回路、ならびに撮像画素部の各画素を
駆動して画素信号の出力を制御する駆動制御回路、例え
ば垂直、水平の各スキャナやタイミングジェネレータ
（ＴＧ）等が設けられている。
【０００３】図１１は、従来のＣＭＯＳイメージセンサ
における素子構造を示す断面図であり、撮像画素部の１
つの画素１０と周辺回路部に設けられる１つのＭＯＳト
ランジスタ２０の構造を示している。撮像画素部の画素
１０は、Ｎ型シリコン基板１の上にＰ型ウエル領域１１
を設け、ここにフォトダイオード１２およびＦＤ部１３
が設けられている。また、Ｎ型シリコン基板１の上層絶
縁層２には、フォトダイオード１２からＦＤ部１３に信
号電荷を転送するための転送ゲート用のポリシリコン転
送電極１４と、その上層にアルミ等の金属配線１５、１
６が設けられ、さらにその上層にフォトダイオード１２
の受光用開口部を有する遮光膜１７が設けられている。
また、上層絶縁層２の上には、シリコン窒化膜等による
パッシベーション膜３が設けられ、その上層にオンチッ
プ色フィルタ１８およびオンチップマイクロレンズ１９
が設けれられている。
【０００４】一方、周辺回路部のＭＯＳトランジスタ２
０は、Ｎ型シリコン基板１の上にＰ型ウエル領域２１を
設け、ここにソース領域２２およびドレイン領域２３が
設けられている。Ｎ型シリコン基板１の上層絶縁層２に
は、ＭＯＳトランジスタ２０のポリシリコンゲート電極
２４が設けられ、その上層にアルミ等の金属配線２５、
２６、２７が設けられ、さらに上層のパッシベーション
膜３にもアルミ等の金属配線２８が設けられている。
【０００５】このような構成の固体撮像素子において、
各画素は、フォトダイオード１２の開口率（画素への入
射光に対するフォトダイオード１２への入射光の比）を
上げるために、入射光をマイクロレンズ１９によって、
配線の間を通してフォトダイオード１２に集光する。し
かし、この場合、マイクロレンズ１９によって集光され
る光の一部が、配線１５、１６によって跳ねられてしま
う。これが原因で、次のような問題点が生じる。 １）配線によって跳ねられた分、感度が落ちる。 ２）配線によって跳ねられた光の一部が隣接する画素の
フォトダイオードに入り、混色が起きる。
【０００６】３）配線のレイアウトが限られるので、フ
ォトダイオードの上部に配線が置けない、あるいは、太
い配線が通せないなどといった制約によって特性を低下
させる。 ４）上記３）と同様の理由で微細化が困難である。 ５）周辺部の画素は光が斜め入射になり跳ねられる割合
が多いので、周辺ほど暗いシェーディングが起こる。 ６）配線層がさらに増加した進んだＣＭＯＳプロセスで
ＣＭＯＳイメージセンサをつくろうとすると、マイクロ
レンズからフォトダイオードまでの距離が遠くなり、さ
らに上記のような困難性が増大する。 ７）上記６）によって、進んだＣＭＯＳプロセスのライ
ブラリが使えなくなり、ライブラリに登録されている回
路のレイアウトし直しが入る、あるいは、配線層が制限
されるので面積が増大するなどといった理由によって、
コストアップとなる。また、１画素当たりの画素面積も
大きくなる。
【０００７】また、赤色などの長波長の光が、フォトダ
イオード１２よりも深い位置のＰ型ウエル領域１１中で
光電変換されると、発生した電子がＰ型ウエル領域１１
の中を拡散し、別の位置のフォトダイオード１２に入っ
てしまい、混色を起こしたり、黒を検出するために遮光
してある画素に入ると、 黒レベルを間違って検出してし
まうという問題がある。また、活性領域にシリサイドを
使うプロセスがあるが、シリサイドは光の入射を妨害す
るため、フォトダイオード１２上のシリサイドのみを除
去するプロセスを追加する必要がある。そのために工程
が増え、また複雑なプロセスとなる。その工程起因のフ
ォトダイオードの欠陥も生じる。
【０００８】また、上述のようにＣＭＯＳイメージセン
サの周辺画素部には、これまでは別のチップで構成され
ていたカメラ信号処理回路やＤＳＰ等の機能が搭載され
る。これらはプロセス世代が０．４μｍ→０．２５μｍ
→０．１８μｍ→０．１３μｍと進化していくので、Ｃ
ＭＯＳイメージセンサ自体も、これらの新しいプロセス
に対応させなければ微細化の恩恵が受けられず、また、
豊富なＣＭＯＳ回路のライブラリやＩＰが利用できなく
なる。しかし、プロセス世代が進むほど配線構造が多層
化し、たとえば０．４μｍプロセスでは配線は３層であ
ったが、０．１３μｍプロセスでは８層を用いている。
また、配線の厚さも増加し、マイクロレンズからフォト
ダイオードの受光面までの距離が３倍〜５倍になる。し
たがって、従来の配線層を通して光を受光面に通す方法
では, 効率よく光を画素の受光面に集光できなくなって
おり、上記１）〜７）の問題が顕著になっている。
【０００９】ところで、最近では、上述したＣＭＯＳイ
メージセンサとは別の固体撮像素子として、フォトダイ
オードの受光面を半導体チップの裏面に設けた、いわゆ
る裏面照射型固体撮像素子が提案されている。これは、
フレーム転送型ＣＣＤ撮像素子として構成されたもので
あり、シリコン基板を薄膜化し、その表面側に転送電極
等を設けるとともに、裏面にフォトダイオードの受光面
を配置したものである。そして、この受光面に受光した
光をシリコン基板内のフォトダイオードで光電変換し、
その信号電荷を基板表面側から伸びた空乏層で捕獲し、
表面側の電位井戸（Ｐ＋型ウエル領域）に蓄積し、転
送、出力する。
【００１０】図１２は、このような裏面照射型の固体撮
像素子におけるフォトダイオード部分の素子構造を示す
断面図である。この固体撮像素子は、薄型のＰ−型シリ
コン基板３０上にエピタキシャル成長によるＮ型ウエル
領域３１を設け、その上に空乏層３２を介してＰ＋型ウ
エル領域３３を設けてフォトダイオードを構成したもの
である。また、Ｐ＋型ウエル領域３３の上には酸化膜３
４およびアルミ遮光膜３５が設けられている。この場
合、Ｐ−型シリコン基板３０側が裏面すなわち光の照射
面となり、酸化膜３４およびアルミ遮光膜３５側が表面
であり、例えば転送電極用の配線等が配置されている。
【００１１】しかし、このような構造の撮像素子では、
吸収率の高い、青色の感度が落ちるという問題がある。
また、光が背面に入射して浅い位置で光電変換されるこ
とから、発生した信号電荷が拡散し、ある割合で周囲の
フォトダイオードに入ってしまうという問題がある。そ
の一方で、ＣＣＤ型撮像素子の場合、システムオンチッ
プをしないので配線層の高さを高くする必要が無いこ
と、ＣＣＤ独自のプロセスであるので遮光膜をフォトダ
イオードの周囲に落とし込むことができるといった理由
から、オンチップレンズによる集光が容易であるため、
上述のようなＣＭＯＳイメージセンサの場合の課題であ
る１）〜７）の問題が生じない。このような実情から、
裏面照射型のＣＣＤ型撮像素子はほとんど実用されてお
らず、また、このような裏面照射型ＣＣＤ撮像素子にお
いて色フィルタとマイクロレンズをオンチップ化したも
のについても、ほとんど存在しないものと思われる。
【００１２】これに対してＣＭＯＳイメージセンサの場
合は、プロセスは標準ＣＭＯＳプロセスにわずかの修正
を加えたものを使用するので、上述した裏面照射型を採
用することで、配線工程に影響されず、常に最新のプロ
セスを用いることができるという、ＣＣＤ型撮像素子の
場合には無い利点がある。また、金属配線が何層も縦横
に走ることは、ＣＣＤ型撮像素子には無い点であるの
で、ＣＣＤ型撮像素子の場合と異なり、上述した１）〜
７）の問題が特にＣＭＯＳイメージセンサで顕著であ
り、この点からも上述した裏面照射型をＣＭＯＳイメー
ジセンサに採用することは有利である。
【００１３】
【発明が解決しようとする課題】しかしながら、通常の
ＣＭＯＳイメージセンサのウェーハ上に色フィルタ、オ
ンチップマイクロレンズを形成する際に、ステッパの位
置合わせはアルミ等の金属配線層を用いて行われるが、
裏面照射型のＣＭＯＳイメージセンサを作製する場合に
は、ウェーハへの配線工程終了後にウェーハを裏返し、
配線を設けた面と逆の面の研磨を行い、シリコン酸化膜
（ＳｉＯ2 ）の成膜や、遮光膜の形成、パッシベーショ
ン膜の形成を行った後、裏面色フィルタおよび裏面マイ
クロレンズの形成といった工程を施すことになる。この
ため、裏面照射型のＣＭＯＳイメージセンサの作製にお
いては、従来のようにアルミ配線層の作製時に形成した
位置合わせマークをそのまま用いることができないとい
う課題が生じる。
【００１４】そこで本発明の目的は、いわゆる裏面照射
型の増幅型固体撮像素子（ＣＭＯＳイメージセンサ）の
作製時における各種の位置合わせを容易かつ適正に行う
ことができ、製造効率および素子精度を改善することが
可能な固体撮像素子の製造方法を提供することにある。
【００１５】
【課題を解決するための手段】本発明は前記目的を達成
するため、半導体基板に、それぞれ光電変換素子と電界
効果トランジスタを含む複数の画素を２次元アレイ状に
配列した撮像画素部と、前記撮像画素部を駆動する駆動
回路および前記撮像画部から出力される画素信号を信号
処理する信号処理回路を含む周辺回路部とを設け、前記
撮像画素部の電界効果トランジスタを駆動する配線層が
前記半導体基板の第１面側に形成され、前記光電変換素
子の受光面が前記半導体基板の第２面側に形成された固
体撮像素子の製造方法であって、前記半導体基板の第１
面に配置される前記電界効果トランジスタ用の活性領域
またはゲート層を用いて位置合わせマークを形成し、前
記位置合わせマークを用いて後工程における第２面側の
各素子の位置合わせを行うようにしたことを特徴とす
る。
【００１６】本発明による固体撮像素子の製造方法で
は、半導体基板の照射面と反対側の配線面（第１面）に
配置される電界効果トランジスタ用の活性領域またはゲ
ート層を用いて位置合わせマークを形成したことから、
従来のように金属配線層による位置合わせが困難な第２
面側の各素子の位置合わせを、半導体基板の第１面に形
成した位置合わせマークを薄膜の半導体基板を透して検
出することにより行うことができる。したがって、半導
体基板の第２面に特別な位置合わせ手段を施すことな
く、各素子の位置合わせを容易かつ適正に行うことがで
き、製造効率および素子精度を改善することができる。
【００１７】
【発明の実施の形態】以下、本発明による固体撮像素子
の製造方法の実施の形態例を説明する。本実施の形態例
は、新世代のプロセスに対応するための裏面照射型固体
撮像素子の製造工程において、ステッパ合わせを行うた
めに、例えばＭＯＳトランジスタの作成工程で用いる活
性領域またはゲート電極（ポリシリコン膜）を流用して
配線面側に位置合わせマークを形成する。
【００１８】また、この位置合わせマークには、活性領
域を用いたシリサイド膜を用いることもでき、このシリ
サイド膜をフォトダイオード上（照射面と反対面）に残
すこともできる。この後、このような位置合わせマーク
を赤色光または近赤外光によって裏面側から読み取り、
ステッパの位置合わせを行う。なお、配線面側の位置合
わせマークに合わせて、裏面（照射面）側のシリコン酸
化膜に位置合わせマークを作成し、これによって位置合
わせを行うことも可能である。これらにより、裏面照射
型の増幅型固体撮像素子（ＣＭＯＳイメージセンサ）を
容易に作製でき、上述した集光等の問題が解決できる。
【００１９】まず、本実施の形態例におけるＣＭＯＳイ
メージセンサの概要について説明する。図１は、本発明
の実施の形態例によるＣＭＯＳイメージセンサの概要を
模式的に示す平面図であり、図２は、図１に示すＣＭＯ
Ｓイメージセンサの画素の構成を示す等価回路図であ
る。本例によるＣＭＯＳイメージセンサは、半導体チッ
プ１１０上に形成された撮像画素部１１２、Ｖ選択手段
１１４、Ｈ選択手段１１６、タイミングジェネレータ
（ＴＧ）１１８、Ｓ／Ｈ・ＣＤＳ部１２０、ＡＧＣ部１
２２、Ａ／Ｄ部１２４、デジタルアンプ部１２６等を含
んでいる。
【００２０】撮像画素部１１２は、多数の画素が２次元
マトリクス状に配列されており、各画素には、図２に示
すように、受光量に応じた信号電荷を生成し蓄積する光
電変換素子であるフォトダイオード（ＰＤ）２００が設
けられ、さらに、このフォトダイオード２００が変換し
て蓄積した信号電荷をフローティングディフュージョン
部（ＦＤ部）２１０に転送する転送トランジスタ２２０
と、ＦＤ部２１０の電圧をリセットするリセットトラン
ジスタ２３０と、ＦＤ部２１０の電圧に対応する出力信
号を出力する増幅トランジスタ２４０と、この増幅トラ
ンジスタ２４０の出力信号を垂直信号線２６０に出力す
る選択（アドレス）トランジスタ２５０の４つのＭＯＳ
トランジスタが設けられている。
【００２１】このような構成の画素では、フォトダイオ
ード２００で光電変換された信号電荷を転送トランジス
タ２２０によってＦＤ部２１０に転送する。ＦＤ部２１
０は、増幅トランジスタ２４０のゲートにつながってお
り、増幅トランジスタ２４０は撮像画素部１１２の外部
に設けられた定電流源２７０とソースフォロアを構成す
るので、アドレストランジスタ２５０をＯＮすると、Ｆ
Ｄ部２１０の電圧に応じた電圧が垂直信号線２６０に出
力される。また、リセットトランジスタ２３０は、ＦＤ
部２１０の電圧を信号電荷によらない定電圧（図示の例
では駆動電圧Ｖｄｄ）にリセットする。また、撮像画素
部１１２には各ＭＯＳトランジスタを駆動制御するため
の各種駆動配線が水平方向に配線されており、撮像画素
部１１２の各画素は、Ｖ選択手段１１４によって垂直方
向に水平ライン（画素行）単位で順次選択され、タイミ
ングジェネレータ１１８からの各種パルス信号によって
各画素のＭＯＳトランジスタが制御されることにより、
各画素の信号が垂直信号線２６０を通して画素列毎にＳ
／Ｈ・ＣＤＳ部１２０に読み出される。
【００２２】Ｓ／Ｈ・ＣＤＳ部１２０は、撮像画素部１
１２の画素列毎にＳ／Ｈ・ＣＤＳ回路を設けたものであ
り、撮像画素部１１２の各画素列から読み出された画素
信号に対し、ＣＤＳ（相関二重サンプリング）等の信号
処理を行うものである。また、Ｈ選択手段１１６は、Ｓ
／Ｈ・ＣＤＳ部１２０からの画素信号をＡＧＣ部１２２
に出力する。ＡＧＣ部１２２は、Ｈ選択手段１１６によ
って選択されたＳ／Ｈ・ＣＤＳ部１２０からの画素信号
に対して所定のゲインコントロールを行い、その画素信
号をＡ／Ｄ部１２４に出力する。Ａ／Ｄ部１２４は、Ａ
ＧＣ部１２２からの画素信号をアナログ信号からデジタ
ル信号に変換してデジタルアンプ１２６に出力する。デ
ジタルアンプ１２６は、Ａ／Ｄ部１２４からのデジタル
信号出力について必要な増幅やバッファリングを行い、
図示しない外部端子より出力するものである。また、タ
イミングジェネレータ１１８は、上述した撮像画素部１
１２の各画素以外の各部にも各種のタイミング信号を供
給している。
【００２３】図３および図４は、本実施の形態例による
ＣＭＯＳイメージセンサの画素レイアウトの具体例を示
す概略平面図である。まず、図３はフォトダイオードや
各トランジスタの活性領域（ゲート酸化膜を配置した領
域）と、ゲート電極（ポリシリコン膜）と、それらへの
コンタクトの配置を示している。図示のように、各画素
の活性領域３００は、上述したフォトダイオード（Ｐ
Ｄ）２００とＦＤ部２１０を含む方形領域３１０と、こ
の方形領域３１０の１つのコーナーからＬ字状に延出さ
れた屈曲帯状領域３２０とで構成されている。方形領域
３１０のＦＤ部２１０にはコンタクト３１１が設けら
れ、また、フォトダイオード（ＰＤ）２００とＦＤ部２
１０の中間には、転送ゲート電極３１２が設けられ、こ
の転送ゲート電極３１２の端部にコンタクト３１３が設
けられている。
【００２４】また、屈曲帯状領域３２０には、順番にリ
セットゲート電極３２１、増幅ゲート電極３２２、アド
レスゲート電極３２３が設けられ、各ゲート電極３２
１、３２２、３２３の端部には、それぞれコンタクト３
２４、３２５、３２６が設けられている。ＦＤ部２１０
のコンタクト３１１と増幅ゲート電極３２２のコンタク
ト３２５は画素内金属配線によって接続される。また、
リセットゲート電極３２１と増幅ゲート電極３２２との
間には、リセット用のＶｄｄに接続されるコンタクト３
２７が設けられ、屈曲帯状領域３２０の端部には垂直信
号線２６０に接続されるコンタクト３２８が設けられて
いる。
【００２５】また、図４は図３よりも上層の金属配線と
それらの間のコンタクトを活性領域とともに示してい
る。本例において金属配線は３層あり、第１層は画素内
配線３３０として用いており、第２層は縦（垂直）方向
の配線３４０として用いており、第３層は横（水平）方
向の配線３５０として用いている。これらの金属配線３
３０、３４０、３５０は、従来はフォトダイオード領域
を避けるようにして配置されていたが、ここでは、フォ
トダイオードの上側（すなわち、照射面と反対側の面）
にも配置されていることが大きく異なる。明らかに、配
線がフォトダイオードを避ける従来の配線方法では、図
示のようなサイズの画素はレイアウトできないものであ
る。
【００２６】図５は、本実施の形態による裏面照射型Ｃ
ＭＯＳイメージセンサにおける素子構造を示す断面図で
あり、撮像画素部の１つの画素４００と周辺回路部に設
けられる１つのＭＯＳトランジスタ５００の構造を示し
ている。なお、図５では、図中上方が照射面（裏面）
側、下方が配線面（表面）側となっている。このＣＭＯ
Ｓイメージセンサは、基板支持材（ガラス樹脂等）６０
０上に設けられたシリコン酸化膜層６１０の内部に上述
した３層の金属配線３３０、３４０、３５０を設けたも
のであり、このシリコン酸化膜層６１０の上に設けられ
たシリコン層（Ｎ型シリコン基板）６２０に上述した画
素４００とＭＯＳトランジスタ５００が設けられてい
る。なお、図５は概略的な構成を示しており、ここでは
素子構造の概略を説明し、詳細は図６を用いて後述す
る。
【００２７】画素４００は、シリコン層６２０を貫通す
る状態で形成されたＰ型ウエル領域４１０Ａ、４１０Ｂ
の中間部にシリコン層６２０を貫通する状態でフォトダ
イオード４２０を設けたものである。そして、一方のＰ
型ウエル領域４１０Ａには、上述したＦＤ部２１０が設
けられ、フォトダイオード４２０とＦＤ部２１０との中
間に位置するシリコン酸化膜層６１０の内部には、上述
した転送ゲート電極３１２が設けられている。また、Ｍ
ＯＳトランジスタ５００は、Ｎ型シリコン層６２０のシ
リコン酸化膜層６１０側の領域にＰ型ウエル領域５１０
を設け、このＰ型ウエル領域５１０にソース／ドレイン
（Ｓ／Ｄ）５２０Ａ、５２０Ｂを設けるとともに、シリ
コン酸化膜層６１０側にゲート電極（ポリシリコン膜）
５３０を設けたものである。
【００２８】また、Ｎ型シリコン層６２０の上にはＰ＋
型領域６３０が設けられ、その上層にシリコン酸化膜
（ＳｉＯ2 ）６４０が設けられている。また、さらにシ
リコン酸化膜６４０の上層には、アルミ等の遮光膜６５
０が設けられ、この遮光膜６５０には、フォトダイオー
ド４２０の受光領域に対応する開口部６５０Ａが形成さ
れている。なお、図では省略するが、黒レベル検出用の
画素は、図５に示す画素４００と同様の素子構造に形成
されているが、その受光領域には遮光膜６５０の開口部
６５０Ａが形成されておらず、受光のない状態の信号電
荷を黒レベル基準信号として出力するようになってい
る。
【００２９】また、このような遮光膜６５０の上層に
は、パッシベーション層としてのシリコン窒化膜（Ｓｉ
Ｎ）６６０が設けられ、さらにその上層には、撮像画素
部に対応する領域に色フィルタ６７０およびマイクロレ
ンズ６８０がオンチップ構造で配置されている。なお、
このようなＣＭＯＳイメージセンサを構成するウェーハ
は、シリコン層６２０の部分が例えば１０μｍ程度の膜
厚になるようにＣＭＰ（化学機械研磨）によって研磨し
ている。光の周波数特性上、望ましい膜厚の範囲として
は、可視光に対して５μｍ〜１５μｍ、赤外光に対して
１５μｍ〜５０μｍ、紫外域に対して３μｍ〜７μｍで
ある。また、遮光膜６５０は、配線と異なり、光学的な
要素だけを考慮してレイアウトできる。そして、マイク
ロレンズ６８０からフォトダイオード４２０までにある
金属層は、この遮光膜６５０だけであること、ならび
に、この遮光膜６５０のフォトダイオード４２０からの
高さがシリコン酸化膜６４０の厚さ、例えば０．５μｍ
程度と低いことから、上述した従来例と異なり、金属配
線での蹴られによる集光の制限を無くすことができる。
【００３０】図６は、上述したＮ型シリコン層６２０内
のウエル構造をやや詳細に示す断面図である。なお、図
６に示す素子構造は、図５とは反対に図中上方が配線面
（表面）側、下方が照射面（裏面）側となっている。ま
た、図５と共通する要素については同一符号を付して説
明は省略する。周辺回路部のＭＯＳトランジスタ５００
については、図５と同様の内容を示しているが、図示の
ようにＮ型シリコン層（シリコン基板）６２０には、低
濃度のＮ−型を用いている。一方、撮像画素部の画素４
００については、図５の内容に追加して転送トランジス
タ以外のＭＯＳトランジスタ４３０（すなわち、本例で
は増幅トランジスタ、リセットトランジスタ、またはア
ドレストランジスタ）を示している。
【００３１】上述のように画素４００は、シリコン層６
２０を貫通する状態で深いＰ型ウエル領域４１０Ａ、４
１０Ｂが設けられ、その中間部にシリコン層６２０を貫
通する状態でフォトダイオード４２０が設けられてい
る。フォトダイオード４２０は、照射面側の浅いＰ＋型
層４２０Ａ（Ｐ＋型領域６３０の一部）と、その内部の
Ｎ−型層４２０Ｂ（シリコン層６２０の一部）と、配線
面側の深いＰ−型ウエル領域４２０Ｃから構成されてお
り、配線面側のＰ−ウエル領域４２０ＣにＦＤ部２１０
および転送トランジスタ２２０が形成されている。ま
た、Ｎ−型層４２０Ｂが光電変換領域であり、面積が小
さく濃度が薄いために、完全空乏化している。
【００３２】そして、このＮ−型層４２０ＢとＰ−型ウ
エル領域４２０Ｃの境界部の一部には、信号電荷を蓄積
するＮ＋型領域４４０が形成されている。また、このＮ
＋型領域４４０に隣接して配線面側には、埋め込みフォ
トダイオードとするためのＰ＋型領域４５０が設けられ
ている。信号電荷は、転送トランジスタ２２０の作動に
よってＦＤ部２１０のＮ＋型領域に転送される。また、
転送トランジスタ２２０がオフの状態では、フォトダイ
オード４２０側とＦＤ部２１０側のＮ＋型領域は、中間
のＰ−型ウエル領域４２０Ｃによって電気的に分離され
ている。また、転送トランジスタ２２０以外のＭＯＳト
ランジスタ４３０は、深いＰ型ウエル領域４１０Ａに通
常通り形成されており、Ｐ型ウエル領域４１０Ａ内にＮ
＋型のソース／ドレイン領域４３１、４３２を形成し、
その上層にゲート電極４３３を形成したものである。
【００３３】次に、以上のような構成のＣＭＯＳイメー
ジセンサの製造方法について説明する。図７〜図１０
は、本例におけるＣＭＯＳイメージセンサの製造プロセ
スを示す断面図である。 （１）素子分離、ウエル形成 まず、薄膜化する前のシリコン基板（シリコン層６３
０）に素子分離領域や各種ウエル領域を形成する。ここ
で、上述のように画素部分には深いＰ型ウエル領域、周
辺回路部分には浅いＰ型ウエル領域とＮ型ウエル領域を
形成する。
【００３４】（２）各種トランジスタ、配線、ＰＡＤ形
成 図７（Ａ）（Ｂ）に示すように、従来のＣＭＯＳイメー
ジセンサのプロセスと同様の工程を用いて、各種ＭＯＳ
トランジスタやアルミ配線、電極ＰＡＤ等を形成する
が、本例では、ＭＯＳトランジスタのゲートまたは活性
領域を用いてステッパの位置合わせ用のマークを形成す
る。なお、本願に先行する提案として、後工程で裏面の
ステッパ合わせを行うため、この段階でウェーハにトレ
ンチ（溝）を形成し、そこにタングステンまたはアルミ
ニウム等を埋め込んでマークを作る方法が提案されてい
た。この方法では、基板の深いところ、裏面から近いと
ころに合わせマークを作ることができるが、その部分か
ら金属原子などの不純物が基板に入りやすい。その場
合、ある確率で画素に欠陥が生じ、その固体撮像素子で
写した画像に白い点が現れてしまうという課題があっ
た。
【００３５】そこで、本実施の形態においては、ＭＯＳ
トランジスタ用に形成するゲート電極（ポリシリコン）
または活性領域を流用して、位置合わせ用のマーク７０
０を作成する。特に活性領域では、コバルトシリサイド
などのシリサイド（金属とシリコンの化合物）で形成す
るとなお良い。また、この場合、フォトダイオード上
（照射面と反対面）にシリサイド膜を残すことができ
る。このようにすれば、シリサイド膜を除去する工程を
省略でき、工程を簡素化することができる。また、その
除去工程に起因する欠陥（撮影画像上、白い点が現れ
る）を無くすことができる。また、裏面から入射した光
がフォトダイオードを透過して配線で反射され、別のフ
ォトダイオードで光電変換されてしまうことを防止でき
る。
【００３６】（３）基板支持材貼り付け 図７（Ｃ）に示すように、ガラス材を配線面に流し込
み、基板支持材（詳しくは一層目の基板支持材）６００
Ａを作成する。なお、この際、ＰＡＤ７２２の形成位置
上にはレジスト７１０をパターニングしている。 （４）ＰＡＤ、コンタクト形成 コンタクトは、図８（Ｄ）に示すように、レジスト７１
０を除去して基板支持材６００Ａに穴７１１を開け、表
面処理を行うことにより、接続用のバンプを露出させ
る。そして、図８（Ｅ）に示すように、コンタクト用の
金属を穴７１１および基板支持材６００Ａの表面に導入
し、コンタクト７２０を形成するとともに、図８（Ｆ）
に示すように、基板支持材６００Ａの表面の金属膜をパ
ターニングして電極ＰＡＤ７２１を形成する。この後、
図９（Ｇ）に示すように、配線側の平坦化のため二層目
の基板支持材６００Ｂを一層目の基板支持材６００Ａの
上に流し込み、研磨する。
【００３７】（５）裏面研磨 この後、ウェーハを裏返し、裏面をシリコン層６３０の
膜厚が１０μｍ程度になるまでＣＭＰによって研磨す
る。 （６）裏面シリコン酸化膜形成 例えばＣＶＤ（chemical vapor deposition ）によっ
て、薄いシリコン酸化膜（ＳｉＯ2 ）６４０Ａ（シリコ
ン酸化膜６４０の一部）を例えば１０ｎｍ程度の膜厚で
形成する。ここで、図９（Ｇ）に示すように、配線層側
に形成したゲート層またはシリサイドを付加した活性領
域により形成した位置合わせマーク７００に合わせて、
裏面シリコン酸化膜６４０に位置合わせマーク７３０を
形成する。これは、シリコン酸化膜６４０Ａをシリコン
層６３０まで少し削るようにエッチングすることによっ
て形成する。なお、この裏面側の位置合わせマーク７３
０の形成は、後述するように必ずしも必須ではないもの
である。
【００３８】（７）裏面ｐ＋インプラ 次に、シリコン酸化膜６４０を通して、シリコン酸化膜
の界面が正孔で埋まるだけのボロンをイオン注入によっ
て添加する。なお、上述した本願に先行する提案では、
ステッパの位置合わせは、上述のようにウェーハ表面に
予め形成したトレンチによる位置合わせマークを使って
行ったが、本例では、次のいずれかの方法で位置合わせ
を行うことできる。 （Ａ）上記（２）で形成したゲート層または活性領域の
位置合わせマーク７００を用いる。 （Ｂ）上記（６）でシリコン酸化膜に形成した位置合わ
せマーク７３０を用いる。 したがって、（Ａ）の方法を用いる場合には、（Ｂ）の
位置合わせマーク７３０の形成を省略できる。なお、
（Ａ）の方法で配線面（表面）側の位置合わせマーク７
００を検出するのには、波長０．６１μｍ〜１．５μｍ
の赤色光または近赤外線を用いると、検出効率を向上で
きる。 （８）裏面シリコン酸化膜形成 次に、ＣＶＤによって、残りのシリコン酸化膜６４０Ｂ
を例えば５００ｎｍの膜厚で形成する。
【００３９】（９）裏面遮光膜形成 次に、アルミまたはタングステン等により、遮光膜６５
０を従来と同様のＣＭＯＳプロセスで形成する。このと
きの位置合わせは、上記（７）で説明した（Ａ）または
（Ｂ）の方法で行う。ここで、後工程で作成する色フィ
ルタ、マイクロレンズに対する位置合わせマーク（図示
せず）を作成する。 （１０）パッシベーション膜形成 これはプラズマＳｉＮ膜をＣＶＤによって形成する（図
９（Ｈ））。 （１１）色フィルタ、マイクロレンズ（ＯＣＬ）形成
（図１０（Ｉ））
【００４０】以上の（９）〜（１１）は、従来と同様の
方法で行う。ただし、ステッパ位置合わせは、（９）で
形成したマークを用いて行う。また、遮光膜を用いない
場合は、（７）で説明した（Ａ）または（Ｂ）の方法を
用いて行う。 （１２）ＰＡＤ面露出 次に、図１０（Ｊ）に示すように、上述した電極ＰＡＤ
７２１上の二層目の基板支持材６００Ｂをエッチングで
取り除き、電極ＰＡＤ７２１を露出させる。この際に、
例えばマイクロレンズの位置合わせや、素子チップの平
坦化のため二層目の基板支持材６００Ｂを研磨して所望
の厚さに調整する。また、電極ＰＡＤ７２１部分が受光
面の反対側にあるので、実装は直接基板に取りつけるこ
とも可能である。
【００４１】以上のように、本例によるＣＭＯＳイメー
ジセンサの製造方法では、シリコン基板の配線層側にゲ
ート層または活性領域によって位置合わせマークを形成
し、裏面の遮光膜または色フィルタまたはオンチップレ
ンズの位置合わせに用いる、または配線層側のゲート
層、シリサイドを有する活性領域を基準に裏面に位置合
わせマークを形成し、裏面の遮光膜または色フィルタま
たはオンチップレンズの位置合わせに用いるようにし
た。したがって、特別の工程で裏面用の位置合わせマー
クを作る必要がないので、工程が簡単になり、また、そ
の部分から金属原子などの不純物が基板に入り、欠陥を
生じることを防止できる。
【００４２】また、特に活性領域をコバルトサリサイド
等のシリサイドで形成することで、裏面からのマークの
検出が容易になる。また、裏面から配線側の合わせマー
クを確認する際に、波長０．６１〜１．５μｍの赤色光
または近赤外線を用いることにより、マークの確認が容
易になる。また、フォトダイオード上の活性領域のシリ
サイドを除去しないことで、工程を減少、簡素化し、除
去工程に伴う欠陥を少なくすることもでき、さらに、裏
面から入射した光がフォトダイオードを透過して配線で
反射され、別のフォトダイオードで光電変換されてしま
うことを防止できる。このような手法により、欠陥の少
ない、特性の良い裏面照射型ＣＭＯＳイメージセンサを
少ない工程で作成することができる。
【００４３】また、本実施の形態例で作成される裏面照
射型のＣＭＯＳイメージセンサには、基本的効果として
以下のような利点がある。まず、フォトダイオードが裏
面から可視光を受光できるようにすることで従来のよう
に受光面を考慮した配線の必要がなくなる。したがっ
て、画素の配線の自由度が高くなり、画素の微細化を図
ることができる。また、フォトダイオードが裏面まで届
いているので、吸収率の高い青色の感度が高くなり、ま
た、フォトダイオードよりも深部で光電変換されること
が無いので、それが原因の混色や黒レベルの誤検出がな
くなる。また、遮光膜、色フィルタ、オンチップレンズ
を受光面から低い位置に作成することができるので、感
度の低下、混色、周辺減光の問題を解決することができ
る。また、ＣＭＯＳイメージセンサを、配線層の多い、
進んだＣＭＯＳプロセスで作成することができる。さら
に、電極ＰＡＤが受光面と反対側に配置されるので、受
光面を上に向けた状態で、直接基板に実装することがで
きる。
【００４４】以上、本発明の具体的な実施例を説明した
が、これは本発明の一例であって、本発明は種々の変更
が可能である。例えば、上述した製造工程で示した膜厚
等の具体的数値や材質等は本発明を限定するものではな
いものとする。また、製造する固体撮像素子の構造とし
ては、上記の例に限定されず、例えば画素の構成は、４
つのＭＯＳトランジスタによるものの他に、３つのＭＯ
Ｓトランジスタによるものや、５つのＭＯＳトランジス
タによるものであってもよい。また、画素を駆動する配
線構造等も上記の例に限定されないことはもちろんであ
る。
【００４５】
【発明の効果】以上説明したように本発明による固体撮
像素子の製造方法によれば、半導体基板の照射面と反対
側の配線面（第１面）に配置される電界効果トランジス
タ用の活性領域またはゲート層を用いて位置合わせマー
クを形成したことから、従来のように金属配線層による
位置合わせが困難な第２面側の各素子の位置合わせを、
半導体基板の第１面に形成した位置合わせマークを薄膜
の半導体基板を透して検出することにより行うことがで
きるので、半導体基板の第２面に特別な位置合わせ手段
を施すことなく、各素子の位置合わせを容易かつ適正に
行うことができ、製造効率および素子精度を改善するこ
とができる。
【図面の簡単な説明】
【図１】本発明の実施の形態例による裏面照射型ＣＭＯ
Ｓイメージセンサの概要を模式的に示す平面図である。
【図２】図１に示す裏面照射型ＣＭＯＳイメージセンサ
の画素の構成を示す等価回路図である。
【図３】図１に示す裏面照射型ＣＭＯＳイメージセンサ
の画素レイアウトの具体例を示す概略平面図である。
【図４】図１に示す裏面照射型ＣＭＯＳイメージセンサ
の画素レイアウトの具体例を示す概略平面図である。
【図５】図１に示す裏面照射型ＣＭＯＳイメージセンサ
における素子構造を示す断面図である。
【図６】図１に示す裏面照射型ＣＭＯＳイメージセンサ
における素子構造をやや詳細に示す断面図である。
【図７】図１に示す裏面照射型ＣＭＯＳイメージセンサ
の製造プロセスを示す断面図である。
【図８】図１に示す裏面照射型ＣＭＯＳイメージセンサ
の製造プロセスを示す断面図である。
【図９】図１に示す裏面照射型ＣＭＯＳイメージセンサ
の製造プロセスを示す断面図である。
【図１０】図１に示す裏面照射型ＣＭＯＳイメージセン
サの製造プロセスを示す断面図である。
【図１１】従来のＣＭＯＳイメージセンサにおける素子
構造を示す断面図である。
【図１２】図１１に示す裏面照射型の固体撮像素子にお
けるフォトダイオード部分の素子構造を示す断面図であ
る。
【符号の説明】
１１０……半導体チップ、１１２……撮像画素部、１１
４……Ｖ選択手段、１１６……Ｈ選択手段、１１８……
タイミングジェネレータ、１２０……Ｓ／Ｈ・ＣＤＳ
部、１２２……ＡＧＣ部、１２４……Ａ／Ｄ部、１２６
……デジタルアンプ部、２００、４２０……フォトダイ
オード、２１０……ＦＤ部、２２０……転送トランジス
タ、２３０……リセットトランジスタ、２４０……増幅
トランジスタ、２５０……選択（アドレス）トランジス
タ、２６０……垂直信号線、４００……画素、３３０、
３４０、３５０……金属配線、４１０Ａ、４１０Ｂ、５
１０……Ｐ型ウエル領域、５００……ＭＯＳトランジス
タ、５３０……ゲート電極、６００……基板支持材（ガ
ラス樹脂等）、６１０……シリコン酸化膜層、６２０…
…シリコン層（Ｎ型シリコン基板）、６３０……Ｐ＋型
領域、６４０……シリコン酸化膜、６５０……遮光膜、
６５０Ａ……開口部、６６０……パッシベーション層
（ＳｉＮ）、６７０……色フィルタ、６８０……マイク
ロレンズ、７００、７３０……位置合わせマーク。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/30 ５２５Ｇ (72)発明者 馬渕 圭司 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 梅田 智之 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 藤田 博明 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 船津 英一 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 佐藤 弘樹 神奈川県横浜市保土ヶ谷区神戸町134番地 ソニー・エルエスアイ・デザイン株式会 社内 Ｆターム(参考） 4M118 AA01 AB01 BA14 CA04 CA09 DD04 DD10 DD12 EA14 EA20 FA06 FA33 FA34 FA42 GA02 GB04 GB09 GC07 GD04 GD07 HA03 5C024 CY47 EX43 GX07 GY31 5F046 EA12 EA15 EA18 EB05 FA03

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板に、それぞれ光電変換素子と
    電界効果トランジスタを含む複数の画素を２次元アレイ
    状に配列した撮像画素部と、前記撮像画素部を駆動する
    駆動回路および前記撮像画部から出力される画素信号を
    信号処理する信号処理回路を含む周辺回路部とを設け、
    前記撮像画素部の電界効果トランジスタを駆動する配線
    層が前記半導体基板の第１面側に形成され、前記光電変
    換素子の受光面が前記半導体基板の第２面側に形成され
    た固体撮像素子の製造方法であって、 前記半導体基板の第１面に配置される前記電界効果トラ
    ンジスタ用の活性領域またはゲート層を用いて位置合わ
    せマークを形成し、前記位置合わせマークを用いて後工
    程における第２面側の各素子の位置合わせを行うように
    した、 ことを特徴とする固体撮像素子の製造方法。
  2. 【請求項２】 前記位置合わせマークとして用いる活性
    領域にシリサイド膜を設けたことを特徴とする請求項１
    記載の固体撮像素子の製造方法。
  3. 【請求項３】 前記シリサイド膜は、コバルトとシリコ
    ンの化合物によるシリサイド膜であることを特徴とする
    請求項２記載の固体撮像素子の製造方法。
  4. 【請求項４】 前記シリサイド膜の形成後、その不要部
    分の除去を行わず、光電変換素子上にシリサイド膜が残
    存したままの状態とすることを特徴とする請求項２記載
    の固体撮像素子の製造方法。
  5. 【請求項５】 前記半導体基板の第２面側から所定波長
    の検出光を照射することにより、前記位置合わせマーク
    を検出することを特徴とする請求項１記載の固体撮像素
    子の製造方法。
  6. 【請求項６】 前記検出光は、赤色光または近赤外光で
    あることを特徴とする請求項５記載の固体撮像素子の製
    造方法。
  7. 【請求項７】 シリコン基板の上層部に撮像画素部と周
    辺回路の各素子を形成する第１の工程と、前記シリコン
    基板の上面に絶縁膜および配線膜を含む多層配線層を形
    成する第２の工程と、前記多層配線層の上面に基板支持
    材を設ける第３の工程と、前記シリコン基板の下層部を
    除去して薄膜シリコン層を形成する第４の工程と、薄膜
    シリコン層の下面に遮光膜を形成する第５の工程を有す
    ることを特徴とする請求項１記載の固体撮像素子の製造
    方法。
  8. 【請求項８】 前記遮光膜の下面に色フィルタおよびマ
    イクロレンズの少なくとも一方を設ける第６の工程を有
    することを特徴とする請求項７記載の固体撮像素子の製
    造方法。
  9. 【請求項９】 前記第１の工程で前記位置合わせマーク
    を形成することを特徴とする請求項７記載の固体撮像素
    子の製造方法。
  10. 【請求項１０】 前記第５の工程で前記位置合わせマー
    クを用いて遮光膜の位置合わせを行うことを特徴とする
    請求項７記載の固体撮像素子の製造方法。
  11. 【請求項１１】 前記第６の工程で前記位置合わせマー
    クを用いて色フィルタおよびマイクロレンズの少なくと
    も一方の位置合わせを行うことを特徴とする請求項８記
    載の固体撮像素子の製造方法。
  12. 【請求項１２】 前記半導体基板の第１面に形成された
    位置合わせマークを用いて前記半導体基板の第２面に第
    ２の位置合わせマークを形成し、後工程の位置合わせを
    前記第２の位置合わせマークを用いて行うことを特徴と
    する請求項１記載の固体撮像素子の製造方法。
  13. 【請求項１３】 前記第２の位置合わせマークは、前記
    半導体基板の第２面に薄膜の絶縁膜を形成した後、前記
    薄膜の絶縁膜を部分的に除去することにより形成するこ
    とを特徴とする請求項１２記載の固体撮像素子の製造方
    法。
  14. 【請求項１４】 シリコン基板の上層部に撮像画素部と
    周辺回路の各素子を形成する第１の工程と、前記シリコ
    ン基板の上面に絶縁膜および配線膜を含む多層配線層を
    形成する第２の工程と、前記多層配線層の上面に基板支
    持材を設ける第３の工程と、前記シリコン基板の下層部
    を除去して薄膜シリコン層を形成する第４の工程と、薄
    膜シリコン層の下面に遮光膜を形成する第５の工程を有
    することを特徴とする請求項１２記載の固体撮像素子の
    製造方法。
  15. 【請求項１５】 前記遮光膜の下面に色フィルタおよび
    マイクロレンズの少なくとも一方を設ける第６の工程を
    有することを特徴とする請求項１４記載の固体撮像素子
    の製造方法。
  16. 【請求項１６】 前記第４の工程で薄膜シリコン層を形
    成した後、この薄膜シリコン層の下面に前記第２の位置
    合わせマークを形成することを特徴とする請求項１４記
    載の固体撮像素子の製造方法。
  17. 【請求項１７】 前記第５の工程で前記第２の位置合わ
    せマークを用いて遮光膜の位置合わせを行うことを特徴
    とする請求項１４記載の固体撮像素子の製造方法。
  18. 【請求項１８】 前記第６の工程で前記第２の位置合わ
    せマークを用いて色フィルタおよびマイクロレンズの少
    なくとも一方の位置合わせを行うことを特徴とする請求
    項１５記載の固体撮像素子の製造方法。
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