JP4987748B2

JP4987748B2 - Ｘ−ｙアドレス型固体撮像素子

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Publication number: JP4987748B2
Application number: JP2008028314A
Authority: JP
Inventors: 亮司鈴木; 圭司馬渕; 智則森
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2008-02-08
Filing date: 2008-02-08
Publication date: 2012-07-25
Anticipated expiration: 2021-07-11
Also published as: JP2008177587A

Description

本発明は、光電変換素子で光電変換された信号電荷を電気信号に変換して出力する能動素子を含む単位画素が行列状に配置されてなるＸ‐Ｙアドレス型固体撮像素子に関する。

固体撮像素子は、ＣＣＤイメージセンサに代表される電荷転送型固体撮像素子と、ＣＭＯＳイメージセンサに代表されるＸ‐Ｙアドレス型固体撮像素子とに大別される。ここで、これら２タイプのうちＸ‐Ｙアドレス型固体撮像素子について、ＣＭＯＳイメージセンサを例に採ってその断面構造の一例を示す図９を用いて説明する。

図９から明らかなように、ＣＭＯＳイメージセンサは、入射した光を光電変換する画素部１００と、画素を駆動して信号を読み出し、これに対して信号処理を施して出力する周辺回路部２００とが同一チップ（基板）に集積された構成となっている。また、画素部１００を構成するトランジスタと周辺回路部２００を構成するトランジスタとはその配線の一部を共通にしている。

画素部１００は、数百μｍ程度の厚さを持つＮ型シリコン基板１０１の表面側に形成されたフォトダイオード１０２を有するとともに、その上方に配線層１０３およびパッシベーション膜１０４を介して色フィルタ１０５およびマイクロレンズ１０６が配された構成となっている。色フィルタ１０５は色の信号を得るために設けられている。

この画素部１００において、フォトダイオード１０２と色フィルタ１０５との間には、トランジスタや配線が存在するので、画素部１００への入射光に対するフォトダイオード１０２への入射光の比、即ち開口率を上げるために、入射光をマイクロレンズ１０６によって配線の間を通してフォトダイオード１０２へ集光するようにしている（例えば、特許文献１参照）。

特開平１１−１１１９６０号公報

しかしながら、上述したように、配線層１０３を通してフォトダイオード１０２に入射光を取り込む画素構造を採る従来技術では、マイクロレンズ１０６によって集光される光の一部が、配線によって跳ねられてしまうため、これが原因で次のような様々な問題が生じる。

(1)配線によって跳ねられた分だけ光量が減るため感度が落ちる。
(2)配線によって跳ねられた光の一部が隣接する画素のフォトダイオードに入り、混色が起きる。
(3)フォトダイオード１０２の上に配線を置けない、太い配線を通せないなどの配線の制約によって特性が低下するとともに、画素の微細化が困難である。
(4)周辺部の画素では光が斜め入射になって跳ねられる割合が多くなるので、周辺の画素ほど暗いシェーディングが起こる。
(5)配線層がさらに増加した、進んだＣＭＯＳプロセスでＣＭＯＳイメージセンサを作ろうとすると、マイクロレンズ１０６からフォトダイオード１０２の受光面までの距離が遠くなるのでそれが困難である。
(6)上記(5)によって進んだＣＭＯＳプロセスのライブラリが使えなくなり、ライブラリにある回路のレイアウトし直しが入るとともに、配線層が制限されるので面積が増大するなどによってコストが上昇し、また１画素当たりの画素面積も大きくなる。

さらに、赤色などの長波長の光が、図９において、フォトダイオード１０２よりも深い位置のＰウェル１０７中で光電変換されると、発生した電子がＰウェル１０７の中を拡散し、別の位置のフォトダイオードに入ってしまい、混色を起こしたり、黒を検出したりするために遮光してある画素に入ると、黒レベルを間違って検出してしまうという問題がある。

また、近年、ＣＭＯＳイメージセンサにおいては、カメラ信号処理回路やＤＳＰ(Digital Signal Processor)などの、これまで別チップであった機能が画素部と同じチップに搭載される傾向にある。これらはプロセス世代が０．４μｍ→０．２５μｍ→０．１８μｍ→０．１３μｍと進化していくので、ＣＭＯＳイメージセンサ自体もこれらの新しいプロセスに対応できなければ微細化の恩恵が受けられず、また、豊富なＣＭＯＳ回路のライブラリやＩＰが利用できなくなる。

しかし、プロセス世代が進むほど配線構造が多層化し、例えば０．４μｍプロセスでは配線は３層であったが、０．１３μｍプロセスでは８層の配線を用いている。また、配線の厚さも増加し、マイクロレンズ１０６からフォトダイオード１０２の受光面までの距離が３倍〜５倍になる。したがって、従来の配線層を通してフォトダイオード１０２の受光面まで光を導く表面照射型の画素構造では、効率良く光をフォトダイオード１０２の受光面に集光できなくなっており、その結果、上記(1)〜(6)の問題が顕著になっている。

一方、電荷転送型固体撮像素子には、光を裏面側から受光する裏面受光型フレーム転送ＣＣＤイメージセンサがある。この裏面受光型フレーム転送ＣＣＤイメージセンサでは、シリコン基板を薄膜化して背面（裏面）にて受光し、シリコン内で光電変換した信号電荷が表面側から延びる空乏層に捕獲され、表面側の電位井戸に蓄積されて出力される構成となっている。

そのフォトダイオードの断面構造の一例を図１０に示す。本例では、フォトダイオードは、シリコン基板３０１に対して配線等が形成される酸化膜３０２側の表面にＰ型領域３０３によって作られており、Ｎ型のウェル（エピ層）３０４によってデプレッション層３０５を介して覆われた構造となっている。酸化膜３０２の上には、アルミニウムの反射膜３０６が形成されている。

上記構造の裏面受光型ＣＣＤイメージセンサの場合、吸収率の高い、青色の感度が落ちる問題がある。また、光が背面に入射して浅い位置で光電変換されることによって発生した信号電荷が、拡散してある割合で周囲のフォトダイオードに入ってしまう。これらの問題があることに加えて、ＣＣＤイメージセンサでは、システムオンチップしないので配線層の高さを高くする必要がないこと、独自プロセスなので遮光膜をフォトダイオードの周囲に落とし込むことができるためオンチップレンズによる集光が容易であり、先述した(1)〜(6)の問題が生じなく、裏面受光構造を採る必要性がないことから、裏面受光型のＣＣＤイメージセンサがほとんど使われていないのが現状である。

これに対して、ＣＭＯＳイメージセンサの場合は、プロセスは標準ＣＭＯＳプロセスにわずかの修正を加えたものを使用するので、裏面受光構造を採ることにより、配線工程に影響されず、常に最新のプロセスを用いることができるというＣＣＤイメージセンサには無い利点がある。ただし、配線が何層も縦横に走る点はＣＣＤイメージセンサとは異なっており、それに伴って先述した(1)〜(6)の問題がＣＭＯＳイメージセンサ（これに代表されるＸ-Ｙアドレス型固体撮像素子）特有の問題として顕著に現れる。

本発明は、上記課題に鑑みてなされたものであって、その目的とするところは、ＣＭＯＳイメージセンサに代表されるＸ-Ｙアドレス型固体撮像素子において、裏面受光構造を採ることにより、画素の微細化および高開口率化を可能としたＸ-Ｙアドレス型固体撮像素子を提供することにある。

本発明によるＸ-Ｙアドレス型固体撮像素子は、
光電変換素子で光電変換された信号電荷を電気信号に変換して出力する能動素子を含む単位画素が行列状に配置されてなるＸ-Ｙアドレス型固体撮像素子であって、
前記能動素子が形成される素子層に対してその一方の面の外側に形成された前記光電変換素子から前記信号電荷を転送するためのゲート電極と、前記ゲート電極よりも前記一方の面のさらに外側に形成された複数層の配線とを含む配線層と、
前記素子層の他方の面側の表面部に形成された第１導電型層と、
前記素子層の前記一方の面側の表面から前記第１導電型層に亘って形成された第１導電型ウェルと、
前記第1導電型ウェルで囲まれ、前記素子層の一方の面側から前記第１導電型層に到達する光電変換領域とを有し、
入射光を前記素子層の他方の面側から前記光電変換素子に取り込む裏面受光型の画素構造となっている。

Ｘ-Ｙアドレス型固体撮像素子において、光電変換素子が形成される素子層に対してその一方の面側に、ゲート電極と当該ゲート電極よりも一方の面側に位置する複数層の配線とを含む配線層を形成するととともに、素子層の他方の面側の表面部に第１導電型層を、素子層の一方の面側の表面から第１導電型層に亘って第１導電型ウェルを、光電変換素子の一部であり、素子層側から第１導電型層に到達する空乏化領域をそれぞれ形成してなる裏面受光型の画素構造を採ることにより、受光面を考慮した配線の必要がなくなる。すなわち、光電変換素子領域上への配線が可能となる。これにより、画素の配線の自由度が高くなり、画素の微細化を図ることができる。

本発明によれば、Ｘ-Ｙアドレス型固体撮像素子において、裏面受光型の画素構造を採ることによって受光面を考慮した配線の必要がなくなるため、画素の配線の自由度が高くなり、画素の微細化を図ることができることになる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。本実施形態では、Ｘ-Ｙアドレス型固体撮像素子としてＣＭＯＳイメージセンサを例に採って説明するものとする。

図１は、本発明の一実施形態に係るＣＭＯＳイメージセンサの一例を示す概略構成図である。図１から明らかなように、本ＣＭＯＳイメージセンサは、画素部１１、垂直（Ｖ）選択回路１２、Ｓ／Ｈ（サンプル／ホールド）＆ＣＤＳ(Correlated Double Sampling:相関二重サンプリング)回路１３、水平（Ｈ）選択回路１４、タイミングジェネレータ（ＴＧ）１５、ＡＧＣ(Automatic Gain Control)回路１６、Ａ／Ｄ変換回路１７およびデジタルアンプ１８等を有し、これらが同一の基板（チップ）１９上に搭載された構成となっている。

画素部１１は、後述する単位画素が行列状に多数配列され、行単位でアドレス線などが、列単位で垂直信号線がそれぞれ配線された構成となっている。垂直選択回路１２は、画素を行単位で順に選択し、選択した行の各画素から画素信号をＳ／Ｈ＆ＣＤＳ回路１３に読み出す。Ｓ／Ｈ＆ＣＤＳ回路１３は、その読み出された画素信号について信号レベルから０レベルを減算し、画素ごとの固定パターンばらつき（ノイズ）を除去し、保持する処理を行う。

水平選択回路１４は、Ｓ／Ｈ＆ＣＤＳ回路１３に保持されている画素信号を順に取り出し、ＡＧＣ回路１６に渡す。ＡＧＣ回路１６は、その信号を適当なゲインで増幅し、Ａ／Ｄ変換回路１７に渡す。Ａ／Ｄ変換回路１７は、そのアナログ信号をデジタル信号に変換し、デジタルアンプ１８に渡す。デジタルアンプ１８は、そのデジタル信号を適当に増幅して出力する。垂直選択回路１２、Ｓ／Ｈ＆ＣＤＳ回路１３、水平選択回路１４、ＡＧＣ回路１６、Ａ／Ｄ変換回路１７およびデジタルアンプ１８の各動作は、タイミングジェネレータ１５で発生される各種のタイミング信号に基づいて行われる。

本ＣＭＯＳイメージセンサの特有の部分である単位画素の回路構成の一例を図２に示す。同図から明らかなように、単位画素は、光電変換素子として例えばフォトダイオード２１を有し、この１個のフォトダイオード２１に対して、転送トランジスタ２２、増幅トランジスタ２３、アドレストランジスタ２４およびリセットトランジスタ２５の４個のトランジスタを能動素子として有する構成となっている。

フォトダイオード２１はそのアノードが接地され、入射光をその光量に応じた量の電荷（ここでは、電子）に光電変換する。転送トランジスタ２２は、フォトダイオード２１のカソードとフローティングディフュージョンＦＤとの間に接続され、転送配線２６を通してそのゲートに転送信号が与えられることで、フォトダイオード２１で光電変換された電子をフローティングディフュージョンＦＤに転送する。

フローティングディフュージョンＦＤには増幅トランジスタ２３のゲートが接続されている。この増幅トランジスタ２３はアドレストランジスタ２４を介して垂直信号線２７に接続され、画素部外の定電流源Ｉとソースフォロアを構成している。そして、アドレス配線２８を通してアドレス信号がアドレストランジスタ２５のゲートに与えられ、当該アドレストランジスタ２５がオンすると、増幅トランジスタ２３はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を垂直信号線２７に出力する。垂直信号線２７は、各画素から出力された電圧をＳ／Ｈ＆ＣＤＳ回路１３に伝送する。

リセットトランジスタ２５は電源ＶｄｄとフローティングディフュージョンＦＤとの間に接続され、リセット配線２９を通してそのゲートにリセット信号が与えられることで、フローティングディフュージョンＦＤの電位を電源Ｖｄｄの電位にリセットする。これらの動作は、転送トランジスタ２２、アドレストランジスタ２４およびリセットトランジスタ２５の各ゲートが接続される各配線２６，２８，２９が行単位で配線されていることから、１行分の各画素について同時に行われる。

ここで、単位画素についての配線としては、横方向に転送配線２６、アドレス配線２８およびリセット配線２９の３本、縦方向に垂直信号線２７の１本、さらにＶｄｄ供給配線と、フローティングディフュージョンＦＤと増幅トランジスタ２３のゲートとをつなぐ内部配線と、ここでは図示していないが、画素境界部分と黒レベル検出画素のための遮光膜に使う２次元配線とが存在する。

図３は、画素部および周辺回路部の構造の一例を示す断面図である。図３において、ウェハーをＣＭＰ(Chemical Mechanical Polishing)によって研磨することにより、１０〜２０μｍ程度の厚さのシリコン（Ｓｉ）層（素子層）３１が形成される。その厚さの望ましい範囲は、可視光に対して５〜１５μｍ、赤外光に対して１５〜５０μｍ、紫外域に対して３〜７μｍである。このシリコン層３１の一方の面側にはＳｉＯ２膜３２を挟んで遮光膜３３が形成されている。

遮光膜３３は配線と異なり、光学的な要素だけを考慮してレイアウトされる。この遮光膜３３には開口部３３Ａが形成されている。遮光膜３３の上には、パッシベーション膜としてシリコン窒化膜（ＳｉＮ）３４が形成され、さらに開口部３３Ａの上方に色フィルタ３５およびマイクロレンズ３６が形成されている。すなわち、シリコン層３１の一方の面側から入射する光は、マイクロレンズ３６および色フィルタ３５を経由して、シリコン層３１に形成される後述するフォトダイオード３７の受光面に導かれる画素構造となっている。シリコン層３１の他方の面側には、トランジスタや金属配線が形成される配線層３８が形成され、その下にはさらに基板支持材３９が貼り付けられている。

ここで、従来のＣＭＯＳイメージセンサでは、配線層側を表面側とし、この配線層側から入射光を取り込む表面受光型の画素構造を採っていたのに対して、本実施形態に係るＣＭＯＳイメージセンサでは、配線層３８と反対側の面（裏面）側から入射光を取り込むことから、裏面受光型の画素構造となっている。この裏面受光型画素構造から明らかなように、マイクロレンズ３６からフォトダイオード３７までの間には遮光層３３が金属層として存在するだけであること、またこの遮光層３３のフォトダイオード３７からの高さがＳｉＯ２膜３２の膜厚(例えば、約０．５μｍ)と低いことから、金属層でのけられによる集光の制限を無くすことができる。

図４は、シリコン層３１のウェル構造の一例を示す断面構造図であり、図中、図３と同等部分には同一符号を付して示している。

本例では、Ｎ−型基板４１を用いている。シリコン層３１の厚さは、先述したように、可視光に対しては５〜１５μｍが望ましく、本例では１０μｍとしている。これにより、可視光を良好に光電変換できる。シリコン層３１の一方の面には、浅いＰ＋層４２が画素部の全面に亘って形成されている。画素分離領域は深いＰウェル４３によって形成されており、一方の面のＰ＋層４２とつながっている。

フォトダイオード３７はＰウェルを形成しないことで、Ｎ−型基板４１を利用して形成されている。このＮ−型領域（基板）４１が光電変換領域であり、その面積が小さく濃度が薄いために完全空乏化している。その上に、信号電荷(本例では、電子)を蓄積するＮ＋領域４４が形成され、その上にさらに、埋め込みフォトダイオードとするためのＰ＋層４５が形成されている。

なお、フォトダイオード３７は、図４から明らかなように、受光面側の表面積が配線層３８側の表面積よりも広くなるように形成されている。これにより、入射光を効率良く取り込めることになる。このフォトダイオード３７で光電変換されかつＮ＋領域４４に蓄積された信号電荷は、転送トランジスタ４６（図２の転送トランジスタ２２）によってＮ＋型領域のＦＤ（フローティングディフュージョン）４７に転送される。フォトダイオード３７側とＦＤ４７とはＰ−層４８によって電気的に分離されている。

画素内の転送トランジスタ４６以外のトランジスタ（図２の増幅トランジスタ２３、アドレストランジスタ２４およびリセットトランジスタ２５）は、深いＰウェル４２に通常通り形成されている。一方、周辺回路領域については、裏面のＰ＋層４２に到達しない深さにＰウェル４９が形成され、このＰウェル４９の内側にさらにＮウェル５０が形成され、これらウェル４９，５０の領域にＣＭＯＳ回路が形成された構成となっている。

次に、画素のレイアウト例について図５および図６を用いて説明する。図５および図６において、図２と同等部分には同一符号を付して示している。図５は、活性領域（ゲート酸化膜の領域）、ゲート（ポリシリコン）電極および両者のコンタクト部を示す平面パターン図である。同図から明らかなように、単位画素当たり、１つのフォトダイオード（ＰＤ）２１と４つのトランジスタ２２〜２５が存在する。

図６は、ゲート電極よりも上の金属配線と、それらの間のコンタクト部を活性領域と共に示す平面パターン図である。ここで、金属配線（例えば、アルミニウム配線）は３層構造となっており、第１層目は画素内の配線として、第２層目は縦方向の配線、即ち垂直信号線２７やドレイン線として、第３層目は横方向の配線、即ち転送配線２６、アドレス配線２８およびリセット配線２９としてそれぞれ用いられている。

図６の配線パターンから明らかなように、垂直信号線２７や、転送配線２６、アドレス配線２８およびリセット配線２９はフォトダイオード領域上に配線されている。これらの配線は、従来の画素構造では、配線層側から光を取り込む表面受光型画素構造を採っていたことから、フォトダイオード領域を避けて形成されていたものである。これに対して、本実施形態に係る画素構造では、図３から明らかなように、配線層と反対側（裏面側）から光を取り込む裏面受光型画素構造を採っていることから、フォトダイオード領域上での配線の引き回しを可能としている。

上述したように、ＣＭＯＳイメージセンサに代表されるＸ-Ｙアドレス型固体撮像素子において、フォトダイオード３７が裏面側から可視光を受光する裏面受光型画素構造を採ったことにより、従来の表面受光型画素構造のように受光面を配慮した配線の必要がなくなるため、画素の配線の自由度が高くなり、画素の微細化を図ることができるとともに、配線層の多い、進んだＣＭＯＳプロセスで作ることができる。

また、フォトダイオード３７が裏面のＰ＋層４５に到達する深さで形成されているため、吸収率の高い青色の感度が高くなり、またフォトダイオード３７よりも深部で光電変換されることがないので、それが原因となる混色や黒レベルの誤検出の心配もなくなる。さらに、特に図３から明らかなように、受光面側に配線層３８が存在しないことで、遮光膜３３、色フィルタ３５およびマイクロレンズ３６を受光面に対して低い位置に作ることができるため、従来技術における感度低下、混色、周辺減光などの問題を解決することができる。

次に、上記構成の裏面受光型画素構造のＣＭＯＳイメージセンサを作成するプロセスについて、図７および図８の工程図を用いて説明する。

先ず、Ｎ−型基板５１の表面に素子分離、ゲート電極（ポリシリコン電極）を作成するとともに、イオン打ち込みにより、先述した画素部分の深いＰウェル４３、フォトダイオード部分の浅いＰ＋層４２、周辺回路部分の浅いＰウェル４９およびＮウェル５０を形成し、さらにトランジスタや画素活性領域などを従来のＣＭＯＳイメージセンサと同一の工程で形成する（工程１）。このとき、裏面用の位置合わせマークを作るために基板５１を数十μｍ程度トレンチしておく。

次に、基板５１の表面に第１層目〜第３層目の金属配線（１Ａｌ，２Ａｌ，３Ａｌ）、パッド（ＰＡＤ）５２および層間膜５３を作成する(工程２)。このとき、工程１でトレンチしておいた裏面用位置合わせマーク部分に例えばタングステン（Ｗ）またはアルミニウム（Ａｌ）を埋め込んで位置合わせマーク５４を作る。続いて、配線層上面に数百μｍの厚さで第一基板支持材（例えば、ガラス、シリコン、有機膜など）５５Ａを流し込む（工程３）。このとき、パッド５２の上はレジスト５６でマスクしておくようにする。

次に、パッド５２上方のレジスト５６を取り除くとともに、できたバンプに金属が流れ込むように表面処理する（工程４）。続いて、パッド５２上に開口したバンプと第一基板支持材５５Ａの表面に導電体５７を流し込む（工程５）。その後、パッド５２の上方部分だけを残して基板支持材５５の表面の導電体５７を取り除く（工程６）。この残った部分がパッド５２′となる。

次に、裏面加工中のパッド５２′の保護と表面の平坦化のために第二基板支持材５５Ｂを流し込み、その後研磨するとともに、ウェハーを裏返して基板５１の厚さが１０μｍ程度になるまでＣＭＰによって研磨する（工程７）。続いて、ＣＶＤ(Chemical Vapor Deposition)によってＳｉＯ２膜を１０ｎｍ程度の膜厚で形成し、次いで位置合わせマーク５４に合わせてレジストをおき、画素部全面にＳｉＯ２界面が正孔で埋まるだけのボロンをドーズする（工程８）。工程８ではさらに、裏面にＣＶＤによってＳｉＯ２膜５８を５００ｎｍ程度の膜厚で形成し、次いでＡｌあるいはＷで遮光膜５９を作成し、その後パッシベーション膜６０としてプラズマＳｉＮ膜をＣＶＤによって形成する。

次に、従来のＣＭＯＳイメージセンサの場合と同様の方法で色フィルタ６１およびマイクロレンズ６２を作成する（工程９）。このとき、ステッパ合わせは位置合わせマーク５４を使うか、または遮光膜５９を使用することによって行う。続いて、パッド５２′上の第二基板支持材５５Ｂをエッチングで取り除き、パッド５２′を露出させる（工程１０）。この際、必要に応じて、マイクロレンズ６２の位置合わせや、チップの平坦化のために第二基板支持材５５Ｂを研磨して所望の厚さに調整する。

以上説明した製造方法によれば、裏面受光型の画素構造を簡単に作成することができることに加えて、パッド５２′が受光面と反対側に出た構造とすることができるため、受光面を上に向けた状態で直接基板に本ＣＭＯＳイメージセンサを実装することができる。

本発明の一実施形態に係るＣＭＯＳイメージセンサの一例を示す概略構成図である。単位画素の回路構成の一例を示す回路図である。画素部および周辺回路部の構造の一例を示す断面図である。シリコン層のウェル構造の一例を示す断面構造図である。活性領域（ゲート酸化膜の領域）、ゲート（ポリシリコン）電極および両者のコンタクト部を示す平面パターン図である。ゲート電極よりも上の金属配線と、それらの間のコンタクト部を活性領域と共に示す平面パターン図である。裏面受光型画素構造のＣＭＯＳイメージセンサを作成するプロセスを説明するための工程図（その１）である。裏面受光型画素構造のＣＭＯＳイメージセンサを作成するプロセスを説明するための工程図（その２）である。ＣＭＯＳイメージセンサの従来構造を示す断面構造図である。裏面受光型フレーム転送ＣＣＤイメージセンサのフォトダイオードの断面構造を示す断面図である。

符号の説明

１１…画素部、１２…垂直選択回路、１４…水平選択回路、１５…タイミングジェネレータ、２１，３７…フォトダイオード、２２…転送トランジスタ、２３…増幅トランジスタ、２４…アドレストランジスタ、２５…リセットトランジスタ、３１…シリコン（Ｓｉ）層、３３…遮光膜、３５…色フィルタ、３６…マイクロレンズ、３８…配線層

Claims

光電変換素子で光電変換された信号電荷を電気信号に変換して出力する能動素子を含む単位画素が行列状に配置されてなるＸ-Ｙアドレス型固体撮像素子であって、
前記能動素子が形成される素子層に対してその一方の面の外側に形成された前記光電変換素子から前記信号電荷を転送するためのゲート電極と、前記ゲート電極よりも前記一方の面のさらに外側に形成された複数層の配線とを含む配線層と、
前記素子層の他方の面側の表面部に形成された第１導電型層と、
前記素子層の前記一方の面側の表面から前記第１導電型層に亘って形成された第１導電型ウェルと、
前記第1導電型ウェルで囲まれ、前記素子層の一方の面側から前記第１導電型層に到達する光電変換領域とを有し、
入射光を前記素子層の他方の面側から前記光電変換素子に取り込む
Ｘ-Ｙアドレス型固体撮像素子。
前記光電変換素子は画素領域に設けられ、
前記第１導電型層は周辺回路領域にも設けられた
請求項１記載のＸ-Ｙアドレス型固体撮像素子。
前記第１導電型ウェルは前記素子層の一方の面側の表面積が、前記他方の面側の表面積よりも広く形成されている
請求項１または２に記載のＸ-Ｙアドレス型固体撮像素子。
前記光電変換素子は画素領域に設けられ、
周辺回路領域において前記素子層の前記一方の面側の表面部に第２の第１導電型ウェルが形成されており、
前記第２の第１導電型ウェルは前記素子層の前記他方の面側の表面部に到達していない
請求項１〜３の何れかに記載のＸ-Ｙアドレス型固体撮像素子。
前記素子層の厚さが５〜１５μｍである
請求項１〜４の何れかに記載のＸ-Ｙアドレス型固体撮像素子。
前記光電変換領域は、受光面側の表面積が前記配線層側の表面積よりも広く形成されている
請求項１〜５の何れかに記載のＸ-Ｙアドレス型固体撮像素子。
前記光電変換領域は、第２導電型である
請求項１〜６の何れかに記載のＸ-Ｙアドレス型固体撮像素子。
前記素子層の他方の面の外側に、前記画素領域と共に周辺回路領域を覆うと共に前記光電変換素子上に開口を具備した遮光膜を有し、
入射光を前記開口から前記光電変換素子に取り込む
請求項１〜７の何れかに記載のＸ-Ｙアドレス型固体撮像素子。
前記素子層と前記遮光膜との間には絶縁膜が配置されている
請求項８記載のＸ-Ｙアドレス型固体撮像素子。