JP2014157885A - 半導体基板、撮像素子、および撮像装置 - Google Patents

半導体基板、撮像素子、および撮像装置 Download PDF

Info

Publication number
JP2014157885A
JP2014157885A JP2013027058A JP2013027058A JP2014157885A JP 2014157885 A JP2014157885 A JP 2014157885A JP 2013027058 A JP2013027058 A JP 2013027058A JP 2013027058 A JP2013027058 A JP 2013027058A JP 2014157885 A JP2014157885 A JP 2014157885A
Authority
JP
Japan
Prior art keywords
substrate
light
alignment mark
layer portion
shielding layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2013027058A
Other languages
English (en)
Other versions
JP6076123B2 (ja
Inventor
Naohiro Takazawa
直裕 高澤
Yoshiaki Takemoto
良章 竹本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Olympus Corp
Original Assignee
Olympus Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Olympus Corp filed Critical Olympus Corp
Priority to JP2013027058A priority Critical patent/JP6076123B2/ja
Priority to PCT/JP2014/052577 priority patent/WO2014125969A1/ja
Priority to CN201480008128.0A priority patent/CN104981907B/zh
Priority to EP14752038.1A priority patent/EP2958146A4/en
Publication of JP2014157885A publication Critical patent/JP2014157885A/ja
Priority to US14/822,197 priority patent/US9716069B2/en
Application granted granted Critical
Publication of JP6076123B2 publication Critical patent/JP6076123B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14634—Assemblies, i.e. Hybrid structures
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
    • G03F9/70—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
    • G03F9/7073—Alignment marks and their environment
    • G03F9/7076—Mark details, e.g. phase grating mark, temporary mark
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
    • G03F9/70—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
    • G03F9/7073—Alignment marks and their environment
    • G03F9/7084—Position of mark on substrate, i.e. position in (x, y, z) of mark, e.g. buried or resist covered mark, mark on rearside, at the substrate edge, in the circuit area, latent image mark, marks in plural levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1462—Coatings
    • H01L27/14623—Optical shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1464—Back illuminated imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/1469—Assemblies, i.e. hybrid integration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Electromagnetism (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】半導体基板において、アライメントマークの検出精度低下を防止するとともに、チップ面積やスクライブラインの面積の増大を抑制することができるようにする。
【解決手段】固体撮像素子３は、位置検出用の検出光ＬＤを反射する材料で形成され、検出用エッジ部１４ａ、１４ｂを有するアライメントマーク１４と、アライメントマーク１４よりも大きな外形状を有し、検出光ＬＤを遮光する材料によって形成され、検出光ＬＤの入射側から見てアライメントマーク１４の裏側となる位置に配置された遮光層部１５と、アライメントマーク１４と遮光層部１５との間に積層され、検出光ＬＤを透過するとともに、少なくとも遮光層部１５と重なる範囲ではパターニングされていない１以上の透光層部である層間酸化膜１８と、を備える、半導体基板で構成する。
【選択図】図３

Description

本発明は、半導体基板、撮像素子、および撮像装置に関する。
従来、例えば、裏面照射型イメージセンサや積層型イメージセンサ等の撮像素子は、オンチップカラーフィルタ、オンチップマイクロレンズ及び遮光膜を形成する工程でフォトリソグラフィを行う。フォトリソグラフィでの露光時に配線パターンを描画したフォトマスクやレチクルを使用するが、ウエハとそのマスクの位置合わせを行うために、金属配線で形成したアライメントマークを使用している。このアライメントマークはスクライブラインまたはチップ領域内に形成される。
露光を行う際、半導体製造装置によって、そのアライメントマークの位置を検出するには、例えば、特許文献１に開示されているように、アライメントマークに検出光を照射し、その反射強度を測定している。このため、アライメントマークの下層に、例えば、金属配線、デバイス、接合電極等が設けられていると、それらの反射光も検出してしまう。
この結果、アライメントマークの反射強度と、下層の金属配線、デバイス、接合電極等の反射強度との間に十分なコントラストが得られない場合は、半導体製造装置がアライメントマークの認識エラーを起こして、ウエハとフォトマスクやレチクルのアライメント精度が低下する場合がある。また、下層の金属配線やデバイスの位置をアライメントマークの位置として誤認識してしまい、アライメントができなくなるという不具合が発生する場合がある。
このような問題を防止するため、従来は、アライメントマークの下層には、金属配線、デバイス、接合電極を設けないようにしていた。
特開２０１１−９２５９号公報
しかしながら、上記のような従来の半導体基板には、以下のような問題があった。
近年、金属配線層の多層化や半導体製造プロセスの複雑化によりフォトリソグラフィ工程が増加している。このようなフォトリソグラフィ工程の増加に伴って、露光時に必要なアライメントマークの数も非常に多くなっている。
このため、半導体基板の製造にあたっては、金属配線、デバイス、接合電極等に重ならない領域に、多数のアライメントマークを設けなくてはならず、ウエハ上にアライメントマーク専用の領域を多数確保しなければならない。このため、アライメント専用の領域が増えることで、チップ面積が増大したり、アライメントマークを配置するスクライブラインの面積が増大したりする問題がある。この結果、ウエハ１枚当たりのチップ取得数が減少し、半導体基板のコストが増大してしまうという問題がある。
本発明は、上記のような問題に鑑みてなされたものであり、アライメントマークの検出精度低下を防止するとともに、チップ面積やスクライブラインの面積の増大を抑制することができる半導体基板、撮像素子、および撮像装置を提供することを目的とする。
上記の課題を解決するために、本発明の第１の態様の半導体基板は、位置検出用の検出光を反射する材料で形成され、検出用エッジ部を有するアライメントマークと、該アライメントマークよりも大きな外形状を有し、前記検出光を遮光する材料によって形成され、前記検出光の入射側から見て前記アライメントマークの裏側となる位置に配置された遮光層部と、前記アライメントマークと前記遮光層部との間に積層され、前記検出光を透過するとともに、少なくとも前記遮光層部と重なる範囲ではパターニングされていない１以上の透光層部と、を備える構成とする。
上記半導体基板では、前記検出光の入射側から見て前記遮光層部の裏側の領域に金属配線が形成されていることが好ましい。
上記半導体基板では、前記アライメントマークは、金属層で形成されたことが好ましい。
上記半導体基板では、前記遮光層部は、金属層で形成されたことが好ましい。
上記半導体基板では、前記検出光が外部から入射する第１基板と、該第１基板と対向して配置された第２基板と、前記第１基板および前記第２基板を接合する接合層部と、を備え、前記アライメントマーク、前記透光層部、および前記遮光層部が、前記第１基板に設けられたことが好ましい。
上記半導体基板では、前記検出光が外部から入射する第１基板と、該第１基板と対向して配置された第２基板と、前記第１基板および前記第２基板を接合する接合層部と、を備え、前記アライメントマークが前記第１基板に設けられ、前記遮光層部が前記接合層部に設けられ、前記接合層部において、前記第１基板および前記第２基板を電気的に接合する接合電極が、前記遮光層部の外方に形成され、前記第１基板における前記アライメントマークと、前記接合層部における前記遮光層部との間に、前記透光層部が形成されたことが好ましい。
上記半導体基板では、前記検出光が外部から入射する第１基板と、該第１基板と対向して配置された第２基板と、前記第１基板および前記第２基板を接合する接合層部と、を備え、前記アライメントマークが前記第１基板に設けられ、前記遮光層部が前記第２基板に設けられ、前記接合層部において、前記第１基板および前記第２基板を電気的に接合する接合電極が、前記遮光層部に重なる領域の外側に形成され、前記第１基板における前記アライメントマークと、前記第２基板における前記遮光層部との間に、前記透光層部が形成されたことが好ましい。
本発明の第２の態様の撮像素子は、上記半導体基板を備える構成とする。
本発明の第３の態様の撮像装置は、上記撮像素子を備える構成とする。
本発明の半導体基板、撮像素子、および撮像装置によれば、アライメントマークの裏側に遮光層部を設け、アライメントマークと遮光層部との間に透光層部が積層されているため、アライメントマークの検出精度低下を防止するとともに、チップ面積やスクライブラインの面積の増大を抑制することができるという効果を奏する。
本発明の実施形態の撮像装置のシステム構成を示すシステム構成図である。 本発明の実施形態の撮像素子の平面図、そのＡ−Ａ断面図、およびＡ−Ａ断面図におけるＣ部の詳細図である。 図２におけるＢ部の詳細図、およびそのＤ−Ｄ断面図である。 本発明の実施形態の撮像素子の基板貼り合わせ工程を示す模式的な工程説明図である。 本発明の実施形態の撮像素子を製造するためのスクライビングする前の第１基板および第２基板を示す模式的な平面図である。 図５のＥ部詳細図およびそのＦ−Ｆ断面図である。 本発明の実施形態の第１変形例の撮像素子の構成を示す模式的な断面図である。 本発明の実施形態の第１変形例の撮像素子の構成を示す模式的な断面図である。
本発明の実施形態の半導体基板、撮像素子、および撮像装置について説明する。
図１は、本発明の実施形態の撮像装置のシステム構成を示すシステム構成図である。図２（ａ）は、本発明の実施形態の撮像素子の平面図である。図２（ｂ）は、図２（ａ）におけるＡ−Ａ断面図である。図２（ｃ）は、図２（ｂ）におけるＣ部の詳細図である。図３（ａ）は、図２（ａ）におけるＢ部の詳細図である。図３（ｂ）は、図３（ａ）におけるＤ−Ｄ断面図である。
なお、各図面は模式図であるため、形状や寸法は誇張されている（以下の図面も同様）。
本発明の態様に係る撮像装置は、撮像機能を有する電子機器であればよく、デジタルカメラのほか、デジタルビデオカメラ、内視鏡等であってもよいが、本実施形態では、一例として、デジタルカメラの場合の例で説明する。
図１に示すように、本実施形態のデジタルカメラ１０（撮像装置）は、レンズ部１、レンズ制御装置２、固体撮像素子３（撮像素子、半導体基板）、駆動回路４、メモリ５、信号処理回路６、記録装置７、制御装置８、および表示装置９を備える。
レンズ部１は、例えば、ズームレンズやフォーカスレンズを備えており、被写体からの光を固体撮像素子３の受光面に被写体像として結像する。レンズ制御装置２は、レンズ部１のズーム、フォーカス、絞りなどを制御する。レンズ部１を介して取り込まれた光は固体撮像素子３の受光面で結像される。
固体撮像素子３は、受光面に結像された被写体像を画像信号に変換して出力する。固体撮像素子３の受光面には、複数の画素が行方向および列方向に２次元的に配列されている。固体撮像素子３の詳細構成は後述する。
駆動回路４は、固体撮像素子３を駆動し、その動作を制御する。メモリ５は、画像データを一時的に記憶する。信号処理回路６は、固体撮像素子３から出力された画像信号に対して、予め定められた処理を行う。信号処理回路６によって行われる処理には、画像信号の増幅、画像データの各種の補正、画像データの圧縮などがある。
記録装置７は、画像データの記録または読み出しを行うための半導体メモリなどによって構成されており、着脱可能な状態でデジタルカメラ１０に内蔵される。表示装置９は、動画像（ライブビュー画像）の表示、静止画像の表示、記録装置7に記録された動画像や静止画像の表示、デジタルカメラ１０の状態の表示などを行う。
制御装置８は、デジタルカメラ１０全体の制御を行う。制御装置８の動作は、デジタルカメラ１０が内蔵するＲＯＭに格納されているプログラムに規定されている。制御装置８は、このプログラムを読み出して、プログラムが規定する内容に従って、各種の制御を行う。
次に、固体撮像素子３の詳細構成について説明する。
図２（ａ）、（ｂ）に示すように、固体撮像素子３は、平面視矩形状の外形を有し、半導体基板である第１基板１２および第２基板１１が貼り合わせて構成された積層型の半導体基板からなる。
外部に向いた第１基板１２の一方の表面の中心部には受光部配置領域Ｉが形成されている。この受光部配置領域Ｉには、光電変換の画素に対応する複数のフォトダイオードからなる受光部１２ｂが互いに間隔をあけて形成されている。本実施形態では、受光部１２ｂは、固体撮像素子３の平面視の外形の長辺（図２（ａ）における図示横方向に延びる辺）、短辺（図２（ａ）における図示縦方向に延びる辺）に平行な配列方向を有する２次元格子状に配置されている。
なお、見にくくなるため図示は省略するが、各受光部１２ｂ上には、被写体の像を取得するための入射光Ｌ（図２（ｂ）参照）の色分解を行うオンチップカラーフィルタや、入射光Ｌを受光部１２ｂ上に集光するオンチップマイクロレンズが形成されている。また、受光部１２ｂの間や受光部配置領域Ｉの外側には、必要に応じて、画像ノイズとなる可能性のある不要光を遮光するための遮光膜が設けられている。
受光部配置領域Ｉの四隅の近傍には、第１基板１２の位置検出を行うためのアライメントマーク１４が形成されている。第１基板１２の位置検出は、例えば、製造工程において露光マスクの位置決めなどを行う際に行われる。
この位置検出は、例えば、図示略の半導体製造装置等に設けられた光源から、図２（ｂ）に示すように、第１基板１２に向けて検出光ＬＤを照射し、図示略の半導体製造装置等に設けられた光検出部によって、アライメントマーク１４による反射光を検出することで行われる。
検出されたアライメントマーク１４の位置は、例えば、フォトリソグラフィ工程などを用いて、オンチップカラーフィルタ、オンチップマイクロレンズ、遮光膜などを第１基板１２上に形成する際に、図示略の半導体製造装置によって使用される。
以下では、特に断らない限りは、固体撮像素子３の厚さ方向の断面における各部の位置関係を参照する際、受光部１２ｂを上向きに配置し、検出光ＬＤが受光部１２ｂの上方側から入射するものとして説明することにする。
図２（ｂ）に示すように、固体撮像素子３の厚さ方向の断面構成は、第１基板１２、接合層部１３、および第２基板１１がこの順に積層されている。
第１基板１２、第２基板１１には、それぞれ受光部１２ｂで発生した電荷を転送して画像信号として取り出すため、例えば、金属配線、電極、デバイスを含む駆動回路等の回路部が形成されている。各回路部の図示は省略するが、第１基板１２および第２基板１１に適宜振り分けて配置されている。
接合層部１３は、図２（ｃ）に示すように、第１基板１２および第２基板１１の対向面においてそれぞれ対向して設けられ、互いに電気的に接合された接合電極１２ａ、１１ａと、第１基板１２および第２基板１１の対向面の間の隙間に充填後に固化され、第１基板１２および第２基板１１を互いに接合する接着剤層１３ａとを備える。
接合電極１２ａ（接合電極１１ａ）は、第１基板１２（第２基板１１）内の図示略の回路部と電気的に接続されている。このため、第１基板１２および第２基板１１に振り分けて配置された回路部は、接合電極１２ａ、１１ａを介して電気的に接続されている。
接合電極１２ａ、１１ａとしては、加圧、加熱等によって互いに電気的に接合できる適宜の組合せを採用することができる。例えば、金属パッドと金属バンプとの組み合わせ、金属バンプと金属バンプとの組み合わせなどを採用することができる。本実施形態では、一例として、金属パッドと金属バンプとの組み合わせを採用している。
接着剤層１３ａとしては、例えば、エポキシ樹脂、ポリイミド樹脂などを採用することができる。ただし、接着剤層１３ａは必須ではなく、例えば、接合電極１２ａ、１１ａ同士の接合力によって必要な接合強度が得られる場合や、例えば、第１基板１２および第２基板１１を表面活性化接合することで必要な接合強度が得られる場合には、接着剤層１３ａは省略することができる。
図３（ａ）、（ｂ）にアライメントマーク１４の近傍の一例の平面図、断面図をそれぞれ拡大して示す。
第１基板１２は、図３（ｂ）に示すように、受光部形成層１２Ａと、受光部形成層１２Ａの下層に形成された配線層１２Ｂとを備える。
ここで、受光部形成層１２Ａは、受光部配置領域Ｉに受光部１２ｂが形成された層状部である。ただし、アライメントマーク１４の近傍は、受光部配置領域Ｉの範囲外であるため、受光部１２ｂは形成されておらず、透光性を有する層状部になっている。
配線層１２Ｂは、第１基板１２側の回路や配線を形成する層状部であり、パターニングされた金属配線と酸化膜層とが適宜の複数層だけ積層された層状部である。図３（ｂ）では簡単のため、金属配線を層間で接続するビア等は図示を省略し、金属配線を除く部分は単に酸化膜層１７として示している。
本実施形態のアライメントマーク１４は、配線層１２Ｂの最上層（受光部形成層１２Ａと接合する層）を構成する酸化膜の直下において、受光部形成層１２Ａの最下層面と対向する位置に配置されている。
また、アライメントマーク１４は、位置検出用の検出光ＬＤを反射する材料で構成されている。検出光ＬＤとしては、一般に可視光が用いられるが、例えば、赤外（ＩＲ）光等の可視域外の光でもよい。また、光源の種類は限定されず、例えば、レーザー光を使用することも可能である。
アライメントマーク１４の好ましい材質としては、例えば、金属、窒化膜、遮光性を有する樹脂材料などの例を挙げることができる。
アライメントマーク１４に用いる金属としては、配線層１２Ｂに金属配線を形成する際の金属材料を用いることが好ましい。本実施形態では、アライメントマーク１４の周囲に形成する金属配線Ｐ１１と同一材料としている。このため、アライメントマーク１４は、金属配線Ｐ１１を形成するのと同一のプロセスによる金属層として、金属配線Ｐ１１と同時に形成される。
金属配線Ｐ１１に用いる金属材料としては、半導体製造プロセスにおける金属配線として使用できる材料はすべて採用することが可能であるが、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）などを採用することが好ましい。
このような構成によりアライメントマーク１４の上層側には、配線層１２Ｂの酸化膜と、受光部配置領域Ｉの外側の受光部形成層１２Ａとが、この順に積層されている。これら酸化膜および受光部形成層１２Ａは、本実施形態では、いずれも検出光ＬＤに対する光透過性を有する。
このため、アライメントマーク１４の上方側は、透光領域Ｔ１に覆われており、図３（ａ）に示すように、固体撮像素子３を上方から見たときには、図示実線のように、アライメントマーク１４の外形が観察可能である。
ただし、受光部形成層１２Ａの層厚が厚すぎる場合には、検出光ＬＤが可視光であると透過しない場合もある。この場合、アライメントマーク１４の上方の受光部形成層１２Ａを除去して開口を形成し、必要に応じて可視光が透過する犠牲材料等で開口を埋めた構成とすることも可能である。
また、検出光ＬＤとして、受光部形成層１２Ａを透過しやすいＩＲ光を用いることも可能である。
アライメントマーク１４の平面視形状は、外形を検出するためのエッジ部を有していれば、特に限定されない。本実施形態では一例として、十字マークで構成される。
このため、アライメントマーク１４は、図３（ａ）の図示縦方向および横方向にそれぞれ延びる線状部が直角に交差してなり、それぞれの線状部の幅方向の両側にエッジ部１４ａ、１４ｂ（検出用エッジ部）を有している。
エッジ部１４ａ、１４ｂは、受光部配置領域Ｉにおける受光部１２ｂの２次元の配列方向にそれぞれ平行に延ばされている。
また、アライメントマーク１４の大きさは、アライメントマーク１４の位置検知を行うために設定された検出領域Ｓの大きさよりわずかに小さく、検出領域Ｓで覆われることが可能な大きさになっている。
アライメントマーク１４の他の好ましい形状としては、例えば、正方形、長方形、その他の多角形、Ｌ字形、円形、楕円形等を挙げることができる。また、これらを複数組み合わせた形状を採用することができる。例えば、細長い長方形を短手方向に平行に配置してスリット状のマークを形成することも可能である。
アライメントマーク１４の下層側、すなわち、検出光ＬＤの入射側から見てアライメントマーク１４の裏側となる位置には、検出光ＬＤを透過する厚さ一様な層間酸化膜１８を隔てて遮光層部１５が形成されている。
このため、層間酸化膜１８は、アライメントマーク１４と遮光層部１５との間に積層され、検出光ＬＤを透過するとともに、少なくとも遮光層部１５と重なる範囲ではパターニングされていない透光層部を構成している。
遮光層部１５は、アライメントマーク１４の外形および検出領域Ｓよりも大きな外形状を有し、検出光ＬＤを遮光する材料で形成されている。本実施形態では、遮光層部１５は、一例として、平面視矩形状の外形を有する。
遮光層部１５よりも下層側では、アライメントマーク１４の側方を通過した検出光ＬＤが、遮光層部１５の範囲内で遮光される。このため、遮光層部１５の下層側には、配線層１２Ｂ、接合層部１３、および第２基板１１を層厚方向に横断する被遮光領域Ｒ１（図３（ｂ）参照）が形成されている。
遮光層部１５の材質は、検出光ＬＤを遮光できる材料であれば、特に限定されない。遮光層部１５の好ましい材質としては、例えば、金属、窒化膜、遮光性を有する樹脂材料などの例を挙げることができる。
遮光層部１５の遮光性の程度は、検出光ＬＤを照射したときに、アライメントマーク１４の外形状が良好なコントラストで取得できればよく反射率は特に限定されない。
例えば、遮光層部１５の反射率をアライメントマーク１４の反射率より高くすることにより、反射率の差を設けることが可能である。この場合、明部となる遮光層部１５上にアライメントマーク１４が暗部として現れるため、反射率差を適宜設定することにより良好なコントラストを得ることが可能である。
この構成では、遮光層部１５で反射して上側に戻る反射光は、アライメントマーク１４によって遮光され、エッジ部１４ａ、１４ｂにおいて散乱されるため、アライメントマーク１４の外形の検出が可能である。ただし、遮光層部１５とアライメントマーク１４との間の距離が大きくなると画像がぼけやすくなるため、良好なコントラストを得るためには、遮光層部１５とアライメントマーク１４との間の距離は小さい方が好ましい。
また、遮光層部１５の反射率をアライメントマーク１４の反射率より低くすることにより反射率の差を設けることが可能である。この場合、暗部となる遮光層部１５上にアライメントマーク１４が明部として現れるため、反射率差を適宜設定することにより良好なコントラストを得ることが可能である。
この構成では、アライメントマーク１４での反射光によってアライメントマーク１４の位置が検出できるため、遮光層部１５とアライメントマーク１４との間の距離はコントラストに影響しない。したがって、アライメントマーク１４を暗部とする場合に比べて、遮光層部１５の配置位置の自由度が大きくなるためより好ましい。
このように、遮光層部１５の反射率をアライメントマーク１４より低くする場合、遮光層部１５の反射率は０％でもよく、光吸収性の材料の採用することが可能である。
また、遮光層部１５は、表面に微細な凹凸を設けて、光散乱性を付与すると、コントラストをさらに向上することができる。
また、遮光層部１５とアライメントマーク１４とは離間しているため、互いの反射率が等しくても、アライメントマーク１４のエッジ部１４ａ、１４ｂによる散乱が起こる。このため、エッジ部１４ａ、１４ｂに沿ったアライメントマーク１４の外形のエッジ画像を取得することが可能である。
本実施形態においては、遮光層部１５は、一例として、アライメントマーク１４の側方に形成された金属配線Ｐ１１と同材質の金属配線Ｐ２１と同一のプロセスによって形成された金属層であるダミー電極部を採用している。
このため、遮光層部１５が、アライメントマーク１４と同一反射率の材料からなる場合の例になっている。
この場合、金属配線Ｐ２１と同一のプロセスによって、遮光層部１５を金属配線Ｐ２１と同時に形成することができるため、プロセス数を低減できて好ましい。
配線層１２Ｂにおいて、遮光層部１５よりも下層側には、被遮光領域Ｒ１の側方において金属配線Ｐ２１と重なる領域に、金属配線Ｐ３１が形成されている。
金属配線Ｐ３１と同一の層には、端部が被遮光領域Ｒ１に入り込んだ金属配線Ｐ３２が形成されている。
金属配線Ｐ３２よりも下層側には、金属配線Ｐ３２と一部が重なるとともに、端部が被遮光領域Ｒ１に入り込んだ金属配線Ｐ４１が形成されている。
これら金属配線Ｐ３１、Ｐ３２、Ｐ４１は、用途に応じて、金属配線Ｐ１１と同様の使用可能材料から選ばれた適宜の金属材料を採用することができる。本実施形態では、一例として、いずれも金属配線Ｐ１１と同一材質を採用している。
このため、アライメントマーク１４の近傍を上方から見ると、図３（ａ）に示すように、これらのうちの上層側に位置する金属配線の外形状を観察することができる。したがって、被遮光領域Ｒ１に入り込んだ金属配線Ｐ３２、Ｐ４１の端部は、遮光層部１５によって覆われているため、外形を観察することができない。
以上に説明した配線層１２Ｂ内の金属配線は、図示略のビア等によって層間接続され、配線層１２Ｂの下面に設けられた接合電極１２ａ（図２（ｃ）参照）、図３（ｂ）では図示略）と電気的に接続されている。
本実施形態では、接合電極１２ａは、配線層１２Ｂの下面であればどの位置に設けられていてもよく、例えば、被遮光領域Ｒ１の範囲内に形成することが可能である。
第２基板１１は、図３（ｂ）に示すように、ウエハで構成された半導体層１１Ａと、半導体層１１Ａの上層に形成され、複数層からなる配線層１１Ｂとを備える。
配線層１１Ｂは、第２基板１１側の回路や配線を形成する層状部であり、パターニングされた金属配線と酸化膜層とが適宜の複数層だけ積層された層状部である。配線層１２Ｂと同様、金属配線を層間で接続するビア等は図示を省略し、金属配線を除く部分は単に酸化膜層１６として示している。
配線層１１Ｂの金属配線としては、金属配線Ｐ２１、Ｐ１１の下方にそれぞれ金属配線Ｑ４１、金属配線Ｑ４３が形成され、さらに金属配線Ｑ４３の下方に金属配線Ｑ２２が形成されている。
被遮光領域Ｒ１の範囲には、金属配線Ｑ４２、Ｑ３１、Ｑ２１が、３層をなして形成され、層厚方向において一部が重なっている。
金属配線Ｑ４１、Ｑ４２、Ｑ４３、Ｑ３１、Ｑ２１、Ｑ２２は、用途に応じて、金属配線Ｐ１１と同様の使用可能材料から選ばれた適宜の金属材料を採用することができる。本実施形態では、一例として、いずれも金属配線Ｐ１１と同一材質を採用している。
以上に説明した配線層１１Ｂ内の金属配線は、図示略のビア等によって層間接続され、配線層１１Ｂの上面に設けられた接合電極１１ａ（図２（ｃ）参照）、図３（ｂ）では図示略）と電気的に接続されている。
接合電極１１ａは、第１基板１２の各接合電極１２ａと対向する位置にそれぞれ設けられている。このため、接合電極１１ａも接合電極１２ａと同様に被遮光領域Ｒ１の範囲内に形成することが可能である。
このような固体撮像素子３は、以下のようにして製造することができる。
図４は、本発明の実施形態の撮像素子の基板貼り合わせ工程を示す模式的な工程説明図である。図５（ａ）、（ｂ）は、本発明の実施形態の撮像素子を製造するためのスクライビングする前の第１基板および第２基板を示す模式的な平面図である。図６（ａ）は、図５（ｂ）におけるＥ部詳細図である。図６（ｂ）は、図６（ａ）におけるＦ−Ｆ断面図である。
まず、図４の一部の形状を示すように、周知の半導体製造プロセスによって、半導体ウエハ上に複数の第１基板１２、第２基板１１がそれぞれ２次元的に配列された第１ウエハ基板１２０（半導体基板）、第２ウエハ基板１１０（半導体基板）を製造する。
第１ウエハ基板１２０における配線層１２Ｂの表面（図示下側）には、接合電極１２ａが形成されている。
第２ウエハ基板１１０における配線層１１Ｂの表面（図示上側）には、接合電極１１ａが形成されている。
ただし、図４では、接合電極１２ａ、１１ａの個々の配置位置は図示せず、模式的に層状に描いている。
第１ウエハ基板１２０は、図５（ａ）に示すように、受光部形成層１２Ａを有する表面の方から見ると、後述するようにスクライビングされた後に第１基板１２を構成する矩形状のチップエリアＣ１２が、互いに直交する矩形格子状に設けられたスクライブ領域Ｓ１、Ｓ２を挟んで２次元的に並列されている。
各チップエリアＣ１２の四隅には、遮光層部１５の上方に重なるアライメントマーク１４が観察される。このため、アライメントマーク１４の位置を検出することで、チップエリアＣ１２の位置や、スクライブ領域Ｓ１、Ｓ２の位置を検出することが可能である。
第２ウエハ基板１１０は、図５（ｂ）に示すように、配線層１１Ｂを有する表面の方から見ると、後述するようにスクライビングされた後に第２基板１１を構成する矩形状のチップエリアＣ１１が、互いに直交する矩形格子状に設けられたスクライブ領域Ｓ１、Ｓ２を挟んで２次元的に並列されている。
本実施形態では、各チップエリアＣ１１には、アライメントマーク２４が、配線層１１Ｂ側の表面の方から観察できるように設けられている。
アライメントマーク２４は、第２ウエハ基板１１０と第１ウエハ基板１２０とを貼り合わせる際、第２ウエハ基板１１０の位置検出を行うために設けられている。
図５（ｂ）では、各アライメントマーク２４は、チップエリアＣ１１の四隅の位置に、設けられているが、アライメントマーク１４と同様な位置に設ける必要はない。
また、アライメントマーク２４の位置や個数は、第２ウエハ基板１１０の各チップエリアＣ１１の位置検出ができれば、図示の形態には限定されない。例えば、チップエリアＣ１１の他の位置に異なる個数だけ設けられていてもよい。また、アライメントマーク２４は、第２ウエハ基板１１０が第１ウエハ基板１２０に貼り合わされた後は、位置検出用に用いる必要がないため、スクライブ領域Ｓ１、Ｓ２に設けることも可能である。
図６（ａ）、（ｂ）に示すように、アライメントマーク２４は、接合電極１１ａが設けられていない配線層１１Ｂの部位において、最上層を構成する酸化膜の直下に配置されている。このため、アライメントマーク２４の上方側は、透光領域Ｔ２に覆われている。
また、アライメントマーク２４は、アライメントマーク１４と同一の材質で、アライメントマーク１４と同一の外形状を有している。
すなわち、本実施形態では、アライメントマーク２４は、アライメントマーク２４の周囲に形成された金属配線Ｑ４４、Ｑ４５と同一のプロセスによって金属層として形成されている。アライメントマーク２４、および金属配線Ｑ４４、Ｑ４５の材質は、金属配線Ｐ１１と同様の使用可能材料から選ばれた適宜の金属材料を採用することができる。
このため、アライメントマーク２４の上層側には、検出光ＬＤに対する光透過性を有する配線層１１Ｂの酸化膜が積層されているのみであるため、図５（ｂ）に示すように、上方から見たときには図示実線のようにアライメントマーク２４の外形が観察可能である。
また、アライメントマーク２４の平面視形状は、アライメントマーク１４として使用可能な形状から適宜選択することができる。本実施形態では、アライメントマーク２４は、一例として、十字マークで構成されている。このため、アライメントマーク２４は、図６（ａ）の図示縦方向および横方向にそれぞれ延びる線状部が直角に交差してなり、それぞれの線状部の幅方向の両側にエッジ部２４ａ、２４ｂ（検出用エッジ部）を有している。
エッジ部２４ａ、２４ｂは、チップエリアＣ１１の２次元の配列方向にそれぞれ平行に延ばされている。
また、アライメントマーク２４の大きさは、アライメントマーク１４と同様、半導体製造装置の検出領域Ｓの大きさよりわずかに小さく、検出領域Ｓで覆われることが可能な大きさになっている。
アライメントマーク２４の下層側、すなわち、検出光ＬＤの入射側から見てアライメントマーク２４の裏側となる位置には、検出光ＬＤを透過する厚さ一様な層間酸化膜２８を隔てて、遮光層部１５と同様な好ましい材質から選択された材料によって、遮光層部１５と同様な形状を有する遮光層部２５が形成されている。
このため、層間酸化膜２８は、アライメントマーク２４と遮光層部２５との間に積層され、検出光ＬＤを透過するとともに、少なくとも遮光層部２５と重なる範囲ではパターニングされていない透光層部を構成している。
遮光層部２５は、アライメントマーク２４の側方において金属配線Ｑ４４の下層側に形成された金属配線Ｑ３２と同一のプロセスによって形成された金属層であるダミー電極部からなる。
遮光層部２５の平面視形状は、遮光層部１５と同様に特に限定されないが、本実施形態では、一例として、平面視矩形状に形成されている。
配線層１１Ｂに設けられた金属配線は、用途に応じて、金属配線Ｐ１１と同様の使用可能材料から選ばれた適宜の金属材料を採用することができる。本実施形態では、一例として、いずれも金属配線Ｐ１１と同一材質を採用している。
このため、遮光層部２５は、アライメントマーク２４と同一反射率の材料からなる場合の例になっている。
遮光層部２５の他の好ましい材質としては、例えば、遮光層部１５と同様、窒化膜、遮光性を有する樹脂材料などの例を挙げることができる。
このような遮光層部２５によって、アライメントマーク２４の側方を通過した検出光ＬＤが遮光される。このため、遮光層部２５の下層側には被遮光領域Ｒ２が形成されている。
配線層１１Ｂにおいて、遮光層部２５よりも下層側には、被遮光領域Ｒ２の側方に、金属配線Ｑ３２、Ｑ４４と重なる領域に、金属配線Ｑ２３が形成されている。
金属配線Ｑ２３と同一層には、被遮光領域Ｒ２の内部に形成された金属配線Ｑ２４が形成されている。金属配線Ｑ２４の下層側には、金属配線Ｑ２４と一部が重なり、被遮光領域Ｒ２の内部に形成された金属配線Ｑ１１が形成されている。
このため、アライメントマーク２４の近傍を上方から見ると、図６（ａ）に示すように、これらのうちの上層側に位置する金属配線の外形状を観察することができる。したがって、被遮光領域Ｒ２に入り込んだ金属配線Ｑ２４、Ｑ１１は、遮光層部２５によって覆われているため、外形を観察することができない。
次に、このような構成を有する第１ウエハ基板１２０と第２ウエハ基板１１０とを互いに位置合わせして貼り合わせる。
例えば、図４に示すように、第２ウエハ基板１１０を半導体製造装置の載置台２００上に配線層１１Ｂを上方に向けた状態で第１ウエハ基板１２０を載置する。
このとき、本実施形態では、表面活性化接合を行うため、接合電極１２ａにアルゴン（Ａｒ）イオンを照射するなどして接合電極１１ａを表面活性化しておく。
次に、第２ウエハ基板１１０の上方から検出光ＬＤを照射し、反射光を検出器で検出することにより検出領域Ｓ内のエッジ検出を行う。
検出領域Ｓがアライメントマーク２４を覆う範囲に到達すると、検出光ＬＤは、アライメントマーク２４および遮光層部２５の表面で略均一に反射して反射光が上方に戻る。このとき、本実施形態では、アライメントマーク２４と遮光層部２５との間に反射率の差はない。しかしアライメントマーク２４のエッジ部２４ａ、２４ｂでは散乱が起こるため、エッジ部２４ａ、２４ｂで光量変化が生じて、アライメントマーク２４の外形状が検出される。
また、遮光層部２５の下層側の被遮光領域Ｒ２には、検出光ＬＤが到達しないため金属配線Ｑ２４、Ｑ１１のエッジ部は検出されない。
このようなエッジ検出によって、検出領域Ｓ内でアライメントマーク２４が検出されたら、この検出位置を記憶する。
次に、図４に示すように、図示略の半導体製造装置の保持部によって、第１ウエハ基板１２０を受光部形成層１２Ａが上側となるように、第２ウエハ基板１１０上に保持する。
このとき、本実施形態では、表面活性化接合を行うため、接合電極１２ａにアルゴン（Ａｒ）イオンを照射するなどして接合電極１２ａを表面活性化しておく。
そして、第１ウエハ基板１２０の上方から検出光ＬＤを照射し、反射光を検出器で検出することにより検出領域Ｓ内のエッジ検出を行って、アライメントマーク１４の検出を行う。
検出領域Ｓがアライメントマーク１４を覆う範囲に到達すると、アライメントマーク２４の場合と同様にして、アライメントマーク１４のエッジ部１４ａ、１４ｂで散乱が起こるため、エッジ部１４ａ、１４ｂで光量変化が生じて、アライメントマーク１４の外形状が検出される。
また、遮光層部１５の下層側の被遮光領域Ｒ１には、検出光ＬＤが到達しないため金属配線Ｐ３２、Ｐ４１、Ｐ４２、Ｑ４２、Ｑ３１、Ｑ２１のエッジ部は検出されない。
また、接合層部１３に接合電極１２ａ、１１ａが形成されていても同様にそれらの画像は検出されない。
このようなエッジ検出によって、検出領域Ｓ内でアライメントマーク１４が検出されたら、半導体製造装置はアライメントマーク２４の検出位置との差を演算して、第１ウエハ基板１２０を位置合わせするための移動量を求め、第１ウエハ基板１２０の保持位置を移動して、第２ウエハ基板１１０の接合電極１２ａと、第２ウエハ基板１１０の接合電極１１ａとが正対する対向位置に移動する。
次に、第１ウエハ基板１２０を第２ウエハ基板１１０に向けて下降させ、押圧することにより、接合電極１２ａ、１１ａ同士を表面活性化接合する。
接合電極１２ａ、１１ａが接合されたら、配線層１２Ｂと配線層１１Ｂとの間に、接着剤層１３ａを充填し、固化させて第１ウエハ基板１２０、第２ウエハ基板１１０を層厚方向に接合する。
これにより、図５（ａ）に示すように、第１ウエハ基板１２０のチップエリアＣ１２にそれぞれ重なる範囲に、図示略の第２ウエハ基板１１０のチップエリアＣ１１が重なって、固体撮像素子３の構成を有するチップエリアＣ３が２次元的に配列されたウエハ基板積層体３０（半導体基板）が形成される。
次に、このウエハ基板積層体３０を、スクライブ領域Ｓ１、Ｓ２においてスクライビングすることにより、各チップエリアＣ３を切り離す。
このときのスクライブ領域Ｓ１、Ｓ２の位置検出は、第１ウエハ基板１２０上のアライメントマーク１４を用いて行うことができる。
このようにして、図２（ａ）に示すような固体撮像素子３が製造される。
本実施形態によれば、アライメントマーク１４（２４）の裏側に遮光層部１５（２５）を設け、アライメントマーク１４（２４）と遮光層部１５（２５）との間に透光層部である層間酸化膜１８（２８）が積層されているため、アライメントマーク１４（２４）の検出精度低下を防止することができる。
さらに、アライメントマーク１４（２４）は、遮光層部１５（２５）の下層側の被遮光領域Ｒ１（Ｒ２）の範囲に、例えば、金属配線等のパターニングされた部位を配置しても、検出精度は変わらない。
このため、被遮光領域Ｒ１（Ｒ２）には、例えば、金属配線、回路部、接合電極等のパターニングされた部位を積層して配置することができる。したがって、アライメントマーク１４（２４）の配置位置を増やしても、アライメントマーク１４（２４）を配置するための専用領域を設ける必要がないため、チップ面積やスクライブラインの面積の増大を抑制することができる。このため、ウエハ１枚当たりのチップ数を減らさずに済むため、低コスト化が可能である。
固体撮像素子３のように、複数の半導体基板を複数積層する場合、個々の半導体基板を製造する際に使用するアライメントマークと、これらの半導体基板を積層する際に位置検出を行うアライメントマークとが必要となるため、１枚構成の半導体基板に比べると、アライメントマークの数が格段に増大する。
本実施形態の構成によれば、このような積層型の半導体基板の場合に、特に効果的にチップ面積やスクライブラインの面積の抑制を図ることが可能となる。
［第１変形例］
次に、本実施形態の第１変形例の撮像素子について説明する。
図７は、本発明の実施形態の第１変形例の撮像素子の構成を示す模式的な断面図である。
図７に示すように、本変形例の固体撮像素子３３（撮像素子、半導体基板）は、上記実施形態の固体撮像素子３の第１基板１２に代えて、第１基板３２（半導体基板）を備え、遮光層部３５を接合層部１３中に追加したものである。
固体撮像素子３３は、図１に示すように、上記実施形態のデジタルカメラ１０において、固体撮像素子３に代えて用いることができる。
以下、上記実施形態と異なる点を中心に説明する。
第１基板３２は、上記実施形態の第１基板１２の配線層１２Ｂに代えて、配線層３２Ｂを備える。
配線層３２Ｂは、配線層１２Ｂから、遮光層部１５と被遮光領域Ｒ１内の金属配線Ｐ３２、Ｐ４１とを削除し、それらの削除部分に対応する空間を、検出光ＬＤを透過する厚さ一様な層間酸化膜が複数積層された酸化膜層１７に置き換えたものである。
遮光層部３５は、上記実施形態の遮光層部１５と層厚方向の配置位置が異なるのみで、材質および形状は、遮光層部１５と同様である。ただし、接合電極１２ａ、１１ａは、遮光層部３５と重なる範囲には形成されない。
遮光層部３５の接合層部１３における層厚方向の配置位置は、接合層部１３に接着剤層１３ａを用いる場合、特に限定されず、例えば、図７に示すように、接合層部１３の最上部に配置することが可能である。
また、図示は省略するが、遮光層部３５は接合層部１３の層厚方向の中間部に配置されていてもよいし、接合層部１３の層厚方向の最下部に配置されていてもよい。
配置位置により、遮光層部３５と配線層３２Ｂとの間が離間している場合には、例えば、接着剤層１３ａ等の検出光ＬＤを透過する層状部が充填される。
ただし、接着剤層１３ａを用いずに第１基板３２と第２基板１１とを接合する場合には、遮光層部３５は、配線層１１Ｂ、３２Ｂのいずれか一方に密着し、いずれか他方との間に隙間を残した状態としてもよい。
また、遮光層部３５は、接合層部１３と同一の層厚で形成することも可能である。
このような構成により、遮光層部３５の上面からアライメントマーク１４の下面の間には、検出光ＬＤを透過するとともに、少なくとも遮光層部３５と重なる範囲ではパターニングされていない１以上の層状部からなる透光層部３８が形成されている。透光層部３８は少なくとも酸化膜層１７を含み、遮光層部３５の形成位置によっては、接着剤層１３ａや空隙部を含む。
遮光層部３５の下層側には少なくとも第２基板１１を横断し、遮光層部３５の配置位置によっては、接合層部１３の一部を横断する被遮光領域Ｒ３１が形成されている。
このような固体撮像素子３３は、図７に示す構成の場合、例えば、第１基板３２の構成を有するチップエリアを配列して、第１ウエハ基板を形成した後、配線層３２Ｂの表面に遮光層部３５を形成してから、第２ウエハ基板１１０と貼り合わせる点を除いて、上記実施形態と同様にして製造することができる。
同様に、遮光層部３５を配線層１１Ｂ上に形成したり、配線層３２Ｂまたは配線層１１Ｂ上に接着剤層１３ａの層状部を形成してから遮光層部３５を形成したりすることで、図示しない他の配置位置に対応する構成も製造することができる。
本変形例によれば、アライメントマーク１４の裏側に遮光層部３５を設け、アライメントマーク１４と遮光層部３５との間に透光層部３８が積層されているため、アライメントマーク１４の検出精度低下を防止することができる。
また、被遮光領域Ｒ３１には、例えば、金属配線、回路部、接合電極等のパターニングされた部位を積層して配置することができる。したがって、アライメントマーク１４の配置位置を増やしても、アライメントマーク１４を配置するための専用領域を設ける必要がないため、チップ面積やスクライブラインの面積の増大を抑制することができる。これにより、ウエハ１枚当たりのチップ数を減らさずに済むため、低コスト化が可能である。
また、上記実施形態と同様、積層型の半導体基板の場合に、特に効果的にチップ面積やスクライブラインの面積の抑制を図ることが可能となる。
［第２変形例］
次に、本実施形態の第２変形例の撮像素子について説明する。
図８は、本発明の実施形態の第２変形例の撮像素子の構成を示す模式的な断面図である。
図８に示すように、本変形例の固体撮像素子４３（撮像素子、半導体基板）は、上記第１変形例の固体撮像素子３３における第２基板１１に代えて、第２基板４１（半導体基板）を備え、遮光層部３５を削除したものである。
固体撮像素子４３は、図１に示すように、上記実施形態のデジタルカメラ１０において、固体撮像素子３に代えて用いることができる。
以下、上記実施形態および上記第１変形例と異なる点を中心に説明する。
第２基板４１は、上記実施形態の第２基板１１の配線層１１Ｂに代えて、配線層４１Ｂを備える。
配線層４１Ｂは、配線層１１Ｂから、上記実施形態の被遮光領域Ｒ１内の金属配線Ｑ４２、Ｑ３１を削除し、それらの削除部分に対応する空間を、検出光ＬＤを透過する厚さ一様な層間酸化膜が複数積層された酸化膜層１６に置き換え、酸化膜層１６における上記実施形態の被遮光領域Ｒ１の範囲で、金属配線Ｑ２１よりもの上方となる位置に、遮光層部４５を配置したものである。
遮光層部４５は、上記実施形態の遮光層部１５と層厚方向の配置位置が異なるのみで、材質および形状は、遮光層部１５と同様である。ただし、接合電極１２ａ、１１ａは、上記第１変形例と同様に、遮光層部４５と重なる範囲には形成されない。
このような構成により、遮光層部４５の上面からアライメントマーク１４の下面の間には、検出光ＬＤを透過するとともに、少なくとも遮光層部４５と重なる範囲では、酸化膜層１７と、接合層部１３と、酸化膜層１６とにより、パターニングされていない１以上の層状部からなる透光層部４８が形成されている。
遮光層部４５の下層側には、配線層４１Ｂの一部と半導体層１１Ａとを横断する被遮光領域Ｒ４１が形成されている。
このような固体撮像素子４３は、第１基板３２の構成を有するチップエリアを配列した第１ウエハ基板と、第２基板４１の構成を有するチップエリアを配列した第２ウエハ基板とを形成した後、これら第１ウエハ基板と第２ウエハ基板とを貼り合わせる点を除いて、上記実施形態と同様にして製造することができる。
本変形例によれば、アライメントマーク１４の裏側に遮光層部４５を設け、アライメントマーク１４と遮光層部４５との間に透光層部４８が積層されているため、アライメントマーク１４の検出精度低下を防止することができる。
また、被遮光領域Ｒ４１には、例えば、金属配線、回路部、接合電極等のパターニングされた部位を積層して配置することができる。したがって、アライメントマーク１４の配置位置を増やしても、アライメントマーク１４を配置するための専用領域を設ける必要がないため、チップ面積やスクライブラインの面積の増大を抑制することができる。これにより、ウエハ１枚当たりのチップ数を減らさずに済むため、低コスト化が可能である。
また、上記実施形態と同様、積層型の半導体基板の場合に、特に効果的にチップ面積やスクライブラインの面積の抑制を図ることが可能となる。
なお、上記実施形態および各変形例の説明では、２枚の半導体基板が積層された積層型の半導体基板、およびこれを用いた撮像素子の例で説明したが、半導体基板の積層数は、２層には限定されず、３層以上であってもよい。また、第２基板１１および第２ウエハ基板１１０の場合のように、１枚の半導体基板にアライメントマークおよび遮光層部を備える構成としてもよい。
上記実施形態における第１ウエハ基板１２０および第２ウエハ基板１１０の貼り合わせ方法の説明では、第１ウエハ基板１２０におけるアライメントマーク１４を位置検出に用いる場合の例で説明したが、これは一例であって、アライメントマーク１４を用いない位置検出を行うこともできる。
例えば、第２ウエハ基板１１０のアライメントマーク２４と同様に、アライメントマークを配線層１２Ｂにおいて接合電極１２ａの側から観察可能な位置に形成することも可能である。この場合、配線層１２Ｂを検出光ＬＤの入射方向に向けた状態で、位置検出を行い、この位置を記憶した状態で第２ウエハ基板１１０上に搬送して、位置合わせを行うことができる。このようにすれば、受光部形成層１２Ａが可視光を透過しないような層厚であっても、受光部形成層１２Ａに開口を設けることなく、検出光ＬＤとして可視光を使用することができる。
また、検出光ＬＤとして、透過性に優れるＩＲ光を用いると、例えば、ＩＲ光を第２ウエハ基板１１０の下方側から照射することで、第２ウエハ基板１１０および第１ウエハ基板１２０を重ね合わせた状態でも、ＩＲ光を遮光するアライメントマークの位置検出が可能である。ただし、この場合には、第２ウエハ基板１１０、第１ウエハ基板１２０の重ね合わせ時のアライメントマークには、ＩＲ光を遮光する遮光層部を重ね合わせないようにする。
また、上記に説明したすべての構成要素は、本発明の技術的思想の範囲で適宜組み合わせを代えたり、削除したりして実施することができる。
３、３３、４３ 固体撮像素子（撮像素子、半導体基板）
１０ デジタルカメラ（撮像装置）
１１、４１ 第２基板（半導体基板）
１１ａ、１２ａ 接合電極
１１Ａ 半導体層
１１Ｂ、１２Ｂ、３２Ｂ、４１Ｂ 配線層
１２、３２ 第１基板（半導体基板）
１２Ａ 受光部形成層
１２ｂ 受光部
１３ 接合層部
１３ａ 接着剤層
１４、２４ アライメントマーク
１４ａ、１４ｂ、２４ａ、２４ｂ エッジ部（検出用エッジ部）
１５、２５、３５、４５ 遮光層部
１６、１７ 酸化膜層
１８、２８ 層間酸化膜（透光層部）
２４ａ、２４ｂ 方向の両側にエッジ部
３０ ウエハ基板積層体（半導体基板）
３８、４８ 透光層部
１１０ 第２ウエハ基板
１２０ 第１ウエハ基板
Ｃ１１、Ｃ１２、Ｃ３ チップエリア
Ｉ 受光部配置領域
Ｌ 入射光
ＬＤ 検出光
Ｐ１１、Ｐ２１、Ｐ３１、Ｐ３２、Ｐ４１、Ｑ２１、Ｑ２２、Ｑ２３、Ｑ２４、Ｑ３１、Ｑ４１、Ｑ４２、Ｑ４３、Ｑ４４、Ｑ４５、
Ｒ１、Ｒ２、Ｒ３１、Ｒ４１ 被遮光領域
Ｓ 検出領域
Ｓ１、Ｓ２ スクライブ領域
Ｔ１、Ｔ２ 透光領域

Claims (9)

  1. 位置検出用の検出光を反射する材料で形成され、検出用エッジ部を有するアライメントマークと、
    該アライメントマークよりも大きな外形状を有し、前記検出光を遮光する材料によって形成され、前記検出光の入射側から見て前記アライメントマークの裏側となる位置に配置された遮光層部と、
    前記アライメントマークと前記遮光層部との間に積層され、前記検出光を透過するとともに、少なくとも前記遮光層部と重なる範囲ではパターニングされていない１以上の透光層部と、
    を備える、半導体基板。
  2. 前記検出光の入射側から見て前記遮光層部の裏側の領域に金属配線が形成されている
    ことを特徴とする、請求項１に記載の半導体基板。
  3. 前記アライメントマークは、金属層で形成された
    ことを特徴とする、請求項１または２に記載の半導体基板。
  4. 前記遮光層部は、金属層で形成された
    ことを特徴とする請求項１〜３のいずれか１項に記載の半導体基板。
  5. 前記検出光が外部から入射する第１基板と、
    該第１基板と対向して配置された第２基板と、
    前記第１基板および前記第２基板を接合する接合層部と、
    を備え、
    前記アライメントマーク、前記透光層部、および前記遮光層部が、前記第１基板に設けられた
    ことを特徴とする、請求項１〜４のいずれか１項に記載の半導体基板。
  6. 前記検出光が外部から入射する第１基板と、
    該第１基板と対向して配置された第２基板と、
    前記第１基板および前記第２基板を接合する接合層部と、
    を備え、
    前記アライメントマークが前記第１基板に設けられ、
    前記遮光層部が前記接合層部に設けられ、
    前記接合層部において、前記第１基板および前記第２基板を電気的に接合する接合電極が、前記遮光層部の外方に形成され、
    前記第１基板における前記アライメントマークと、前記接合層部における前記遮光層部との間に、前記透光層部が形成された
    ことを特徴とする、請求項１〜４のいずれか１項に記載の半導体基板。
  7. 前記検出光が外部から入射する第１基板と、
    該第１基板と対向して配置された第２基板と、
    前記第１基板および前記第２基板を接合する接合層部と、
    を備え、
    前記アライメントマークが前記第１基板に設けられ、
    前記遮光層部が前記第２基板に設けられ、
    前記接合層部において、前記第１基板および前記第２基板を電気的に接合する接合電極が、前記遮光層部に重なる領域の外側に形成され、
    前記第１基板における前記アライメントマークと、前記第２基板における前記遮光層部との間に、前記透光層部が形成された
    ことを特徴とする、請求項１〜４のいずれか１項に記載の半導体基板。
  8. 請求項１〜７のいずれか１項に記載の半導体基板を備える撮像素子。
  9. 請求項８に記載の撮像素子を備える撮像装置。
JP2013027058A 2013-02-14 2013-02-14 半導体基板、撮像素子、および撮像装置 Expired - Fee Related JP6076123B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2013027058A JP6076123B2 (ja) 2013-02-14 2013-02-14 半導体基板、撮像素子、および撮像装置
PCT/JP2014/052577 WO2014125969A1 (ja) 2013-02-14 2014-02-04 半導体基板、撮像素子、および撮像装置
CN201480008128.0A CN104981907B (zh) 2013-02-14 2014-02-04 半导体基板、摄像元件及摄像装置
EP14752038.1A EP2958146A4 (en) 2013-02-14 2014-02-04 SEMICONDUCTOR SUBSTRATE, IMAGE RECORDING ELEMENT AND IMAGE RECORDING DEVICE
US14/822,197 US9716069B2 (en) 2013-02-14 2015-08-10 Semiconductor substrate, image pickup element, and image pickup apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013027058A JP6076123B2 (ja) 2013-02-14 2013-02-14 半導体基板、撮像素子、および撮像装置

Publications (2)

Publication Number Publication Date
JP2014157885A true JP2014157885A (ja) 2014-08-28
JP6076123B2 JP6076123B2 (ja) 2017-02-08

Family

ID=51353977

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013027058A Expired - Fee Related JP6076123B2 (ja) 2013-02-14 2013-02-14 半導体基板、撮像素子、および撮像装置

Country Status (5)

Country Link
US (1) US9716069B2 (ja)
EP (1) EP2958146A4 (ja)
JP (1) JP6076123B2 (ja)
CN (1) CN104981907B (ja)
WO (1) WO2014125969A1 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016025164A (ja) * 2014-07-17 2016-02-08 関根　弘一 固体撮像装置及びその製造方法
JP2020136389A (ja) * 2019-02-15 2020-08-31 日本放送協会 積層型半導体集積回路およびその製造方法
WO2021090545A1 (ja) * 2019-11-08 2021-05-14 ソニーセミコンダクタソリューションズ株式会社 撮像素子および撮像装置
WO2021193266A1 (ja) * 2020-03-27 2021-09-30 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置
KR20210148855A (ko) * 2020-05-28 2021-12-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 본딩된 웨이퍼들을 위한 포토리소그래피 정렬 공정
KR20220134413A (ko) * 2021-03-26 2022-10-05 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 더미 정렬 마스크들을 이용한 정렬 마크들에의 본딩

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3243794A1 (en) * 2016-05-10 2017-11-15 Emberion Oy A method of making an array of sensor pixels, and associated apparatus and methods
CN108573881A (zh) * 2017-03-07 2018-09-25 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
CN108572477B (zh) 2017-03-08 2021-12-07 福州京东方光电科技有限公司 彩膜基板、显示面板及其检测方法
JP6823717B2 (ja) * 2017-05-26 2021-02-03 シャープ株式会社 半導体モジュールおよびその製造方法
CN117253884A (zh) 2017-10-06 2023-12-19 浜松光子学株式会社 光检测装置
KR102523851B1 (ko) 2018-07-31 2023-04-21 에스케이하이닉스 주식회사 더미 픽셀들을 포함하는 이미지 센싱 장치
KR102689899B1 (ko) * 2018-09-07 2024-07-29 삼성디스플레이 주식회사 표시 장치
KR102692769B1 (ko) * 2018-10-18 2024-08-08 삼성디스플레이 주식회사 표시 패널 검사 시스템, 표시 패널 검사 방법 및 이를 이용한 표시 패널.
KR102689646B1 (ko) * 2018-10-23 2024-07-30 삼성전자주식회사 얼라인 패턴을 포함하는 반도체 칩
JP2021048356A (ja) * 2019-09-20 2021-03-25 ソニーセミコンダクタソリューションズ株式会社 半導体装置、電子機器及び半導体装置の製造方法
WO2021140936A1 (ja) * 2020-01-06 2021-07-15 ソニーセミコンダクタソリューションズ株式会社 受光装置
CN111244071B (zh) * 2020-02-05 2023-06-16 长江存储科技有限责任公司 半导体器件
TWI730799B (zh) * 2020-06-04 2021-06-11 力晶積成電子製造股份有限公司 影像感測器的製造方法及對準標記結構
CN113362703B (zh) * 2021-07-05 2022-10-18 业成科技（成都）有限公司 显示装置及终端设备

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63119528A (ja) * 1986-11-07 1988-05-24 Matsushita Electronics Corp 半導体装置の製造方法
JP2001339057A (ja) * 2000-05-30 2001-12-07 Mitsumasa Koyanagi ３次元画像処理装置の製造方法
JP2002025888A (ja) * 2000-07-05 2002-01-25 Sony Corp アライメントマークおよびその形成方法、並びに半導体装置の製造方法
US6420791B1 (en) * 1999-11-23 2002-07-16 United Microelectronics Corp. Alignment mark design
JP2003273343A (ja) * 2002-03-19 2003-09-26 Sony Corp 固体撮像素子の製造方法
JP2007524991A (ja) * 2003-03-28 2007-08-30 フリースケール セミコンダクター インコーポレイテッド 半導体の整合補助部
JP2009194119A (ja) * 2008-02-14 2009-08-27 Renesas Technology Corp 半導体装置およびその製造方法
JP2012015276A (ja) * 2010-06-30 2012-01-19 Canon Inc 固体撮像装置
JP2012094720A (ja) * 2010-10-27 2012-05-17 Sony Corp 固体撮像装置、半導体装置、固体撮像装置の製造方法、半導体装置の製造方法、及び電子機器
JP2013012634A (ja) * 2011-06-30 2013-01-17 Tokai Rika Co Ltd 半導体装置及び半導体装置の製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100486113B1 (ko) * 2002-09-18 2005-04-29 매그나칩 반도체 유한회사 렌즈 내장형 이미지 센서의 제조 방법
JP4659783B2 (ja) * 2007-06-14 2011-03-30 富士フイルム株式会社 裏面照射型撮像素子の製造方法
JP2010171038A (ja) * 2009-01-20 2010-08-05 Toshiba Corp 固体撮像装置およびその製造方法
JP4935838B2 (ja) * 2009-03-06 2012-05-23 ソニー株式会社 固体撮像素子及びその製造方法、電子機器
JP5623033B2 (ja) 2009-06-23 2014-11-12 ルネサスエレクトロニクス株式会社 半導体装置、リソグラフィ方法、及び半導体装置の製造方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63119528A (ja) * 1986-11-07 1988-05-24 Matsushita Electronics Corp 半導体装置の製造方法
US6420791B1 (en) * 1999-11-23 2002-07-16 United Microelectronics Corp. Alignment mark design
JP2001339057A (ja) * 2000-05-30 2001-12-07 Mitsumasa Koyanagi ３次元画像処理装置の製造方法
JP2002025888A (ja) * 2000-07-05 2002-01-25 Sony Corp アライメントマークおよびその形成方法、並びに半導体装置の製造方法
JP2003273343A (ja) * 2002-03-19 2003-09-26 Sony Corp 固体撮像素子の製造方法
JP2007524991A (ja) * 2003-03-28 2007-08-30 フリースケール セミコンダクター インコーポレイテッド 半導体の整合補助部
JP2009194119A (ja) * 2008-02-14 2009-08-27 Renesas Technology Corp 半導体装置およびその製造方法
JP2012015276A (ja) * 2010-06-30 2012-01-19 Canon Inc 固体撮像装置
JP2012094720A (ja) * 2010-10-27 2012-05-17 Sony Corp 固体撮像装置、半導体装置、固体撮像装置の製造方法、半導体装置の製造方法、及び電子機器
JP2013012634A (ja) * 2011-06-30 2013-01-17 Tokai Rika Co Ltd 半導体装置及び半導体装置の製造方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016025164A (ja) * 2014-07-17 2016-02-08 関根　弘一 固体撮像装置及びその製造方法
JP2020136389A (ja) * 2019-02-15 2020-08-31 日本放送協会 積層型半導体集積回路およびその製造方法
JP7253402B2 (ja) 2019-02-15 2023-04-06 日本放送協会 積層型半導体集積回路およびその製造方法
WO2021090545A1 (ja) * 2019-11-08 2021-05-14 ソニーセミコンダクタソリューションズ株式会社 撮像素子および撮像装置
WO2021193266A1 (ja) * 2020-03-27 2021-09-30 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置
KR20210148855A (ko) * 2020-05-28 2021-12-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 본딩된 웨이퍼들을 위한 포토리소그래피 정렬 공정
KR102495799B1 (ko) * 2020-05-28 2023-02-06 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 본딩된 웨이퍼들을 위한 포토리소그래피 정렬 공정
KR20220134413A (ko) * 2021-03-26 2022-10-05 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 더미 정렬 마스크들을 이용한 정렬 마크들에의 본딩
KR102580565B1 (ko) 2021-03-26 2023-09-19 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 더미 정렬 마스크들을 이용한 정렬 마크들에의 본딩
US11862599B2 (en) 2021-03-26 2024-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Bonding to alignment marks with dummy alignment marks

Also Published As

Publication number Publication date
US9716069B2 (en) 2017-07-25
EP2958146A4 (en) 2016-09-21
CN104981907B (zh) 2017-11-17
CN104981907A (zh) 2015-10-14
WO2014125969A1 (ja) 2014-08-21
EP2958146A1 (en) 2015-12-23
JP6076123B2 (ja) 2017-02-08
US20150348914A1 (en) 2015-12-03

Similar Documents

Publication Publication Date Title
JP6076123B2 (ja) 半導体基板、撮像素子、および撮像装置
US10455213B2 (en) Device having a 2D image sensor and depth sensor
JP6791243B2 (ja) 撮像素子、及び、撮像装置
KR101334099B1 (ko) 이중 감지 기능을 가지는 기판 적층형 이미지 센서
JP2015128131A (ja) 固体撮像素子および電子機器
US20180076246A1 (en) Cover-glass-free array camera with individually light-shielded cameras
US8587082B2 (en) Imaging device and camera module
JP6724212B2 (ja) 固体撮像素子および電子機器
JP2017130610A (ja) イメージセンサ、製造方法、及び、電子機器
US20170221956A1 (en) Solid-state imaging device and imaging apparatus
JP2012023137A (ja) 固体撮像装置およびその製造方法
WO2016203990A1 (ja) 撮像素子、電子機器
US11017200B1 (en) Collimator for under-display optical fingerprint sensing
JP2022051782A (ja) 光電変換装置、および、それを含む機器
WO2012066846A1 (ja) 固体撮像素子及び撮像装置
JPWO2018062558A1 (ja) 撮像素子、焦点検出装置、及び、電子カメラ
JP6218687B2 (ja) 固体撮像装置および撮像装置
KR102667054B1 (ko) 고체 촬상 소자, 제조 방법 및 전자 기기
JP4689971B2 (ja) 照度センサの製造方法
JP2020145397A (ja) 光電変換装置、および、それを含む機器
JP2021170585A (ja) 光電変換装置および機器
JP2017103347A (ja) 基板同士の組立方法
WO2017068713A1 (ja) 固体撮像装置および撮像装置
JP2016072266A (ja) 撮像素子パッケージおよび撮像装置
JP7519583B2 (ja) 撮像装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150828

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160726

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160914

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20160915

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20161220

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170110

R151 Written notification of patent or utility model registration

Ref document number: 6076123

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

LAPS Cancellation because of no payment of annual fees