JP2002025888A - アライメントマークおよびその形成方法、並びに半導体装置の製造方法 - Google Patents

アライメントマークおよびその形成方法、並びに半導体装置の製造方法

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JP2002025888A
JP2002025888A JP2000203501A JP2000203501A JP2002025888A JP 2002025888 A JP2002025888 A JP 2002025888A JP 2000203501 A JP2000203501 A JP 2000203501A JP 2000203501 A JP2000203501 A JP 2000203501A JP 2002025888 A JP2002025888 A JP 2002025888A
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Toshiyuki Ishimaru
敏之 石丸
Tokihisa Kanaguchi
時久 金口
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Sony Corp
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  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)

Abstract

(57)【要約】 【課題】 アライメントマーク数が増加した場合でも、
スクライブライン領域の面積の増加を抑制することがで
き、半導体チップの製造における理論収量を十分に確保
することができ、製造コストの増加を抑制する。 【解決手段】 Ｓｉ基板１上に第１の層間絶縁膜２を形
成する。第１の層間絶縁膜２に第１の開口２ａを形成
し、アライメントマークＭ1を構成する。第１の開口２
ａに導電材料を埋め込む。アライメントマークＭ1を用
いたラフアライメントを行い、第１の導電層３をパター
ンニングしてアライメントマークＭ2を構成する。第１
の導電層３を覆うように第２の層間絶縁膜４を形成す
る。アライメントマークＭ2を用いてアライメントを行
い、第２の層間絶縁膜４の部分に第２の開口４ａを形成
し、アライメントマークＭ3を構成する。同様にして、
前工程のアライメントマークの上方に次工程のアライメ
ントマークを形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、アライメントマ
ークの形成方法および半導体装置の製造方法に関し、特
に、リソグラフィ工程における重ね合わせの際に用いら
れるアライメントマークに適用して好適なものである。
【０００２】
【従来の技術】従来、アライメントマークは、重ね合わ
せのターゲットが異なるごとに、前工程におけるマーク
と別の位置に作成されていた。
【０００３】このような従来のアライメントマークにつ
いての一例を、以下に具体的に説明する。なお、図６に
おいて、図６Ａは、従来のアライメントマークにおける
平面的なパターン形状を示し、図６Ｂは、図６ＡのＢ−
Ｂ線に沿った断面図を示す。
【０００４】すなわち、図６Ａに示すように、従来のア
ライメントマークの構造は、互いに平行な複数のライン
パターンから構成されている。そして、この複数のライ
ンパターンにより構成された、第１のアライメントマー
ク１０１、第２のアライメントマーク１０２、第３のア
ライメントマーク１０３および第４のアライメントマー
ク１０４は、それぞれ重ね合わせの工程ごとに順次並べ
て形成されていた。
【０００５】そして、図６Ｂに示すように、これらのア
ライメントマークのうち、第１のアライメントマーク１
０１は、シリコン（Ｓｉ）基板１１０上の第１の層間絶
縁膜１１１上に形成された溝１１１ａ、およびこの溝１
１１ａに埋め込まれたパターン１１２から構成されてい
る。この第１のアライメントマーク１０１は、第１の層
間絶縁膜１１１に対して第１の配線層１１３を重ね合わ
せるために設けられる。
【０００６】また、第２のアライメントマーク１０２
は、第１の配線層１１３をパターンニングした際に形成
されるパターン間溝１１３ａから構成されている。この
第２のアライメントマーク１０２は、第１の配線層１１
３に対して、第２の層間絶縁膜１１４に形成される接続
孔（図示せず）を重ね合わせるためのアライメントマー
クである。
【０００７】また、第３のアライメントマーク１０３
は、第２の層間絶縁膜１１４に形成された溝１１４ａ、
およびこの溝１１４ａに埋め込まれたパターン１１５か
ら構成されている。この第３のアライメントマーク１０
３は、第２の層間絶縁膜１１４に対して、第２の配線層
１１６を重ね合わせるためのアライメントマークであ
る。
【０００８】また、第４のアライメントマーク１０４
は、第２の層間絶縁膜１１４上に形成された第２の配線
層１１６のパターン間溝１１６ａから構成されている。
この第４のアライメントマークは、第２の配線層１１６
に対して、第３の層間絶縁膜（図示せず）を重ね合わせ
るためのアライメントマークである。
【０００９】上述した第１のアライメントマーク１０
１、第２のアライメントマーク１０２、第３のアライメ
ントマーク１０３および第４のアライメントマーク１０
４は、それぞれが形成されるごとに隣接する位置に移動
される。そして、第３の層間絶縁膜の上層にさらに第３
の配線層や第４の層間絶縁膜を形成する場合にも、さら
に隣接する位置に移動して形成される。
【００１０】ところが、近年、半導体製造プロセスにお
ける工程数の増加に伴い、必要なアライメントマークの
数も増加してきている。このアライメントマークの増加
により、アライメントマークやアライメント計測パター
ンを配置する領域の面積、すなわちスクライブ面積が不
足するという問題が生じていた。
【００１１】そこで、必要に応じて、スクライブライン
の二重化を行うことにより、スクライブ面積の確保を行
ってきた。
【００１２】ここで、このスクライブラインの二重化に
ついて説明する。図７Ａにスクライブラインを二重化し
た半導体ウェーハを示し、図７Ｂに、図７Ａにおいて□
で囲まれた部分の拡大平面図を示す。
【００１３】図７Ａに示すように、通常、半導体ウェー
ハ１２１上には、半導体装置を製造するためのチップ形
成領域１２２が複数設けられている。上述のようにスク
ライブラインを二重化する場合には、これらのチップ形
成領域１２２の外周周辺に、平行な複数のラインパター
ンからなるアライメントマーク１２３、アライメント計
測パターン１２４、ＳＥＭ（走査型電子顕微鏡）用マー
ク１２５を設け、隣接する二つのチップ形成領域１２２
間に、複数のアライメントマーク１２３からなる列と、
複数のアライメント計測パターン１２４からなる列とを
隣接して並べるようにする。
【００１４】
【発明が解決しようとする課題】しかしながら、このよ
うにスクライブラインの二重化を行うと、必然的にウェ
ーハ上における半導体チップどうしの間の間隔が増加し
てしまい、理論収量が減少してしまう。さらに、半導体
装置の微細化による製造プロセスにおける工程の増加に
伴って、アライメントマークの個数は増加する。このア
ライメントマークの増加により、半導体チップ間の間隔
はより増加してしまい、１枚のウェーハにおいて製造可
能な半導体チップの数が減少してしまう。そして、これ
によるコストの上昇が懸念される。
【００１５】したがって、半導体チップの収量を最大に
するためには、スクライブライン幅の増加を抑制する必
要がある。このような観点から、アライメントマークの
数が増加した場合であっても、スクライブライン幅の増
加を抑制し、スクライブ面積の増加を抑制することがで
きる技術の開発が望まれていた。
【００１６】したがって、この発明の目的は、アライメ
ントマークの数が増加した場合であっても、スクライブ
ライン幅を抑制して、スクライブ面積の増加を抑制する
ことによって、半導体チップの製造における収量を十分
に確保することができ、これにより製造コストの増加を
抑制することが可能な、アライメントマークおよびその
形成方法を提供することにある。
【００１７】また、この発明の他の目的は、アライメン
トマークの個数が増加した場合においても、スクライブ
領域の増加を抑制することができ、回路動作に不要なエ
リアの増加を必要最小限に抑え、半導体装置の収量の低
下を抑制して、半導体装置の高コスト化を防止すること
ができる半導体装置の製造方法を提供することにある。
【００１８】
【課題を解決するための手段】本発明者は、従来技術が
有する上述の課題を解決すべく、鋭意検討を行った。以
下にその概要を説明する。
【００１９】本発明者の知見によれば、アライメントマ
ークは、そのアライメントの目的に応じて使い分けられ
る。例えば、Ｓｉウェーハにおけるアライメントにおい
ては、一般的に、ラフアライメントとファインアライメ
ントとが行われている。ここで、これらのラフアライメ
ントおよびファインアライメントを含めたアライメント
の方法について、図面を参照しつつ、以下に具体的に説
明する。
【００２０】すなわち、図８に示すように、まず、ステ
ップＳ１において、Ｓｉウェーハを露光機のチャックに
ロードする。
【００２１】次に、ステップＳ２およびステップＳ３に
おいて、ラフアライメントを行うことにより、大まかな
チップの配列を計測し、Ｓｉウェーハ全体の位置の計測
を行う。すなわち、ステップＳ２において、図９に示す
ように、ラフアライメントチップＲＡ1、ＲＡ2における
アライメントマークを順次計測する。その後、ステップ
Ｓ３において、これらのラフアライメントチップＲ
Ａ1、ＲＡ2におけるアライメントマークの計測によって
得られた計測値に基づいて、Ｓｉウェーハ全体のＸ座標
およびＹ座標、Ｓｉウェーハの回転角度θを算出する。
そして、後のシーケンスにおいて計測されるファインア
ライメントチップＦＡ1〜ＦＡ8におけるアライメントマ
ークの座標を求める。
【００２２】このようにラフアライメントは、ファイン
アライメントチップＦＡ1〜ＦＡ8の座標を求めること
を、その主たる目的としている。そのため、ラフアライ
メントの精度は、ファインアライメントチップＦＡ1〜
ＦＡ8を検出可能な程度であればよい。したがって、ラ
フアライメントの精度としては、具体的には０．１〜
０．２μｍ程度の精度であればよく、あまり高精度であ
る必要はない。
【００２３】その後、ステップＳ４においては、ステッ
プＳ３において求められた座標に基づいて、実際にファ
インアライメントチップの計測を行う。このファインア
ライメントチップの計測は、一般に３〜１５チップにつ
いて行われる。なお、ここでは、８個のファインアライ
メントチップＦＡ1〜ＦＡ8について計測が行われる。
【００２４】次に、ステップＳ５において、ステップＳ
４で計測されたファインアライメントチップＦＡ1〜Ｆ
Ａ8の計測値に基づいて、配列シフト（Ｘ軸方向、Ｙ軸
方向のオフセット）、配列軸倍率（Ｓｉウェーハの伸縮
量）、および配列軸回転（チップ配列の回転成分と直交
度）、必要に応じてショット軸倍率やショット軸回転な
どの、いわゆる線形要因を統計的計算により算出する。
その後、ステップＳ６に移行する。
【００２５】ステップＳ６において、これらの線形要因
の算出値に基づいて、露光動作を始め、Ｓｉウェーハ上
の個々のチップ領域に対して露光を行う。
【００２６】以上のようにして行われる露光プロセスに
おいては、ファインアライメントチップＦＡ1〜ＦＡ8の
計測を行った直後に露光動作を行っているため、最終的
なアライメント精度を決定づけるのは、ファインアライ
メントチップＦＡ1〜ＦＡ8の計測精度である。
【００２７】ところが、半導体装置の製造プロセスにお
いては、２０〜３５工程の重ね合わせが必要である。そ
して、これらの２０〜３５工程のうち、上述したような
ラフアライメントチップＲＡ1、ＲＡ2におけるアライメ
ントマークの形成と、ファインアライメントチップＦＡ
1〜ＦＡ8におけるアライメントマークの形成とを行う必
要のある工程は、約１０〜１５工程である。
【００２８】このように、アライメントマークの形成
は、多数の工程において必要となる。そのため、スクラ
イブラインの幅としては、約１００μｍ程度では不足す
る場合がある。
【００２９】具体的に、アライメントマークの寸法は、
２００〜３００μｍ×８０μｍ程度（もしくは、場合に
よって、１００μｍ×１００μｍ程度）である。例え
ば、ある半導体装置の製造プロセスにおいて、アライメ
ントの形成工程が１４工程であると仮定する。このと
き、用いられるアライメントマークの寸法が３００μｍ
程度であると、スクライブラインの長さとして、少なく
とも（１４×３００＝）４２００μｍの長さが必要とな
る。
【００３０】また、ファインアライメントマークにおい
ては、約８０〜１５０μｍ×８０μｍの大きさでＸ方向
およびＹ方向に存在する。そのため、上述におけると同
様の１４工程を有する半導体装置の製造プロセスにおい
ては、用いられるファインアライメントマークの寸法が
１５０μｍ程度であると、やはり、少なくとも４２００
μｍの長さが必要となる。さらに、これらの１４工程中
において、アライメントマークを複数配置する場合もあ
る。したがって、これらのことを勘案すると、従来、ア
ライメントマーク長は具体的に１０ｍｍ程度必要とな
る。
【００３１】また、スクライブ領域においては、レチク
ル確認エリア、重ね合わせ精度測定用パターン（重ね合
わせ精度を測定するためのマーク）、膜厚検査用パター
ン、簡略化された半導体回路の検査回路なども形成され
ている。そして、これらのパターンの配置される長さと
しては、通常、１７０００μｍ程度必要となる。
【００３２】したがって、以上のようなスクライブ領域
におけるスクライブ長は、合計（10000μｍ+17000μｍ
＝）２７０００μｍ程度必要になる。
【００３３】さて、１３ｍｍ角の半導体チップの形成を
仮定すると、スクライブの長さとして許容される長さは
２６０００μｍ程度である。ところが、この長さでは、
スクライブ長として２７０００μｍ程度必要な場合、ス
クライブ長は不足してしまう。そこで、スクライブライ
ンを二重化することにより、スクライブ領域を２００μ
ｍ幅に大きくする必要が生じる。
【００３４】そこで、本発明者がさらなる検討を行った
ところ、次のような点を想起するに至った。すなわち、
アライメントマークはリソグラフィ工程における露光時
の重ね合わせに用いられる。そのため、アライメントマ
ークは、一度用いられればその使用目的は完了する。そ
して、再度同一のアライメントマークを用いられること
はあまりない。この点を考慮すると、前工程に用いられ
たアライメントマークは、次工程に用いられることがな
いため、少なくとも二重化を行う部分に対して、前工程
のアライメントマーク上に次工程のアライメントマーク
を形成しても、前工程のアライメントマークにおいて支
障は生じない。そこで、二重化を行うようにした部分に
おけるアライメントマークを、重ね合わせるようにすれ
ば、二重化を行う必要がなくなり、スクライブ面積の増
加を抑制することが可能となる。
【００３５】この発明は、以上の検討に基づいて案出さ
れたものである。
【００３６】したがって、上記目的を達成するために、
この発明の第１の発明は、露光時にアライメントを行う
ために用いられる、基板上に設けられたアライメントマ
ークにおいて、基板上に第１のアライメントマークが設
けられ、第１のアライメントマークの上方で、第１のア
ライメントマークが設けられた層より上層の部分に、第
２のアライメントマークが設けられていることを特徴と
するものである。
【００３７】この第１の発明において、好適には、第１
のアライメントマークが設けられた層の上層で、かつ、
第２のアライメントマークが設けられた層の下層に、少
なくとも基板に照射される光を遮光する遮光膜が設けら
れている。
【００３８】この第１の発明において、アライメント精
度が高精度であることを要求される工程において、アラ
イメント精度をより高精度化するために、好適には、第
１のアライメントマークが設けられた層を平坦化された
層とする。また、この第１の発明において、より好適に
は、平坦化された第１のアライメントマークが設けられ
た層の上層で、かつ、第２のアライメントマークが設け
られた層の下層に、少なくとも基板に照射される光を遮
光する遮光膜が設けられている。
【００３９】この発明の第２の発明は、露光時にアライ
メントを行うために用いられる、基板上に設けられたア
ライメントマークの形成方法において、基板上に第１の
アライメントマークを形成する工程と、第１のアライメ
ントマークの上方で、第１のアライメントマークが形成
された層の上層に、第２のアライメントマークを形成す
る工程とを有することを特徴とするものである。
【００４０】この第２の発明において、典型的には、第
１のアライメントマークを形成する工程の後、第２のア
ライメントマークを形成する工程の前に、第１のアライ
メントマークが形成された層の上層で、少なくとも第１
のアライメントマークの上方に、基板に照射される光を
遮光する遮光膜を形成する工程を有する。
【００４１】この第２の発明において、アライメント精
度が高精度であることを要求される工程において、アラ
イメント精度をより高精度化するために、好適には、第
１のアライメントマークを形成する工程の後、第２のア
ライメントマークを形成する工程の前に、第１のアライ
メントマークに埋め込み層を形成する工程と、埋め込み
層（第１のアライメントマーク）の平坦化を行う工程と
を有する。
【００４２】この第２の発明において、アライメント精
度が高精度であることを要求される工程において、アラ
イメント精度をより高精度化するために、好適には、第
１のアライメントマークを形成する工程の後、第２のア
ライメントマークを形成する工程の前に、第１のアライ
メントマークに埋め込み層を形成する工程と、埋め込み
層（第１のアライメントマーク）の平坦化を行う工程
と、第１のアライメントマークの上方に少なくとも基板
に照射される光を遮光する遮光膜を形成する工程とを有
する。
【００４３】この発明の第３の発明は、半導体基板上
に、露光時にアライメントを行うために用いられるアラ
イメントマークを形成する工程を有する半導体装置の製
造方法において、基板上に第１のアライメントマークを
形成する工程と、第１のアライメントマークの上方で、
第１のアライメントマークが形成された層の上層に、第
２のアライメントマークを形成する工程とを有すること
を特徴とするものである。
【００４４】この第３の発明において、典型的には、第
１のアライメントマークを形成する工程の後、第２のア
ライメントマークを形成する工程の前に、第１のアライ
メントマークが形成された層の上層で、少なくとも第１
のアライメントマークの上方に、基板に照射される光を
遮光する遮光膜を形成する工程を有する。
【００４５】この第３の発明において、アライメント精
度が高精度であることを要求される工程において、アラ
イメント精度をより高精度化するために、好適には、第
１のアライメントマークを形成する工程の後、第２のア
ライメントマークを形成する工程の前に、第１のアライ
メントマークに埋め込み層を形成する工程と、埋め込み
層（第１のアライメントマーク）の平坦化を行う工程と
を有する。
【００４６】この第３の発明において、典型的には、第
１のアライメントマークを形成する工程の後、第２のア
ライメントマークを形成する工程の前に、第１のアライ
メントマークに埋め込み層を形成する工程と、埋め込み
層（第１のアライメントマーク）の平坦化を行う工程
と、第１のアライメントマークの上方に少なくとも基板
に照射される光を遮光する遮光膜を形成する工程とを有
する。
【００４７】この発明において、典型的には、第１のア
ライメントマークにおける、基板の面に平行なパターン
形状と、第２のアライメントマークにおける、基板の面
に平行なパターン形状とは、互いにほぼ等しいパターン
形状を有する。
【００４８】この発明において、基板および半導体基板
とは、アライメントマークが形成された後の基板および
半導体基板を含むものである。
【００４９】上述のように構成されたこの発明によるア
ライメントマークおよびその形成方法、並びに半導体装
置の製造方法によれば、スクライブラインの幅の増加を
抑制することができるので、半導体装置の形成領域間の
間隔の増加を抑制することができ、これにより、１枚の
半導体基板（半導体ウェーハ）上に形成される半導体チ
ップの形成領域の減少を防止することができる。
【００５０】
【発明の実施の形態】以下、この発明の実施形態につい
て図面を参照しながら説明する。なお、以下の実施形態
の全図においては、同一または対応する部分には同一の
符号を付す。
【００５１】まず、この発明の第１の実施形態によるア
ライメントマークの形成方法について説明する。この第
１の実施形態においては、ラフアライメントマークを例
として説明する。図１Ａは、この第１の実施形態による
アライメントマーク全体の平面図を示し、図１Ｂに図１
ＡのＢ−Ｂ線に沿った断面図を示す。
【００５２】図１Ａに示すように、この第１の実施形態
によるアライメントマークの形成方法においては、ま
ず、例えばＣＶＤ法により、Ｓｉ基板１上に、例えばＳ
ｉＯ2などからなる第１の層間絶縁膜２を形成する。
【００５３】次に、リソグラフィ工程およびエッチング
工程により、この第１の層間絶縁膜２におけるアライメ
ントマーク形成領域に選択的に第１の開口２ａを形成す
る。これにより、アライメントマークＭ1が形成され
る。ここで、この第１の開口２ａは、通常、第１の層間
絶縁膜２におけるコンタクトホール（図示せず）の形成
と同時に行われる。また、この第１の開口２ａの幅ｗ
は、１０μｍ以下、好適には、２〜４μｍの範囲から選
ばれ、この第１の実施形態においては、具体的に３μｍ
に選ばれる。また、この第１の開口２ａの長さｌは、１
０μｍ以下、好適には、３〜５μｍの範囲から選ばれ、
この第１の実施形態においては、具体的に４μｍに選ば
れる。
【００５４】その後、この第１の開口２ａの内部に埋め
込むようにして、全面に導電材料を成膜する。次に、例
えば全面エッチバック法により、この導電材料からなる
膜を、第２の層間絶縁膜２の表面が露出するまでエッチ
ングする。ここで、この第１の実施形態においては、埋
め込み工程は、半導体チップの形成領域における、例え
ば接続孔プラグなどの形成と並行して行われる。そのた
め、導電材料としては、一般に接続孔プラグの材料、具
体的にはタングステン（Ｗ）やアルミニウム（Ａｌ）な
どの導電材料が用いられる。なお、第１の開口２ａ（ア
ライメントマークＭ1）に埋め込む導電材料の埋め込み
工程を、別の工程において行うことも可能であり、この
際には、上述した材料以外の材料を用いることも可能で
ある。
【００５５】次に、第１の層間絶縁膜２上に、所定の膜
厚の第１の導電層３を形成する。その後、例えばアライ
メントマークＭ1を用いたラフアライメントを行うステ
ップを有するリソグラフィ工程により、この第１の導電
層３上に、配線のパターン形状およびアライメントマー
クＭ1とほぼ同様のパターン形状を少なくとも有するレ
ジストパターン（図示せず）を形成する。その後、この
レジストパターンをマスクとしたエッチング工程によ
り、第１の層間絶縁膜２上に配線層（図示せず）を形成
するとともに、アライメントマークＭ1上に、第１の層
間絶縁膜２における第１の開口２ａとほぼ同形状の、第
１の導電層３からなるアライメントマークＭ2を形成す
る。
【００５６】次に、例えばＣＶＤ法により、第１の導電
層３からなるアライメントマークＭ 2を覆うようにし
て、第１の層間絶縁膜２上に、例えばＳｉＯ2などから
なる第２の層間絶縁膜４を形成する。
【００５７】次に、例えばアライメントマークＭ2を用
いたラフアライメントを行うステップを有するリソグラ
フィ工程により、第２の層間絶縁膜４上に、接続孔の形
成領域およびアライメントマークＭ2の部分に開口を有
するレジストパターン（図示せず）を形成する。その
後、このレジストパターンをマスクとしたエッチング工
程により、第１の導電層３からなるパターンの上方にお
ける、第２の層間絶縁膜４の部分に第２の開口４ａを形
成する。これにより、アライメントマークＭ3が形成さ
れる。
【００５８】次に、例えばスパッタリング法やＣＶＤ法
により、この第２の開口４ａに埋め込むようにして、第
２の層間絶縁膜４上に導電材料を成膜する。その後、例
えばエッチバック法により、この導電材料からなる膜を
第２の層間絶縁膜４の表面が露出するまでエッチングす
る。これにより、第２の開口４ａ（アライメントマーク
Ｍ3）内に導電材料が埋め込まれる。
【００５９】次に、第２の層間絶縁膜４上に、所定膜厚
の第２の導電層５を形成する。その後、例えばアライメ
ントマークＭ3を用いたラフアライメントを行うステッ
プを有するリソグラフィ工程により、この第２の導電層
５上に、少なくともアライメントマークのパターン形状
を有するレジストパターン（図示せず）を形成する。そ
の後、このレジストパターンをマスクとした、例えばＲ
ＩＥ法などによるエッチング工程により、第２の層間絶
縁膜４の第２の開口４ａとほぼ同形状で、第２の導電層
５からなるアライメントマークＭ4が形成される。
【００６０】次に、例えばＣＶＤ法により、第２の導電
層５からなるアライメントマークＭ 4を覆うようにし
て、第２の層間絶縁膜４上に、例えばＳｉＯ2などから
なる第３の層間絶縁膜６を形成する。
【００６１】次に、アライメントマークＭ4を用いたラ
フアライメントを行うステップを有するリソグラフィ工
程により、第３の層間絶縁膜６上に、少なくともアライ
メントマークＭ4の上方に開口を有するレジストパター
ン（図示せず）を形成する。その後、このレジストパタ
ーンをマスクとしたエッチング工程により、第２の導電
層５からなるパターンの上方における、第３の層間絶縁
膜６の部分に第３の開口６ａを形成する。これにより、
第３の開口６ａからなるアライメントマークＭ 5が形成
される。
【００６２】次に、例えばスパッタリング法やＣＶＤ法
により、この第３の開口６ａに埋め込むようにして、第
３の層間絶縁膜６上に導電材料を成膜する。その後、例
えばエッチバック法により、この導電材料からなる膜を
第３の層間絶縁膜６の表面が露出するまでエッチングす
る。これにより、第３の開口６ａ（アライメントマーク
Ｍ5）の内部に導電材料が埋め込まれる。
【００６３】次に、第３の層間絶縁膜６上に、所定の膜
厚の第３の導電層７を形成する。その後、例えばアライ
メントマークＭ5を用いたラフアライメントを行うステ
ップを有するリソグラフィ工程により、この第３の導電
層６上にアライメントマークのパターン形状を有するレ
ジストパターン（図示せず）を形成する。その後、この
レジストパターンをマスクとして、例えばＲＩＥ法など
のエッチングを行う。これにより、第３の開口６ａとほ
ぼ同形状で、第３の導電層７からなるアライメントマー
クＭ6が形成される。
【００６４】以上のようにしてアライメントマークの形
成が行われる。その後、順次、所定の工程が行われるご
とに、前工程に用いられたアライメントマーク上に次工
程に用いられるアライメントマークを形成し、すなわ
ち、アライメントマークＭi（ｉ＝１、２、３、・・
・）の上層で、かつ、アライメントマークＭiの上方
に、アライメントマークＭi+1（いずれも図示せず）を
形成し、リソグラフィ工程において、これらのアライメ
ントマークを用いて、例えばラフアライメントを行う。
これに伴い、このアライメントマークを用いたアライメ
ントが行われるリソグラフィ工程を経て、所望の半導体
装置が製造される。なお、この第１の実施形態において
は、ラフアライメントについて説明したが、ファインア
ライメントに用いられるアライメントマークについても
同様に形成することが可能である。
【００６５】以上説明したように、この第１の実施形態
によれば、前工程のアライメントマーク上に次工程のア
ライメントマークを形成するようにしていることによ
り、すなわち、アライメントマークＭ1の上方で、か
つ、アライメントマークＭ1の上層に、同様の形状のア
ライメントマークＭ2を重ねて設け、同様にして、順次
アライメントマークＭi（ｉ＝１、２、３、・・・)の上
方で、かつ、アライメントマークＭiの上層に、同様の
形状のアライメントマークＭi+1を設けるようにしてい
ることにより、アライメントマークの形成領域として使
用する領域を１個のアライメントマークの形成領域とす
ることができるので、このアライメントマークが形成さ
れるスクライブラインの面積を低減することができ、半
導体素子の微細化に伴う、アライメントマークの個数の
増加によるアライメントマークの占有面積の増加を抑制
することができる。これによって、スクライブラインの
幅を従来と同等（具体的には、例えば１００μｍ）程
度、もしくはそれ以下に抑えることができ、アライメン
トマークの個数の増加に伴う半導体チップの理論収量の
低下を防止することができるので、半導体装置の製造コ
ストの増加を抑制することができる。
【００６６】次に、この発明の第２の実施形態によるア
ライメントマークの形成方法について説明する。図２Ａ
は、この第２の実施形態によるアライメントマーク全体
の平面図を示し、図２Ｂに図２ＡのＢ−Ｂ線に沿った断
面図を示す。
【００６７】この第２の実施形態によるアライメントマ
ークの形成方法においては、第１の実施形態とは異な
り、アライメントマークＭ1が形成された後、このアラ
イメントマークＭ1を覆うようにして、遮光性を有する
導電材料からなる遮光膜８を形成する。その後、遮光膜
８上に第２の層間絶縁膜４を形成し、さらにこの第２の
開口４ａを形成する。これにより、アライメントマーク
Ｍ3が形成される。その他のことは、第１の実施形態に
おけると同様であるので、説明を省略する。
【００６８】この第２の実施形態によれば、前工程のア
ライメントマークＭ1上に次工程以降のアライメントマ
ークＭ3を形成するようにしていることにより、第１の
実施形態におけると同様の効果を得ることができる。
【００６９】次に、この発明の第３の実施形態によるア
ライメントマークの形成方法について説明する。図３Ａ
は、この第３の実施形態によるアライメントマーク全体
の平面図を示し、図３Ｂに、図３ＡのＢ−Ｂ線に沿った
断面図を示す。
【００７０】この第３の実施形態によるアライメントマ
ークの形成方法においては、第１の実施形態とは異な
り、アライメントマークＭ1を形成し、このアライメン
トマークＭ1の内部に、例えば導電材料からなる埋め込
み層を形成する。その後、例えばＣＭＰ法により、この
第１の開口２ａの内部以外の部分の埋め込み層を研磨す
ることにより除去する。これにより、アライメントマー
クＭ1を含む第１の層間絶縁膜２の表面が平坦化され
る。次に、第１の層間絶縁膜２上に第１の導電層３を形
成する。次に、アライメントマークＭ1を用いたラフア
ライメントを行うステップを有するリソグラフィ工程
と、このリソグラフィ工程により形成されたレジストパ
ターン（図示せず）をマスクとしたエッチング工程によ
り、この導電層をパターンニングする。これにより、ア
ライメントマークＭ2が形成される。
【００７１】その後、例えばＣＶＤ法やスパッタリング
法により、第１の層間絶縁膜２上に第２の層間絶縁膜４
を形成する。その後、アライメントマークＭ2を用いた
リソグラフィ工程により、この第２の層間絶縁膜４上に
レジストパターン（図示せず）を形成する。このレジス
トパターンの形成の際のラフアライメントにおいては、
第２の層間絶縁膜４がアライメント光を透過するため、
第１の導電層３からなるアライメントマークＭ2を検出
することができる。その他のことは、第１の実施形態に
おけると同様であるので、説明を省略する。
【００７２】この第３の実施形態によれば、前工程のア
ライメントマーク上に、次工程のアライメントマークを
形成していることにより、第１の実施形態におけると同
様の効果を得ることができるとともに、平坦面上にアラ
イメントマークを形成していることにより、従来のアラ
イメント精度と同等程度のアライメント精度を得ること
ができる。
【００７３】次に、この発明の第４の実施形態によるア
ライメントマークの形成方法について説明する。図４Ａ
は、この第４の実施形態によるアライメントマーク全体
の平面図を示し、図４Ｂに、図４ＡのＢ−Ｂ線に沿った
断面図を示す。
【００７４】この第４の実施形態によるアライメントマ
ークの形成方法においては、第３の実施形態におけると
同様に、アライメントマークＭ1を形成した後、このア
ライメントマークＭ1を構成する第１の開口２ａの内部
に、例えば導電材料からなる埋め込み層を形成する。そ
の後、例えばＣＭＰ法により、この第１の開口２ａの内
部以外の部分の埋め込み層を研磨することにより除去す
る。これにより、第１の層間絶縁膜２の表面が平坦化さ
れる。次に、第１の層間絶縁膜２上に、アライメントマ
ークＭ1を覆うようにして、第１の導電層３を形成す
る。次に、第３の実施形態とは異なり、第１の導電層３
の少なくともアライメントマークＭ1を覆う領域のパタ
ーンニングを行わずに、この第１の導電層３を、次工程
以降のアライメントマーク検出時のミラーとして用い
る。
【００７５】その後、例えばＣＶＤ法やスパッタリング
法により、第１の導電膜３上に第２の層間絶縁膜４を形
成する。その後、第２の層間絶縁膜４上に第２の導電層
５を形成する。その後、この第２の導電膜５をパターン
ニングすることにより、第２の導電層５からなるアライ
メントマークＭ4を形成する。このアライメントマーク
Ｍ4は、次工程において、この第２の導電層５を覆うよ
うにして成膜される第３の層間絶縁膜（図４中、図示せ
ず）に接続孔を形成する際の、例えばラフアライメント
を行う際に用いられる。
【００７６】その他のことに関しては、第３の実施形態
におけると同様であるので、説明を省略する。
【００７７】この第４の実施形態によれば、平坦化され
た前工程のアライメントマーク上に、次工程のアライメ
ントマークを形成していることにより、第１および第３
の実施形態におけると同様の効果を得ることができると
ともに、第１の層間絶縁膜２の表面を平坦化し、この第
１の層間絶縁膜２上に第１の導電層３を形成し、この第
１の導電層３を、次工程以降のアライメントマークの検
出時にミラーとして用いるようにしていることにより、
例えば、第２の導電層５からなるアライメントマークＭ
4を用いてラフアライメントを行う際に、アライメント
マークＭ4のマークエッジを検出するとともに、アライ
メント光の第１の導電層３からの反射光（アライメント
反射光）も検出することができるため、得られる信号の
Ｓ／Ｎ比を向上させることができ、従来のアライメント
精度に比して、信頼性をより高くすることができ、アラ
イメント精度の高精度化を図ることができる。
【００７８】次に、この発明の第５の実施形態によるア
ライメントマークについて説明する。図５Ａは、この第
５の実施形態によるアライメントマークなどを用いた半
導体ウェーハの平面図を示し、図５Ｂに、図５Ａにおけ
るＢ−Ｂ線に沿った断面図を示す。
【００７９】この第５の実施形態によるアライメントマ
ークは、第１〜第４の実施形態によるアライメントマー
クを合わせた構造を有するアライメントマークである。
【００８０】すなわち、図５Ｂに示すように、第１の実
施形態におけると同様にして、Ｓｉ基板１上に第１の層
間絶縁膜２が設けられ、この第１の層間絶縁膜２上に、
アライメントマークＭ1を構成する第１の開口２ａが設
けられている。また、アライメントマークＭ1が設けら
れた第１の層間絶縁膜２上には、第２および第４の実施
形態におけると同様に、アライメントマークＭ1を覆う
ようにして第１の導電層３が設けられている。そして、
この第１の導電層３に設けられた開口３ａによりアライ
メントマークＭ2が構成されている。また、第１の導電
層３を覆うようにして、第２の層間絶縁膜４が設けられ
ている。そして、第３および第４の実施形態におけると
同様に、この第２の層間絶縁膜４の上面は平坦化され、
その上層には、第２の導電層５が設けられている。ま
た、アライメントマークＭ1の上方で、第２の層間絶縁
膜４上に設けられた第２の導電層５はパターンニングさ
れて、開口５ａが設けられている。そして、第２の導電
層５に設けられた開口５ａによりアライメントマークＭ
4が構成され、その下層の第１の導電層３がミラーとし
て用いられる。また、第２の導電層５を覆うようにして
第３の層間絶縁膜６が設けられている。そして、第２の
実施形態におけると同様に、第３の層間絶縁膜６の部分
に開口６ａが設けられ、この開口６ａによりアライメン
トマークＭ5が構成されている。
【００８１】以上のようにして、前工程のアライメント
マークの上方に、さらに後の工程のアライメントマーク
を設けるようにしていることにより、図５Ａに示すよう
に、スクライブライン１０に配置する各種のマーク、具
体的には、ＳＥＭ用マーク１１、アライメント計測パタ
ーン１２、およびアライメントマークＭなどを、二重化
することなく配置することができる。
【００８２】以上、この発明の実施形態について具体的
に説明したが、この発明は、上述の実施形態に限定され
るものではなく、この発明の技術的思想に基づく各種の
変形が可能である。
【００８３】例えば、上述の実施形態において挙げた数
値、アライメントマークのパターン形状はあくまでも例
に過ぎず、必要に応じてこれと異なる数値、アライメン
トマークのパターン形状を用いてもよい。
【００８４】また、例えば上述の第１〜第５の実施形態
においては、この発明をアライメントマークに適用する
例について説明したが、この発明を、アライメント計測
パターンやＳＥＭ用パターンなどの半導体チップ間のス
クライブライン上に形成されるすべてのパターンに適用
することが可能である。
【００８５】
【発明の効果】以上説明したように、この発明によれ
ば、第１のアライメントマークが形成された層の上層
で、かつ、この第１のアライメントマークの上方に第２
のアライメントマークを形成するようにしていることに
より、アライメントマークの個数が増加した場合におい
ても、スクライブ領域の増加を抑制することができ、回
路動作に不要なエリアの増加を必要最小限に抑え、半導
体装置の収量の低下を抑制して、半導体装置の高コスト
化を防止することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態によるアライメント
マークの平面図および断面図を示す。
【図２】この発明の第２の実施形態によるアライメント
マークの平面図および断面図を示す。
【図３】この発明の第３の実施形態によるアライメント
マークの平面図および断面図を示す。
【図４】この発明の第４の実施形態によるアライメント
マークの平面図および断面図を示す。
【図５】この発明の第５の実施形態によるアライメント
マークを適用したウェーハの平面図および断面図を示
す。
【図６】従来技術によるアライメントマークの平面図お
よび断面図を示す。
【図７】従来技術によるアライメントマークにおける問
題点を説明するための平面図および拡大平面図を示す。
【図８】従来技術による露光工程前のアライメント方法
を説明するためのフローチャートである。
【図９】従来技術による露光工程前のアライメント方法
を説明するための略線図である。
【符号の説明】
１・・・Ｓｉ基板、２・・・第１の層間絶縁膜、２ａ・
・・第１の開口、３・・・第１の導電層、３ａ・・・開
口、４・・・第２の層間絶縁膜、４ａ・・・第２の開
口、５・・・第２の導電層、５ａ・・・開口、６・・・
第３の層間絶縁膜、６ａ・・・第３の開口、７・・・第
３の導電層、８・・・遮光膜、１０・・・スクライブラ
イン、１１・・・ＳＥＭ用マーク、１２・・・アライメ
ント計測パターン、Ｍ、Ｍi・・・アライメントマーク

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 露光時にアライメントを行うために用い
    られる、基板上に設けられたアライメントマークにおい
    て、 上記基板上に第１のアライメントマークが設けられ、 上記第１のアライメントマークの上方で、上記第１のア
    ライメントマークが設けられた層より上層の部分に、第
    ２のアライメントマークが設けられていることを特徴と
    するアライメントマーク。
  2. 【請求項２】 上記第１のアライメントマークが設けら
    れた層の上層で、かつ、上記第２のアライメントマーク
    が設けられた層の下層に、少なくとも上記基板に照射さ
    れる光を遮光する遮光膜が設けられていることを特徴と
    する請求項１記載のアライメントマーク。
  3. 【請求項３】 上記第１のアライメントマークが設けら
    れた層が平坦化された層であることを特徴とする請求項
    １記載のアライメントマーク。
  4. 【請求項４】 上記平坦化された上記第１のアライメン
    トマークが設けられた層の上層で、かつ、上記第２のア
    ライメントマークが設けられた層の下層に、少なくとも
    上記基板に照射される光を遮光する遮光膜が設けられて
    いることを特徴とする請求項３記載のアライメントマー
    ク。
  5. 【請求項５】 上記第１のアライメントマークにおける
    上記基板の面に平行なパターン形状と、上記第２のアラ
    イメントマークにおける上記基板の面に平行なパターン
    形状とがほぼ等しい形状であることを特徴とする請求項
    １記載のアライメントマーク。
  6. 【請求項６】 露光時にアライメントを行うために用い
    られる、基板上に設けられたアライメントマークの形成
    方法において、上記基板上に第１のアライメントマーク
    を形成する工程と、上記第１のアライメントマークの上
    方で、上記第１のアライメントマークが形成された層の
    上層に、第２のアライメントマークを形成する工程とを
    有することを特徴とするアライメントマークの形成方
    法。
  7. 【請求項７】 上記第１のアライメントマークを形成す
    る工程の後、上記第２のアライメントマークを形成する
    工程の前に、上記第１のアライメントマークが形成され
    た層の上層で、少なくとも上記第１のアライメントマー
    クの上方に、上記基板に照射される光を遮光する遮光膜
    を形成する工程を有することを特徴とする請求項６記載
    のアライメントマークの形成方法。
  8. 【請求項８】 上記第１のアライメントマークを形成す
    る工程の後、上記第２のアライメントマークを形成する
    工程の前に、上記第１のアライメントマークに埋め込み
    層を形成する工程と、上記埋め込み層の平坦化を行う工
    程とを有することを特徴とする請求項６記載のアライメ
    ントマークの形成方法。
  9. 【請求項９】 上記第１のアライメントマークを形成す
    る工程の後、上記第２のアライメントマークを形成する
    工程の前に、上記第１のアライメントマークに埋め込み
    層を形成する工程と、上記埋め込み層の平坦化を行う工
    程と、上記第１のアライメントマークの上方に少なくと
    も上記基板に照射される光を遮光する遮光膜を形成する
    工程とを有することを特徴とする請求項６記載のアライ
    メントマークの形成方法。
  10. 【請求項１０】 上記基板の面に平行な、上記第１のア
    ライメントマークにおけるパターン形状と、上記基板の
    面に平行な、上記第２のアライメントマークにおけるパ
    ターン形状とを、互いにほぼ等しいパターン形状に形成
    するようにしたことを特徴とする請求項６記載のアライ
    メントマークの形成方法。
  11. 【請求項１１】 半導体基板上に、露光時にアライメン
    トを行うために用いられるアライメントマークを形成す
    る工程を有する半導体装置の製造方法において、 上記基板上に第１のアライメントマークを形成する工程
    と、 上記第１のアライメントマークの上方で、上記第１のア
    ライメントマークが形成された層の上層に、第２のアラ
    イメントマークを形成する工程とを有することを特徴と
    する半導体装置の製造方法。
  12. 【請求項１２】 上記第１のアライメントマークを形成
    する工程の後、上記第２のアライメントマークを形成す
    る工程の前に、上記第１のアライメントマークが形成さ
    れた層の上層で、少なくとも上記第１のアライメントマ
    ークの上方に、上記基板に照射される光を遮光する遮光
    膜を形成する工程を有することを特徴とする請求項１１
    記載の半導体装置の製造方法。
  13. 【請求項１３】 上記第１のアライメントマークを形成
    する工程の後、上記第２のアライメントマークを形成す
    る工程の前に、上記第１のアライメントマークに埋め込
    み層を形成する工程と、上記埋め込み層の平坦化を行う
    工程とを有することを特徴とする請求項１１記載の半導
    体装置の製造方法。
  14. 【請求項１４】 上記第１のアライメントマークを形成
    する工程の後、上記第２のアライメントマークを形成す
    る工程の前に、上記第１のアライメントマークに埋め込
    み層を形成する工程と、上記埋め込み層の平坦化を行う
    工程と、上記第１のアライメントマークの上方に少なく
    とも上記基板に照射される光を遮光する遮光膜を形成す
    る工程とを有することを特徴とする請求項１１記載の半
    導体装置の製造方法。
  15. 【請求項１５】 上記基板の面に平行な、上記第１のア
    ライメントマークにおけるパターン形状と、上記第２の
    アライメントマークにおけるパターン形状とを、互いに
    ほぼ等しいパターン形状になるように形成するようにし
    たことを特徴とする請求項１１記載の半導体装置の製造
    方法。
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