JP2002025888A - アライメントマークおよびその形成方法、並びに半導体装置の製造方法 - Google Patents

アライメントマークおよびその形成方法、並びに半導体装置の製造方法

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JP2002025888A
JP2002025888A JP2000203501A JP2000203501A JP2002025888A JP 2002025888 A JP2002025888 A JP 2002025888A JP 2000203501 A JP2000203501 A JP 2000203501A JP 2000203501 A JP2000203501 A JP 2000203501A JP 2002025888 A JP2002025888 A JP 2002025888A
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Toshiyuki Ishimaru
敏之 石丸
Tokihisa Kanaguchi
時久 金口
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Original Assignee
Sony Corp
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  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)

Abstract

(57)【要約】 【課題】 アライメントマーク数が増加した場合でも、
スクライブライン領域の面積の増加を抑制することがで
き、半導体チップの製造における理論収量を十分に確保
することができ、製造コストの増加を抑制する。 【解決手段】 Si基板1上に第1の層間絶縁膜2を形
成する。第1の層間絶縁膜2に第1の開口2aを形成
し、アライメントマークM1を構成する。第1の開口2
aに導電材料を埋め込む。アライメントマークM1を用
いたラフアライメントを行い、第1の導電層3をパター
ンニングしてアライメントマークM2を構成する。第1
の導電層3を覆うように第2の層間絶縁膜4を形成す
る。アライメントマークM2を用いてアライメントを行
い、第2の層間絶縁膜4の部分に第2の開口4aを形成
し、アライメントマークM3を構成する。同様にして、
前工程のアライメントマークの上方に次工程のアライメ
ントマークを形成する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は、アライメントマ
ークの形成方法および半導体装置の製造方法に関し、特
に、リソグラフィ工程における重ね合わせの際に用いら
れるアライメントマークに適用して好適なものである。
【0002】
【従来の技術】従来、アライメントマークは、重ね合わ
せのターゲットが異なるごとに、前工程におけるマーク
と別の位置に作成されていた。
【0003】このような従来のアライメントマークにつ
いての一例を、以下に具体的に説明する。なお、図6に
おいて、図6Aは、従来のアライメントマークにおける
平面的なパターン形状を示し、図6Bは、図6AのB−
B線に沿った断面図を示す。
【0004】すなわち、図6Aに示すように、従来のア
ライメントマークの構造は、互いに平行な複数のライン
パターンから構成されている。そして、この複数のライ
ンパターンにより構成された、第1のアライメントマー
ク101、第2のアライメントマーク102、第3のア
ライメントマーク103および第4のアライメントマー
ク104は、それぞれ重ね合わせの工程ごとに順次並べ
て形成されていた。
【0005】そして、図6Bに示すように、これらのア
ライメントマークのうち、第1のアライメントマーク1
01は、シリコン(Si)基板110上の第1の層間絶
縁膜111上に形成された溝111a、およびこの溝1
11aに埋め込まれたパターン112から構成されてい
る。この第1のアライメントマーク101は、第1の層
間絶縁膜111に対して第1の配線層113を重ね合わ
せるために設けられる。
【0006】また、第2のアライメントマーク102
は、第1の配線層113をパターンニングした際に形成
されるパターン間溝113aから構成されている。この
第2のアライメントマーク102は、第1の配線層11
3に対して、第2の層間絶縁膜114に形成される接続
孔(図示せず)を重ね合わせるためのアライメントマー
クである。
【0007】また、第3のアライメントマーク103
は、第2の層間絶縁膜114に形成された溝114a、
およびこの溝114aに埋め込まれたパターン115か
ら構成されている。この第3のアライメントマーク10
3は、第2の層間絶縁膜114に対して、第2の配線層
116を重ね合わせるためのアライメントマークであ
る。
【0008】また、第4のアライメントマーク104
は、第2の層間絶縁膜114上に形成された第2の配線
層116のパターン間溝116aから構成されている。
この第4のアライメントマークは、第2の配線層116
に対して、第3の層間絶縁膜(図示せず)を重ね合わせ
るためのアライメントマークである。
【0009】上述した第1のアライメントマーク10
1、第2のアライメントマーク102、第3のアライメ
ントマーク103および第4のアライメントマーク10
4は、それぞれが形成されるごとに隣接する位置に移動
される。そして、第3の層間絶縁膜の上層にさらに第3
の配線層や第4の層間絶縁膜を形成する場合にも、さら
に隣接する位置に移動して形成される。
【0010】ところが、近年、半導体製造プロセスにお
ける工程数の増加に伴い、必要なアライメントマークの
数も増加してきている。このアライメントマークの増加
により、アライメントマークやアライメント計測パター
ンを配置する領域の面積、すなわちスクライブ面積が不
足するという問題が生じていた。
【0011】そこで、必要に応じて、スクライブライン
の二重化を行うことにより、スクライブ面積の確保を行
ってきた。
【0012】ここで、このスクライブラインの二重化に
ついて説明する。図7Aにスクライブラインを二重化し
た半導体ウェーハを示し、図7Bに、図7Aにおいて□
で囲まれた部分の拡大平面図を示す。
【0013】図7Aに示すように、通常、半導体ウェー
ハ121上には、半導体装置を製造するためのチップ形
成領域122が複数設けられている。上述のようにスク
ライブラインを二重化する場合には、これらのチップ形
成領域122の外周周辺に、平行な複数のラインパター
ンからなるアライメントマーク123、アライメント計
測パターン124、SEM(走査型電子顕微鏡)用マー
ク125を設け、隣接する二つのチップ形成領域122
間に、複数のアライメントマーク123からなる列と、
複数のアライメント計測パターン124からなる列とを
隣接して並べるようにする。
【0014】
【発明が解決しようとする課題】しかしながら、このよ
うにスクライブラインの二重化を行うと、必然的にウェ
ーハ上における半導体チップどうしの間の間隔が増加し
てしまい、理論収量が減少してしまう。さらに、半導体
装置の微細化による製造プロセスにおける工程の増加に
伴って、アライメントマークの個数は増加する。このア
ライメントマークの増加により、半導体チップ間の間隔
はより増加してしまい、1枚のウェーハにおいて製造可
能な半導体チップの数が減少してしまう。そして、これ
によるコストの上昇が懸念される。
【0015】したがって、半導体チップの収量を最大に
するためには、スクライブライン幅の増加を抑制する必
要がある。このような観点から、アライメントマークの
数が増加した場合であっても、スクライブライン幅の増
加を抑制し、スクライブ面積の増加を抑制することがで
きる技術の開発が望まれていた。
【0016】したがって、この発明の目的は、アライメ
ントマークの数が増加した場合であっても、スクライブ
ライン幅を抑制して、スクライブ面積の増加を抑制する
ことによって、半導体チップの製造における収量を十分
に確保することができ、これにより製造コストの増加を
抑制することが可能な、アライメントマークおよびその
形成方法を提供することにある。
【0017】また、この発明の他の目的は、アライメン
トマークの個数が増加した場合においても、スクライブ
領域の増加を抑制することができ、回路動作に不要なエ
リアの増加を必要最小限に抑え、半導体装置の収量の低
下を抑制して、半導体装置の高コスト化を防止すること
ができる半導体装置の製造方法を提供することにある。
【0018】
【課題を解決するための手段】本発明者は、従来技術が
有する上述の課題を解決すべく、鋭意検討を行った。以
下にその概要を説明する。
【0019】本発明者の知見によれば、アライメントマ
ークは、そのアライメントの目的に応じて使い分けられ
る。例えば、Siウェーハにおけるアライメントにおい
ては、一般的に、ラフアライメントとファインアライメ
ントとが行われている。ここで、これらのラフアライメ
ントおよびファインアライメントを含めたアライメント
の方法について、図面を参照しつつ、以下に具体的に説
明する。
【0020】すなわち、図8に示すように、まず、ステ
ップS1において、Siウェーハを露光機のチャックに
ロードする。
【0021】次に、ステップS2およびステップS3に
おいて、ラフアライメントを行うことにより、大まかな
チップの配列を計測し、Siウェーハ全体の位置の計測
を行う。すなわち、ステップS2において、図9に示す
ように、ラフアライメントチップRA1、RA2における
アライメントマークを順次計測する。その後、ステップ
S3において、これらのラフアライメントチップR
1、RA2におけるアライメントマークの計測によって
得られた計測値に基づいて、Siウェーハ全体のX座標
およびY座標、Siウェーハの回転角度θを算出する。
そして、後のシーケンスにおいて計測されるファインア
ライメントチップFA1〜FA8におけるアライメントマ
ークの座標を求める。
【0022】このようにラフアライメントは、ファイン
アライメントチップFA1〜FA8の座標を求めること
を、その主たる目的としている。そのため、ラフアライ
メントの精度は、ファインアライメントチップFA1
FA8を検出可能な程度であればよい。したがって、ラ
フアライメントの精度としては、具体的には0.1〜
0.2μm程度の精度であればよく、あまり高精度であ
る必要はない。
【0023】その後、ステップS4においては、ステッ
プS3において求められた座標に基づいて、実際にファ
インアライメントチップの計測を行う。このファインア
ライメントチップの計測は、一般に3〜15チップにつ
いて行われる。なお、ここでは、8個のファインアライ
メントチップFA1〜FA8について計測が行われる。
【0024】次に、ステップS5において、ステップS
4で計測されたファインアライメントチップFA1〜F
8の計測値に基づいて、配列シフト(X軸方向、Y軸
方向のオフセット)、配列軸倍率(Siウェーハの伸縮
量)、および配列軸回転(チップ配列の回転成分と直交
度)、必要に応じてショット軸倍率やショット軸回転な
どの、いわゆる線形要因を統計的計算により算出する。
その後、ステップS6に移行する。
【0025】ステップS6において、これらの線形要因
の算出値に基づいて、露光動作を始め、Siウェーハ上
の個々のチップ領域に対して露光を行う。
【0026】以上のようにして行われる露光プロセスに
おいては、ファインアライメントチップFA1〜FA8
計測を行った直後に露光動作を行っているため、最終的
なアライメント精度を決定づけるのは、ファインアライ
メントチップFA1〜FA8の計測精度である。
【0027】ところが、半導体装置の製造プロセスにお
いては、20〜35工程の重ね合わせが必要である。そ
して、これらの20〜35工程のうち、上述したような
ラフアライメントチップRA1、RA2におけるアライメ
ントマークの形成と、ファインアライメントチップFA
1〜FA8におけるアライメントマークの形成とを行う必
要のある工程は、約10〜15工程である。
【0028】このように、アライメントマークの形成
は、多数の工程において必要となる。そのため、スクラ
イブラインの幅としては、約100μm程度では不足す
る場合がある。
【0029】具体的に、アライメントマークの寸法は、
200〜300μm×80μm程度(もしくは、場合に
よって、100μm×100μm程度)である。例え
ば、ある半導体装置の製造プロセスにおいて、アライメ
ントの形成工程が14工程であると仮定する。このと
き、用いられるアライメントマークの寸法が300μm
程度であると、スクライブラインの長さとして、少なく
とも(14×300=)4200μmの長さが必要とな
る。
【0030】また、ファインアライメントマークにおい
ては、約80〜150μm×80μmの大きさでX方向
およびY方向に存在する。そのため、上述におけると同
様の14工程を有する半導体装置の製造プロセスにおい
ては、用いられるファインアライメントマークの寸法が
150μm程度であると、やはり、少なくとも4200
μmの長さが必要となる。さらに、これらの14工程中
において、アライメントマークを複数配置する場合もあ
る。したがって、これらのことを勘案すると、従来、ア
ライメントマーク長は具体的に10mm程度必要とな
る。
【0031】また、スクライブ領域においては、レチク
ル確認エリア、重ね合わせ精度測定用パターン(重ね合
わせ精度を測定するためのマーク)、膜厚検査用パター
ン、簡略化された半導体回路の検査回路なども形成され
ている。そして、これらのパターンの配置される長さと
しては、通常、17000μm程度必要となる。
【0032】したがって、以上のようなスクライブ領域
におけるスクライブ長は、合計(10000μm+17000μm
=)27000μm程度必要になる。
【0033】さて、13mm角の半導体チップの形成を
仮定すると、スクライブの長さとして許容される長さは
26000μm程度である。ところが、この長さでは、
スクライブ長として27000μm程度必要な場合、ス
クライブ長は不足してしまう。そこで、スクライブライ
ンを二重化することにより、スクライブ領域を200μ
m幅に大きくする必要が生じる。
【0034】そこで、本発明者がさらなる検討を行った
ところ、次のような点を想起するに至った。すなわち、
アライメントマークはリソグラフィ工程における露光時
の重ね合わせに用いられる。そのため、アライメントマ
ークは、一度用いられればその使用目的は完了する。そ
して、再度同一のアライメントマークを用いられること
はあまりない。この点を考慮すると、前工程に用いられ
たアライメントマークは、次工程に用いられることがな
いため、少なくとも二重化を行う部分に対して、前工程
のアライメントマーク上に次工程のアライメントマーク
を形成しても、前工程のアライメントマークにおいて支
障は生じない。そこで、二重化を行うようにした部分に
おけるアライメントマークを、重ね合わせるようにすれ
ば、二重化を行う必要がなくなり、スクライブ面積の増
加を抑制することが可能となる。
【0035】この発明は、以上の検討に基づいて案出さ
れたものである。
【0036】したがって、上記目的を達成するために、
この発明の第1の発明は、露光時にアライメントを行う
ために用いられる、基板上に設けられたアライメントマ
ークにおいて、基板上に第1のアライメントマークが設
けられ、第1のアライメントマークの上方で、第1のア
ライメントマークが設けられた層より上層の部分に、第
2のアライメントマークが設けられていることを特徴と
するものである。
【0037】この第1の発明において、好適には、第1
のアライメントマークが設けられた層の上層で、かつ、
第2のアライメントマークが設けられた層の下層に、少
なくとも基板に照射される光を遮光する遮光膜が設けら
れている。
【0038】この第1の発明において、アライメント精
度が高精度であることを要求される工程において、アラ
イメント精度をより高精度化するために、好適には、第
1のアライメントマークが設けられた層を平坦化された
層とする。また、この第1の発明において、より好適に
は、平坦化された第1のアライメントマークが設けられ
た層の上層で、かつ、第2のアライメントマークが設け
られた層の下層に、少なくとも基板に照射される光を遮
光する遮光膜が設けられている。
【0039】この発明の第2の発明は、露光時にアライ
メントを行うために用いられる、基板上に設けられたア
ライメントマークの形成方法において、基板上に第1の
アライメントマークを形成する工程と、第1のアライメ
ントマークの上方で、第1のアライメントマークが形成
された層の上層に、第2のアライメントマークを形成す
る工程とを有することを特徴とするものである。
【0040】この第2の発明において、典型的には、第
1のアライメントマークを形成する工程の後、第2のア
ライメントマークを形成する工程の前に、第1のアライ
メントマークが形成された層の上層で、少なくとも第1
のアライメントマークの上方に、基板に照射される光を
遮光する遮光膜を形成する工程を有する。
【0041】この第2の発明において、アライメント精
度が高精度であることを要求される工程において、アラ
イメント精度をより高精度化するために、好適には、第
1のアライメントマークを形成する工程の後、第2のア
ライメントマークを形成する工程の前に、第1のアライ
メントマークに埋め込み層を形成する工程と、埋め込み
層(第1のアライメントマーク)の平坦化を行う工程と
を有する。
【0042】この第2の発明において、アライメント精
度が高精度であることを要求される工程において、アラ
イメント精度をより高精度化するために、好適には、第
1のアライメントマークを形成する工程の後、第2のア
ライメントマークを形成する工程の前に、第1のアライ
メントマークに埋め込み層を形成する工程と、埋め込み
層(第1のアライメントマーク)の平坦化を行う工程
と、第1のアライメントマークの上方に少なくとも基板
に照射される光を遮光する遮光膜を形成する工程とを有
する。
【0043】この発明の第3の発明は、半導体基板上
に、露光時にアライメントを行うために用いられるアラ
イメントマークを形成する工程を有する半導体装置の製
造方法において、基板上に第1のアライメントマークを
形成する工程と、第1のアライメントマークの上方で、
第1のアライメントマークが形成された層の上層に、第
2のアライメントマークを形成する工程とを有すること
を特徴とするものである。
【0044】この第3の発明において、典型的には、第
1のアライメントマークを形成する工程の後、第2のア
ライメントマークを形成する工程の前に、第1のアライ
メントマークが形成された層の上層で、少なくとも第1
のアライメントマークの上方に、基板に照射される光を
遮光する遮光膜を形成する工程を有する。
【0045】この第3の発明において、アライメント精
度が高精度であることを要求される工程において、アラ
イメント精度をより高精度化するために、好適には、第
1のアライメントマークを形成する工程の後、第2のア
ライメントマークを形成する工程の前に、第1のアライ
メントマークに埋め込み層を形成する工程と、埋め込み
層(第1のアライメントマーク)の平坦化を行う工程と
を有する。
【0046】この第3の発明において、典型的には、第
1のアライメントマークを形成する工程の後、第2のア
ライメントマークを形成する工程の前に、第1のアライ
メントマークに埋め込み層を形成する工程と、埋め込み
層(第1のアライメントマーク)の平坦化を行う工程
と、第1のアライメントマークの上方に少なくとも基板
に照射される光を遮光する遮光膜を形成する工程とを有
する。
【0047】この発明において、典型的には、第1のア
ライメントマークにおける、基板の面に平行なパターン
形状と、第2のアライメントマークにおける、基板の面
に平行なパターン形状とは、互いにほぼ等しいパターン
形状を有する。
【0048】この発明において、基板および半導体基板
とは、アライメントマークが形成された後の基板および
半導体基板を含むものである。
【0049】上述のように構成されたこの発明によるア
ライメントマークおよびその形成方法、並びに半導体装
置の製造方法によれば、スクライブラインの幅の増加を
抑制することができるので、半導体装置の形成領域間の
間隔の増加を抑制することができ、これにより、1枚の
半導体基板(半導体ウェーハ)上に形成される半導体チ
ップの形成領域の減少を防止することができる。
【0050】
【発明の実施の形態】以下、この発明の実施形態につい
て図面を参照しながら説明する。なお、以下の実施形態
の全図においては、同一または対応する部分には同一の
符号を付す。
【0051】まず、この発明の第1の実施形態によるア
ライメントマークの形成方法について説明する。この第
1の実施形態においては、ラフアライメントマークを例
として説明する。図1Aは、この第1の実施形態による
アライメントマーク全体の平面図を示し、図1Bに図1
AのB−B線に沿った断面図を示す。
【0052】図1Aに示すように、この第1の実施形態
によるアライメントマークの形成方法においては、ま
ず、例えばCVD法により、Si基板1上に、例えばS
iO2などからなる第1の層間絶縁膜2を形成する。
【0053】次に、リソグラフィ工程およびエッチング
工程により、この第1の層間絶縁膜2におけるアライメ
ントマーク形成領域に選択的に第1の開口2aを形成す
る。これにより、アライメントマークM1が形成され
る。ここで、この第1の開口2aは、通常、第1の層間
絶縁膜2におけるコンタクトホール(図示せず)の形成
と同時に行われる。また、この第1の開口2aの幅w
は、10μm以下、好適には、2〜4μmの範囲から選
ばれ、この第1の実施形態においては、具体的に3μm
に選ばれる。また、この第1の開口2aの長さlは、1
0μm以下、好適には、3〜5μmの範囲から選ばれ、
この第1の実施形態においては、具体的に4μmに選ば
れる。
【0054】その後、この第1の開口2aの内部に埋め
込むようにして、全面に導電材料を成膜する。次に、例
えば全面エッチバック法により、この導電材料からなる
膜を、第2の層間絶縁膜2の表面が露出するまでエッチ
ングする。ここで、この第1の実施形態においては、埋
め込み工程は、半導体チップの形成領域における、例え
ば接続孔プラグなどの形成と並行して行われる。そのた
め、導電材料としては、一般に接続孔プラグの材料、具
体的にはタングステン(W)やアルミニウム(Al)な
どの導電材料が用いられる。なお、第1の開口2a(ア
ライメントマークM1)に埋め込む導電材料の埋め込み
工程を、別の工程において行うことも可能であり、この
際には、上述した材料以外の材料を用いることも可能で
ある。
【0055】次に、第1の層間絶縁膜2上に、所定の膜
厚の第1の導電層3を形成する。その後、例えばアライ
メントマークM1を用いたラフアライメントを行うステ
ップを有するリソグラフィ工程により、この第1の導電
層3上に、配線のパターン形状およびアライメントマー
クM1とほぼ同様のパターン形状を少なくとも有するレ
ジストパターン(図示せず)を形成する。その後、この
レジストパターンをマスクとしたエッチング工程によ
り、第1の層間絶縁膜2上に配線層(図示せず)を形成
するとともに、アライメントマークM1上に、第1の層
間絶縁膜2における第1の開口2aとほぼ同形状の、第
1の導電層3からなるアライメントマークM2を形成す
る。
【0056】次に、例えばCVD法により、第1の導電
層3からなるアライメントマークM 2を覆うようにし
て、第1の層間絶縁膜2上に、例えばSiO2などから
なる第2の層間絶縁膜4を形成する。
【0057】次に、例えばアライメントマークM2を用
いたラフアライメントを行うステップを有するリソグラ
フィ工程により、第2の層間絶縁膜4上に、接続孔の形
成領域およびアライメントマークM2の部分に開口を有
するレジストパターン(図示せず)を形成する。その
後、このレジストパターンをマスクとしたエッチング工
程により、第1の導電層3からなるパターンの上方にお
ける、第2の層間絶縁膜4の部分に第2の開口4aを形
成する。これにより、アライメントマークM3が形成さ
れる。
【0058】次に、例えばスパッタリング法やCVD法
により、この第2の開口4aに埋め込むようにして、第
2の層間絶縁膜4上に導電材料を成膜する。その後、例
えばエッチバック法により、この導電材料からなる膜を
第2の層間絶縁膜4の表面が露出するまでエッチングす
る。これにより、第2の開口4a(アライメントマーク
3)内に導電材料が埋め込まれる。
【0059】次に、第2の層間絶縁膜4上に、所定膜厚
の第2の導電層5を形成する。その後、例えばアライメ
ントマークM3を用いたラフアライメントを行うステッ
プを有するリソグラフィ工程により、この第2の導電層
5上に、少なくともアライメントマークのパターン形状
を有するレジストパターン(図示せず)を形成する。そ
の後、このレジストパターンをマスクとした、例えばR
IE法などによるエッチング工程により、第2の層間絶
縁膜4の第2の開口4aとほぼ同形状で、第2の導電層
5からなるアライメントマークM4が形成される。
【0060】次に、例えばCVD法により、第2の導電
層5からなるアライメントマークM 4を覆うようにし
て、第2の層間絶縁膜4上に、例えばSiO2などから
なる第3の層間絶縁膜6を形成する。
【0061】次に、アライメントマークM4を用いたラ
フアライメントを行うステップを有するリソグラフィ工
程により、第3の層間絶縁膜6上に、少なくともアライ
メントマークM4の上方に開口を有するレジストパター
ン(図示せず)を形成する。その後、このレジストパタ
ーンをマスクとしたエッチング工程により、第2の導電
層5からなるパターンの上方における、第3の層間絶縁
膜6の部分に第3の開口6aを形成する。これにより、
第3の開口6aからなるアライメントマークM 5が形成
される。
【0062】次に、例えばスパッタリング法やCVD法
により、この第3の開口6aに埋め込むようにして、第
3の層間絶縁膜6上に導電材料を成膜する。その後、例
えばエッチバック法により、この導電材料からなる膜を
第3の層間絶縁膜6の表面が露出するまでエッチングす
る。これにより、第3の開口6a(アライメントマーク
5)の内部に導電材料が埋め込まれる。
【0063】次に、第3の層間絶縁膜6上に、所定の膜
厚の第3の導電層7を形成する。その後、例えばアライ
メントマークM5を用いたラフアライメントを行うステ
ップを有するリソグラフィ工程により、この第3の導電
層6上にアライメントマークのパターン形状を有するレ
ジストパターン(図示せず)を形成する。その後、この
レジストパターンをマスクとして、例えばRIE法など
のエッチングを行う。これにより、第3の開口6aとほ
ぼ同形状で、第3の導電層7からなるアライメントマー
クM6が形成される。
【0064】以上のようにしてアライメントマークの形
成が行われる。その後、順次、所定の工程が行われるご
とに、前工程に用いられたアライメントマーク上に次工
程に用いられるアライメントマークを形成し、すなわ
ち、アライメントマークMi(i=1、2、3、・・
・)の上層で、かつ、アライメントマークMiの上方
に、アライメントマークMi+1(いずれも図示せず)を
形成し、リソグラフィ工程において、これらのアライメ
ントマークを用いて、例えばラフアライメントを行う。
これに伴い、このアライメントマークを用いたアライメ
ントが行われるリソグラフィ工程を経て、所望の半導体
装置が製造される。なお、この第1の実施形態において
は、ラフアライメントについて説明したが、ファインア
ライメントに用いられるアライメントマークについても
同様に形成することが可能である。
【0065】以上説明したように、この第1の実施形態
によれば、前工程のアライメントマーク上に次工程のア
ライメントマークを形成するようにしていることによ
り、すなわち、アライメントマークM1の上方で、か
つ、アライメントマークM1の上層に、同様の形状のア
ライメントマークM2を重ねて設け、同様にして、順次
アライメントマークMi(i=1、2、3、・・・)の上
方で、かつ、アライメントマークMiの上層に、同様の
形状のアライメントマークMi+1を設けるようにしてい
ることにより、アライメントマークの形成領域として使
用する領域を1個のアライメントマークの形成領域とす
ることができるので、このアライメントマークが形成さ
れるスクライブラインの面積を低減することができ、半
導体素子の微細化に伴う、アライメントマークの個数の
増加によるアライメントマークの占有面積の増加を抑制
することができる。これによって、スクライブラインの
幅を従来と同等(具体的には、例えば100μm)程
度、もしくはそれ以下に抑えることができ、アライメン
トマークの個数の増加に伴う半導体チップの理論収量の
低下を防止することができるので、半導体装置の製造コ
ストの増加を抑制することができる。
【0066】次に、この発明の第2の実施形態によるア
ライメントマークの形成方法について説明する。図2A
は、この第2の実施形態によるアライメントマーク全体
の平面図を示し、図2Bに図2AのB−B線に沿った断
面図を示す。
【0067】この第2の実施形態によるアライメントマ
ークの形成方法においては、第1の実施形態とは異な
り、アライメントマークM1が形成された後、このアラ
イメントマークM1を覆うようにして、遮光性を有する
導電材料からなる遮光膜8を形成する。その後、遮光膜
8上に第2の層間絶縁膜4を形成し、さらにこの第2の
開口4aを形成する。これにより、アライメントマーク
3が形成される。その他のことは、第1の実施形態に
おけると同様であるので、説明を省略する。
【0068】この第2の実施形態によれば、前工程のア
ライメントマークM1上に次工程以降のアライメントマ
ークM3を形成するようにしていることにより、第1の
実施形態におけると同様の効果を得ることができる。
【0069】次に、この発明の第3の実施形態によるア
ライメントマークの形成方法について説明する。図3A
は、この第3の実施形態によるアライメントマーク全体
の平面図を示し、図3Bに、図3AのB−B線に沿った
断面図を示す。
【0070】この第3の実施形態によるアライメントマ
ークの形成方法においては、第1の実施形態とは異な
り、アライメントマークM1を形成し、このアライメン
トマークM1の内部に、例えば導電材料からなる埋め込
み層を形成する。その後、例えばCMP法により、この
第1の開口2aの内部以外の部分の埋め込み層を研磨す
ることにより除去する。これにより、アライメントマー
クM1を含む第1の層間絶縁膜2の表面が平坦化され
る。次に、第1の層間絶縁膜2上に第1の導電層3を形
成する。次に、アライメントマークM1を用いたラフア
ライメントを行うステップを有するリソグラフィ工程
と、このリソグラフィ工程により形成されたレジストパ
ターン(図示せず)をマスクとしたエッチング工程によ
り、この導電層をパターンニングする。これにより、ア
ライメントマークM2が形成される。
【0071】その後、例えばCVD法やスパッタリング
法により、第1の層間絶縁膜2上に第2の層間絶縁膜4
を形成する。その後、アライメントマークM2を用いた
リソグラフィ工程により、この第2の層間絶縁膜4上に
レジストパターン(図示せず)を形成する。このレジス
トパターンの形成の際のラフアライメントにおいては、
第2の層間絶縁膜4がアライメント光を透過するため、
第1の導電層3からなるアライメントマークM2を検出
することができる。その他のことは、第1の実施形態に
おけると同様であるので、説明を省略する。
【0072】この第3の実施形態によれば、前工程のア
ライメントマーク上に、次工程のアライメントマークを
形成していることにより、第1の実施形態におけると同
様の効果を得ることができるとともに、平坦面上にアラ
イメントマークを形成していることにより、従来のアラ
イメント精度と同等程度のアライメント精度を得ること
ができる。
【0073】次に、この発明の第4の実施形態によるア
ライメントマークの形成方法について説明する。図4A
は、この第4の実施形態によるアライメントマーク全体
の平面図を示し、図4Bに、図4AのB−B線に沿った
断面図を示す。
【0074】この第4の実施形態によるアライメントマ
ークの形成方法においては、第3の実施形態におけると
同様に、アライメントマークM1を形成した後、このア
ライメントマークM1を構成する第1の開口2aの内部
に、例えば導電材料からなる埋め込み層を形成する。そ
の後、例えばCMP法により、この第1の開口2aの内
部以外の部分の埋め込み層を研磨することにより除去す
る。これにより、第1の層間絶縁膜2の表面が平坦化さ
れる。次に、第1の層間絶縁膜2上に、アライメントマ
ークM1を覆うようにして、第1の導電層3を形成す
る。次に、第3の実施形態とは異なり、第1の導電層3
の少なくともアライメントマークM1を覆う領域のパタ
ーンニングを行わずに、この第1の導電層3を、次工程
以降のアライメントマーク検出時のミラーとして用い
る。
【0075】その後、例えばCVD法やスパッタリング
法により、第1の導電膜3上に第2の層間絶縁膜4を形
成する。その後、第2の層間絶縁膜4上に第2の導電層
5を形成する。その後、この第2の導電膜5をパターン
ニングすることにより、第2の導電層5からなるアライ
メントマークM4を形成する。このアライメントマーク
4は、次工程において、この第2の導電層5を覆うよ
うにして成膜される第3の層間絶縁膜(図4中、図示せ
ず)に接続孔を形成する際の、例えばラフアライメント
を行う際に用いられる。
【0076】その他のことに関しては、第3の実施形態
におけると同様であるので、説明を省略する。
【0077】この第4の実施形態によれば、平坦化され
た前工程のアライメントマーク上に、次工程のアライメ
ントマークを形成していることにより、第1および第3
の実施形態におけると同様の効果を得ることができると
ともに、第1の層間絶縁膜2の表面を平坦化し、この第
1の層間絶縁膜2上に第1の導電層3を形成し、この第
1の導電層3を、次工程以降のアライメントマークの検
出時にミラーとして用いるようにしていることにより、
例えば、第2の導電層5からなるアライメントマークM
4を用いてラフアライメントを行う際に、アライメント
マークM4のマークエッジを検出するとともに、アライ
メント光の第1の導電層3からの反射光(アライメント
反射光)も検出することができるため、得られる信号の
S/N比を向上させることができ、従来のアライメント
精度に比して、信頼性をより高くすることができ、アラ
イメント精度の高精度化を図ることができる。
【0078】次に、この発明の第5の実施形態によるア
ライメントマークについて説明する。図5Aは、この第
5の実施形態によるアライメントマークなどを用いた半
導体ウェーハの平面図を示し、図5Bに、図5Aにおけ
るB−B線に沿った断面図を示す。
【0079】この第5の実施形態によるアライメントマ
ークは、第1〜第4の実施形態によるアライメントマー
クを合わせた構造を有するアライメントマークである。
【0080】すなわち、図5Bに示すように、第1の実
施形態におけると同様にして、Si基板1上に第1の層
間絶縁膜2が設けられ、この第1の層間絶縁膜2上に、
アライメントマークM1を構成する第1の開口2aが設
けられている。また、アライメントマークM1が設けら
れた第1の層間絶縁膜2上には、第2および第4の実施
形態におけると同様に、アライメントマークM1を覆う
ようにして第1の導電層3が設けられている。そして、
この第1の導電層3に設けられた開口3aによりアライ
メントマークM2が構成されている。また、第1の導電
層3を覆うようにして、第2の層間絶縁膜4が設けられ
ている。そして、第3および第4の実施形態におけると
同様に、この第2の層間絶縁膜4の上面は平坦化され、
その上層には、第2の導電層5が設けられている。ま
た、アライメントマークM1の上方で、第2の層間絶縁
膜4上に設けられた第2の導電層5はパターンニングさ
れて、開口5aが設けられている。そして、第2の導電
層5に設けられた開口5aによりアライメントマークM
4が構成され、その下層の第1の導電層3がミラーとし
て用いられる。また、第2の導電層5を覆うようにして
第3の層間絶縁膜6が設けられている。そして、第2の
実施形態におけると同様に、第3の層間絶縁膜6の部分
に開口6aが設けられ、この開口6aによりアライメン
トマークM5が構成されている。
【0081】以上のようにして、前工程のアライメント
マークの上方に、さらに後の工程のアライメントマーク
を設けるようにしていることにより、図5Aに示すよう
に、スクライブライン10に配置する各種のマーク、具
体的には、SEM用マーク11、アライメント計測パタ
ーン12、およびアライメントマークMなどを、二重化
することなく配置することができる。
【0082】以上、この発明の実施形態について具体的
に説明したが、この発明は、上述の実施形態に限定され
るものではなく、この発明の技術的思想に基づく各種の
変形が可能である。
【0083】例えば、上述の実施形態において挙げた数
値、アライメントマークのパターン形状はあくまでも例
に過ぎず、必要に応じてこれと異なる数値、アライメン
トマークのパターン形状を用いてもよい。
【0084】また、例えば上述の第1〜第5の実施形態
においては、この発明をアライメントマークに適用する
例について説明したが、この発明を、アライメント計測
パターンやSEM用パターンなどの半導体チップ間のス
クライブライン上に形成されるすべてのパターンに適用
することが可能である。
【0085】
【発明の効果】以上説明したように、この発明によれ
ば、第1のアライメントマークが形成された層の上層
で、かつ、この第1のアライメントマークの上方に第2
のアライメントマークを形成するようにしていることに
より、アライメントマークの個数が増加した場合におい
ても、スクライブ領域の増加を抑制することができ、回
路動作に不要なエリアの増加を必要最小限に抑え、半導
体装置の収量の低下を抑制して、半導体装置の高コスト
化を防止することができる。
【図面の簡単な説明】
【図1】この発明の第1の実施形態によるアライメント
マークの平面図および断面図を示す。
【図2】この発明の第2の実施形態によるアライメント
マークの平面図および断面図を示す。
【図3】この発明の第3の実施形態によるアライメント
マークの平面図および断面図を示す。
【図4】この発明の第4の実施形態によるアライメント
マークの平面図および断面図を示す。
【図5】この発明の第5の実施形態によるアライメント
マークを適用したウェーハの平面図および断面図を示
す。
【図6】従来技術によるアライメントマークの平面図お
よび断面図を示す。
【図7】従来技術によるアライメントマークにおける問
題点を説明するための平面図および拡大平面図を示す。
【図8】従来技術による露光工程前のアライメント方法
を説明するためのフローチャートである。
【図9】従来技術による露光工程前のアライメント方法
を説明するための略線図である。
【符号の説明】
1・・・Si基板、2・・・第1の層間絶縁膜、2a・
・・第1の開口、3・・・第1の導電層、3a・・・開
口、4・・・第2の層間絶縁膜、4a・・・第2の開
口、5・・・第2の導電層、5a・・・開口、6・・・
第3の層間絶縁膜、6a・・・第3の開口、7・・・第
3の導電層、8・・・遮光膜、10・・・スクライブラ
イン、11・・・SEM用マーク、12・・・アライメ
ント計測パターン、M、Mi・・・アライメントマーク

Claims (15)

    【特許請求の範囲】
  1. 【請求項1】 露光時にアライメントを行うために用い
    られる、基板上に設けられたアライメントマークにおい
    て、 上記基板上に第1のアライメントマークが設けられ、 上記第1のアライメントマークの上方で、上記第1のア
    ライメントマークが設けられた層より上層の部分に、第
    2のアライメントマークが設けられていることを特徴と
    するアライメントマーク。
  2. 【請求項2】 上記第1のアライメントマークが設けら
    れた層の上層で、かつ、上記第2のアライメントマーク
    が設けられた層の下層に、少なくとも上記基板に照射さ
    れる光を遮光する遮光膜が設けられていることを特徴と
    する請求項1記載のアライメントマーク。
  3. 【請求項3】 上記第1のアライメントマークが設けら
    れた層が平坦化された層であることを特徴とする請求項
    1記載のアライメントマーク。
  4. 【請求項4】 上記平坦化された上記第1のアライメン
    トマークが設けられた層の上層で、かつ、上記第2のア
    ライメントマークが設けられた層の下層に、少なくとも
    上記基板に照射される光を遮光する遮光膜が設けられて
    いることを特徴とする請求項3記載のアライメントマー
    ク。
  5. 【請求項5】 上記第1のアライメントマークにおける
    上記基板の面に平行なパターン形状と、上記第2のアラ
    イメントマークにおける上記基板の面に平行なパターン
    形状とがほぼ等しい形状であることを特徴とする請求項
    1記載のアライメントマーク。
  6. 【請求項6】 露光時にアライメントを行うために用い
    られる、基板上に設けられたアライメントマークの形成
    方法において、上記基板上に第1のアライメントマーク
    を形成する工程と、上記第1のアライメントマークの上
    方で、上記第1のアライメントマークが形成された層の
    上層に、第2のアライメントマークを形成する工程とを
    有することを特徴とするアライメントマークの形成方
    法。
  7. 【請求項7】 上記第1のアライメントマークを形成す
    る工程の後、上記第2のアライメントマークを形成する
    工程の前に、上記第1のアライメントマークが形成され
    た層の上層で、少なくとも上記第1のアライメントマー
    クの上方に、上記基板に照射される光を遮光する遮光膜
    を形成する工程を有することを特徴とする請求項6記載
    のアライメントマークの形成方法。
  8. 【請求項8】 上記第1のアライメントマークを形成す
    る工程の後、上記第2のアライメントマークを形成する
    工程の前に、上記第1のアライメントマークに埋め込み
    層を形成する工程と、上記埋め込み層の平坦化を行う工
    程とを有することを特徴とする請求項6記載のアライメ
    ントマークの形成方法。
  9. 【請求項9】 上記第1のアライメントマークを形成す
    る工程の後、上記第2のアライメントマークを形成する
    工程の前に、上記第1のアライメントマークに埋め込み
    層を形成する工程と、上記埋め込み層の平坦化を行う工
    程と、上記第1のアライメントマークの上方に少なくと
    も上記基板に照射される光を遮光する遮光膜を形成する
    工程とを有することを特徴とする請求項6記載のアライ
    メントマークの形成方法。
  10. 【請求項10】 上記基板の面に平行な、上記第1のア
    ライメントマークにおけるパターン形状と、上記基板の
    面に平行な、上記第2のアライメントマークにおけるパ
    ターン形状とを、互いにほぼ等しいパターン形状に形成
    するようにしたことを特徴とする請求項6記載のアライ
    メントマークの形成方法。
  11. 【請求項11】 半導体基板上に、露光時にアライメン
    トを行うために用いられるアライメントマークを形成す
    る工程を有する半導体装置の製造方法において、 上記基板上に第1のアライメントマークを形成する工程
    と、 上記第1のアライメントマークの上方で、上記第1のア
    ライメントマークが形成された層の上層に、第2のアラ
    イメントマークを形成する工程とを有することを特徴と
    する半導体装置の製造方法。
  12. 【請求項12】 上記第1のアライメントマークを形成
    する工程の後、上記第2のアライメントマークを形成す
    る工程の前に、上記第1のアライメントマークが形成さ
    れた層の上層で、少なくとも上記第1のアライメントマ
    ークの上方に、上記基板に照射される光を遮光する遮光
    膜を形成する工程を有することを特徴とする請求項11
    記載の半導体装置の製造方法。
  13. 【請求項13】 上記第1のアライメントマークを形成
    する工程の後、上記第2のアライメントマークを形成す
    る工程の前に、上記第1のアライメントマークに埋め込
    み層を形成する工程と、上記埋め込み層の平坦化を行う
    工程とを有することを特徴とする請求項11記載の半導
    体装置の製造方法。
  14. 【請求項14】 上記第1のアライメントマークを形成
    する工程の後、上記第2のアライメントマークを形成す
    る工程の前に、上記第1のアライメントマークに埋め込
    み層を形成する工程と、上記埋め込み層の平坦化を行う
    工程と、上記第1のアライメントマークの上方に少なく
    とも上記基板に照射される光を遮光する遮光膜を形成す
    る工程とを有することを特徴とする請求項11記載の半
    導体装置の製造方法。
  15. 【請求項15】 上記基板の面に平行な、上記第1のア
    ライメントマークにおけるパターン形状と、上記第2の
    アライメントマークにおけるパターン形状とを、互いに
    ほぼ等しいパターン形状になるように形成するようにし
    たことを特徴とする請求項11記載の半導体装置の製造
    方法。
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