JP2004022631A - 半導体装置およびパターン配置方法 - Google Patents
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Abstract
【課題】ＣＭＰ法を用いて表面研磨される層間絶縁膜の下地導電層に、後工程の写真製版工程においてアライメントサーチマークを安定して容易で確実に検出できるように、ダミー導電層パターンを配置する。
【解決手段】同じ幅の繰り返しパターンから成るアライメントサーチマーク１５をダイシングライン領域１１に配設し、本番導電層パターン１３の形成領域以外のチップ領域１２には、隣接するパターンの幅が互いに異なるダミーパターン１４ａを配置し、アライメントサーチマーク１５の位置検出に用いる信号波形の誤認識を防止する。
【選択図】 図１
【解決手段】同じ幅の繰り返しパターンから成るアライメントサーチマーク１５をダイシングライン領域１１に配設し、本番導電層パターン１３の形成領域以外のチップ領域１２には、隣接するパターンの幅が互いに異なるダミーパターン１４ａを配置し、アライメントサーチマーク１５の位置検出に用いる信号波形の誤認識を防止する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関するもので、特に、ＣＭＰ法での表面平坦性を高めるために、下地層に形成するダミーパターンに関するものである。
【０００２】
【従来の技術】
近年、半導体デバイス、特にＤＲＡＭ回路とロジック回路とを同一半導体基板上に混載したデバイスであるｅＲＡＭにおいて、チップサイズを縮小するために、配線の微細化、配線層の高平坦化が求められる。このため、ＣＭＰ法により層間絶縁膜の平坦化が行われているが、その場合、層間絶縁膜下層のパターンの粗密により平坦度が左右されるため、ＣＭＰ法による平坦性向上のため、層間絶縁膜下層の導電層パターンにおいて、パターンの粗な部分にダミーパターンを配設していた。一方、各配線層や、上下配線層間を接続するコンタクト部のパターニングのための写真製版工程において、下層に形成された、マスク合わせの位置決めに用いるアライメントサーチマークをステッパ装置により検出し、マスク合わせずれを補正して写真製版を行い、レジストパターンの形成を行っていた。
【０００３】
図９（ａ）は、従来の半導体装置における、ＣＭＰ法にて表面研磨される層間絶縁膜の下地導電層の平面図である。図に示すように、ウェハ１内のチップ領域２には、本番パターン４（図示せず）が形成されていない領域に、同じサイズの矩形の繰り返しパターンから成るダミーパターン６が配列され、ダイシングライン領域３に、同じ幅の繰り返しパターンから成るアライメントサーチマーク５が配設されている。
このようなパターンを覆う層間絶縁膜あるいはその上の配線層のパターニング時の写真製版工程において、アライメントサーチマーク５の位置検出を行って、マスク合わせの位置決めを行っているが、アライメントサーチマーク５の位置検出は、レーザ等をアライメントサーチマーク５のパターン幅方向に走査しつつ上方から照射して反射波の信号波形を検出する方法で行っており、検出された信号波形を図９（ｂ）に示す。図において、７はアライメントサーチマーク５の信号波形、８はアライメントサーチマーク５と隣接するダミーパターン６の信号波形である。
【０００４】
また、上層にボンディングパッドが形成される領域９では、通常、パターンを配置しないようにするが、特に平坦度が要求される場合など、図１０（ａ）に示すように、他の領域のダミーパターン６とは別に、同じサイズの矩形の繰り返しパターンから成るダミーパターン６ａを配列することがあった。図１０（ｂ）は、上層にボンディングパッドが形成される領域９の平面図である。
さらに、アライメントサーチマーク５が形成されるダイシングライン領域３においても、通常、パターンを配置しないようにするものであるが、図１１に示すように、同じサイズの矩形の繰り返しパターンから成るダミーパターン６ｂを配列することがあった
【０００５】
【発明が解決しようとする課題】
従来の半導体装置は、以上のように構成され、アライメントマーク５とダミーパターン６（６ａ、６ｂ）とは、両者とも同じ幅の繰り返しパターンであり、このため、図９（ｂ）に示すように、アライメントサーチマーク５の位置検出のために得る信号波形が、アライメントマーク５の信号波形とダミーパターン６の信号波形とで類似している。このため、アライメントサーチマーク５とのパターン幅方向の距離が近接したダミーパターン６をアライメントサーチマーク５と誤認識してしまい、写真製版工程におけるアライメントが安定して確実に行えない等の問題点があった。
【０００６】
この発明は、上記のような問題点を解消するために成されたものであって、写真製版工程においてアライメントサーチマークを安定して容易で確実に検出できるように、ダミーパターンを配置した半導体装置を提供することを目的とする。また、このような半導体装置に適したパターン配置方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
この発明の請求項１記載の半導体装置は、半導体基板上に、被加工膜パターンと、同じ幅の繰り返しパターンから成る写真製版時のアライメントサーチマークと、該アライメントサーチマークおよび上記被加工膜パターンを覆い、ＣＭＰ法を用いて表面研磨された層間絶縁膜とを備えた装置構成であって、上記被加工膜パターンが、本番パターンとダミーパターンとで構成され、少なくとも、上記アライメントサーチマークからパターンの幅方向に所定の距離内の領域に、隣接するパターンの幅が互いに異なる第１のダミーパターンから成る上記ダミーパターンを配設したものである。
【０００８】
この発明の請求項２記載の半導体装置は、請求項１において、上記アライメントサーチマークからパターンの幅方向の距離が１５０μｍ程度までの領域に、上記第１のダミーパターンを配設したものである。
【０００９】
この発明の請求項３記載の半導体装置は、請求項１において、上記アライメントサーチマークをダイシングライン領域に配設し、上記第１のダミーパターンを、チップ領域の内側周囲領域で、上記ダイシングライン領域との境界から１００μｍ程度までの領域に配設したものである。
【００１０】
この発明の請求項４記載の半導体装置は、請求項３において、上記第１のダミーパターンを、上記アライメントサーチマークとパターンの幅方向に対向する領域にのみ配設したものである。
【００１１】
この発明の請求項５記載の半導体装置は、請求項１において、上記アライメントサーチマークをダイシングライン領域に配設し、上記第１のダミーパターンを、チップ領域の内側周囲領域で、上層にボンディングパッドが形成される領域に配設したものである。
【００１２】
この発明の請求項６記載の半導体装置は、請求項３〜５のいずれかにおいて、上記第１のダミーパターンおよび上記本番パターンが配設されたチップの空き領域に、矩形の繰り返しパターン（第２のダミーパターン）から成る上記ダミーパターンを挿入して配列させたものである。
【００１３】
この発明の請求項７記載の半導体装置は、請求項１において、上記アライメントサーチマークをダイシングライン領域に配設し、上記第１のダミーパターンを、上記アライメントサーチマーク形成領域以外の上記ダイシングライン領域内に配設したものである。
【００１４】
この発明の請求項８記載のパターン配置方法は、半導体基板上のチップ領域に、本番パターンとダミーパターンとで構成される被加工膜パターンを配置し、上記半導体基板上のダイシングライン領域に、同じ幅の繰り返しパターンから成る写真製版時のアライメントサーチマークを配置する方法であって、上記ダミーパターンとして、隣接するパターン幅が互いに異なる第１のダミーパターンを上記チップ領域全体に配置する第１ステップと、次いで、上記本番パターンを上記チップ領域内の所定の領域に配置する第２ステップとを備え、上記第２ステップ時に、上記所定の領域の上記第１のダミーパターンを上記本番パターンに置き換え、該本番パターンの周辺領域を抜きパターンにするものである。
【００１５】
この発明の請求項９記載のパターン配置方法は、半導体基板上のチップ領域に、本番パターンとダミーパターンとで構成される被加工膜パターンを配置し、上記半導体基板上のダイシングライン領域に、同じ幅の繰り返しパターンから成る写真製版時のアライメントサーチマークを配置する方法であって、隣接するパターン幅が互いに異なる第１のダミーパターンから成る上記ダミーパターンを上記チップ領域の内側周囲領域に配置する第１ステップと、次いで、上記本番パターンを上記チップ領域内の所定の領域に配置する第２ステップと、次いで、上記第１のダミーパターンおよび上記本番パターンが配設された上記チップの空き領域に、矩形の繰り返しパターン（第２のダミーパターン）から成る上記ダミーパターンを挿入して配列させる第３ステップとを備え、上記第２ステップ時に、上記所定の領域の上記第１のダミーパターンを上記本番パターンに置き換え、該本番パターンの周辺領域を抜きパターンにするものである。
【００１６】
この発明の請求項１０記載のパターン配置方法は、半導体基板上のチップ領域に、本番パターンとダミーパターンとで構成される被加工膜パターンを配置し、上記半導体基板上のダイシングライン領域に、同じ幅の繰り返しパターンから成る写真製版時のアライメントサーチマークを配置する方法であって、上記本番パターンを上記チップ領域内の所定の領域に配置する第１ステップと、次いで、上記本番パターンが配設された上記チップの空き領域に、矩形の繰り返しパターン（第２のダミーパターン）から成る上記ダミーパターンを挿入して配列させる第２ステップと、次いで上記チップ領域の内側周囲領域で、上記アライメントサーチマークとパターンの幅方向に対向する領域あるいは上層にボンディングパッドが形成される領域の一方あるいは双方に、隣接するパターン幅が互いに異なる第１のダミーパターンから成る上記ダミーパターンを、上記第２のダミーパターンに置き換えて配置する第３ステップとを備えたものである。
【００１７】
【発明の実施の形態】
実施の形態１．
以下、この発明の実施の形態１を、図について説明する。
図１（ａ）は、この発明の実施の形態１によるｅＲＡＭ半導体装置における平面図であり、ＣＭＰ法にて表面研磨される層間絶縁膜の下地層を示す。また、図１（ｂ）は、写真製版工程でアライメントサーチマークの位置検出に用いる信号波形である。
図１（ａ）において、１１は半導体基板のチップ領域、１２はダイシングライン領域、１３はチップ領域１１内の被加工膜としての導電層の本番パターンで、ＤＲＡＭパターン１３ａとロジック回路パターン１３ｂとで構成される。１４ａは、チップ領域１１内で本番パターン１３が形成されていない領域に配設された、隣接するパターンの幅が互いに異なるダミーパターンである。なお、このダミーパターン１４ａは、上層に形成される層間絶縁膜（図示せず）のＣＭＰ法による表面研磨時における平坦性向上のため、下地導電層のパターン１３の粗密を改善するために配設されるものである。また、１５は同じ幅の繰り返しパターンから成るアライメントサーチマークである。
【００１８】
なお、このような本番パターン１３とダミーパターン１４ａとで構成される導電層パターンおよびアライメントサーチマーク１５を覆う層間絶縁膜あるいはその上の配線層のパターニング時の写真製版工程において、アライメントサーチマーク１５の位置検出を行って、マスク合わせの位置決めを行っているが、アライメントサーチマーク１５の位置検出は、レーザ等をアライメントサーチマーク１５のパターン幅方向に走査しつつ上方から照射して、図１（ｂ）に示すような反射波の信号波形を検出する方法で行う。図１（ｂ）において、１６ａはダミーパターン１４ａを検出した信号波形（以下、ダミーパターン波形と称す）、１７はアライメントサーチマークを検出した信号波形（以下、アライメントサーチマーク波形と称す）である。
アライメントマーク５は同じ幅の繰り返しパターンであるが、ダミーパターン１４ａは、隣接するパターンの幅が互いに異なるパターンであるため、図１（ｂ）に示すように、ダミーパターン波形１６ａとアライメントサーチマーク波形１７とは、波形形状が異なる。このため、ダミーパターン１４ａをアライメントサーチマーク１５と誤認識することが防止でき、アライメントサーチマーク１５を確実に位置検出でき、写真製版工程におけるアライメントが安定して確実に行える。
【００１９】
図１（ａ）で示すようなパターンの配置を決定する方法を図２に基づいて、以下に示す。
まず、図２（ａ）に示すように、ダイシングライン領域１２の所定の位置にアライメントサーチマーク１５を配置し、チップ領域１１全体に、隣接するパターン幅が互いに異なる全面ダミーパターン１４を配置する。次いで、図２（ｂ）に示すように、本番パターン１３をチップ領域１１内の設計上の所定領域に配置する。このとき、図２（ｃ）に示すように、本番パターン１３配置領域に配置されていた部分の全面ダミーパターン１４を本番パターン１３に置き換え、本番パターン１３の周辺領域を例えば、数μｍの幅で抜きパターン１８にすることで、本番パターン１３とダミーパターン１４ａ（全面ダミーパターン１４の残存部分）との配置を決定する。
このようにパターンの配置を決定することで、チップ領域１１内で、本番パターン１３が形成されていない領域に、隣接するパターンの幅が互いに異なるダミーパターン１４ａを容易に信頼性良く配置できる。
【００２０】
なお、図１、図２では、便宜上１つのチップのみを図示したが、パターン形成を行うウェハ表面には、同様のチップが多数配列されており、検出される信号波形もアライメントサーチマーク１７の左側のみを図示したが、実際には右側の信号波形も同様に検出される。
【００２１】
実施の形態２．
次に、この発明の実施の形態２を図について説明する。
上記実施の形態１では、チップ領域１１内のダミーパターンを、隣接するパターンの幅が互いに異なるダミーパターン１４ａで全て構成したが、この実施の形態では、図３（ａ）に示すように、チップ領域１１の内側周囲領域には、隣接するパターンの幅が互いに異なるダミーパターン１４ｂを配設し、その内側の空き領域には、同じサイズの矩形の繰り返しパターン１９ａ（以下、繰り返しダミーパターン１９ａと称す）をダミーパターンとして配設する。なお、ダミーパターン１４ｂが配設されるチップ領域１１の内側周囲領域は、ダイシングライン領域１２との境界から１００μｍ程度までの領域とする。
【００２２】
このような本番パターン１３とダミーパターン１４ｂ、１９ａとで構成される導電層パターンおよびアライメントサーチマーク１５を覆う層間絶縁膜あるいはその上の配線層のパターニング時の写真製版工程において、上記実施の形態１と同様に、アライメントサーチマーク１５の位置検出を行う際、図３（ｂ）に示すような信号波形が検出される。図において、１６ｂはダミーパターン１４ｂを検出したダミーパターン波形、１７はアライメントサーチマーク波形、２０ａは繰り返しダミーパターン１９ａを検出したダミーパターン波形である。
繰り返しダミーパターン１９ａとアライメントサーチマーク１５とは共に繰り返しパターンであるため信号波形２０ａ、１７の波形形状が類似するものであるが、繰り返しダミーパターン１９ａはアライメントサーチマーク１５に隣接して配設されることはない。また、マスク合わせずれを検出して補正するために行うアライメントサーチマーク１５の位置検出では、アライメントサーチマーク１５の幅方向の両側１５０μｍ程度までの領域範囲で信号波形を観測すれば十分であり、アライメントサーチマーク波形１７と誤認識の可能性のある隣接信号波形であるダミーパターン波形１６ｂは波形形状が異なる。このため、検出した信号波形からアライメントサーチマーク１５を誤認識することなく確実に認識して位置検出することができ、写真製版工程におけるアライメントが安定して確実に行える。
【００２３】
図３（ａ）で示すようなパターンの配置を決定する方法を図４に基づいて、以下に示す。
まず、図４（ａ）に示すように、ダイシングライン領域１２の所定の位置にアライメントサーチマーク１５を配置し、チップ領域１１の内側周囲領域、即ちダイシングライン領域１２との境界から１００μｍ程度までの領域に、隣接するパターン幅が互いに異なるダミーパターン１４ｂを配置する。
次いで、図４（ｂ）に示すように、本番パターン１３をチップ領域１１内の設計上の所定領域に配置する。このとき、図４（ｃ）に示すように、本番パターン１３配置領域に配置されていたダミーパターン１４ｂを本番パターン１３に置き換え、本番パターン１３の周辺領域を例えば、数μｍの幅で抜きパターン１８にする。続いて、ダミーパターン１４ｂおよび本番パターン１３が配設されたチップの空き領域に、同じサイズの矩形の繰り返しダミーパターン１９ａを、挿入して配列させる。このとき、図４（ｄ）にに示すように、空き領域を埋めるように繰り返しダミーパターン１９ａを配置する。
このようにパターンの配置を決定することで、図３（ａ）で示すような、アライメントサーチマーク１５の誤認識が防止できるダミーパターン１４ｂ、１９ａを容易に信頼性良く配置できる。
【００２４】
実施の形態３．
次に、この発明の実施の形態３を図について説明する。
上記実施の形態２では、チップ領域１１の内側周囲領域全体に、隣接するパターン幅が互いに異なるダミーパターン１４ｂを配置したが、この実施の形態では、図５（ａ）に示すように、チップ領域１１の内側周囲領域で、アライメントサーチマーク１５とパターンの幅方向に対抗する領域のみ、隣接するパターンの幅が互いに異なるダミーパターン１４ｃを配設し、その他の空き領域には、同じサイズの矩形の繰り返しパターン１９ｂ（以下、繰り返しダミーパターン１９ｂと称す）をダミーパターンとして配設する。なお、この場合も、ダミーパターン１４ｃが配設される領域は、ダイシングライン領域１２との境界から１００μｍ程度までの領域とする。
【００２５】
このような本番パターン１３とダミーパターン１４ｃ、１９ｂとで構成される導電層パターンおよびアライメントサーチマーク１５を覆う層間絶縁膜あるいはその上の配線層のパターニング時の写真製版工程において、上記実施の形態１と同様に、アライメントサーチマーク１５の位置検出を行う際、図５（ｂ）に示すような信号波形が検出される。なお、この場合、チップ領域１１左側のアライメントサーチマーク１５についての位置検出を示す。図において、１６ｃはダミーパターン１４ｃを検出したダミーパターン波形、１７はアライメントサーチマーク波形、２０ｂは繰り返しダミーパターン１９ｂを検出したダミーパターン波形である。
繰り返しダミーパターン１９ｂとアライメントサーチマーク１５とは共に繰り返しパターンであるため信号波形２０ｂ、１７の波形形状が類似するものであるが、繰り返しダミーパターン１９ｂはアライメントサーチマーク１５に隣接して配設されることはない。また、マスク合わせずれを検出して補正するために行うアライメントサーチマーク１５の位置検出では、アライメントサーチマーク１５の幅方向の両側１５０μｍ程度までの領域範囲で信号波形を観測すれば十分であり、アライメントサーチマーク波形１７と誤認識の可能性のある隣接信号波形であるダミーパターン波形１６ｃは波形形状が異なる。このため、検出した信号波形からアライメントサーチマーク１５を誤認識することなく確実に認識して位置検出することができ、写真製版工程におけるアライメントが安定して確実に行える。
【００２６】
図５（ａ）で示すようなパターンの配置を決定する方法を図６に基づいて、以下に示す。
まず、図６（ａ）に示すように、ダイシングライン領域１２では所定の位置にアライメントサーチマーク１５を配置し、チップ領域１１では、本番パターン１３をチップ領域１１内の設計上の所定領域に配置し、その空き領域に、同じサイズの矩形の繰り返しダミーパターン１９ｂを、空き領域を埋めるように挿入して配列させる。
次いで、図６（ｂ）に示すように、チップ領域１１の内側周囲領域で、アライメントサーチマーク１５とパターンの幅方向に対向する領域に、隣接するパターンの幅が互いに異なるダミーパターン１４ｃを配設する。即ち、該当領域の繰り返しダミーパターン１９ｂを、ダミーパターン１４ｃで置き換える。なお、実際には、図６（ｃ）に示すように、アライメントサーチマーク１５の幅方向の両側にダミーパターン１４ｃが配置される。
このようにパターンの配置を決定することで、図５（ａ）で示すような、アライメントサーチマーク１５の誤認識が防止できるダミーパターン１４ｂ、１９ａを容易に信頼性良く配置できる。
【００２７】
実施の形態４．
この実施の形態では、上層にボンディングパッドが形成されるパッド領域２１で、特に平坦度が要求される場合、図７（ａ）に示すように、このパッド領域２１内に、隣接するパターンの幅が互いに異なるダミーパターン１４ｄを配設し、他の空き領域に繰り返しダミーパターン１９ｂを配設する。なお、図７（ｂ）は、パッド領域２１のみを拡大して示した図である。
この場合、チップ領域１１の内側周囲領域で、アライメントサーチマーク１５とパターンの幅方向に対向する領域において、パッド領域２１とならない領域が存在する場合、上記実施の形態３で示したように、その領域にダミーパターン１４ｃを配設する。
【００２８】
アライメントサーチマーク１５の位置検出時の信号波形は、図７（ｃ）に示すようになり、アライメントサーチマーク波形１７と誤認識の可能性のある隣接信号波形であるダミーパターン波形１６ｄ（ダミーパターン１４ｄの信号波形）は波形形状が異なる。このため、検出した信号波形からアライメントサーチマーク１５を誤認識することなく確実に認識して位置検出することができ、写真製版工程におけるアライメントが安定して確実に行える。
なお、この場合のパターン配置の決定方法は、上記実施の形態３で示した手順と同様であり、繰り返しダミーパターン１９ｂを配置した後、パッド領域２１についてダミーパターン１４ｄに置き換える。
【００２９】
実施の形態５．
この実施の形態では、特に平坦度が要求される場合で、ダイシングライン領域１１にダミーパターンを配設する場合について説明する。図８（ａ）に示すように、ダイシングライン領域１１内全体に、隣接するパターンの幅が互いに異なるダミーパターン１４ｄを配置し、その中の所定の領域をアライメントサーチマーク１５に置き換えてパターン配置を決定し、このような配置決定されたパターン１５、１４ｅをダイシングライン領域１１に配設する。
アライメントサーチマーク１５の位置検出時の信号波形は、図８（ｂ）に示すようになり、アライメントサーチマーク波形１７と誤認識の可能性のある隣接信号波形であるダミーパターン波形１６ｅ（ダミーパターン１４ｅの信号波形）は波形形状が異なる。このため、検出した信号波形からアライメントサーチマーク１５を誤認識することなく確実に認識して位置検出することができ、写真製版工程におけるアライメントが安定して確実に行える。
【００３０】
なお、上記実施の形態では、ダイシングライン領域１１とチップ領域１２とで扱いを分けたが、アライメントサーチマーク１５のパターンの幅方向の距離が１５０μｍ程度までの領域に配設されるダミーパターンが、隣接するパターンの幅が互いに異なるダミーパターンであれば、アライメントサーチマーク１５の信号波形をダミーパターンと誤認識することなく確実に検出できる。
また、上記実施の形態１〜５では、導電層のパターンで説明したが、分離絶縁膜等のパターン形成時にダミーパターンを配設する場合などにも適用でき、同様の効果が得られる。
【００３１】
【発明の効果】
以上のように、この発明の請求項１記載の半導体装置は、半導体基板上に、被加工膜パターンと、同じ幅の繰り返しパターンから成る写真製版時のアライメントサーチマークと、該アライメントサーチマークおよび上記被加工膜パターンを覆い、ＣＭＰ法を用いて表面研磨された層間絶縁膜とを備えた装置構成であって、上記被加工膜パターンが、本番パターンとダミーパターンとで構成され、少なくとも、上記アライメントサーチマークからパターンの幅方向に所定の距離内の領域に、隣接するパターンの幅が互いに異なる第１のダミーパターンから成る上記ダミーパターンを配設したため、上記アライメントサーチマークを誤認識することなく確実に位置検出することができ、写真製版工程におけるアライメントが安定して確実に行え、半導体装置の製造における信頼性および生産性が向上する。
【００３２】
この発明の請求項２記載の半導体装置は、請求項１において、上記アライメントサーチマークからパターンの幅方向の距離が１５０μｍ程度までの領域に、上記第１のダミーパターンを配設したため、アライメントサーチマークを誤認識することなく確実に位置検出することができる、効果的なパターン配置が実現できる。
【００３３】
この発明の請求項３記載の半導体装置は、請求項１において、上記アライメントサーチマークをダイシングライン領域に配設し、上記第１のダミーパターンを、チップ領域の内側周囲領域で、上記ダイシングライン領域との境界から１００μｍ程度までの領域に配設したため、容易で効果的なパターン配置により、アライメントサーチマークを誤認識することなく確実に位置検出することができる。
【００３４】
この発明の請求項４記載の半導体装置は、請求項３において、上記第１のダミーパターンを、上記アライメントサーチマークとパターンの幅方向に対向する領域にのみ配設したため、さらに容易で効果的なパターン配置により、アライメントサーチマークを誤認識することなく確実に位置検出することができる。
【００３５】
この発明の請求項５記載の半導体装置は、請求項１において、上記アライメントサーチマークをダイシングライン領域に配設し、上記第１のダミーパターンを、チップ領域の内側周囲領域で、上層にボンディングパッドが形成される領域に配設したため、高い表面平坦性を有する半導体装置に適用でき、アライメントサーチマークを誤認識することなく確実に位置検出することができる。
【００３６】
この発明の請求項６記載の半導体装置は、請求項３〜５のいずれかにおいて、上記第１のダミーパターンおよび上記本番パターンが配設されたチップの空き領域に、矩形の繰り返しパターン（第２のダミーパターン）から成る上記ダミーパターンを挿入して配列させたため、容易で信頼性良くダミーパターンが配設できる。
【００３７】
この発明の請求項７記載の半導体装置は、請求項１において、上記アライメントサーチマークをダイシングライン領域に配設し、上記第１のダミーパターンを、上記アライメントサーチマーク形成領域以外の上記ダイシングライン領域内に配設したため、高い表面平坦性を有する半導体装置に適用でき、アライメントサーチマークを誤認識することなく確実に位置検出することができる。
【００３８】
この発明の請求項８記載のパターン配置方法は、半導体基板上のチップ領域に、本番パターンとダミーパターンとで構成される被加工膜パターンを配置し、上記半導体基板上のダイシングライン領域に、同じ幅の繰り返しパターンから成る写真製版時のアライメントサーチマークを配置する方法であって、上記ダミーパターンとして、隣接するパターン幅が互いに異なる第１のダミーパターンを上記チップ領域全体に配置する第１ステップと、次いで、上記本番パターンを上記チップ領域内の所定の領域に配置する第２ステップとを備え、上記第２ステップ時に、上記所定の領域の上記第１のダミーパターンを上記本番パターンに置き換え、該本番パターンの周辺領域を抜きパターンにするため、アライメントサーチマークを誤認識することなく確実に位置検出することができる被加工膜パターンを容易で信頼性良く配置できる。
【００３９】
この発明の請求項９記載のパターン配置方法は、半導体基板上のチップ領域に、本番パターンとダミーパターンとで構成される被加工膜パターンを配置し、上記半導体基板上のダイシングライン領域に、同じ幅の繰り返しパターンから成る写真製版時のアライメントサーチマークを配置する方法であって、隣接するパターン幅が互いに異なる第１のダミーパターンから成る上記ダミーパターンを上記チップ領域の内側周囲領域に配置する第１ステップと、次いで、上記本番パターンを上記チップ領域内の所定の領域に配置する第２ステップと、次いで、上記第１のダミーパターンおよび上記本番パターンが配設された上記チップの空き領域に、矩形の繰り返しパターン（第２のダミーパターン）から成る上記ダミーパターンを挿入して配列させる第３ステップとを備え、上記第２ステップ時に、上記所定の領域の上記第１のダミーパターンを上記本番パターンに置き換え、該本番パターンの周辺領域を抜きパターンにするため、アライメントサーチマークを誤認識することなく確実に位置検出することができる被加工膜パターンを容易で信頼性良く配置できる。
【００４０】
この発明の請求項１０記載のパターン配置方法は、半導体基板上のチップ領域に、本番パターンとダミーパターンとで構成される被加工膜パターンを配置し、上記半導体基板上のダイシングライン領域に、同じ幅の繰り返しパターンから成る写真製版時のアライメントサーチマークを配置する方法であって、上記本番パターンを上記チップ領域内の所定の領域に配置する第１ステップと、次いで、上記本番パターンが配設された上記チップの空き領域に、矩形の繰り返しパターン（第２のダミーパターン）から成る上記ダミーパターンを挿入して配列させる第２ステップと、次いで上記チップ領域の内側周囲領域で、上記アライメントサーチマークとパターンの幅方向に対向する領域あるいは上層にボンディングパッドが形成される領域の一方あるいは双方に、隣接するパターン幅が互いに異なる第１のダミーパターンから成る上記ダミーパターンを、上記第２のダミーパターンに置き換えて配置する第３ステップとを備えたため、アライメントサーチマークを誤認識することなく確実に位置検出することができる被加工膜パターンを容易で信頼性良く配置できる。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるｅＲＡＭ半導体装置における平面図およびアライメントサーチマークの位置検出に用いる信号波形である。
【図２】この発明の実施の形態１によるパターンの配置方法を示す図である。
【図３】この発明の実施の形態２によるｅＲＡＭ半導体装置における平面図およびアライメントサーチマークの位置検出に用いる信号波形である。
【図４】この発明の実施の形態２によるパターンの配置方法を示す図である。
【図５】この発明の実施の形態３によるｅＲＡＭ半導体装置における平面図およびアライメントサーチマークの位置検出に用いる信号波形である。
【図６】この発明の実施の形態３によるパターンの配置方法を示す図である。
【図７】この発明の実施の形態４によるｅＲＡＭ半導体装置における平面図およびアライメントサーチマークの位置検出に用いる信号波形である。
【図８】この発明の実施の形態５によるはダイシングライン領域の平面図およびアライメントサーチマークの位置検出に用いる信号波形である。
【図９】従来の半導体装置における平面図およびアライメントサーチマークの位置検出に用いる信号波形である。
【図１０】従来の別例による半導体装置における平面図である。
【図１１】従来の別例による半導体装置のダイシング領域における平面図である。
【符号の説明】
１１ チップ領域、１２ ダイシングライン領域、
１３ 本番パターン、
１４ 隣接するパターンの幅が互いに異なる全面ダミーパターン、
１４ａ，１４ｂ，１４ｃ，１４ｄ，１４ｅ 隣接するパターンの幅が互いに異なるダミーパターン、
１５ アライメントサーチマーク、
１９ａ，１９ｂ，矩形の繰り返しパターンとしての繰り返しダミーパターン、
２１ パッド領域。
【発明の属する技術分野】
この発明は、半導体装置に関するもので、特に、ＣＭＰ法での表面平坦性を高めるために、下地層に形成するダミーパターンに関するものである。
【０００２】
【従来の技術】
近年、半導体デバイス、特にＤＲＡＭ回路とロジック回路とを同一半導体基板上に混載したデバイスであるｅＲＡＭにおいて、チップサイズを縮小するために、配線の微細化、配線層の高平坦化が求められる。このため、ＣＭＰ法により層間絶縁膜の平坦化が行われているが、その場合、層間絶縁膜下層のパターンの粗密により平坦度が左右されるため、ＣＭＰ法による平坦性向上のため、層間絶縁膜下層の導電層パターンにおいて、パターンの粗な部分にダミーパターンを配設していた。一方、各配線層や、上下配線層間を接続するコンタクト部のパターニングのための写真製版工程において、下層に形成された、マスク合わせの位置決めに用いるアライメントサーチマークをステッパ装置により検出し、マスク合わせずれを補正して写真製版を行い、レジストパターンの形成を行っていた。
【０００３】
図９（ａ）は、従来の半導体装置における、ＣＭＰ法にて表面研磨される層間絶縁膜の下地導電層の平面図である。図に示すように、ウェハ１内のチップ領域２には、本番パターン４（図示せず）が形成されていない領域に、同じサイズの矩形の繰り返しパターンから成るダミーパターン６が配列され、ダイシングライン領域３に、同じ幅の繰り返しパターンから成るアライメントサーチマーク５が配設されている。
このようなパターンを覆う層間絶縁膜あるいはその上の配線層のパターニング時の写真製版工程において、アライメントサーチマーク５の位置検出を行って、マスク合わせの位置決めを行っているが、アライメントサーチマーク５の位置検出は、レーザ等をアライメントサーチマーク５のパターン幅方向に走査しつつ上方から照射して反射波の信号波形を検出する方法で行っており、検出された信号波形を図９（ｂ）に示す。図において、７はアライメントサーチマーク５の信号波形、８はアライメントサーチマーク５と隣接するダミーパターン６の信号波形である。
【０００４】
また、上層にボンディングパッドが形成される領域９では、通常、パターンを配置しないようにするが、特に平坦度が要求される場合など、図１０（ａ）に示すように、他の領域のダミーパターン６とは別に、同じサイズの矩形の繰り返しパターンから成るダミーパターン６ａを配列することがあった。図１０（ｂ）は、上層にボンディングパッドが形成される領域９の平面図である。
さらに、アライメントサーチマーク５が形成されるダイシングライン領域３においても、通常、パターンを配置しないようにするものであるが、図１１に示すように、同じサイズの矩形の繰り返しパターンから成るダミーパターン６ｂを配列することがあった
【０００５】
【発明が解決しようとする課題】
従来の半導体装置は、以上のように構成され、アライメントマーク５とダミーパターン６（６ａ、６ｂ）とは、両者とも同じ幅の繰り返しパターンであり、このため、図９（ｂ）に示すように、アライメントサーチマーク５の位置検出のために得る信号波形が、アライメントマーク５の信号波形とダミーパターン６の信号波形とで類似している。このため、アライメントサーチマーク５とのパターン幅方向の距離が近接したダミーパターン６をアライメントサーチマーク５と誤認識してしまい、写真製版工程におけるアライメントが安定して確実に行えない等の問題点があった。
【０００６】
この発明は、上記のような問題点を解消するために成されたものであって、写真製版工程においてアライメントサーチマークを安定して容易で確実に検出できるように、ダミーパターンを配置した半導体装置を提供することを目的とする。また、このような半導体装置に適したパターン配置方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
この発明の請求項１記載の半導体装置は、半導体基板上に、被加工膜パターンと、同じ幅の繰り返しパターンから成る写真製版時のアライメントサーチマークと、該アライメントサーチマークおよび上記被加工膜パターンを覆い、ＣＭＰ法を用いて表面研磨された層間絶縁膜とを備えた装置構成であって、上記被加工膜パターンが、本番パターンとダミーパターンとで構成され、少なくとも、上記アライメントサーチマークからパターンの幅方向に所定の距離内の領域に、隣接するパターンの幅が互いに異なる第１のダミーパターンから成る上記ダミーパターンを配設したものである。
【０００８】
この発明の請求項２記載の半導体装置は、請求項１において、上記アライメントサーチマークからパターンの幅方向の距離が１５０μｍ程度までの領域に、上記第１のダミーパターンを配設したものである。
【０００９】
この発明の請求項３記載の半導体装置は、請求項１において、上記アライメントサーチマークをダイシングライン領域に配設し、上記第１のダミーパターンを、チップ領域の内側周囲領域で、上記ダイシングライン領域との境界から１００μｍ程度までの領域に配設したものである。
【００１０】
この発明の請求項４記載の半導体装置は、請求項３において、上記第１のダミーパターンを、上記アライメントサーチマークとパターンの幅方向に対向する領域にのみ配設したものである。
【００１１】
この発明の請求項５記載の半導体装置は、請求項１において、上記アライメントサーチマークをダイシングライン領域に配設し、上記第１のダミーパターンを、チップ領域の内側周囲領域で、上層にボンディングパッドが形成される領域に配設したものである。
【００１２】
この発明の請求項６記載の半導体装置は、請求項３〜５のいずれかにおいて、上記第１のダミーパターンおよび上記本番パターンが配設されたチップの空き領域に、矩形の繰り返しパターン（第２のダミーパターン）から成る上記ダミーパターンを挿入して配列させたものである。
【００１３】
この発明の請求項７記載の半導体装置は、請求項１において、上記アライメントサーチマークをダイシングライン領域に配設し、上記第１のダミーパターンを、上記アライメントサーチマーク形成領域以外の上記ダイシングライン領域内に配設したものである。
【００１４】
この発明の請求項８記載のパターン配置方法は、半導体基板上のチップ領域に、本番パターンとダミーパターンとで構成される被加工膜パターンを配置し、上記半導体基板上のダイシングライン領域に、同じ幅の繰り返しパターンから成る写真製版時のアライメントサーチマークを配置する方法であって、上記ダミーパターンとして、隣接するパターン幅が互いに異なる第１のダミーパターンを上記チップ領域全体に配置する第１ステップと、次いで、上記本番パターンを上記チップ領域内の所定の領域に配置する第２ステップとを備え、上記第２ステップ時に、上記所定の領域の上記第１のダミーパターンを上記本番パターンに置き換え、該本番パターンの周辺領域を抜きパターンにするものである。
【００１５】
この発明の請求項９記載のパターン配置方法は、半導体基板上のチップ領域に、本番パターンとダミーパターンとで構成される被加工膜パターンを配置し、上記半導体基板上のダイシングライン領域に、同じ幅の繰り返しパターンから成る写真製版時のアライメントサーチマークを配置する方法であって、隣接するパターン幅が互いに異なる第１のダミーパターンから成る上記ダミーパターンを上記チップ領域の内側周囲領域に配置する第１ステップと、次いで、上記本番パターンを上記チップ領域内の所定の領域に配置する第２ステップと、次いで、上記第１のダミーパターンおよび上記本番パターンが配設された上記チップの空き領域に、矩形の繰り返しパターン（第２のダミーパターン）から成る上記ダミーパターンを挿入して配列させる第３ステップとを備え、上記第２ステップ時に、上記所定の領域の上記第１のダミーパターンを上記本番パターンに置き換え、該本番パターンの周辺領域を抜きパターンにするものである。
【００１６】
この発明の請求項１０記載のパターン配置方法は、半導体基板上のチップ領域に、本番パターンとダミーパターンとで構成される被加工膜パターンを配置し、上記半導体基板上のダイシングライン領域に、同じ幅の繰り返しパターンから成る写真製版時のアライメントサーチマークを配置する方法であって、上記本番パターンを上記チップ領域内の所定の領域に配置する第１ステップと、次いで、上記本番パターンが配設された上記チップの空き領域に、矩形の繰り返しパターン（第２のダミーパターン）から成る上記ダミーパターンを挿入して配列させる第２ステップと、次いで上記チップ領域の内側周囲領域で、上記アライメントサーチマークとパターンの幅方向に対向する領域あるいは上層にボンディングパッドが形成される領域の一方あるいは双方に、隣接するパターン幅が互いに異なる第１のダミーパターンから成る上記ダミーパターンを、上記第２のダミーパターンに置き換えて配置する第３ステップとを備えたものである。
【００１７】
【発明の実施の形態】
実施の形態１．
以下、この発明の実施の形態１を、図について説明する。
図１（ａ）は、この発明の実施の形態１によるｅＲＡＭ半導体装置における平面図であり、ＣＭＰ法にて表面研磨される層間絶縁膜の下地層を示す。また、図１（ｂ）は、写真製版工程でアライメントサーチマークの位置検出に用いる信号波形である。
図１（ａ）において、１１は半導体基板のチップ領域、１２はダイシングライン領域、１３はチップ領域１１内の被加工膜としての導電層の本番パターンで、ＤＲＡＭパターン１３ａとロジック回路パターン１３ｂとで構成される。１４ａは、チップ領域１１内で本番パターン１３が形成されていない領域に配設された、隣接するパターンの幅が互いに異なるダミーパターンである。なお、このダミーパターン１４ａは、上層に形成される層間絶縁膜（図示せず）のＣＭＰ法による表面研磨時における平坦性向上のため、下地導電層のパターン１３の粗密を改善するために配設されるものである。また、１５は同じ幅の繰り返しパターンから成るアライメントサーチマークである。
【００１８】
なお、このような本番パターン１３とダミーパターン１４ａとで構成される導電層パターンおよびアライメントサーチマーク１５を覆う層間絶縁膜あるいはその上の配線層のパターニング時の写真製版工程において、アライメントサーチマーク１５の位置検出を行って、マスク合わせの位置決めを行っているが、アライメントサーチマーク１５の位置検出は、レーザ等をアライメントサーチマーク１５のパターン幅方向に走査しつつ上方から照射して、図１（ｂ）に示すような反射波の信号波形を検出する方法で行う。図１（ｂ）において、１６ａはダミーパターン１４ａを検出した信号波形（以下、ダミーパターン波形と称す）、１７はアライメントサーチマークを検出した信号波形（以下、アライメントサーチマーク波形と称す）である。
アライメントマーク５は同じ幅の繰り返しパターンであるが、ダミーパターン１４ａは、隣接するパターンの幅が互いに異なるパターンであるため、図１（ｂ）に示すように、ダミーパターン波形１６ａとアライメントサーチマーク波形１７とは、波形形状が異なる。このため、ダミーパターン１４ａをアライメントサーチマーク１５と誤認識することが防止でき、アライメントサーチマーク１５を確実に位置検出でき、写真製版工程におけるアライメントが安定して確実に行える。
【００１９】
図１（ａ）で示すようなパターンの配置を決定する方法を図２に基づいて、以下に示す。
まず、図２（ａ）に示すように、ダイシングライン領域１２の所定の位置にアライメントサーチマーク１５を配置し、チップ領域１１全体に、隣接するパターン幅が互いに異なる全面ダミーパターン１４を配置する。次いで、図２（ｂ）に示すように、本番パターン１３をチップ領域１１内の設計上の所定領域に配置する。このとき、図２（ｃ）に示すように、本番パターン１３配置領域に配置されていた部分の全面ダミーパターン１４を本番パターン１３に置き換え、本番パターン１３の周辺領域を例えば、数μｍの幅で抜きパターン１８にすることで、本番パターン１３とダミーパターン１４ａ（全面ダミーパターン１４の残存部分）との配置を決定する。
このようにパターンの配置を決定することで、チップ領域１１内で、本番パターン１３が形成されていない領域に、隣接するパターンの幅が互いに異なるダミーパターン１４ａを容易に信頼性良く配置できる。
【００２０】
なお、図１、図２では、便宜上１つのチップのみを図示したが、パターン形成を行うウェハ表面には、同様のチップが多数配列されており、検出される信号波形もアライメントサーチマーク１７の左側のみを図示したが、実際には右側の信号波形も同様に検出される。
【００２１】
実施の形態２．
次に、この発明の実施の形態２を図について説明する。
上記実施の形態１では、チップ領域１１内のダミーパターンを、隣接するパターンの幅が互いに異なるダミーパターン１４ａで全て構成したが、この実施の形態では、図３（ａ）に示すように、チップ領域１１の内側周囲領域には、隣接するパターンの幅が互いに異なるダミーパターン１４ｂを配設し、その内側の空き領域には、同じサイズの矩形の繰り返しパターン１９ａ（以下、繰り返しダミーパターン１９ａと称す）をダミーパターンとして配設する。なお、ダミーパターン１４ｂが配設されるチップ領域１１の内側周囲領域は、ダイシングライン領域１２との境界から１００μｍ程度までの領域とする。
【００２２】
このような本番パターン１３とダミーパターン１４ｂ、１９ａとで構成される導電層パターンおよびアライメントサーチマーク１５を覆う層間絶縁膜あるいはその上の配線層のパターニング時の写真製版工程において、上記実施の形態１と同様に、アライメントサーチマーク１５の位置検出を行う際、図３（ｂ）に示すような信号波形が検出される。図において、１６ｂはダミーパターン１４ｂを検出したダミーパターン波形、１７はアライメントサーチマーク波形、２０ａは繰り返しダミーパターン１９ａを検出したダミーパターン波形である。
繰り返しダミーパターン１９ａとアライメントサーチマーク１５とは共に繰り返しパターンであるため信号波形２０ａ、１７の波形形状が類似するものであるが、繰り返しダミーパターン１９ａはアライメントサーチマーク１５に隣接して配設されることはない。また、マスク合わせずれを検出して補正するために行うアライメントサーチマーク１５の位置検出では、アライメントサーチマーク１５の幅方向の両側１５０μｍ程度までの領域範囲で信号波形を観測すれば十分であり、アライメントサーチマーク波形１７と誤認識の可能性のある隣接信号波形であるダミーパターン波形１６ｂは波形形状が異なる。このため、検出した信号波形からアライメントサーチマーク１５を誤認識することなく確実に認識して位置検出することができ、写真製版工程におけるアライメントが安定して確実に行える。
【００２３】
図３（ａ）で示すようなパターンの配置を決定する方法を図４に基づいて、以下に示す。
まず、図４（ａ）に示すように、ダイシングライン領域１２の所定の位置にアライメントサーチマーク１５を配置し、チップ領域１１の内側周囲領域、即ちダイシングライン領域１２との境界から１００μｍ程度までの領域に、隣接するパターン幅が互いに異なるダミーパターン１４ｂを配置する。
次いで、図４（ｂ）に示すように、本番パターン１３をチップ領域１１内の設計上の所定領域に配置する。このとき、図４（ｃ）に示すように、本番パターン１３配置領域に配置されていたダミーパターン１４ｂを本番パターン１３に置き換え、本番パターン１３の周辺領域を例えば、数μｍの幅で抜きパターン１８にする。続いて、ダミーパターン１４ｂおよび本番パターン１３が配設されたチップの空き領域に、同じサイズの矩形の繰り返しダミーパターン１９ａを、挿入して配列させる。このとき、図４（ｄ）にに示すように、空き領域を埋めるように繰り返しダミーパターン１９ａを配置する。
このようにパターンの配置を決定することで、図３（ａ）で示すような、アライメントサーチマーク１５の誤認識が防止できるダミーパターン１４ｂ、１９ａを容易に信頼性良く配置できる。
【００２４】
実施の形態３．
次に、この発明の実施の形態３を図について説明する。
上記実施の形態２では、チップ領域１１の内側周囲領域全体に、隣接するパターン幅が互いに異なるダミーパターン１４ｂを配置したが、この実施の形態では、図５（ａ）に示すように、チップ領域１１の内側周囲領域で、アライメントサーチマーク１５とパターンの幅方向に対抗する領域のみ、隣接するパターンの幅が互いに異なるダミーパターン１４ｃを配設し、その他の空き領域には、同じサイズの矩形の繰り返しパターン１９ｂ（以下、繰り返しダミーパターン１９ｂと称す）をダミーパターンとして配設する。なお、この場合も、ダミーパターン１４ｃが配設される領域は、ダイシングライン領域１２との境界から１００μｍ程度までの領域とする。
【００２５】
このような本番パターン１３とダミーパターン１４ｃ、１９ｂとで構成される導電層パターンおよびアライメントサーチマーク１５を覆う層間絶縁膜あるいはその上の配線層のパターニング時の写真製版工程において、上記実施の形態１と同様に、アライメントサーチマーク１５の位置検出を行う際、図５（ｂ）に示すような信号波形が検出される。なお、この場合、チップ領域１１左側のアライメントサーチマーク１５についての位置検出を示す。図において、１６ｃはダミーパターン１４ｃを検出したダミーパターン波形、１７はアライメントサーチマーク波形、２０ｂは繰り返しダミーパターン１９ｂを検出したダミーパターン波形である。
繰り返しダミーパターン１９ｂとアライメントサーチマーク１５とは共に繰り返しパターンであるため信号波形２０ｂ、１７の波形形状が類似するものであるが、繰り返しダミーパターン１９ｂはアライメントサーチマーク１５に隣接して配設されることはない。また、マスク合わせずれを検出して補正するために行うアライメントサーチマーク１５の位置検出では、アライメントサーチマーク１５の幅方向の両側１５０μｍ程度までの領域範囲で信号波形を観測すれば十分であり、アライメントサーチマーク波形１７と誤認識の可能性のある隣接信号波形であるダミーパターン波形１６ｃは波形形状が異なる。このため、検出した信号波形からアライメントサーチマーク１５を誤認識することなく確実に認識して位置検出することができ、写真製版工程におけるアライメントが安定して確実に行える。
【００２６】
図５（ａ）で示すようなパターンの配置を決定する方法を図６に基づいて、以下に示す。
まず、図６（ａ）に示すように、ダイシングライン領域１２では所定の位置にアライメントサーチマーク１５を配置し、チップ領域１１では、本番パターン１３をチップ領域１１内の設計上の所定領域に配置し、その空き領域に、同じサイズの矩形の繰り返しダミーパターン１９ｂを、空き領域を埋めるように挿入して配列させる。
次いで、図６（ｂ）に示すように、チップ領域１１の内側周囲領域で、アライメントサーチマーク１５とパターンの幅方向に対向する領域に、隣接するパターンの幅が互いに異なるダミーパターン１４ｃを配設する。即ち、該当領域の繰り返しダミーパターン１９ｂを、ダミーパターン１４ｃで置き換える。なお、実際には、図６（ｃ）に示すように、アライメントサーチマーク１５の幅方向の両側にダミーパターン１４ｃが配置される。
このようにパターンの配置を決定することで、図５（ａ）で示すような、アライメントサーチマーク１５の誤認識が防止できるダミーパターン１４ｂ、１９ａを容易に信頼性良く配置できる。
【００２７】
実施の形態４．
この実施の形態では、上層にボンディングパッドが形成されるパッド領域２１で、特に平坦度が要求される場合、図７（ａ）に示すように、このパッド領域２１内に、隣接するパターンの幅が互いに異なるダミーパターン１４ｄを配設し、他の空き領域に繰り返しダミーパターン１９ｂを配設する。なお、図７（ｂ）は、パッド領域２１のみを拡大して示した図である。
この場合、チップ領域１１の内側周囲領域で、アライメントサーチマーク１５とパターンの幅方向に対向する領域において、パッド領域２１とならない領域が存在する場合、上記実施の形態３で示したように、その領域にダミーパターン１４ｃを配設する。
【００２８】
アライメントサーチマーク１５の位置検出時の信号波形は、図７（ｃ）に示すようになり、アライメントサーチマーク波形１７と誤認識の可能性のある隣接信号波形であるダミーパターン波形１６ｄ（ダミーパターン１４ｄの信号波形）は波形形状が異なる。このため、検出した信号波形からアライメントサーチマーク１５を誤認識することなく確実に認識して位置検出することができ、写真製版工程におけるアライメントが安定して確実に行える。
なお、この場合のパターン配置の決定方法は、上記実施の形態３で示した手順と同様であり、繰り返しダミーパターン１９ｂを配置した後、パッド領域２１についてダミーパターン１４ｄに置き換える。
【００２９】
実施の形態５．
この実施の形態では、特に平坦度が要求される場合で、ダイシングライン領域１１にダミーパターンを配設する場合について説明する。図８（ａ）に示すように、ダイシングライン領域１１内全体に、隣接するパターンの幅が互いに異なるダミーパターン１４ｄを配置し、その中の所定の領域をアライメントサーチマーク１５に置き換えてパターン配置を決定し、このような配置決定されたパターン１５、１４ｅをダイシングライン領域１１に配設する。
アライメントサーチマーク１５の位置検出時の信号波形は、図８（ｂ）に示すようになり、アライメントサーチマーク波形１７と誤認識の可能性のある隣接信号波形であるダミーパターン波形１６ｅ（ダミーパターン１４ｅの信号波形）は波形形状が異なる。このため、検出した信号波形からアライメントサーチマーク１５を誤認識することなく確実に認識して位置検出することができ、写真製版工程におけるアライメントが安定して確実に行える。
【００３０】
なお、上記実施の形態では、ダイシングライン領域１１とチップ領域１２とで扱いを分けたが、アライメントサーチマーク１５のパターンの幅方向の距離が１５０μｍ程度までの領域に配設されるダミーパターンが、隣接するパターンの幅が互いに異なるダミーパターンであれば、アライメントサーチマーク１５の信号波形をダミーパターンと誤認識することなく確実に検出できる。
また、上記実施の形態１〜５では、導電層のパターンで説明したが、分離絶縁膜等のパターン形成時にダミーパターンを配設する場合などにも適用でき、同様の効果が得られる。
【００３１】
【発明の効果】
以上のように、この発明の請求項１記載の半導体装置は、半導体基板上に、被加工膜パターンと、同じ幅の繰り返しパターンから成る写真製版時のアライメントサーチマークと、該アライメントサーチマークおよび上記被加工膜パターンを覆い、ＣＭＰ法を用いて表面研磨された層間絶縁膜とを備えた装置構成であって、上記被加工膜パターンが、本番パターンとダミーパターンとで構成され、少なくとも、上記アライメントサーチマークからパターンの幅方向に所定の距離内の領域に、隣接するパターンの幅が互いに異なる第１のダミーパターンから成る上記ダミーパターンを配設したため、上記アライメントサーチマークを誤認識することなく確実に位置検出することができ、写真製版工程におけるアライメントが安定して確実に行え、半導体装置の製造における信頼性および生産性が向上する。
【００３２】
この発明の請求項２記載の半導体装置は、請求項１において、上記アライメントサーチマークからパターンの幅方向の距離が１５０μｍ程度までの領域に、上記第１のダミーパターンを配設したため、アライメントサーチマークを誤認識することなく確実に位置検出することができる、効果的なパターン配置が実現できる。
【００３３】
この発明の請求項３記載の半導体装置は、請求項１において、上記アライメントサーチマークをダイシングライン領域に配設し、上記第１のダミーパターンを、チップ領域の内側周囲領域で、上記ダイシングライン領域との境界から１００μｍ程度までの領域に配設したため、容易で効果的なパターン配置により、アライメントサーチマークを誤認識することなく確実に位置検出することができる。
【００３４】
この発明の請求項４記載の半導体装置は、請求項３において、上記第１のダミーパターンを、上記アライメントサーチマークとパターンの幅方向に対向する領域にのみ配設したため、さらに容易で効果的なパターン配置により、アライメントサーチマークを誤認識することなく確実に位置検出することができる。
【００３５】
この発明の請求項５記載の半導体装置は、請求項１において、上記アライメントサーチマークをダイシングライン領域に配設し、上記第１のダミーパターンを、チップ領域の内側周囲領域で、上層にボンディングパッドが形成される領域に配設したため、高い表面平坦性を有する半導体装置に適用でき、アライメントサーチマークを誤認識することなく確実に位置検出することができる。
【００３６】
この発明の請求項６記載の半導体装置は、請求項３〜５のいずれかにおいて、上記第１のダミーパターンおよび上記本番パターンが配設されたチップの空き領域に、矩形の繰り返しパターン（第２のダミーパターン）から成る上記ダミーパターンを挿入して配列させたため、容易で信頼性良くダミーパターンが配設できる。
【００３７】
この発明の請求項７記載の半導体装置は、請求項１において、上記アライメントサーチマークをダイシングライン領域に配設し、上記第１のダミーパターンを、上記アライメントサーチマーク形成領域以外の上記ダイシングライン領域内に配設したため、高い表面平坦性を有する半導体装置に適用でき、アライメントサーチマークを誤認識することなく確実に位置検出することができる。
【００３８】
この発明の請求項８記載のパターン配置方法は、半導体基板上のチップ領域に、本番パターンとダミーパターンとで構成される被加工膜パターンを配置し、上記半導体基板上のダイシングライン領域に、同じ幅の繰り返しパターンから成る写真製版時のアライメントサーチマークを配置する方法であって、上記ダミーパターンとして、隣接するパターン幅が互いに異なる第１のダミーパターンを上記チップ領域全体に配置する第１ステップと、次いで、上記本番パターンを上記チップ領域内の所定の領域に配置する第２ステップとを備え、上記第２ステップ時に、上記所定の領域の上記第１のダミーパターンを上記本番パターンに置き換え、該本番パターンの周辺領域を抜きパターンにするため、アライメントサーチマークを誤認識することなく確実に位置検出することができる被加工膜パターンを容易で信頼性良く配置できる。
【００３９】
この発明の請求項９記載のパターン配置方法は、半導体基板上のチップ領域に、本番パターンとダミーパターンとで構成される被加工膜パターンを配置し、上記半導体基板上のダイシングライン領域に、同じ幅の繰り返しパターンから成る写真製版時のアライメントサーチマークを配置する方法であって、隣接するパターン幅が互いに異なる第１のダミーパターンから成る上記ダミーパターンを上記チップ領域の内側周囲領域に配置する第１ステップと、次いで、上記本番パターンを上記チップ領域内の所定の領域に配置する第２ステップと、次いで、上記第１のダミーパターンおよび上記本番パターンが配設された上記チップの空き領域に、矩形の繰り返しパターン（第２のダミーパターン）から成る上記ダミーパターンを挿入して配列させる第３ステップとを備え、上記第２ステップ時に、上記所定の領域の上記第１のダミーパターンを上記本番パターンに置き換え、該本番パターンの周辺領域を抜きパターンにするため、アライメントサーチマークを誤認識することなく確実に位置検出することができる被加工膜パターンを容易で信頼性良く配置できる。
【００４０】
この発明の請求項１０記載のパターン配置方法は、半導体基板上のチップ領域に、本番パターンとダミーパターンとで構成される被加工膜パターンを配置し、上記半導体基板上のダイシングライン領域に、同じ幅の繰り返しパターンから成る写真製版時のアライメントサーチマークを配置する方法であって、上記本番パターンを上記チップ領域内の所定の領域に配置する第１ステップと、次いで、上記本番パターンが配設された上記チップの空き領域に、矩形の繰り返しパターン（第２のダミーパターン）から成る上記ダミーパターンを挿入して配列させる第２ステップと、次いで上記チップ領域の内側周囲領域で、上記アライメントサーチマークとパターンの幅方向に対向する領域あるいは上層にボンディングパッドが形成される領域の一方あるいは双方に、隣接するパターン幅が互いに異なる第１のダミーパターンから成る上記ダミーパターンを、上記第２のダミーパターンに置き換えて配置する第３ステップとを備えたため、アライメントサーチマークを誤認識することなく確実に位置検出することができる被加工膜パターンを容易で信頼性良く配置できる。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるｅＲＡＭ半導体装置における平面図およびアライメントサーチマークの位置検出に用いる信号波形である。
【図２】この発明の実施の形態１によるパターンの配置方法を示す図である。
【図３】この発明の実施の形態２によるｅＲＡＭ半導体装置における平面図およびアライメントサーチマークの位置検出に用いる信号波形である。
【図４】この発明の実施の形態２によるパターンの配置方法を示す図である。
【図５】この発明の実施の形態３によるｅＲＡＭ半導体装置における平面図およびアライメントサーチマークの位置検出に用いる信号波形である。
【図６】この発明の実施の形態３によるパターンの配置方法を示す図である。
【図７】この発明の実施の形態４によるｅＲＡＭ半導体装置における平面図およびアライメントサーチマークの位置検出に用いる信号波形である。
【図８】この発明の実施の形態５によるはダイシングライン領域の平面図およびアライメントサーチマークの位置検出に用いる信号波形である。
【図９】従来の半導体装置における平面図およびアライメントサーチマークの位置検出に用いる信号波形である。
【図１０】従来の別例による半導体装置における平面図である。
【図１１】従来の別例による半導体装置のダイシング領域における平面図である。
【符号の説明】
１１ チップ領域、１２ ダイシングライン領域、
１３ 本番パターン、
１４ 隣接するパターンの幅が互いに異なる全面ダミーパターン、
１４ａ，１４ｂ，１４ｃ，１４ｄ，１４ｅ 隣接するパターンの幅が互いに異なるダミーパターン、
１５ アライメントサーチマーク、
１９ａ，１９ｂ，矩形の繰り返しパターンとしての繰り返しダミーパターン、
２１ パッド領域。
Claims (10)
- 半導体基板上に、被加工膜パターンと、同じ幅の繰り返しパターンから成る写真製版時のアライメントサーチマークと、該アライメントサーチマークおよび上記被加工膜パターンを覆い、ＣＭＰ法を用いて表面研磨された層間絶縁膜とを備えた半導体装置において、上記被加工膜パターンが、本番パターンとダミーパターンとで構成され、少なくとも、上記アライメントサーチマークからパターンの幅方向に所定の距離内の領域に、隣接するパターンの幅が互いに異なる第１のダミーパターンから成る上記ダミーパターンを配設したことを特徴とする半導体装置。
- 上記アライメントサーチマークからパターンの幅方向の距離が１５０μｍ程度までの領域に、上記第１のダミーパターンを配設したことを特徴とする請求項１記載の半導体装置。
- 上記アライメントサーチマークをダイシングライン領域に配設し、上記第１のダミーパターンを、チップ領域の内側周囲領域で、上記ダイシングライン領域との境界から１００μｍ程度までの領域に配設したことを特徴とする請求項１記載の半導体装置。
- 上記第１のダミーパターンを、上記アライメントサーチマークとパターンの幅方向に対向する領域にのみ配設したことを特徴とする請求項３記載の半導体装置。
- 上記アライメントサーチマークをダイシングライン領域に配設し、上記第１のダミーパターンを、チップ領域の内側周囲領域で、上層にボンディングパッドが形成される領域に配設したことを特徴とする請求項１記載の半導体装置。
- 上記第１のダミーパターンおよび上記本番パターンが配設されたチップの空き領域に、矩形の繰り返しパターン（第２のダミーパターン）から成る上記ダミーパターンを挿入して配列させたことを特徴とする請求項３〜５のいずれかに記載の半導体装置。
- 上記アライメントサーチマークをダイシングライン領域に配設し、上記第１のダミーパターンを、上記アライメントサーチマーク形成領域以外の上記ダイシングライン領域内に配設したことを特徴とする請求項１記載の半導体装置。
- 半導体基板上のチップ領域に、本番パターンとダミーパターンとで構成される被加工膜パターンを配置し、上記半導体基板上のダイシングライン領域に、同じ幅の繰り返しパターンから成る写真製版時のアライメントサーチマークを配置するパターン配置方法において、上記ダミーパターンとして、隣接するパターン幅が互いに異なる第１のダミーパターンを上記チップ領域全体に配置する第１ステップと、次いで、上記本番パターンを上記チップ領域内の所定の領域に配置する第２ステップとを備え、上記第２ステップ時に、上記所定の領域の上記第１のダミーパターンを上記本番パターンに置き換え、該本番パターンの周辺領域を抜きパターンにすることを特徴とするパターン配置方法。
- 半導体基板上のチップ領域に、本番パターンとダミーパターンとで構成される被加工膜パターンを配置し、上記半導体基板上のダイシングライン領域に、同じ幅の繰り返しパターンから成る写真製版時のアライメントサーチマークを配置するパターン配置方法において、隣接するパターン幅が互いに異なる第１のダミーパターンから成る上記ダミーパターンを上記チップ領域の内側周囲領域に配置する第１ステップと、次いで、上記本番パターンを上記チップ領域内の所定の領域に配置する第２ステップと、次いで、上記第１のダミーパターンおよび上記本番パターンが配設された上記チップの空き領域に、矩形の繰り返しパターン（第２のダミーパターン）から成る上記ダミーパターンを挿入して配列させる第３ステップとを備え、上記第２ステップ時に、上記所定の領域の上記第１のダミーパターンを上記本番パターンに置き換え、該本番パターンの周辺領域を抜きパターンにすることを特徴とするパターン配置方法。
- 半導体基板上のチップ領域に、本番パターンとダミーパターンとで構成される被加工膜パターンを配置し、上記半導体基板上のダイシングライン領域に、同じ幅の繰り返しパターンから成る写真製版時のアライメントサーチマークを配置するパターン配置方法において、上記本番パターンを上記チップ領域内の所定の領域に配置する第１ステップと、次いで、上記本番パターンが配設された上記チップの空き領域に、矩形の繰り返しパターン（第２のダミーパターン）から成る上記ダミーパターンを挿入して配列させる第２ステップと、次いで上記チップ領域の内側周囲領域で、上記アライメントサーチマークとパターンの幅方向に対向する領域あるいは上層にボンディングパッドが形成される領域の一方あるいは双方に、隣接するパターン幅が互いに異なる第１のダミーパターンから成る上記ダミーパターンを、上記第２のダミーパターンに置き換えて配置する第３ステップとを備えたことを特徴とするパターン配置方法。
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008192937A (ja) * | 2007-02-06 | 2008-08-21 | Elpida Memory Inc | ダミーパターンを有する半導体装置 |
| JP2010008772A (ja) * | 2008-06-27 | 2010-01-14 | Fujitsu Microelectronics Ltd | レチクルデータ作成方法、レチクルデータ作成装置及びウェハ |
| WO2011021342A1 (ja) * | 2009-08-21 | 2011-02-24 | パナソニック株式会社 | 半導体装置 |
| WO2014125994A1 (ja) * | 2013-02-18 | 2014-08-21 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置及びその設計方法 |
| JP2015018874A (ja) * | 2013-07-09 | 2015-01-29 | キヤノン株式会社 | 形成方法及び基板 |
-
2002
- 2002-06-13 JP JP2002172340A patent/JP2004022631A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008192937A (ja) * | 2007-02-06 | 2008-08-21 | Elpida Memory Inc | ダミーパターンを有する半導体装置 |
| JP2010008772A (ja) * | 2008-06-27 | 2010-01-14 | Fujitsu Microelectronics Ltd | レチクルデータ作成方法、レチクルデータ作成装置及びウェハ |
| US8513777B2 (en) | 2008-06-27 | 2013-08-20 | Fujitsu Semiconductor Limited | Method and apparatus for generating reticle data |
| WO2011021342A1 (ja) * | 2009-08-21 | 2011-02-24 | パナソニック株式会社 | 半導体装置 |
| US8552550B2 (en) | 2009-08-21 | 2013-10-08 | Panasonic Corporation | Semiconductor device |
| WO2014125994A1 (ja) * | 2013-02-18 | 2014-08-21 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置及びその設計方法 |
| JP2015018874A (ja) * | 2013-07-09 | 2015-01-29 | キヤノン株式会社 | 形成方法及び基板 |
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