WO2008069212A1 - 半導体ウェハおよびこれを用いた半導体装置の製造方法 - Google Patents

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semiconductor
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Shigeo Masai
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Panasonic Corporation
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Definitions

  • the present invention relates to a semiconductor wafer and a method for manufacturing a semiconductor device using the same, and in particular,
  • the wafer position is recognized in the wafer dicing process
  • the chip position is recognized in the process of picking up the semiconductor chip after the dicing process.
  • a large number of elements are collectively formed on a semiconductor wafer through an oxidation process, an electrode formation process, an impurity diffusion process, and the like, which are diced and individually separated by dicing.
  • a method of picking up a semiconductor chip divided into two and mounting it on a mounting member such as a lead frame or a film carrier is employed.
  • the dicing technique uses four recognition targets 2 in a non-acquisition region (surplus region) in the outer periphery of the surface of the semiconductor wafer 1 in advance. , 3, 4 and 5 are formed by placing two each on the XY axis passing through the approximate center of wafer 1, and optically detecting this recognition target to detect the position and dicing When the line is determined, the method is used.
  • the four recognition targets 2, 3, 4, and 5 are formed on the surface of the semiconductor wafer 1, and the targets are detected by an optical detection means such as an optical microscope.
  • the targets 2, 3, 4, and 5 are first detected by an optical detection means, for example, an alignment point O of an optical microscope.
  • the reference position of the semiconductor wafer 1 is recognized based on the relative positional relationship between the detected target position and the alignment point O of the microscope. Since the recognition targets 2, 3, 4, and 5 of the semiconductor wafer 1 can be clearly detected, it is possible to accurately recognize the position of the semiconductor wafer 1 without causing erroneous recognition of the reference position of the semiconductor wafer 1 (Patent Literature) 1).
  • step 1 The semiconductor chip 6 to be picked up first is determined, the collet (gripping means) is positioned corresponding to the position, and the semiconductor chip 6 is picked up by the collet.
  • step 2 Then, after picking up, move the collet by a predetermined pitch.
  • step 3 The pattern recognition of the semiconductor chip 6 is performed at that position, and the collet position is corrected according to the actual position of the semiconductor chip 6.
  • step 4 After picking up the corresponding semiconductor chip 6, return to Step 2 and repeat this operation.
  • the position information of the outermost three points of the semiconductor chip is obtained, the position where the semiconductor chip is present is predicted based on this, and the collet holding means is determined based on this prediction As a positioning with respect to the chip! /, Ru (Patent Document 2).
  • Patent Document 1 Japanese Patent Laid-Open No. 6-120322
  • Patent Document 2 Japanese Patent Laid-Open No. 3-180050
  • the number of dicings per semiconductor wafer increases. For example, when dimming a lmm square semiconductor chip in a 12-inch semiconductor wafer, 300 or more dicing steps are required in the same direction, for example, the X-axis direction.
  • the position of the semiconductor wafer is recognized in advance by four targets! Recognizing the position of the semiconductor wafer in advance is effective for non-small chips.
  • the position is determined by 300 blade feeds. .
  • the dicing blade position error is 0.2 111, and an error of 60 m may occur with 300 blade feeds. If a dicing line is formed with a width of 60 am or less! /, The position error of 60 mm is not sufficient to cut the dicing line.
  • Transistors, resistors, semiconductor integrated circuit devices, optical semiconductor devices Etc. (hereinafter referred to as circuit area) It may cause a situation such as cutting.
  • the present invention has been made in view of the above circumstances, and when the number of dicing increases with the miniaturization of a semiconductor chip, the positional deviation of the dicing position is reduced, and high yields are strongly promoted. With the goal.
  • Another object of the present invention is to reliably detect the position of a semiconductor chip after dicing and improve pickup efficiency.
  • the semiconductor wafer of the present invention includes a recognition target that can be detected by at least one optical detection unit for each predetermined number of (semiconductor device formation region) chips.
  • the position of the semiconductor wafer can be recognized from the position of the recognition target.
  • the position of the recognition target is detected by an optical detection means, so that the position of the semiconductor device formation region (chip) is recognized, and productivity is improved and defective products are obtained. It is characterized by preventing pick-up and chip removal.
  • the present invention is a semiconductor wafer defined in a plurality of semiconductor device formation regions. Therefore, at least one recognition target is provided for each predetermined number of the semiconductor device formation regions on the surface of the semiconductor wafer, and the recognition target can be detected by an optical detection means. The position on the semiconductor wafer can be recognized based on the determined position.
  • the position of the recognition target can be detected.
  • the semiconductor device formation region that is, the chip position. Therefore, even when the expanded state of the expanded sheet becomes uneven within the semiconductor wafer, or when the amount of expansion of the sheet varies due to the ambient temperature, the sheet quality, etc., the semiconductor device formation region should be specified. Therefore, it is possible to prevent defective products from being picked up and chips from being left behind.
  • At least one recognition target is disposed for each semiconductor device formation region.
  • the recognition target includes one formed by an uppermost wiring layer of a semiconductor process.
  • the present invention includes the semiconductor wafer further including a dummy semiconductor device formation region (dummy chip) in which one recognition target is formed for each predetermined number of semiconductor device formation regions.
  • the semiconductor wafer includes the semiconductor wafer from which a protective film is removed above the recognition target.
  • the optical recognition of the recognition target becomes more reliable.
  • the protective film includes a polyimide film.
  • the recognition target includes a target formed in a region corresponding to a peripheral edge of the semiconductor device formation region.
  • the recognition target is formed in a region corresponding to the periphery of the semiconductor device formation region where a large misalignment is likely to occur, so that positioning with higher accuracy is possible.
  • the recognition target includes a target disposed in the vicinity of the pad.
  • the recognition target in the semiconductor wafer, includes a pad or a material pattern that forms the pad in the vicinity of the pad.
  • this configuration it is possible to efficiently improve the positional accuracy during mounting, and it can be formed only by changing the photomask in the patterning process of the node. Further, for example, by using a method of forming a blank pattern in the pad pattern, it is possible to form the pad pattern without increasing the occupied area. In addition, when bonding, molten metal or the like flows into the region that has become the extraction pattern, so that the connection can be made without lowering the electrical connectivity, and the electrical resistance is not increased.
  • the recognition target includes a band-shaped protective film removal region including the top of the pad.
  • the recognition target includes one that is different for each semiconductor device formation region and formed so as to be individually recognizable.
  • the recognition target includes at least two recognition targets provided on the same line.
  • the recognition target includes at least two recognition targets provided at predetermined intervals for each line.
  • the recognition target in the semiconductor wafer, includes a rectangular pattern having a side parallel to a line corresponding to a dicing line of the chip. According to this configuration, the rectangular pattern is effective because it is less likely to cause pattern deterioration, and the effect of easily detecting the deviation is achieved.
  • a photomask for realizing the semiconductor wafer is configured.
  • a recognition target can be easily formed in a normal process without adding a special process by attaching a recognition pattern to the photomask.
  • the present invention includes the photomask including one recognition pattern per sheet.
  • a recognition pattern can be applied to each predetermined number of semiconductor device formation regions corresponding to one photomask.
  • the mounting work becomes easier, including judgment of pass / fail.
  • the photomask further includes one photomask corresponding to a predetermined number of each semiconductor device formation region and a recognition dummy pattern over the entire surface of the semiconductor device formation region. According to this configuration, since at least one recognition dummy pattern is provided on one photomask, a recognition target that can be easily identified, that is, a semiconductor wafer provided with a dummy semiconductor device formation region (dummy chip) is provided. Can be formed.
  • a method for manufacturing a semiconductor device using the semiconductor wafer wherein a dicing step of dividing the semiconductor wafer into individual chips corresponding to a semiconductor device formation region includes the recognition
  • the method includes a step of optically detecting a target, a step of determining a dicing line according to the recognition target, and a step of performing dicing according to the dicing line.
  • the method for manufacturing a semiconductor device includes a step of picking up a semiconductor wafer divided into individual chips corresponding to the semiconductor device formation region in the dicing step. Optically detecting the recognition target, and determining a pickup position according to the recognition target.
  • the recognition target is
  • 1S It is configured to be identifiable for each chip, and is divided into individual chips in the inspection process for inspecting each chip, the process of storing the inspection result in the memory together with each recognition target, and the dicing process.
  • a unique identification pattern such as a number to each semiconductor device formation region
  • the inspection result obtained in the inspection process is stored in a memory, so that a group according to the characteristics of the chip can be obtained. Appropriate uses can be realized, such as by grouping, and it is possible to improve the yield.
  • the recognition target formed on the surface of the semiconductor wafer can be clearly recognized, when the semiconductor wafer position is recognized during the dicing process of semiconductor manufacturing. It eliminates misrecognition and realizes high-precision dicing. Further, since the recognition target can be clearly recognized during the semiconductor manufacturing pickup process, it is possible to recognize the chip position, improve productivity, and prevent defective pick-up and chip leaving.
  • FIG. 1 is a diagram showing a semiconductor wafer according to a first embodiment of the present invention.
  • FIG. 2 is a diagram showing a position confirmation method in a semiconductor wafer dicing process according to the first embodiment of the present invention.
  • FIG. 3 shows a photomask used in Embodiment 2 of the present invention.
  • FIG. 4 is a sectional view of a semiconductor wafer according to a second embodiment of the present invention.
  • FIG. 5 is an explanatory diagram showing a chip pickup method according to the second embodiment of the present invention.
  • FIG. 6 shows a photomask used in Embodiment 3 of the present invention.
  • FIG. 7 shows a semiconductor wafer according to a third embodiment of the present invention.
  • FIG. 8 shows a semiconductor chip according to a fourth embodiment of the present invention.
  • FIG. 11 shows a semiconductor chip in a fifth embodiment of the present invention.
  • FIGS. 1 and 2 are views showing a semiconductor wafer according to the first embodiment of the present invention.
  • the same reference numerals are given to the same parts as those of the conventional semiconductor wafer shown in FIG. Figure 1 shows a diced semiconductor wafer, and Figures 2 (a) and (b) show the dicing process.
  • the present embodiment is characterized in that a large number of semiconductor device forming regions (chips) 6 are formed in the semiconductor wafer 1, and a recognition target 7 is formed in each semiconductor device forming region.
  • a circuit region is formed for each semiconductor device formation region 6 of the semiconductor wafer 1, and each semiconductor device formation region 6 is formed as a recognition target 7 when the uppermost wiring layer is formed in the semiconductor manufacturing process.
  • a wiring pattern is formed.
  • These recognition targets 7 are produced by using a wiring photomask when the wiring layer is bent in the production of a semiconductor wafer. These targets 7 are arranged at the same interval on the XY axis in the semiconductor wafer.
  • the size of the recognition target 7 is preferably large, but may be about 50 m.
  • the cutting table 8 on which the semiconductor wafer 1 is mounted can be moved in the X and Y directions, and can be rotated. To do.
  • the cutting table 8 is moved in the XY directions, and the target placed on the X axis of the semiconductor wafer 1 at the alignment point O of the objective microscope. Arrange so that the lower right corner of 7a is located.
  • the X-axis direction and the Y-axis direction of the cutting table 8 are moved from this state, and arranged so that the alignment point O of the objective microscope is located at the lower right end of the target 7b closest to the target 7a.
  • the movement distances of the cutting table 8 at the alignment point O of the objective microscope in the X-axis direction and the Y-axis direction are measured.
  • the distance of the recognition target in the X axis direction is d
  • the movement distance in the X axis direction from the lower right end of the target to the lower right end of the adjacent target is ⁇ ⁇
  • an error due to one dicing is 0.2 m. This makes it possible to dice the entire surface of the semiconductor wafer, so that dicing can be performed accurately.
  • the wafer ring mounted on the outer periphery of the semiconductor wafer is not diced or the effective circuit area of the semiconductor wafer is removed. To improve yield it can.
  • FIG. 3 is a view showing a photomask used for forming a semiconductor wafer according to an embodiment of the present invention
  • FIG. 4 is a cross-sectional view of a semiconductor wafer having a wiring layer formed using this photomask
  • FIG. FIG. 3 is a top view showing a state after dicing the semiconductor wafer as in Embodiment 1 and before mounting on a mounting member such as a lead frame or a film carrier, and the same parts as those in FIGS. 1 and 2 are denoted by the same reference numerals.
  • Fig. 5 (b) is an enlarged view of the main part of Fig. 5 (a).
  • an L-shaped pattern is used as a recognition target 12 in a dummy semiconductor device formation region (hereinafter referred to as a dummy chip) 11 constituting a recognition pattern region.
  • a dummy chip a dummy semiconductor device formation region
  • These recognition targets 12 are produced by using a photomask for wiring during wiring patterning in the production of a semiconductor wafer.
  • FIG. 3 shows a photomask for pattern formation of the uppermost layer wiring used when patterning the wiring layer in manufacturing a semiconductor wafer.
  • the photomask 9 has a circuit area formed in each pattern 10.
  • One recognition pattern 7R corresponding to the recognition target (7) is provided for each chip in the surplus area of each pattern 10, and one recognition pattern 12 corresponding to the recognition target 12 is provided on the photomask 9.
  • a dummy area 11R with pattern 12R is provided.
  • FIG. 4 is a cross-sectional view of the dummy chip 11 having a recognition pattern. The polyimide film is formed in the other pattern region. On the dummy chip 11 having the force recognition target 12, no polyimide film is formed for easy detection by an optical detection means, for example, an optical microscope. .
  • a semiconductor device formation region (hereinafter referred to as a dummy chip 11 including a recognition target 12 and a recognition target 7 formed by patterning using the photomask and a recognition target 7).
  • the semiconductor wafer 1 having the lower chip 6) is aligned and diced by the same method as in the first embodiment, and is attached to the sheet 18.
  • the pickup recognition target 12 is formed on the dummy chip 11 having the recognition pattern, and the protective film 13 is formed on the pickup recognition target 12.
  • the polyimide film is removed.
  • a recognition target 12 consisting of the uppermost wiring layer is formed on the surface of the silicon substrate 17 constituting the semiconductor wafer via an interlayer insulating film 16, and this upper layer is inorganic protection such as a silicon oxide film and a silicon nitride film.
  • An organic protective film 13 that also serves as a film 14 and a polyimide film is formed.
  • Reference numeral 15 denotes an interlayer insulating film between the wirings.
  • the dummy chip 11 constituting the recognition target as the second recognition pattern is manufactured using a wiring photomask during patterning of the wiring layer during manufacture of the semiconductor wafer as described above.
  • the size of the pattern for forming the recognition target 12 is preferably large, but the shape of about lOO ⁇ m can be any shape as long as it can be detected by optical detection means.
  • the semiconductor wafer 1 includes dummy chips 11 each having a recognition pattern 12 for each predetermined number of chips, and a recognition target 7 is formed in a wiring layer for each chip.
  • FIG. 5 shows an expanded state of the expanded sheet 18 to which a plurality of chips 6 are fixed.
  • step S1 First, the target for recognition on the dummy chip 11 is recognized by the target 12 by the recognition camera using the optical detection means. At this time, information is previously stored in the pickup device so as not to pick up the dummy chip 11 having the recognition target 12 and the chip which has become defective by the inspection (information such as a wafer map generated by the inspection). Remember it).
  • Step S2 Next, the collet (gripping means) is moved by the distance between the chip recognized by the recognition camera and the chip, and the chip is picked up by the collet.
  • step S3 Next recognition target 12 chip If the collet moves to step SI, perform step SI. Thereafter, repeat steps S1 to S3.
  • the recognition target 12 can optically recognize the chip, the defective chip pickup and chip caused by the variation of the chip of the expanded sheet and the chip interval are recognized by recognizing the chip and the chip interval of the peripheral chip. The effect of eliminating the remaining is obtained.
  • the force at which the recognition target 7 is formed for each chip may be a pattern that can be individually identified for each chip, such as a pattern including an address or name.
  • step S1 First, the recognition target 7 is sequentially recognized by the recognition camera using the optical detection means and stored in the memory. Then check. At this time, information is stored in advance in the pickup device so that the dummy chip 11 having the recognition target and the chip which has become defective by the inspection are not picked up (information such as a wafer map generated by the inspection).
  • Step S2 Next, the collet (gripping means) is moved by the distance between the chip recognized by the recognition camera and the chip interval, and the chip is picked up by the collet.
  • step S3 When the collet moves to the next recognition target 12 chip, perform step S1. Thereafter, repeat steps S1 to S3.
  • FIG. 6 is a diagram showing a photomask used for forming a semiconductor wafer according to an embodiment of the present invention.
  • FIG. 7 is a diagram showing a semiconductor wafer formed using this photomask. Equivalent parts are indicated by the same symbols. 6 (b) is an enlarged view of the main part of FIG. 6 (a), and FIG. 7 (b) is an enlarged view of the main part of FIG. 7 (a).
  • FIG. 7 shows a semiconductor wafer formed using a photomask for pattern formation of the uppermost layer wiring used during patterning of the wiring layer during manufacture of the semiconductor wafer.
  • this semiconductor wafer has a recognition target for each chip. No. 7 is provided, and a recognition target 12 is provided in an area corresponding to the dummy chip 11, one for each photomask.
  • this photomask 9 has a circuit area formed in each pattern 10.
  • an L-shaped pattern is formed as a recognition target 12 by the uppermost wiring layer of the semiconductor process.
  • These recognition targets 12 are manufactured using a wiring photomask as shown in FIGS. 6A and 6B during wiring patterning in the production of a semiconductor wafer.
  • the recognition pattern 12R for forming the recognition target 12 is formed on the entire surface of the pattern 11R for forming the dummy chip 11.
  • a polyimide film as an organic protective film 13 covering the wiring layer is formed in order to facilitate detection with an optical microscope.
  • the dummy chip 11 constituting the recognition target as the second recognition pattern is manufactured using a wiring photomask during patterning of the wiring layer during manufacture of the semiconductor wafer.
  • the size of the recognition target 12 is larger, the shape of about ⁇ may be any shape as long as it can be detected by an optical detection means.
  • the uppermost wiring layer is used.
  • a recognition pattern is formed on the bottom layer, it is possible to use a lower layer wiring that is not limited to the uppermost wiring layer as long as it is an optically recognizable pattern.
  • FIG. 8 is an enlarged explanatory view showing a semiconductor device formation region (hereinafter referred to as a semiconductor chip) 6 on a semiconductor wafer according to an embodiment of the present invention, and FIG.
  • FIG. 8 is a view showing one semiconductor chip 6 on the semiconductor wafer 1 as shown in FIG. 7, and in the present embodiment, the recognition target is formed in a region corresponding to the periphery of the chip; It is composed of a punching pattern obtained by forming a cross-shaped punching pattern 22 on the gold layer constituting the node 21.
  • the region corresponding to the chip periphery that is likely to cause a large positional deviation is recognized.
  • the recognition target can be formed simply by changing the photomask in the pad patterning process. Further, since the blank pattern is formed in the pad pattern, it can be formed on the pad without increasing the occupied area. In addition, as shown in FIG. 10, when bonding, molten metal flows into the region where the punched pattern 22 is formed, so that the connection can be made without lowering the electrical connectivity, and the electrical resistance is increased. Nor. Furthermore, the bonding strength with the bonding wire 23 is improved.
  • FIG. 11 is an enlarged explanatory view showing the semiconductor chip 6 on the semiconductor wafer according to the embodiment of the present invention
  • FIG. 12 is a BB sectional view thereof.
  • FIG. 8 is a diagram showing one semiconductor device formation region (semiconductor chip) 6 on the semiconductor wafer 1 as shown in FIG. 7, and in the present embodiment, the recognition target is located in a region corresponding to the peripheral edge of the chip.
  • the recognition target is formed of a protective film removal region 24 from which the strip-shaped protective film 13 including the pad is removed.
  • the interface between the gold layer constituting the pad 21 and the protective film 13 and the interface between the protective film and the substrate surface have an orthogonal part, and this orthogonal part is detected as the center of the recognition target, thereby improving positional accuracy. Can be achieved.
  • the present invention As described above, according to the present invention, high-precision dicing can be performed even when a chip is miniaturized, and high-precision pickup can be easily performed in the pickup process.
  • the present invention can be applied to a semiconductor wafer for forming a fine chip such as the above and a method for manufacturing a semiconductor device using the same.

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Abstract

　チップの微細化に際しても、ダイシング位置の位置ずれを低減し、高歩留まり化をはかる。ダイシング後の半導体チップの位置検出を確実にし、ピックアップ効率を向上する。 　本発明の半導体ウェハは、半導体装置形成領域（チップ）毎に少なくとも１個の光学的検知手段により検出可能な認識用ターゲットを具備し、前記認識用ターゲットの位置により半導体ウェハ上の位置を認識できるようにしたことを特徴とする。

Description

明 細 書
半導体ウェハおよびこれを用いた半導体装置の製造方法
技術分野
[0001] 本発明は、半導体ウェハ、およびこれを用いた半導体装置の製造方法に係り、特に
、半導体製造工程における半導体ウェハの位置認識技術に関し、例えば、ウェハの ダイシング工程にお V、てウェハの位置を認識したり、ダイシング工程後の半導体チッ プをピックアップする工程においてチップの位置を認識するための技術に関する。 背景技術
[0002] 半導体装置の製造に際しては、半導体ウェハ上に、酸化工程、電極形成工程、不 純物拡散工程などを経て、多数の素子を一括して形成し、これをダイシングし、ダイ シングによって個々に分割された半導体チップを、ピックアップしてリードフレームや フィルムキャリアなどの実装部材に実装するという方法がとられる。
[0003] このような半導体装置の製造工程において、ダイシング技術は、例えば図 13に示 すように、予め半導体ウェハ 1の表面外周部における非取得領域 (余剰領域）に 4個 の認識用ターゲット 2、 3、 4、 5をウェハ 1の略中心を通る XY軸上にそれぞれ 2個ず つ配置して形成しておき、この認識用ターゲットを光学的に検出することにより、位置 検出を行い、ダイシングラインを決定するとレ、う方法がとられる。
[0004] この前記 4個の認識用ターゲット 2、 3、 4、 5は半導体ウェハ 1の表面に形成し、ター ゲットを光学的検出手段、例えば光学顕微鏡によって検出する。そしてダイシングに 際しては、まず、ターゲット 2、 3、 4、 5を光学的検出手段、例えば光学顕微鏡の位置 合わせ点 Oにて検出する。検出されたターゲットの位置と顕微鏡の位置合わせ点 Oと の相対位置関係によって、半導体ウェハ 1の基準位置を認識する。半導体ウェハ 1の 認識用ターゲット 2、 3、 4、 5は明確に検出できるため、半導体ウェハ 1の基準位置の 誤認識を生じることなぐ半導体ウェハ 1の位置を正確に認識することができる（特許 文献 1)。
[0005] そして、ダイシング終了後、エキスパンドシート上に貼着固定された複数の半導体 チップ 6を 1つずつピックアップする場合、以下の手順がとられている。先ず、ステップ 1：最初にピックアップする半導体チップ 6を決定し、その位置に対応させてコレツト（ 把持手段）を位置決めし、コレットによりその半導体チップ 6のピックアップを行う。ステ ップ 2：そしてピックアップ後、予め与えられた所定ピッチ分だけコレットを移動させる。 ステップ 3：その位置で半導体チップ 6のパターン認識を行 V、、実際の半導体チップ 6 の位置に合わせてコレットの位置を修正する。ステップ 4：対応する半導体チップ 6の ピックアップを行った後に、ステップ 2に戻ってこの動作を繰り返す。ステップ 1の半導 体チップのピックアップに関して、半導体チップの最外部の 3点の位置情報を得、こ れに基づき半導体チップが存在する位置を予測し、この予測に基づきコレットの把持 手段を各半導体チップに対して位置決めすることとして!/、る（特許文献 2)。
[0006] 特許文献 1：特開平 6— 120322号公報
特許文献 2：特開平 3— 180050号公報
発明の開示
発明が解決しょうとする課題
[0007] このような半導体製造のダイシング技術及び半導体製造のピックアップ方法では、 半導体ウェハ内に形成されたチップが lmm角以下の小チップでは生産性が低下す る可能十生がある。
小チップはダイシング工程において、多数個の半導体チップに分割されるため、 1 半導体ウェハあたりのダイシング回数が増加する。例えば、 12インチ半導体ウェハ内 に lmm角の半導体チップをダイシングする場合、同一方向、例えば X軸方向で 300 回以上のダイシング工程を必要とする。
[0008] 従来のダイシング方法においては、予め 4個のターゲットにより半導体ウェハ位置を 認識して!/、る。予め半導体ウェハ位置を認識することは小チップ以外では有効である 、小チップでは同一方向で例えば X軸方向で 12インチ半導体ウェハの場合、 300 回のブレード送りをして位置決定をすることになる。ダイシングブレード位置誤差は 0 . 2 111であり、 300回のブレード送りで 60 mの誤差を生じてしまう可能性がある。 ダイシングラインの幅が 60 a m以下で形成されて!/、る半導体ウェハであると、 60〃 m の位置誤差は、ダイシングラインを切断するのではなぐトランジスタや抵抗、半導体 集積回路装置、光半導体装置等が作り込まれている領域 (以下、回路領域と称す)を 切断してしまうというような事態を招くことがある。
[0009] また、このような小チップは 12インチ半導体ウェハ内に 70000チップ以上形成され る。上記特許文献 2の技術では、各半導体チップの最外部の 3点の位置情報を得、 これに基づき半導体チップが存在する位置を予測し、この予測に基づきコレットの把 持手段を各半導体チップに対して位置決めすることとしている。上記方法では、 700 00チップに対して、各半導体チップ位置決めに長時間を要する場合が多ぐ生産性 を低下させるという問題がある。
[0010] また生産性向上のために、半導体チップ位置の予測を行わないとエキスパンドシー トの拡張状態が半導体ウェハ内で不均一、及び周囲温度、シートの品質等により、シ ートが常に同量の伸びを再現しない場合には、チップとチップとの間のピッチにばら つきが生じるために、不良品をピックアップしたり、半導体チップの取り残しをするとい う問題もある。この問題は、チップの微細化が進むにつれて極めて深刻な問題となつ ている。
[0011] 本発明は、前記実情に鑑みてなされたもので、半導体チップの微細化に伴うダイシ ング回数の増大に際しても、ダイシング位置の位置ずれを低減し、高歩留まり化をは 力、ることを目的とする。
また本発明は、ダイシング後の半導体チップの位置検出を確実にし、ピックアップ 効率を向上することを目的とする。
課題を解決するための手段
[0012] 上記課題を解決するため、本発明の半導体ゥェ八は、所定数の（半導体装置形成 領域)チップ毎に少なくとも 1ケ以上の光学的検知手段により検出可能な認識用ター ゲットを具備し、前記認識用ターゲットの位置により半導体ウェハの位置を認識できる ようにしたことを特徴とする。
さらに本発明の半導体ウェハの製造方法では、光学的検知手段により、前記認識 用ターゲットの位置を検出することにより、半導体装置形成領域 (チップ)位置を認識 し、生産性向上をはかるとともに、不良品ピックアップ、チップ取り残しを防止するよう にしたことを特徴とする。
[0013] すなわち、本発明は、複数の半導体装置形成領域に画定される半導体ウェハであ つて、前記半導体ウェハ表面の、所定数の前記半導体装置形成領域毎に、少なくと もひとつの認識用ターゲットを具備し、前記認識用ターゲットは、光学的検出手段に よって検出可能であり、この検出された位置に基づいて半導体ウェハ上の位置を認 識可能であることを特徴とする。
この構成によれば、半導体ウェハ内の所定数の半導体装置形成領域毎に 1個の、 光学的検出手段によって検出可能な認識用ターゲットを具備しているため、認識用 ターゲットの位置を検出することにより、半導体装置形成領域すなわちチップ位置を 認識すること力 Sできる。したがって、エキスパンドシートの拡張状態が半導体ウェハ内 で不均一となったり、周囲温度、シートの品質等により、シートの伸び量にばらつきが 生じたりした場合にも、各半導体装置形成領域を特定することができるため、不良品 をピックアップしたり、チップ取り残しを生じたりするのを防止することができる。
[0014] また、本発明では、上記半導体ウェハにおいて、前記認識用ターゲットは、 1半導 体装置形成領域毎に少なくとも 1個配設されたことを特徴とする。
この構成によれば、個々の半導体装置形成領域を特定することができるため、上記 不良品のピックアップを回避し、より効率よく実装することが可能となる。
[0015] また、本発明では、上記半導体ウェハにおいて、前記認識用ターゲットは、半導体 プロセスの最上配線層で形成されたものを含む。
この構成によれば、工数を増大数することなぐフォトマスクのパターンを変更する のみで容易に形成可能である。また、素子領域の余剰部分に形成するようにすれば
、何ら占有面積も、工数も増大することなぐ形成可能である。
[0016] また、本発明では、上記半導体ウェハにおいて、さらに所定数の半導体装置形成 領域毎に 1個の認識用ターゲットを形成したダミ一半導体装置形成領域 (ダミーチッ プ)を具備したものを含む。
この構成によれば、所定数の半導体装置形成領域毎に、認識用半導体装置形成 領域として認識用ターゲットを形成したダミー半導体装置形成領域を形成することに より、より信頼性の高い位置認識が可能となり、この認識用ターゲットを基準として、半 導体装置形成領域配置を記憶するようにし、この記憶されたデータに基づいて不良 の半導体装置形成領域位置を決定することができる。 [0017] また、本発明では、上記半導体ウェハにおいて、前記認識用ターゲットの上層では 保護膜が除去されたものを含む。
この構成によれば、認識用ターゲットの光学的認識がより確実となる。
[0018] また、本発明では、上記半導体ウェハにおいて、前記保護膜はポリイミド膜であるも のを含む。
[0019] また、本発明では、上記半導体ウェハにおいて、前記認識用ターゲットは、前記半 導体装置形成領域の周縁に相当する領域に形成されたものを含む。
この構成によれば、位置ずれが大きく生じ易い半導体装置形成領域周縁に相当す る領域に認識用ターゲットを形成することで、より高精度の位置決めが可能となる。
[0020] また、本発明では、上記半導体ウェハにおいて、前記認識用ターゲットは、パッドの 近傍に配置されたものを含む。
この構成によれば、実装に際して、効率的に位置精度の向上をはかることができる
[0021] また、本発明では、上記半導体ウェハにおいて、前記認識用ターゲットは、パッドま たはパッドの近傍に前記パッドを構成する材料のパターンで構成されたものを含む。
この構成によれば、実装に際して、効率的に位置精度の向上をはかることができる 上、ノ ッドのパターユング工程でフォトマスクを変更するだけで形成できる。さらに例 えばパッドのパターンに抜きパターンを形成するような方法をとることで、占有面積の 増大を招くことなぐパッド上で形成することも可能である。また、ボンディングに際し、 この抜きパターンとなった領域に溶融金属などが流入することで、電気的接続性を低 下することなく接続可能であり、また電気抵抗の増大を招くこともない。
[0022] また、本発明では、上記半導体ウェハにおいて、前記認識用ターゲットは、パッド上 を含む帯状の保護膜除去領域であるものを含む。
この構成によれば、認識が容易でかつ信頼性の高レ、ものとなる。
[0023] また、本発明では、上記半導体ウェハにおいて、前記認識用ターゲットは、 1半導 体装置形成領域毎に異なり、個別認識が可能なように形成されたものを含む。
この構成によれば、認識用ターゲットに番号をふるなど、固有の名称を付しておくこ とにより、個別認識が可能となる。したがって不良品あるいは、閾値電圧データなどを 番号とともに記憶しておくことにより、誤りなく確実な実装が可能となる。
[0024] また、本発明では、上記半導体ウェハにおいて、前記認識用ターゲットは、同一ライ ン上に少なくとも 2個設けられたものを含む。
この構成によれば、同一ライン上に 2個の認識用ターゲットを設けているため、ずれ の検出が容易である。
[0025] また、本発明では、上記半導体ウェハにおいて、前記認識用ターゲットは、ライン毎 に所定の間隔を隔てて少なくとも 2個設けられたものを含む。
この構成によれば、ライン毎に 2個の認識用ターゲットを設けているため、ライン方 向のずれに加えて角度のずれ検出が容易である。
[0026] また、本発明では、上記半導体ウェハにおいて、前記認識用ターゲットは、前記チ ップのダイシングラインに相当するラインに平行な辺を持つ矩形パターンであるもの を含む。 この構成によれば、矩形パターンはパターン劣化を生じにくいことから有効 であり、ずれの検出も容易であるという効果を奏功する。
[0027] また、本発明では、上記半導体ウェハを実現させるためのフォトマスクを構成する。
この構成によれば、フォトマスクに認識用パターンを付しておくことにより、特別のェ 程を付加することなぐ通常の工程で容易に認識用ターゲットの形成が可能となる。
[0028] また、本発明では、上記フォトマスクにおいて、 1枚に 1個の認識用パターンを備え たものを含む。
この構成によれば、フォトマスク 1枚に 1個の認識用パターンを形成しておくことによ り、フォトマスク 1枚に対応する所定数の半導体装置形成領域毎に認識用パターンを 付与すること力 Sでき、良否の判定を含め、より実装作業が容易となる。
[0029] また、本発明では、上記フォトマスクにおいて、各半導体装置形成領域に対応して
1個毎に 1個の認識用パターンを備えたものを含む。
この構成によれば、半導体装置形成領域毎に固有の番号などの識別番号を付す ること力 Sでき、良否の判定を含め、より実装作業が容易となる。
[0030] また、本発明では、上記フォトマスクにおいて、さらに所定数の各半導体装置形成 領域に対応して 1個、当該半導体装置形成領域全面にわたり認識用ダミーパターン を備えたものを含む。 この構成によれば、フォトマスク 1枚に少なくとも 1個の認識用ダミーパターンを具備 しているため、容易に識別可能な認識用ターゲットすなわち、ダミー半導体装置形成 領域 (ダミーチップ）を備えた半導体ウェハを形成することが可能となる。
[0031] また、本発明では、上記半導体ウェハを用いた半導体装置の製造方法であって、 前記半導体ウェハを半導体装置形成領域に対応して個々のチップに分割するダイ シング工程が、前記認識用ターゲットを光学的に検出する工程と、前記認識用ター ゲットに従ってダイシングラインを決定する工程と、前記ダイシングラインに従ってダイ シングを行う工程とを含む。
この構成によれば、光学的に認識用ターゲットを検出し、ダイシングを行うようにして いるため、位置ずれの低減をはかるとともに、容易に高精度のダイシングが可能とな
[0032] また、本発明では、上記半導体装置の製造方法にお!/、て、前記ダイシング工程で 半導体装置形成領域に対応して個々のチップに分割された半導体ウェハを、ピック アップする工程が、前記認識用ターゲットを光学的に検出する工程と、前記認識用タ 一ゲットに従ってピックアップ位置を決定する工程とを含む。
この構成によれば、光学的検出結果に従ってピックアップを行うようにしているため 、容易で確実な実装が可能となる。
[0033] また、本発明では、上記半導体装置の製造方法において、前記認識用ターゲット
1S 1チップ毎に識別可能に構成されており、チップ毎に検査を行う検査工程と、検 查結果を、各認識用ターゲットと共にメモリに記憶する工程と、前記ダイシング工程で 個々のチップに分割された半導体ウェハを、ピックアップする工程力 前記メモリから 、前記検査工程で不合格となったチップを避けてピックアップする工程とを含む。 この構成によれば、不良品を実装することなく確実な実装が可能となる。また、半導 体装置形成領域毎に、番号など固有の識別パターンを付しておくことにより、検査ェ 程で得られた検査結果をメモリに記憶しておくことにより、チップの特性に応じグルー プ分けを行うなど、適正な使用用途を実現することができ、歩留まりの向上をは力、るこ と力 Sできる。
発明の効果 [0034] 上記半導体ウェハによれば、半導体ウェハ表面上に形成されている認識用ターグ ットを明確に認識することができるので、半導体製造のダイシング工程の際、半導体 ウェハ位置を認識する際に誤認識をなくし、高精度のダイシングを実現する。また、 半導体製造のピックアップ工程の際、認識用ターゲットを明確に認識することができ るため、チップ位置を認識させ、生産性の向上をはかるとともに、不良品ピックアップ 、チップ取り残しを防ぐことができる。
図面の簡単な説明
[0035] [図 1]本発明の実施の形態 1の半導体ウェハを示す図
[図 2]本発明の実施の形態 1における半導体ウェハのダイシング工程における位置確 認方法を示す図
[図 3]本発明の実施の形態 2で用いられるフォトマスクを示す図
[図 4]本発明の実施の形態 2の半導体ウェハの断面図
[図 5]本発明の実施の形態 2のチップのピックアップ方法を示す説明図
[図 6]本発明の実施の形態 3で用いられるフォトマスクを示す図
[図 7]本発明の実施の形態 3の半導体ウェハを示す図
[図 8]本発明の実施の形態 4の半導体チップを示す図
[図 9]図 8の A— A断面図
[図 10]ボンディング後の状態を示す図
[図 11]本発明の実施の形態 5の半導体チップを示す図
[図 12]図 11の A— A断面図
[図 13]従来の半導体ウェハを示す図
符号の説明
[0036] 1 半導体ウェハ
2〜5 従来の認識ターゲット
6 チップ (半導体装置形成領域）
7 ダイシング認識用ターゲット
8 切断テーブル
9 フォトマスク図面 11 ピックアップ認識用パターン
12 認識用ターゲット (ダミーチップ)
13 ポリイミド膜 (有機系の保護膜）
14 無機保護膜
15 (配線間)層間絶縁膜膜
16 層間絶縁膜
17 シリコン基板
18 エキスパンドシート
発明を実施するための最良の形態
[0037] 以下、図面を参照して本発明における実施の形態を詳細に説明する。
(実施の形態 1)
図 1および 2は本発明の実施の形態 1の半導体ウェハを示す図であり、図 13に示し た従来例の半導体ウェハと同等部分には同一符号を付した。図 1はダイシングされた 半導体ウェハを示し、図 2 (a)および (b)はダイシング工程を示す。
本実施の形態では、半導体ウェハ 1内に多数個の半導体装置形成領域 (チップ） 6 が形成されており、この半導体装置形成領域毎に認識用ターゲット 7が形成されたこ とを特徴とする。この半導体ウェハ 1の半導体装置形成領域 6毎に回路領域が作り込 まれており、さらに各半導体装置形成領域 6には認識用ターゲット 7として、半導体製 造プロセスにおいて最上配線層の形成に際し作り込まれた配線パターンが形成され ている。これらの認識用ターゲット 7は半導体ウェハの製造時における配線層のバタ 一ユング時に、配線用フォトマスクを使用して作製する。これらターゲット 7は半導体ゥ ェハ内において XY軸に同間隔で配置されている。
[0038] なお、認識用ターゲット 7の大きさは大きい方が望ましいが、 50 m程度であればよ い。
次に、前記認識用ターゲット 7を使用して、半導体ウェハ 1の切断テーブル上にお ける位置を認識する方法について説明する。なお半導体ウェハ 1が装置されている 切断テーブル 8は XY方向に移動できる他、回転可能なように構成されているものと する。
[0039] まず、光学的検出手段としての対物顕微鏡を見ながら、前記切断テーブル 8を XY 方向 移動して、対物顕微鏡の位置合わせ点 Oに、半導体ウェハ 1の X軸上に配置 されているターゲット 7aの右下端が位置するように配置する。
次に、この状態から切断テーブル 8の X軸方向及び Y軸方向を移動し、ターゲット 7 aに最近接するターゲット 7bの右下端に対物顕微鏡の位置合わせ点 Oが位置するよ うに配置する。このとき、対物顕微鏡の位置合わせ点 Oの切断テーブル 8の X軸方向 及び Y軸方向の移動距離を測定する。
[0040] あらかじめ、最近接するターゲット 7aと 7bの右下端の距離は予め認識しているため に、上記において、切断テーブル 8の X軸方向及び Y軸方向の移動距離から、半導 体ウェハ 1の傾き Δ Θを認識すること力 Sできる。
例えばオリフラの X軸に対する傾きを Δ Θ、認識ターゲットの X軸方向の間隔を d、 ターゲットの右下端から隣接ターゲットの右下端までの X軸方向の移動距離を Δ χと すると、
cos A Θ = Δ χ/dとなる。
[0041] 従って Δ Θ =cos— ( Δ χ/d)となり、 Δ Θを求めることができる。
このようにして求められた半導体ウェハ 1の傾き Δ Θを補正することで、特に、 1ダイ シングラインづっ補正し、補正後の情報を予めダイシング装置に記憶させておくこと で、 1回ダイシングによる誤差 0. 2 mで半導体ウェハ全面をダイシングすることが可 能となり、ダイシングを正確に実施することができる。
[0042] これらずれ量 Ay、 Δ χと XY軸方向に対する傾き Δ Θを 1ダイシングラインづっ補正 し、補正後の情報予めダイシング装置に記憶させておくことで、 1回ダイシングによる 誤差 0. 2 mで半導体ウェハ全面をダイシングすることが可能となり、ダイシングを正 確に実施することができる。
[0043] 前記実施の形態 1によれば以下の効果を得ることができる。
半導体ウェハ 1の位置確認を誤りなく行うために、半導体ウェハ外周側に装着され ているウェハリングをダイシングしたり、半導体ウェハにおける有効な回路領域部分を 除去するようなのダイシングをしてしまうことがなくなり、歩留まりの向上をは力、ることが できる。
[0044] (実施の形態 2)
次に本発明の実施の形態 2について説明する。図 3は本発明の実施の形態の半導 体ウェハの形成に用いられるフォトマスクを示す図、図 4はこのフォトマスクを用いて 形成された配線層をもつ半導体ウェハの断面図、図 5はこの半導体ウェハを実施の 形態 1のようにしてダイシングした後、リードフレームやフィルムキャリアなどの実装部 材に実装する前の状態を示す上面図であり、図 1および 2と同等部分は同一符号に より示す。図 5 (b)は図 5 (a)の要部拡大図である。
[0045] 本実施の形態では、実施の形態 1の構成に加え、認識用パターン領域を構成する ダミー半導体装置形成領域 (以下ダミーチップ) 11内には認識用ターゲット 12として L 字状パターンが半導体プロセスの最上配線層により作り込まれている。これらの認識 ターゲット 12は半導体ウェハの製造時における配線のパターユング時に、配線用フ オトマスクを使用して作製される。
[0046] 図 3は半導体ウェハの製造時における配線層のパターユング時に、用いられる最上 層配線のパターン形成用のフォトマスクを示している。このフォトマスク 9は各パターン 10に回路領域が作り込まれている。この各パターン 10の余剰領域に認識用ターゲッ ト（7)に相当する認識用パターン 7Rがチップ毎に 1個設けられており、さらにフォトマ スク 9上に 1つ認識用ターゲット 12に相当する認識用パターン 12Rを備えたダミー領 域 11Rが設けられている。
[0047] 上記フォトマスクを用いて形成されるこれら認識用ターゲット 12および認識用ターグ ット 7は、光学的検出手段として、例えば光学顕微鏡による検出を容易にするために 、半導体プロセスにおいて配線層上を覆う有機系の保護膜 13としてのポリイミド膜を 形成しない。図 4は認識用パターンを備えたダミーチップ 11の断面図である。他のパ ターン領域にはポリイミド膜が形成されている力 認識用ターゲット 12を備えたダミー チップ 11上には光学的検出手段、例えば光学顕微鏡による検出を容易にするため に、ポリイミド膜を形成しない。
[0048] 図 5では、このフォトマスクを用いたパターユングにより形成した認識用ターゲット 12 を備えたダミーチップ 11および認識用ターゲット 7を備えた半導体装置形成領域 (以 下チップ） 6を備えた半導体ウェハ 1を実施の形態 1と同様の方法で位置あわせをし てダイシングし、シート 18上に貼着した状態を示す。
[0049] このように、本発明の半導体ウェハでは、認識用パターンを備えたダミーチップ 11 上に、ピックアップ認識用ターゲット 12が形成されており、このピックアップ認識用タ 一ゲット 12上では保護膜 13としてのポリイミド膜を除去している。ここで半導体ウェハ を構成するシリコン基板 17表面には層間絶縁膜 16を介して最上層配線層からなる 認識用ターゲット 12が形成されており、この上層は酸化シリコン膜、窒化シリコン膜な どの無機保護膜 14、ポリイミド膜カもなる有機系の保護膜 13が形成されている。 15 は、配線間の層間絶縁膜である。無機保護膜 14として窒化シリコン膜を用いる場合 には反射防止効果があるため、認識用ターゲット上に存在している方が望ましい。
[0050] さらに第 2の認識用パターンとしての認識用ターゲットを構成するダミーチップ 11は 、上述したように半導体ウェハの製造時における配線層のパターユング時に、配線用 のフォトマスクを使用して作製する。なお、認識用ターゲット 12形成のためのパターン の大きさは大きい方が望ましいが、 lOO ^ m程度でよぐ形状は光学的検出手段で 検出可能な形状であれば任意でょレ、。
[0051] 次に、上記図 3に示したフォトマスクを用いて形成した、半導体ウェハ 1を用いて半 導体装置を形成する際の半導体チップのピックアップ方法について図 5を参照して 説明する。この半導体ウェハ 1は、認識用パターン 12を備えたダミーチップ 11を、所 定数のチップ毎に具備するとともに、チップ毎に認識用ターゲット 7を、配線層に形成 している。
図 5は、複数のチップ 6が固定されているエキスパンドシート 18を拡張した状態を示 している。まず、ステップ S 1 :最初にダミーチップ 11上の認識用をターゲット 12に周 辺のチップとチップ間隔を光学的検出手段による認識カメラにより認識させる。この際 、認識用ターゲット 12を持つダミーチップ 11及び検査によつて不良品となったチップ はピックアップしないように予め情報をピックアップ装置に記憶させておく（検査により 生成されるウェハマップ等の情報を記憶させておく）。ステップ S2：次に認識カメラに より認識させたチップとチップ間隔分だけ、コレット（把持手段）を移動させて、コレット によりそのチップのピックアップを行う。ステップ S3：次の認識用ターゲット 12のチップ にコレットが移動したら、ステップ S Iを行う。以降ステップ S1から 3の繰り返しを行う。
[0052] 前記実施の形態によれば次の効果を得ることができる。
認識用ターゲット 12により、光学的にチップを認識することができるため、その周辺 チップのチップとチップ間隔を認識させることで、エキスパンドされたシートのチップと チップ間隔のばらつきによって起こる不良品ピックアップ、チップ取り残しをなくす効 果が得られる。
さらに、各チップの位置情報をその場で検出することができるため、チップの位置決 めに長時間を要する場合がなく生産性を向上させることができる。
[0053] なお、ここでチップ毎に認識用ターゲット 7が形成されている力 個別にチップ毎に 識別可能なパターン例えば番地や名前などを含むパターンを構成してもよい。この 場合は前記ステップ S1：最初に認識用ターゲット 7を順次光学的検出手段による認 識カメラにより認識させ、メモリに記憶させる。そして検査を行う。この際、認識用ター ゲットを備えたダミーチップ 11及び検査によって不良品となったチップはピックアップ しないように予め情報をピックアップ装置に記憶させておく（検査により生成されるゥェ ハマップ等の情報を記憶させておく）。ステップ S2：次に認識カメラにより認識させた チップとチップ間隔分だけ、コレット（把持手段）を移動させて、コレットによりそのチッ プのピックアップを行う。ステップ S3：次の認識用ターゲット 12のチップにコレットが移 動したら、ステップ S1を行う。以降ステップ S 1から 3の繰り返しを行う。
この方法によれば、誤ってチップが脱落した場合にも、チップ毎に認識可能な認識 用ターゲットが形成されているため、識別可能である。
[0054] (実施の形態 3)
次に本発明の実施の形態 3について説明する。図 6は本発明の実施の形態の半導 体ウェハの形成に用いられるフォトマスクを示す図、図 7はこのフォトマスクを用いて 形成された半導体ウェハを示す図であり、図 1および 2と同等部分は同一符号により 示す。図 6 (b)は図 6 (a)の要部拡大図、図 7 (b)は図 7 (a)の要部拡大図である。
[0055] 図 7は半導体ウェハの製造時における配線層のパターユング時に用いられる最上 層配線のパターン形成用のフォトマスクを用いて形成された半導体ウェハを示してい る。この半導体ウェハは、前記実施の形態 2と異なり、チップ毎には認識用ターゲット 7を具備しておらず、フォトマスク 1枚につき 1個、ダミーチップ 11に相当する領域に 認識用ターゲット 12を具備したことを特徴とするものである。前記実施の形態 2と同様 、このフォトマスク 9は各パターン 10に回路領域が作り込まれている。
[0056] そして認識用パターン領域を構成するダミーチップ 11内には認識用ターゲット 12と して L字状パターンが半導体プロセスの最上配線層により作り込まれている。これらの 認識ターゲット 12は半導体ウェハの製造時における配線のパターユング時に、図 6 ( a)および (b)に示すように、配線用フォトマスクを使用して作製される。認識用ターグ ット 12を形成するための認識用パターン 12Rはダミーチップ 11形成のためのパター ン 11R表面全体に、形成されている。ここでは、少なくともこの認識用ターゲット上で は、光学顕微鏡による検出を容易にするために、配線層上を覆う有機系の保護膜 13 としてのポリイミド膜を形成しなレ、。
[0057] 第 2の認識用パターンとしての認識用ターゲットを構成するダミーチップ 11は、上述 したように半導体ウェハの製造時における配線層のパターユング時に、配線用のフォ トマスクを使用して作製する。なお、認識用ターゲット 12の大きさは大きい方が望まし いが、 ΙΟΟ πι程度でよぐ形状は光学的検出手段で検出可能であれば任意でよい また、前記実施の形態では最上層配線層に認識用パターンを形成したが、光学的 に認識可能なパターンであれば最上層配線層に限定されるものではなぐ下層配線 などを用いることも可能である。
[0058] (実施の形態 4)
次に本発明の実施の形態 4について説明する。図 8は本発明の実施の形態の半導 体ウェハ上の半導体装置形成領域 (以下半導体チップ) 6を示す拡大説明図、図 9は その Α-Α断面図である。
図 7に示したような半導体ウェハ 1上の 1つの半導体チップ 6を示す図であり、本実 施の形態では、前記認識用ターゲットは、前記チップの周縁に相当する領域に形成 されており、ノ ッド 21を構成する金層に十字状の抜きパターン 22を形成する事で得 られた抜きパターンで構成される。
この構成によれば、位置ずれが大きく生じ易いチップ周縁に相当する領域に認識 用ターゲットを形成することで、より高精度の位置決めが可能となり、実装に際して効 率的に位置精度の向上をはかることができる。
[0059] またこの認識用ターゲットは、パッドのパターユング工程でフォトマスクを変更するだ けで形成できる。さらにパッドのパターンに抜きパターンを形成するため、占有面積 の増大を招くことなぐパッド上で形成することが可能である。また、図 10に示すように ボンディングに際し、この抜きパターン 22となった領域に溶融金属が流入することで 、電気的接続性を低下することなく接続可能であり、また電気抵抗の増大を招くことも ない。さらにまたボンディングワイヤ 23との接合強度が向上する。
[0060] (実施の形態 5)
次に本発明の実施の形態 5について説明する。図 11は本発明の実施の形態の半 導体ウェハ上の半導体チップ 6を示す拡大説明図、図 12はその B-B断面図である。 図 7に示したような半導体ウェハ 1上の 1つの半導体装置形成領域 (半導体チップ） 6を示す図であり、本実施の形態では、前記認識用ターゲットは、前記チップの周縁 に相当する領域に形成されており、前記認識用ターゲットは、パッド上を含む帯状の 保護膜 13の除去された保護膜除去領域 24で構成される。パッド 21を構成する金層 と保護膜 13との界面と、保護膜と基板表面との界面とが直交部をもち、この直交部を 認識用ターゲットの中心として検出することで、位置精度の向上を図ることができる。
この構成によれば、製造工数の増大を招くことなぐ認識が容易でかつ信頼性の高 いものとなる。
産業上の利用可能性
[0061] 以上説明してきたように、本発明によれば、チップの微細化に際しても高精度のダ イシングが可能となり、またピックアップ工程においても容易に高精度のピックアップ が可能となることから、 LSIなどの微細チップを形成する半導体ウェハおよびこれを用 いた半導体装置の製造方法に適用可能である。

Claims

請求の範囲
[1] 複数の半導体装置形成領域に画定される半導体ウェハであって、
前記半導体ウェハ表面の、所定数の前記半導体装置形成領域毎に、少なくともひ とつの認識用ターゲットを具備し、
前記認識用ターゲットは、光学的検出手段によって検出可能であり、この検出され た位置に基づいて半導体ウェハ上の位置を認識可能である半導体ウェハ。
[2] 請求項 1に記載の半導体ウェハにおいて、
前記認識用ターゲットが、 1半導体装置げップ)形成領域毎に少なくとも 1個配設さ れた半導体ウェハ。
[3] 請求項 1または 2に記載の半導体ウェハであって、
前記認識用ターゲットが、半導体プロセスの最上配線層で形成された半導体ウェハ
[4] 請求項 2または 3に記載の半導体ウェハであって、
さらに所定数の半導体装置形成領域毎に 1個の認識用ターゲットを形成したダミー 半導体装置形勢領域 (ダミーチップ)を具備した半導体ウェハ。
[5] 請求項 3または 4に記載の半導体ウェハであって、
前記認識用ターゲットの上層では保護膜が除去された半導体ウェハ。
[6] 請求項 5記載の半導体ウェハであって、
前記保護膜はポリイミド膜である半導体ウェハ。
[7] 請求項 1に記載の半導体ウェハであって、
前記認識用ターゲットは、前記半導体装置形成領域の周縁に相当する領域に形 成された半導体ウェハ。
[8] 請求項 7に記載の半導体ウェハであって、
前記認識用ターゲットは、パッドの近傍に配置された半導体ウェハ。
[9] 請求項 8に記載の半導体ウェハであって、
前記認識用ターゲットは、パッドまたはパッドの近傍に前記パッドを構成する材料の パターンで構成された半導体ウェハ。
[10] 請求項 5に記載の半導体ウェハであって、 前記認識用ターゲットは、パッド上を含む帯状の保護膜除去領域である半導体ゥェ ノヽ。
[11] 請求項 2記載の半導体ウェハであって、
前記認識用ターゲットは、 1半導体装置形成領域毎に異なり、個別認識が可能なよ うに形成された半導体ウェハ。
[12] 請求項 2記載の半導体ウェハであって、
前記認識用ターゲットは、同一ライン上に少なくとも 2個設けられた半導体ウェハ。
[13] 請求項 12記載の半導体ウェハであって、
前記認識用ターゲットは、ライン毎に所定の間隔を隔てて少なくとも 2個設けられた 半導体ウェハ。
[14] 請求項 1乃至 13に記載の半導体ウェハであって、
前記認識用ターゲットは、前記チップのダイシングラインに相当するラインに平行な 辺を持つ矩形パターンである半導体ウェハ。
[15] 請求項 1乃至 14のいずれかの半導体ウェハを用いた半導体装置の製造方法であ つて、 前記半導体ウェハを前記半導体装置形成領域に対応する個々のチップに分 割するダイシング工程が、
前記認識用ターゲットを光学的に検出する工程と、
前記認識用ターゲットに従ってダイシングラインを決定する工程と、
前記ダイシングラインに従ってダイシングを行う工程とを含む半導体装置の製造方 法。
[16] 請求項 15に記載の半導体装置の製造方法であって、
前記認識用ターゲットに従ってダイシングラインを決定する工程が、
前記認識用ターゲットの第 1の点を検出する工程と、
前記認識用ターゲットの第 2の点を検出する工程と、
前記第 1の点を基準点とする、前記第 2の点の座標を測定する工程と、 前記測定結果で得られた測定座標と、理論上の座標との差分を算出する工程と、 前記差分に基づいてダイシングラインを補正する補正工程とを含む半導体装置の 製造方法。
[17] 請求項 15に記載の半導体装置の製造方法であって、
前記ダイシング工程で個々の前記半導体装置形成領域に対応するチップに分割 された半導体ウェハを、ピックアップする工程が、
前記認識用ターゲットを光学的に検出する工程と、
前記認識用ターゲットに従ってピックアップ位置を決定する工程と含む半導体装置 の製造方法。
[18] 請求項 17に記載の半導体装置の製造方法であって、
前記ピックアップ位置を決定する工程が、
前記認識用ターゲットの第 1の点を検出する工程と、
前記認識用ターゲットの第 2の点を検出する工程と、
前記第 1の点を基準点とする、前記第 2の点の座標を測定する工程と、 前記測定結果で得られた測定座標と、理論上の座標との差分を算出する工程と、 前記差分に基づいてピックアップ位置を補正する補正工程とを含む半導体装置の 製造方法。
[19] 請求項 18に記載の半導体装置の製造方法であって、
前記認識用パターンが、 1半導体装置形成領域毎に識別可能に構成されており、 前記半導体装置形成領域毎に検査を行 検査工程と、
検査結果を、各認識用パターンと共にメモリに記憶する工程と、
前記ダイシング工程で前記半導体装置形成領域に対応する個々のチップに分割 された半導体ウェハを、ピックアップする工程が、
前記メモリから、前記検査工程で不合格となったチップを避けてピックアップするェ 程である半導体装置の製造方法。
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