JP2008010447A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】良品のチップを用いずにウェハの位置決めを正確に行うことができる半導体装置の製造方法を提供する。
【解決手段】複数のチップ１５ａ〜１５ｄが形成されたウェハ１１の外周部に存在するチップ１５ｂ〜１５ｄを選択し、その選択したチップ１５ｂ〜１５ｄ内の複数の箇所について欠け状態を認識し、この認識結果を設定値と比較することでウェハ１１の位置決めを行う工程と、ウェハ１１の位置決めを行った後に、ウェハ１１上のチップをピックアップする工程とを有する。
【選択図】図１２

Description

本発明は、ウェハの位置決めを行った後に、ウェハ上のチップをピックアップする半導体装置の製造方法に関し、特に、良品のチップを用いずにウェハの位置決めを正確に行うことができる半導体装置の製造方法に関するものである。
半導体装置の製造工程において、ウェハをダイシングしてチップごとに分離し、チップごとに検査を行う。これにより、ウェハ上に形成された複数のチップについて良品か不良品かを識別したマップを作成する。そして、マップとウェハ上のチップとを整合させるために、ウェハの位置決めを行った後に、ウェハ上のチップをピックアップする。
ここで、ウェハ位置決め方法として、ウェハの表面に認識マークを付す技術が提案されている（例えば、特許文献１参照）。この認識マークとしては、インクマークやマスクパターンを変更したものがある。しかし、インクマークはウェハ表面から盛り上がるため、ウェハを厚みが１５０μｍ以下になるまでバックグラインドする場合、インクマークを起点としてウェハが割れるという問題があった。また、マスクパターンを変更すると、コストが増大するという問題があった。
このため、チップの極薄化が進むにつれて、インクレス・マップシステムによるウェハ位置決め方法が標準となってきた。このような従来のウェハ位置決め方法を図１９を参照しながら説明する。
この方法では、ウェハ１上に形成された複数のチップ２を、外形が欠けていないチップを認識ＯＫのチップとし、外形の一部が欠けているチップを認識ＮＧのチップとして、２通りに分ける。そして、中心チップのテーブル座標と、中心チップから＋ロウ、−ロウ、＋カラム、−カラムの４方向に存在する認識ＯＫのチップの数をパラメータ設定しておく。なお、認識ＯＫか認識ＮＧかを判断するために、チップ内の４つのコーナーについて欠け状態を認識する方法が提案されている（例えば、特許文献２参照）。
そして、ウェハの位置決めを行う際に、まず、中心チップ２ａを検出する。次に、中心チップから＋ロウ方向にピッチ送りでチップを認識していき、認識ＯＫのチップ２ｂから認識ＮＧのチップ２ｃに変わるところを検出し、中心チップ２ａからチップ２ｂまでのチップ数を数える。このチップ数が設定値と合わない場合は、ウェハの位置決めをエラー停止する。他の３方向についても同様の処理を行う。そして、４方向ともチップ数が設定値と合った場合は、ウェハが正しい位置にあると判断し、ウェハの位置決めを完了する。
特開平９−５０９４５号公報 特開平１１−１５４６９３号公報
上記のように、従来のウェハ位置決め方法は、ウェハ１上に形成された複数のチップ２を、認識ＯＫと認識ＮＧの２通りに分けていた。しかし、認識ＯＫのチップ２ｂと認識ＮＧのチップ２ｃなどの検出対象となるチップの近傍に、同様な認識ＯＫチップと認識ＮＧチップの組み合わせが存在するため、誤検出が発生し、ウェハの位置決めを正確に行うことができないという問題があった。
また、ウェハ上に形成された複数チップをそれぞれ検査して、良品か不良品かを識別するだけでなく、それぞれの特性に基づいて品質の高いものと低いものでグレード分けする場合がある。この場合、検査により作成したマップ情報と照らし合わせて、グレードごとにチップをピックアップする。そして、その前提として、グレードごとにウェハを位置決めする必要がある。しかし、別のグレードのチップが抜けた状態でウェハを位置決めしなければならないため、従来のように良品のチップを用いてウェハの位置決めを行う方法は適用することができなかった。
本発明は、上述のような課題を解決するためになされたもので、その目的は、良品のチップを用いずにウェハの位置決めを正確に行うことができる半導体装置の製造方法を得るものである。
本発明に係る半導体装置の製造方法は、複数のチップが形成されたウェハの外周部に存在するチップを選択し、その選択したチップ内の複数の箇所について欠け状態を認識し、この認識結果を設定値と比較することでウェハの位置決めを行う工程と、ウェハの位置決めを行った後に、ウェハ上のチップをピックアップする工程とを有する。本発明のその他の特徴は以下に明らかにする。
本発明により、良品のチップを用いずにウェハの位置決めを正確に行うことができる。
実施の形態１．
本発明の実施の形態１に係る半導体装置の製造方法について図面を参照しながら説明する。
まず、図１に示すように、ウェハ１１上に複数の半導体素子を形成し、またチップ１５毎に電気特性検査を行い、ウェハ１１上に形成された複数のチップ１５について良品か不良品かを識別したマップ情報をデータベース上に作成する。さらに、ウェハ１１を厚みが１５０μｍ以下になるまでバックグラインドする。そして、ウェハ１１をダイシングシート１２に貼りつけて台１３の上に載置する。
次に、図２に示すように、ダイシングブレード１４により、ダイシングシート１２ごとウェハ１１をダイシングしてチップ１５ごとに分離する。そして、図３に示すように、ＵＶ照射を行う。
次に、図４に示すように、ツール１６を用いて、接着層１７としてダイボンドフィルムを基板１８上に貼り付けていく。なお、接着層１７として樹脂ペーストを基板１８上に塗布してもよい。
次に、マップとウェハ１１上のチップ１５とを整合させるためにウェハ１１の位置決めを行う。ここで、本実施の形態１は、ウェハ１１の位置決め方法に特徴があるが、詳細については後述する。そして、ウェハ１１の位置決めを行った後に、図５に示すように、ツール１６を用いてウェハ１１上のチップ１５をピックアップして、接着層１７上にチップ１５を搭載する。以上の工程を繰り返して任意の数のチップ１５を積層する。
ここで、図６は、複数のチップ１５を積層した基板１８を示す上面図である。また、図７は、チップの積層構造を示す断面図であり、図８はその平面図である。このように、チップ１５をワイヤ１９により基板１８に接続する。
次に、図９に模式的に示すように、基板１８を金型２１で挟んだ状態で、キャビティ２２内に、カル２３からカル側ランナー２４を介して樹脂２５を充填して複数のチップ１５を一括して封止する。この際に、キャビティ２２内の樹脂２５を基板１８の外側に設けられたオーバーフローキャビティ２６にオーバーフローキャビティランナー２７を介してオーバーフローさせる。これにより、キャビティ２２内で発生した表面ボイドを除去することができる。
次に、図１０に示すように、基板１８の裏面上の端子に半田ボール２８を取り付けた後に、基板１８及び樹脂２５をチップ１５ごとに切断し、個別の半導体装置を得る。
ここで、本実施の形態１に係るウェハ位置決め方法について図１１に示すフローチャートを参照しながら説明する。まず、中心チップのテーブル座標と、位置決めに用いるチップのテーブル座標と、そのチップ内の４つのコーナーについての欠け状態と、ウェハテーブルの回転中心の座標とをパラメータ設定しておく（ステップＳ１）。ただし、位置決めに用いるチップとして、ウェハの外周部に存在する外形の一部が欠けた不良品のチップを選択する。
次に、ウェハテーブル上にウェハをセットする（ステップＳ２）。そして、離れた２つのチップのずれを修正することで、ウェハのθ補正を行う（ステップＳ３）。
次に、図１２に示すように、カメラ（不図示）により中心チップ１５ａを検出する（ステップＳ４）。そして、中心チップ１５ａから、位置決めに用いるために選択したチップ１５ｂまでカメラを移動させる。この際、カメラの軌道上にあるチップを検出して位置補正をかけながらカメラを移動させる。カメラの移動経路としては、カラム方向に所定ピッチ移動後にロウ方向に所定ピッチ移動する場合を開示したが、これに限る物ではなく、チップの対角線方向に所定ピッチ移動する経路を適宜利用することも可能である。
次に、チップ１５ｂ内の４つのコーナーについて欠け状態を認識し、この認識結果を設定値と比較する（ステップＳ５）。そして、認識結果が設定値と合った場合は、ウェハ１１が正しい位置にあると判断し、ウェハ１１の位置決めを完了する。
ここで、チップ内のコーナーについて欠け状態を認識する方法について説明する。例えば、図１３に示すように、選択したチップ１５ｂの４つのコーナーにある点線で囲った任意の領域、例えば本実施の形態においては１ｍｍ角の領域について欠け状態を認識する。そして、チップ１５ｂの右下のコーナーについて欠け状態を認識する場合は、チップ１５ｂの右下部分をカメラで撮影する。この際、図１４に示すように、コーナー部分が中央になるようにチップ１５ｂを動かして画像を取り込む。なお、カメラ画像には、目標位置を示す縦・横のラインを合成して表示する。
次に、図１４に示すカメラ画像上に図１５に示す良品チップの画像から切り出した基準画像を重ねながらその位置を移動させていくと、基準画像がカメラ画像の点線で囲った領域に位置したとき双方のパターンの一致が得られる。このときの重なり具合が完全であれば相関度は１００％となり、欠けた部分があれば、その分だけ相関度が低下する。このようにしてカメラ画像と基準画像との相関度が演算され、相関度が５０〜７０％以上であれば、コーナーの欠け無しと判定する。
なお、４つのコーナーの各々の基準画像を教示するとき、チップの対角コーナーを教示することで、４つのコーナーの位置を算出し、４つのカメラ画像を自動撮影することで、操作を軽減することができる。また、チップの１つのコーナー位置とチップサイズを教示することで、４つのコーナーの位置を算出し、４つのカメラ画像を自動撮影してもよい。そして、エッジ検出によってチップ内のコーナーについて欠け状態を認識することもできる。
以上説明したように、本実施の形態では、チップ内の４つのコーナーについて欠け状態を認識することにより、チップを１６通りの認識状態に分ける。このようにチップ内の複数の箇所について欠け状態を認識することで、従来のようにチップを認識ＯＫと認識ＮＧの２通りの認識状態に分ける方法に比べて、認識状態の分別数が多くなる。従って、同じ欠け状態のチップが近傍に存在しないようなチップを選択することで、誤検出を防ぐことができる。これにより、ウェハの位置決めを正確に行うことができる。また、４つのコーナーについて欠け状態を認識する場合、実際のチップにおいて、生じる可能性のある欠け状態の場合の数は１４通りに限定される。すなわち、チップサイズとウェハ直径の関係上、対角線上の２つのコーナーが欠け、別の対角線上の２つのコーナーが欠けない場合は、実際には起こりえない。本実施の形態においては、便宜上、これらの場合も含めてデータ上区別する手段を用いる場合について説明したが、これに限る物ではない。すなわち、例えば、チップ欠け状態として、起こりえない２通りの場合が４コーナーの認識結果として出力された場合ついては、チップ認識エラーとして判定、もしくはデータ格納する方法を採用するとすることも可能である。
図１２において、チップ１５ｂ内の欠け状態は、左上ＯＫ、右上ＯＫ、左下ＮＧ、右下ＮＧである。そして、チップ１５ｂの上側にあるチップ１５ｃの欠け状態は、左上ＮＧ、右上ＯＫ、左下ＮＧ、右下ＯＫであり、チップ１５ｂの下側にあるチップ１５ｄの欠け状態は、左上ＮＧ、右上ＯＫ、左下ＮＧ、右下ＮＧである。従って、チップ１５ｂは、その近傍に存在するチップ１５ｃ，１５ｄとは欠け状態が異なるため、誤検出が発生しない。チップ１５ｂの認識箇所としては、４つのコーナーの全てを認識せずに、隣接するチップ１５ｃおよび１５ｄと区別する上で有効な箇所のみを認識するようにして、隣接するチップと区別する上で有効でない認識箇所については、認識を省略することも可能である。例えば、チップ１５ｂにおいては、左上コーナーと、右下コーナーの２カ所を判定することによって、隣接チップ１５ｃおよび１５ｄとは明確に区別することができる。そこで、隣接チップとの状態の相違を判定する上で有効でない左下コーナーおよび右上コーナーについては、認識を省略することができる。このように、隣接するチップ１５ｃおよび１５ｄと区別する上で有効な箇所を適宜選択し、それ以外の部分の認識を省略することにより、判定作業を更に効率化することができる。
また、本実施の形態１では、ウェハの外周部に存在する不良品のチップを用いてウェハの位置決めを行うため、良品のチップを用いずにウェハの位置決めを行うことができる。このため、本実施の形態は、複数のチップをそれぞれの特性に基づいてグレード分けし、グレードごとにウェハを位置決めしてチップをピックアップする場合にも適用することができる。即ち、本実施の形態は、どのグレードでもピックアップされないウェハ外周部分の欠けチップを用いてウェハの位置決めを行うため、別のグレードのチップが抜けた状態でも適用することができる。
また、本実施の形態１により、ウェハ表面に認識マークを付すことなくウェハの位置決めを行うことができるため、ウェハを厚みが１５０μｍ以下になるまでバックグラインドしても、認識マークを起点としてウェハが割れるという問題は生じない。
なお、互いに隣接する複数のチップを選択し、その選択したチップ内の複数の箇所についてそれぞれ欠け状態を認識し、それぞれの認識結果を設定値と比較することで、ウェハの位置決めを行うようにしてもよい。この場合、同じ欠け状態のチップの組み合わせが近傍に存在しないようなチップの組み合わせを選択することで、誤検出を防ぐことができる。これにより、ウェハの位置決めを正確に行うことができる。
例えば、図１２において、チップ１５ｂ，１５ｃ，１５ｄ内の欠け状態の組み合わせは、近傍には存在しない。これに対し、従来のようにチップを認識ＯＫと認識ＮＧの２通りの認識状態に分ける方法では、同一の認識状態の組み合わせが近傍に存在する可能性が高く、誤検出が発生しやすい。
また、上記の例では、ウェハの位置決めを行う際に、選択したチップ内の４つのコーナーについて欠け状態を認識したが、これに限らず、選択したチップ内の３つのコーナーについて欠け状態を認識することや、図１６に示すように選択したチップ内の８箇所について欠け状態を認識することでもよい。すなわち、チップ内の２以上の自然数Ｎ箇所の画像を認識することで、チップ全体の欠け状態として、３種類以上のパターンに区別する方法を含む。２以上の自然数Ｎ箇所の画像を認識する場合、区別するデータの種類として、全ての組み合わせを含む２のＮ乗の場合を区別する手段を用いる事が可能である。また、チップの欠け状態として起こりえる場合のみ区別し、チップの欠け状態としては実際には起こりえない場合が認識結果のデータとして出力された場合については、認識エラー発生として判定、もしくはデータ格納する手段を用いても良い。例えば、チップ上のＮ箇所を認識する場合、欠けが発生する可能性があるのは、Ｎ箇所の中の連続する部分のみであり、不連続な２カ所以上の欠けが発生することは、半導体チップの大きさと、ウェハの直径との関係上あり得ない。そこで、欠けがない場合、および、欠けが発生する箇所が連続している場合、すなわち｛Ｎ×（Ｎ−１）＋２｝種類の場合のみ区別し、欠けが不連続に発生している場合、すなわち、［２Ｎ−｛Ｎ×（Ｎ−１）＋２｝］種類の認識結果がデータとして出力された場合については、認識エラー発生として判定、もしくはデータ格納する手段を用いても良い。また、チップ上のＮ箇所の欠けの有無を判定する場合に、Ｎ箇所全ての画像を認識する場合を開示したが、これに限る物ではない。例えば、ウェハ外形が概略円形である場合、認識箇所の欠けは、ウェハ中心から遠い箇所から順番に発生する。従って、Ｎ箇所の認識箇所のうち、任意の箇所を認識し、そこに欠けが発生していなかった場合、認識箇所よりもチップ中心に近い箇所については、欠けが発生していないことが予想できる。従って、これらチップ中心により近い認識箇所については、画像認識作業を省略して、欠け発生が無いと予想した結果に基づくデータを格納する手段を用いることが可能である。また、任意の認識箇所に欠けが発生していることが判定された場合、ウェハの中心からより遠い認識箇所については、欠けが発生していることを予想したデータを格納することも同様に可能である。このように、一部の認識結果に基づいて、ウェハの欠け状態を予想して画像認識作業を適宜省略することにより、判定作業を更に効率化することが可能である。
また、ウェハのサイズが大きいと、ウェハテーブルのＸＹ方向の可動範囲がウェハの全域に満たない場合がある。この場合、図１７に示すように、中心チップ１５ａを基点として、ウェハを４つのエリアに分割し、９０度毎に回転させて本実施の形態を適用する。
実施の形態２．
本発明の実施の形態２に係る半導体装置の製造方法について図１８を参照しながら説明する。まず、複数のチップ１５が形成されたウェハ１１内の右下の領域において、少なくとも１つのコーナーが残っていて、かつ、少なくとも１つのコーナーが欠けているチップ１５ｅを検出する。そして、右下の領域とは離れた左下の領域及び左上の領域において、同様に、少なくとも１つのコーナーが残っていて、かつ、少なくとも１つのコーナーが欠けているチップ１５ｆ，１５ｇをそれぞれ検出する。
この検出した３つのチップ１５ｅ，１５ｆ，１５ｇをウェハ１１の外周部にあるチップとみなしてウェハ１１の外周を示す円を算出する。この算出結果を設定値と比較することで、ウェハが正しい位置にあるか否かを判断することができる。その他の工程は実施の形態１と同様である。
本実施の形態２により、実施の形態１と同様に、良品のチップを用いずにウェハの位置決めを正確に行うことができる。また、本実施の形態２は、実施の形態１と同様に、複数のチップをそれぞれの特性に基づいてグレード分けし、グレードごとにウェハを位置決めしてチップをピックアップする場合にも適用することができる。また、本実施の形態２により、ウェハ表面に認識マークを付すことなくウェハの位置決めを行うことができるため、ウェハを厚みが１５０μｍ以下になるまでバックグラインドしても、認識マークを起点としてウェハが割れるという問題は生じない。
本発明の実施の形態１に係る半導体装置の製造方法を説明するための斜視図である。 本発明の実施の形態１に係る半導体装置の製造方法を説明するための斜視図である。 本発明の実施の形態１に係る半導体装置の製造方法を説明するための斜視図である。 本発明の実施の形態１に係る半導体装置の製造方法を説明するための斜視図である。 本発明の実施の形態１に係る半導体装置の製造方法を説明するための斜視図である。 本発明の実施の形態１に係る半導体装置の製造方法を説明するための上面図である。 本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態１に係る半導体装置の製造方法を説明するための上面図である。 本発明の実施の形態１に係る半導体装置の製造方法を説明するための上面図である。 本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態１に係るウェハ位置決め方法を示すフローチャートである。 本発明の実施の形態１に係るウェハ位置決め方法を説明するための上面図である。 本発明の実施の形態１に係るウェハ位置決め方法を説明するための上面図である。 本発明の実施の形態１に係るウェハ位置決め方法を説明するための上面図である。 本発明の実施の形態１に係るウェハ位置決め方法を説明するための上面図である。 本発明の実施の形態１に係るウェハ位置決め方法を説明するための上面図である。 本発明の実施の形態１に係るウェハ位置決め方法を説明するための上面図である。 本発明の実施の形態２に係るウェハ位置決め方法を説明するための上面図である。 従来のウェハ位置決め方法を説明するための上面図である。
符号の説明
１１ ウェハ
１５ チップ
１５ａ 中心チップ
１５ｂ，１５ｃ，１５ｄ，１５ｅ，１５ｆ，１５ｇ ウェハの外周部に存在するチップ

Claims (7)

  1. 複数のチップが形成されたウェハの外周部に存在するチップを選択し、その選択したチップ内の複数の箇所について欠け状態を認識し、この認識結果を設定値と比較することで前記ウェハの位置決めを行う工程と、
    前記ウェハの位置決めを行った後に、前記ウェハ上の前記チップをピックアップする工程とを有することを特徴とする半導体装置の製造方法。
  2. 前記ウェハの位置決めを行う際に、前記選択したチップ内の４つのコーナーについて欠け状態を認識することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記ウェハの位置決めを行う際に、前記選択したチップ内の３つのコーナーについて欠け状態を認識することを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 前記ウェハの位置決めを行う際に、前記選択したチップ内の８箇所について欠け状態を認識することを特徴とする請求項１に記載の半導体装置の製造方法。
  5. 複数のチップが形成されたウェハ内において、少なくとも１つのコーナーが残っていて、かつ、少なくとも１つのコーナーが欠けているチップを互いに離れた３つの領域でそれぞれ検出し、この検出したチップを前記ウェハの外周部に存在するチップとみなして前記ウェハの外周を算出し、この算出結果を設定値と比較することで前記ウェハの位置決めを行う工程と、
    前記ウェハの位置決めを行った後に、前記ウェハ上の前記チップをピックアップする工程とを有することを特徴とする半導体装置の製造方法。
  6. 前記複数のチップをそれぞれの特性に基づいてグレード分けし、
    グレードごとに前記ウェハを位置決めして前記チップをピックアップすることを特徴とする請求項１〜５の何れか１項に記載の半導体装置の製造方法。
  7. 前記ウェハを厚みが１５０μｍ以下になるまでバックグラインドする工程を更に有し、
    前記ウェハの表面に認識マークを付すことなく前記ウェハの位置決めを行うことを特徴とする請求項１〜６の何れか１項に記載の半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015032762A (ja) * 2013-08-06 2015-02-16 Juki株式会社 チップ検出装置及びチップ検出方法
WO2018127973A1 (ja) * 2017-01-06 2018-07-12 株式会社Ｆｕｊｉ ミラーダイ画像認識システム

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015032762A (ja) * 2013-08-06 2015-02-16 Juki株式会社 チップ検出装置及びチップ検出方法
WO2018127973A1 (ja) * 2017-01-06 2018-07-12 株式会社Ｆｕｊｉ ミラーダイ画像認識システム
CN110024085A (zh) * 2017-01-06 2019-07-16 株式会社富士 镜面裸片图像识别系统
JPWO2018127973A1 (ja) * 2017-01-06 2019-07-25 株式会社Ｆｕｊｉ ミラーダイ画像認識システム
CN110024085B (zh) * 2017-01-06 2023-03-21 株式会社富士 镜面裸片图像识别系统

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