JP5126231B2 - 半導体素子の選別取得方法、半導体装置の製造方法及び半導体装置 - Google Patents

半導体素子の選別取得方法、半導体装置の製造方法及び半導体装置 Download PDF

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Description

本発明は、半導体基板（半導体ウエハ）に形成された複数個の半導体素子（半導体チップ）から、無欠陥（良品）の半導体素子を効率的にかつ確実にピックアップ可能な半導体素子の選別取得方法、半導体装置の製造方法及び半導体装置に関する。
近年、半導体装置の製造に於いては、その量産化、ならびに製造コストの低減の為、１枚の半導体基板（半導体ウエハ）から、より多くの半導体素子（半導体チップ）を取得することが望まれている。
このため、半導体素子の種類・規模によっては、１枚の半導体基板から数千個以上の半導体素子を取得するケースもある。
一方、当該半導体装置が搭載される電子機器の小形・軽量化に伴い、半導体素子が収容されるパッケージ（容器）の薄型化、軽量化、及び端子の狭ピッチ化が図られつつある。
このため、半導体素子と当該半導体素子が搭載される回路基板との接続は、従来のワイヤ接続方式に代えて、バンプ接続方式の適用が進められている。
一枚の半導体基板の一方の主面に、複数個の半導体素子が形成された状態を、図１２Ａに示す。同図に於いて、一つの矩形が一つの半導体素子１Ａに相当する。
また、当該半導体基板１のＡ−Ａ’断面を、図１２Ｂに示す。
即ち、当該半導体基板１の主面に形成された半導体素子１Ａのそれぞれには、多層配線層或いは再配線層２を介してバンプ３が複数個配設されている。
そして、個々の半導体素子１Ａに対しては、半導体基板１から個片化される前に電気的試験がなされ、良品、不良品の検出がなされる。
かかる電気的試験は、図１２Ｃに示されるように、個々の半導体素子１Ａに於ける外部接続用端子であるバンプ３に対し、試験用プローブ４を接触させて行われる。
即ち、図１２Ｄに示される半導体基板１に於ける有効領域（破線円ＥＳにより囲繞された領域）内に形成された複数個の半導体素子１Ａに対して、当該試験用プローブに接続された試験装置（図示せず）を用いて電気的試験を行い、不良品（欠陥品）である半導体素子を検出する。
そして、当該検出結果をもって不良品（欠陥品）の存在状況（一般に「ＭＡＰデータ」と称される）を得る。かかる不良品（欠陥品）の存在状況は、図１２Ｅに示される様に、ＭＡＰ情報２１として表示される。
当該ＭＡＰデータに於いて、各矩形が個々の半導体素子を表し、「×」が付された矩形部分は、不良品（欠陥品）である半導体素子を表す。
この様に、ＭＡＰ情報が得られた半導体基板１は、図１２Ｆに示される様に、ダイシングテープ５上に配置され、ダイシングブレード６を用いてのダイシング法などにより個々の半導体素子に個片化される。
当該ダイシング処理がなされた後の半導体基板１の断面を、図１２Ｇに示す。
しかる後、図１２Ｈに示す様に、前記ダイシングテープ５の反対面（半導体基板１の非配置面）から、突き上げピン７により半導体素子１Ａを押し上げると共に、吸着コレット８により当該半導体素子１Ａを吸着し、摘出（ピックアップ）する。
この時、前記ＭＡＰデータに基づき、不良品（欠陥品）である半導体素子の摘出は行われない。
そして、摘出された良品（無欠陥品）である半導体素子１Ａは、半導体素子収容容器（トレイ、図示せず）に収容されるなどして、次の工程に送出される。
ところで、前記ＭＡＰデータに基づいて、良品（無欠陥品）の半導体素子を効率良く摘出することは容易ではない。
即ち、前記半導体基板１に於いては、半導体素子１Ａの取得効率を高める為に、当該半導体素子の入手可能な最大のエリア内に最多の半導体素子が形成されるようにレイアウトが選択される。
また、ダイシング処理がなされた状態の半導体基板に於いて、半導体素子１Ａは見た目がどれも同じであるため、その中から良品（無欠陥品）の半導体素子を摘出するためには、ＭＡＰデータに於ける良品半導体素子の位置情報と、多数の半導体素子の位置情報とを正確に一致させる（重ね合せる）必要がある。
しかし、前記半導体基板１には目印が無く、ダイシングされた該半導体基板と、前記ＭＡＰデータとの正確な重ね合せが困難である。
正確な重ね合せの方法の一つとして、従来、半導体基板の中心からの距離データと、ＭＡＰデータ内の距離データとを合わせる方法が提案されている。
しかしながら、かかる方法の場合、半導体素子を選別取得する際に用いる設備の移動誤差、及び半導体基板をダイシングすることによるダイシングテープ５の変形などにより、距離データと半導体基板１に於ける距離とが一致しない状態が生ずるという問題があった。
このため、最終的には、目視による位置合わせ確認を必要としていた。
かかる目視による位置合わせでは正確な作業が困難であり、前記ＭＡＰデータに於ける最初の半導体素子の位置を誤り、これにより不良品（欠陥）半導体素子を誤って認識してしまう確率が高い。
当該不良品（欠陥）半導体素子の誤認識は、半導体装置としての組立完了後の試験に於いて検出されるケースが多く、当該半導体素子が搭載される配線基板などの不要な損失を招く一方、半導体装置、電子機器の製造に遅れを生じてしまう。
このため、前記ＭＡＰデータの最初の半導体素子位置を誤認識しない方法、或いは誤ってもこれに気付く方法が求められている。
そこで、一つには、半導体基板に於ける有効領域外に在るペレットにインクマークを形成し、当該インクマークを基点とした座標系をもって良品・不良品の判別テストを実施し、検出された不良品にインクマークを形成することが提案されている（例えば、特許文献１参照。）。
しかしながら、かかるインクマーク法によれば、小さな半導体素子、或いはバンプが形成された半導体素子に対しては、インクマークを形成できず、また、インクの管理が必要とされる。
また、ＭＡＰデータを使用して良品（無欠陥品）半導体素子を取得する場合、テストの結果に基づき半導体基板に於ける半導体素子に対しインクマークを付けた場合に限り有効であり、当該インクマークを用いないテストが適用される半導体基板に対しては適用できない。
一方、半導体基板の特定の箇所に、通常と異なる特定の回路パターンを有する半導体素子を形成し、当該半導体素子を試験により検出し、これを基点としてＭＡＰデータを作る方法も提案されている（例えば、特許文献２参照。）。
このような方法によれば、半導体基板上に通常と異なる特定の回路パターンを有する半導体素子を形成するため領域が必要となる。また、通常と異なる特定の回路パターンを有する半導体体素子は、他の通常半導体素子とは異なるため、製品としては適用できない。
更に、大形の半導体基板では、半導体基板上に通常と異なる特定の回路パターンを有する半導体素子パターンと、製品となる半導体素子パターンを含む一つのフォトマスクを繰り返して適用して半導体素子回路パターンを製作する。従って、製品となる半導体素子とは異なる特定の回路パターンを持つ半導体素子がショット数分形成されてしまい、製品となる半導体素子の取得率が低下してしまう。
これを回避するために、製品とは異なる特定の回路パターンを持つ半導体素子用マスクと、製品用マスクとを容易することは、製造コストの上昇を招いてしまう。
特開２００２−１８４８１９号公報 特開昭５７-９５６４４号公報
本発明は、従来における前記問題を解決し、以下の目的を達成することを課題とする。即ち、本発明は、半導体基板（半導体ウエハ）に形成された複数個の半導体素子（半導体チップ）から、無欠陥（良品）の半導体素子を効率的にかつ確実にピックアップ可能な半導体素子の選別取得方法、半導体装置の製造方法及び半導体装置を提供することを目的とする。
前記課題を解決するための手段としては、以下の通りである。即ち、
本発明の半導体素子の選別取得方法は、半導体基板の有効領域内に複数個の半導体素子を配設する工程と、前記半導体基板上で前記有効領域外に基準半導体素子を配設する工程と、前記複数個の半導体素子及び前記基準半導体素子にバンプを形成する工程と、前記有効領域内の前記複数個の半導体素子に対し試験を行う工程と、前記基準半導体素子を基点として、配置マップを作成する工程と、前記配置マップに基づき、前記複数の半導体素子の中から前記試験において良品と判定された半導体素子を摘出する工程とを含むことを特徴とする。
本発明の半導体装置の製造方法は、半導体基板の有効領域内に複数個の半導体素子を配設する工程と、前記半導体基板上で前記有効領域外に基準半導体素子を配設する工程と、前記複数個の半導体素子及び前記基準半導体素子にバンプを形成する工程と、前記有効領域内の前記複数個の半導体素子に対し試験を行う工程と、前記基準半導体素子を基点として、配置マップを作成する工程と、前記配置マップに基づき、前記複数の半導体素子の中から前記試験において良品と判定された半導体素子を摘出する工程とを含むことを特徴とする。
本発明の半導体装置は、半導体基板上の有効領域内に形成された複数の半導体素子領域と、前記半導体基板上の前記有効領域を囲繞する有効領域外に形成された複数の有効領域外半導体素子領域とからなり、前記複数の半導体素子領域のそれぞれには、略格子状に配置された複数の第１の突起電極が形成され、前記複数の有効領域外半導体素子領域には、第２の突起電極が形成され、前記第２の突起電極の数が、前記第１の突起電極の数よりも少ないことを特徴とする。
本発明によると、従来における前記問題を解決することができ、半導体基板（半導体ウエハ）に形成された複数個の半導体素子（半導体チップ）から、無欠陥（良品）の半導体素子を効率的にかつ確実にピックアップ可能な半導体素子の選別取得方法、半導体装置の製造方法及び半導体装置を提供することができる。
本発明の半導体素子の選別取得方法の一例を示す工程図。 バンプ形成工程の一例を示す工程図（その１）。 バンプ形成工程の一例を示す工程図（その２）。 バンプ形成工程の一例を示す工程図（その３）。 バンプ形成工程の一例を示す工程図（その４）。 バンプ形成工程の一例を示す工程図（その５）。 多数のバンプが形成された半導体基板の斜視図。 図３ＡのＡ−Ａ’断面図。 試験工程の一例を示す概略説明図。 １枚の半導体基板に於ける有効領域内の半導体素子の位置を示す概略説明図。 図３Ｄに示す位置情報に基づく、基準半導体素子、良品（無欠陥品）半導体素子、及び不良品（欠陥品）半導体素子の存在位置を示すＭＡＰデータ。 ダイシング工程の一例を示す概略説明図。 ダイシング後の半導体基板の状態を示す概略断面図。 ＭＡＰデータに基づき、良品（無欠陥品）半導体素子のみを取得する工程の一例を示す概略説明図。 製品化半導体チップに於けるバンプの配列パターンの一例を示す概略図。 図５ＡのＸ−Ｘ’断面図。 非製品化半導体チップに於けるバンプの配列パターンの一例を示す概略図（その１）。 図６ＡのＸ−Ｘ’断面図。 非製品化半導体チップに於けるバンプの配列パターンの一例を示す概略図（その２）。 図７ＡのＸ−Ｘ’断面図。 ＭＡＰデータに於ける最初に摘出する製品半導体素子の位置情報を示す概略説明図。 １枚の半導体基板に於ける有効領域内の半導体素子及び前記有効エリア境界に設けた多数の基準半導体素子の位置を示す概略説明図。 図９Ａに示す位置情報に基づく、基準半導体素子、良品（無欠陥品）半導体素子、及び不良品（欠陥品）半導体素子の存在位置を示すＭＡＰデータ（実施例２）。 本発明の半導体装置の製造方法の一例を示す工程図。 搭載工程の一例を示す概略説明図。 図１１Ａに於ける破線で囲まれたＸ部分の断面拡大図。 モールド工程の一例を示す概略説明図。 個片化された半導体装置を示す断面概略図。 多数のバンプが形成された半導体素子を多数有する半導体基板の斜視図。 図１２ＡのＡ−Ａ’断面図。 半導体基板に於ける多数の半導体素子の性能を判別試験する工程を示す概略説明図。 １枚の半導体基板に於ける半導体素子の位置を示す概略説明図。 図１２Ｄに示す位置情報に基づく、良品（無欠陥品）半導体素子、及び不良品（欠陥品）半導体素子の存在位置を示す、従来例のマップ情報（ＭＡＰデータ）。 多数の半導体素子が形成された半導体基板をダイシングする工程を示す概略説明図。 ダイシング後の半導体基板の状態を示す概略断面図。 従来例のマップデータに基づき、良品（無欠陥品）半導体素子のみを取得する工程を示す概略説明図。
（実施例１）
本発明による無欠陥半導体素子の選別取得方法の第１の実施例を、図面を用いて説明する。
図１は、本実施例に於ける半導体素子の選別取得工程を示すフローチャートである。
本実施例にあっては、ウエハ処理工程１０に於いて、半導体基板（半導体ウエハ）の一方の主面に、複数個の半導体素子を形成する。
次いで、当該半導体基板に形成されている半導体素子のそれぞれに、外部接続用端子として突起電極（バンプ）を形成する（バンプ形成工程２０）。
このとき、当該半導体基板の有効領域(有効エリア)の外に形成されている半導体素子の少なくとも一つに対して、識別用バンプを配設する。当該識別用バンプが配設された半導体素子を、基準半導体素子とする。
次いで、試験用プローブを用い、前記半導体基板に形成されている半導体素子のそれぞれに対して電気的試験を行い、良品（無欠陥品）／不良品（欠陥品）の検出・判別を行う（試験工程３０）。
次いで、当該試験の結果に基づき、前記基準半導体素子を基点として、半導体基板の有効領域内に形成された複数の半導体素子に於ける、無欠陥（良品）半導体素子、不良品（欠陥品）半導体素子の配置ＭＡＰを作成する（配置マップ作成工程４０）。
次いで、前記半導体基板に対しダイシング処理を施し、半導体素子に個片化する（ダイシング工程５０）。
しかる後、前記配置ＭＡＰに基づき、無欠陥（良品）半導体素子を選択的に摘出（ピックアップ）する（選別取得工程６０）。
即ち、前記ウエハ処理工程１０に於いては、シリコン（Ｓｉ）或いはガリウム砒素（ＧａＡｓ）などからなる半導体基板１１の一方の主面に、ＭＩＳトランジスタ等の能動素子、容量素子等の受動素子、ならびに配線層などから形成される電子回路を含む半導体素子（半導体チップ）領域を、複数個形成する。
当該半導体素子のそれぞれは、その表面に前記電子回路に接続された電極端子パッド１２を具備している。
当該電極端子パッド１２上には、バンプ形成工程２０に於いて、例えば以下の方法により、外部接続用端子としての略球状のバンプが形成される。
即ち、半導体素子（半導体チップ）領域が複数個形成された半導体基板１１上に、フォトレジスト層１５を形成し、当該フォトレジスト層１５に対してマスク２１を用いて選択的露光処理を施すことにより、前記半導体素子領域に於ける電極端子パッド１２上のフォトレジスト層１５に選択的に開口を形成する（図２Ａ参照）。
前記半導体素子領域に於ける電極端子パッド１２上には、その周囲に於いて半導体基板１１を被覆する絶縁層１３上へ連続して金属層１４が予め配設されている。
当該絶縁層１３ならびに金属層１４は、多層配線層或いは再配線層を構成している。
前記フォトレジスト層１５には、当該電極端子パッド１２上に対応して開口１５Ａが設けられる（図２Ｂ参照）。
そして、前記金属層１４を電極として電気メッキ処理が施され、前記開口１５Ａ内にはんだ材などのバンプ形成用金属１６が被着・充填される（図２Ｃ参照）。
次いで、前記フォトレジスト層１５を除去した後、バンプ形成用金属１６をマスクとて前記金属層１４を選択的に除去する（図２Ｄ参照）。
しかる後、前記バンプ形成用金属１６に対し加熱溶融処理を施し、当該バンプ形成用金属１６を略球形状とする（図２Ｅ参照）。
この様に、個々の電極端子パッドにバンプ１６１が配設された半導体素子を複数個含む半導体基板１０１を、図３Ａに示す。同図に於いて、一つの矩形１０２が、一個の半導体素子に相当する。
また、当該半導体基板１０１のＡ−Ａ’断面を、図３Ｂに示す。同図に於いて、１０３は多層配線層或いは再配線層を、また１６１はバンプを示す。
そして、当該半導体基板１０１に於ける個々の半導体素子１０２に対しては、当該半導体基板１０１から個片化される前に電気的試験がなされ、良品、不良品の検出がなされる。
かかる電気的試験は、図３Ｃに示されるように、個々の半導体素子１０２に於けるバンプ１６１に対して、試験用プローブ１１１を接触させて行われる。
即ち、図３Ｄに示される半導体基板１０１に於ける有効領域（破線円ＥＳにより囲繞された領域）内に形成された複数個の半導体素子１０２に対して、前記試験用プローブ１１１に接続された試験装置（図示せず）を用いて電気的試験を行い、良品、ならびに不良品（欠陥品）半導体素子を検出する。
そして、当該検出結果をもって不良品（欠陥品）の存在状況（一般に「ＭＡＰデータ」と称される）を得る。かかる不良品（欠陥品）の存在状況は、図３Ｅに示される様に、ＭＡＰ情報として表示される。
当該ＭＡＰデータ７１に於いて、各矩形が個々の半導体素子を表し、「×」が付された矩形部分は、不良品（欠陥品）である半導体素子を表している。
この様に、ＭＡＰデータ７１が得られた半導体基板１０１は、図４Ａに示される様に、ダイシングテープ１２１上に配置され、ダイシングブレード１２２により切断・分離されて、半導体素子１０２に個片化される。
当該ダイシング処理がなされた後の半導体基板１０１の断面を、図４Ｂに示す。
しかる後、図４Ｃに示す様に、前記ダイシングテープ１２１の裏面（半導体基板１０１の非配置面）から、突き上げピン１２３により半導体素子１０２を押し上げると共に、吸着コレット１２４により当該半導体素子１０２を吸着し、摘出（ピックアップ）する。
この時、前記ＭＡＰデータ７１に基づき、不良品（欠陥品）である半導体素子の摘出は行われない。
そして、摘出された良品（無欠陥品）である半導体素子１０２は、半導体素子収容容器（トレイ、図示せず）に収容されるなどして、次の工程に送出される。
本実施例にあっては、この様な半導体素子の製造・試験・摘出工程に於いて、前記半導体基板に於ける有効領域（破線円ＥＳにより囲繞された領域）に一部が含まれるものの、その一部が当該有効領域外に位置してしまう様な半導体素子１０６、即ち非製品化半導体素子（非製品化半導体チップ）の少なくとも一つに於けるバンプの配設構成、ならびに当該非製品化半導体素子（非製品化半導体チップ）の利用形態に特徴を有する。
即ち、バンプ形成工程２０に於いて、前記有効領域内に位置して製品とされる半導体素子（製品化半導体チップ）１０２には、例えば図５に示される様に、当該半導体素子の表面に多層配線層或いは再配線層１０３を介してバンプ１６１が複数個、例えば格子状パターンもって配設される。
尚、図５Ａは、当該半導体素子（製品化半導体チップ）の平面を、また図５Ｂは、図５ＡのＸ−Ｘ’断面を示す。
一方、前記非製品化半導体素子（非製品化半導体チップ）１０６に対しては、図６或いは図７に示される如く、製品とされる半導体素子（製品化半導体チップ）１０２に於けるバンプの配設構成とは異なる構成をもってバンプ２６１が配設される。
即ち、当該非製品化半導体素子（非製品化半導体チップ）１０６に於けるバンプ２６１は、図６及び図７に示される様に、半導体素子１０６の四隅部及び中央部への配置、或いは当該四辺の中央部のみへの配置など、製品とされる半導体素子（製品化半導体チップ）１０２に於けるバンプとは異なる特徴的な配置構成とされる。
当該非製品化半導体素子（非製品化半導体チップ）１０６に於けるバンプ２６１は、その個数が制限されて半導体素子１０６上に選択的に配設される。これにより、前記製品とされる半導体素子（製品化半導体チップ）１０２のバンプ配設とは異なり、その画像認識が容易であって、識別用バンプとしての適用が可能となる。
図６Ａ及び図６Ｂに示される非製品化半導体素子（非製品化半導体チップ）１０６は、半導体素子の四隅部及び中央部にバンプ２６１が配設されている。
また、図７Ａ及び図７Ｂに示される非製品化半導体素子（非製品化半導体チップ）１０６は、半導体素子の四辺のそれぞれの略中央部に、バンプ２６１が配設されている。
何れも、前記図５に示される製品とされる半導体素子（製品化半導体チップ）１０２とは、バンプの配設構成が大きく異なっている。
そして、試験工程３０に於いて、当該半導体基板１０１に形成されている個々の半導体素子に対して電気的試験を行い、良品（無欠陥品）／不良品（欠陥品）の検出・判別を行う際に、前記非製品化半導体素子（非製品化半導体チップ）１０６の位置情報を、ＭＡＰデータに取り込む。
この時、当該非製品化半導体素子（非製品化半導体チップ）１０６は、有効領域内に在って製品とされる半導体素子（製品化半導体チップ）１０２とは異なるバンプ配置構成を有することから、当該非製品化半導体素子（非製品化半導体素子）１０６の位置の認識は極めて容易であり、基準半導体素子として有効に適用される。
従って、配置マップ作成工程４０に於いて、当該基準半導体素子１０６を基点（始点）として、当該半導体基板１０１の有効領域内に形成された複数個の半導体素子１０２に於ける、良品半導体素子ならびに欠陥半導体素子に関するＭＡＰデータ７１を極めて容易に作成することができる。
即ち、前記図３Ｄに示すように、半導体基板１０１の、有効領域内における製品半導体素子１０２の配置と、有効領域外に位置する基準半導体素子１０６との配置に基づき、図３Ｅに示すように、当該基準半導体素子１０６を基点（例えば、座標軸のＸ１，Ｙ１とする）として、半導体基板１０１のある位置（ＸＮ，ＹＮ）に位置する製品半導体素子１０２が、良品（無欠陥品）であるか、不良品（欠陥品）であるのかを示す配置マップ情報として作成されたＭＡＰデータ７１を得る。
当該ＭＡＰデータ７１に於いて、「×」印を付した箇所は、不良品（欠陥品）である製品半導体素子１０１の存在位置を表す。
前記配置マップ情報には、基準半導体素子１０６の位置を基点（始点）として、良品半導体素子と、不良品半導体素子との存在位置情報が含まれる。
そして、選別取得工程６０に於いては、ダイシング工程５０に於いて個片化されている複数の半導体素子１０２の中から、前記判別結果（試験工程３０の判別結果）に基づき、配置マップ作成工程４０で得られたＭＡＰデータ７１、即ち良品（無欠陥品）半導体素子と不良品（欠陥品）半導体素子との存在位置をマップ化したデータ７１（図３Ｅ参照）に基づき、良品（無欠陥品）半導体素子を摘出する。
図８に、図３Ｅに示すＭＡＰデータ７１に於いて、最初に摘出する製品半導体素子１０２の位置情報を示す。
選別取得工程６０に於いては、ＭＡＰデータ７１に基づいて、半導体基板１０１上の最初に摘出する半導体素子を決定する際、予め、基準半導体素子１０６のバンプ画像パターンと、設計上の半導体基板中心からの座標データ（Ｘ１，Ｙ１）と、該ＭＡＰデータ７１上に於ける最初の半導体素子の、設計上の半導体基板中心からの座標データ（Ｘ２，Ｙ２）とを登録する。
次に、半導体基板１０１の中心位置座標（Ｘ０，Ｙ０）を算出する。
そして、被処理半導体基板１０１の中心位置座標（Ｘ０，Ｙ０）と、予め登録した設計上の半導体基板中心からの座標データ（Ｘ１，Ｙ１）とより、基準半導体素子の場所を特定し、該当半導体素子が基準半導体素子１０６であることを画像認識することにより確定する。
次いで、当該基準半導体素子１０６の位置を基準位置として、（Ｘ１，Ｙ１）データと（Ｘ２，Ｙ２）データとより、最初に摘出する半導体素子１０２の位置を確定する。
この一連の処理を自動的に行うことにより、半導体基板１０１をダイシングして得られた多数の半導体素子１０２の位置と、ＭＡＰデータ７１との位置合わせの信頼性を向上させることができる。
当該実施例１にあっては、半導体基板１０１上の最初に拾う半導体素子を、ＭＡＰデータ７１に基づき照合確認する際、当該半導体基板１０１の有効領域外に、識別用バンプを有する基準半導体素子１０６を配置し、当該基準半導体素子１０６を基準位置として、摘出を開始する半導体素子の位置を特定する。
従って、半導体基板１０１とＭＡＰデータ７１との位置合わせの信頼性が高く、確実に良品半導体素子（無欠陥半導体素子）を選別・取得することができる。
このため、半導体装置の製造において、不良品半導体素子（欠陥半導体素子）を使用して半導体装置を製造してしまう恐れがなく、半導体装置の製造歩留り、信頼性を高めることができる。
（実施例２）
本発明による無欠陥チップの選別取得方法の第２の実施例を、図面を用いて説明する。
本実施例にあっては、前記半導体基板の有効領域（破線円ＥＳにより囲繞された領域）に一部が含まれるものの、その一部が当該有効領域外に位置してしまう様な半導体素子を複数個用い、それぞれに識別用バンプ２６１を配設する。
当該複数個の非製品化半導体素子（非製品化半導体チップ）に於けるバンプの配設構成、ならびに当該複数個の非製品化半導体素子（非製品化半導体チップ）の利用形態に特徴を有する。
即ち、図９Ａに示される様に、半導体基板１０１の有効領域（破線円ＥＳにより囲繞された領域）に一部が含まれるものの、その一部が当該有効領域外に位置してしまう複数の半導体素子（非製品化半導体チップ）１０６Ａ、１０６Ｂ、１０６Ｃに於いて、前記図６或いは図７に示したバンプ配置構成とする。
即ち、当該第２の実施例にあっては、一つの半導体基板１０１に、基準半導体素子を複数個配設する。
そして、試験工程３０に於いて、当該半導体基板１０１に形成されている個々の半導体素子に対して電気的試験を行い、良品（無欠陥品）／不良品（欠陥品）の検出・判別を行う際に、前記非製品化半導体素子（非製品化半導体チップ）１０６Ａ、１０６Ｂ、及び１０６Ｃの位置情報を、ＭＡＰデータに取り込む。
この時、当該非製品化半導体素子（非製品化半導体チップ）は、有効領域内に在って製品とされる半導体素子（製品化半導体チップ）とは異なるバンプ配置構成を有することから、当該非製品化半導体素子（非製品化半導体素子）１０６の位置の認識は極めて容易であり、基準半導体素子として有効に適用される。
そして、配置マップ作成工程４０に於いて、図９Ｂに示される様に、基準半導体素子１０６Ａ（Ｘ１，Ｙ１）を基点として、当該半導体基板１０１の或る位置（ＸＮ，ＹＮ）に於ける製品半導体素子１０２が、良品（無欠陥品）であるか、不良品（欠陥品）であるのかが配置マップ情報として収集・作成されたＭＡＰデータ７２を得る。
当該ＭＡＰデータ７２に於いて、「×」を付した箇所は、不良品（欠陥品）である製品半導体素子１０２の存在位置を表す。
この時、前記基準半導体素子１０６Ａ以外の、基準半導体素子１０６Ｂ、ならびに基準半導体素子１０６Ｃなどについても、それぞれの位置情報を座標データ（Ｘｉ，Ｙｉ）、（Ｘｉ＋ｍ，Ｙｉ＋ｍ）などとして取得し、登録する。
これにより、半導体基板とＭＡＰデータ７２との重ね合わせを、より高い精度をもって行うことができる。
即ち、前記ＭＡＰデータ７２に基づき良品（無欠陥）半導体素子１０２を連続的して摘出する際、基準半導体素子１０６Ｂ或いは１０６Ｃなどの座標データと実際の位置とのズレも相対的に検出されることから、位置ズレの発生の有無を自動的に、且つ高い精度をもって確認することができる。
これにより、電動機の脱調など、設備の動作に起因して位置ズレが発生した場合であっても、より早い段階に於いて当該異常の発生を判別することが可能であり、不良品（欠陥品）半導体素子を摘出して半導体装置を製造してしまうというリスクを低減することができる。
（半導体装置の製造方法）
本発明による無欠陥半導体素子の選別取得方法により摘出された良品（無欠陥品）半導体素子が適用されて、半導体装置が形成される製造方法の一例を、図面を用いて説明する。
図１０に示される様に、かかる半導体装置の製造方法にあっては、図１に示す工程１０乃至工程６０が実施されて摘出された良品半導体素子（無欠陥半導体素子）に対して、基板への搭載工程７０、モールド工程８０、ならびに切断工程９０が施されて、半導体装置が製造される。
かかる基板への搭載工程７０に於いては、大判の支持基板（インターポーザー、回路基板とも称される）３０１の一方の主面に、良品半導体素子（無欠陥半導体素子）１０２が複数個、それぞれ所謂フリップチップ（フェイスダウンとも称する）形態をもって搭載される（図１１Ａ参照）。
当該支持基板３０１の一方の主面には、搭載される複数個の半導体素子１０２に於けるバンプに対応して、電極端子パッドが配設されている。
また、当該支持基板３０１の一方の主面には、予め所謂アンダーフィル材３０２が配設される場合もある。当該アンダーフィル材３０２は、半導体素子１０２の搭載後に充填されてもよい。
当該支持基板３０１の一方の主面に、一個の半導体素子１０２がフリップチップ実装された状態を、図１１Ｂに示す。
即ち当該半導体素子１０２のバンプ１６１は、支持基板３０１上の電気端子パッド３０３に接続され、また当該半導体素子１０２と支持基板３０１との間にはアンダーフィル材３０２が充填されている。
そして、次なるモールド工程８０に於いては、この様にその一方の主面に、良品半導体素子（無欠陥半導体素子）１０２を複数個、それぞれ所謂フリップチップ形態をもって搭載された支持基板３０１の、当該一方の主面に対して樹脂封止処理がなされる。
この結果、当該支持基板３０１の一方の主面に搭載された複数個の半導体素子は、封止用樹脂３０４により一括して封止される（図１１Ｃ参照）。
次いで、前記支持基板３０１の他方の主面に於いて、前記半導体素子１０２のそれぞれに対応して設けられている電極パッドに対し、外部接続用端子となるはんだボールを配設する。
しかる後、切断工程９０に於いて、前記樹脂封止部３０４及び支持基板３０１をその積層方向（厚さ方向）に切断して、個片化された半導体装置３１０を得る（図１１Ｄ参照）。
当該切断工程９０は、ダイシングブレードを用いての切断が適用される。
尚、当該図１１Ｄに於いて、３０５は、支持基板３０１の他方の主面に配設された、はんだボールからなる外部接続用端子である。
この様な半導体装置の製造方法によれば、前記選別取得工程６０に於いて、本発明による無欠陥半導体素子の選別取得方法が適用されていることにより、半導体基板から多数の半導体素子を取得する際に、不良品（欠陥品）である半導体素子を容易に摘出することができる。
これにより、当該不良品（欠陥品）である半導体素子を使用しての半導体装置の製造が防止され、不良半導体装置が製造される可能性が大幅に低下する。
本発明の半導体素子の選別取得方法によると、良品（無欠陥品）半導体素子を効率的にかつ確実にピックアップすることができるので、良品（無欠陥品）半導体装置を効率的に製造するのに好適に利用することができる。
本発明の半導体装置の製造方法によると、良品（無欠陥品）半導体装置を効率的に製造するのに好適に利用することができ、各種の半導体装置の効率的な生産に好適に利用することができる。

Claims (9)

  1. 半導体基板の有効領域内に複数個の半導体素子を配設する工程と、
    前記半導体基板上で前記有効領域外に基準半導体素子を配設する工程と、
    前記複数個の半導体素子にバンプを形成し、前記基準半導体素子に識別用バンプを形成する工程と、
    前記有効領域内の前記複数個の半導体素子に対し試験を行う工程と、
    前記基準半導体素子を基点として、配置マップを作成する工程と、
    前記配置マップに基づき、前記複数の半導体素子の中から前記試験において良品と判定された半導体素子を摘出する工程と
    を含み、
    前記半導体素子における前記バンプの配置と前記基準半導体素子における前記識別用バンプの配置とが異なることを特徴とする半導体素子の選別取得方法。
  2. 請求項１に記載の半導体素子の選別取得方法において、
    前記基準半導体素子に形成された識別用バンプの配置位置と、前記有効領域に形成された半導体素子に形成されたバンプの配置位置とを画像認識手段を用いて識別し、前記基準半導体素子を基準にした前記有効領域内の半導体素子の配置情報を作成することを特徴とする半導体素子の選別取得方法。
  3. 請求項２に記載の半導体素子の選別取得方法において、
    前記配置情報と、前記有効領域内の前記複数個の半導体素子に対し行なわれた試験結果とから、良品半導体素子の配置位置と不良品半導体素子の配置位置とを含む前記配置マップを作成することを特徴とする半導体素子の選別取得方法。
  4. 請求項１に記載の半導体素子の選別取得方法において、
    前記配置マップを作成する工程と前記良品と判定された半導体素子を摘出する工程との間に、前記半導体基板をダイシングし、個々の半導体素子に個片化するダイシング工程を含むことを特徴とする半導体素子の選別取得方法。
  5. 半導体基板の有効領域内に複数個の半導体素子を配設する工程と、
    前記半導体基板上で前記有効領域外に基準半導体素子を配設する工程と、
    前記複数個の半導体素子にバンプを形成し、前記基準半導体素子に識別用バンプを形成する工程と、
    前記有効領域内の前記複数個の半導体素子に対し試験を行う工程と、
    前記基準半導体素子を基点として、配置マップを作成する工程と、
    前記配置マップに基づき、前記複数の半導体素子の中から前記試験において良品と判定された半導体素子を摘出する工程と
    を含み、
    前記半導体素子における前記バンプの配置と前記基準半導体素子における前記識別用バンプの配置とが異なることを特徴とする半導体装置の製造方法。
  6. 請求項５に記載の半導体装置の製造方法において、
    前記基準半導体素子に形成された識別用バンプの配置位置と、前記有効領域に形成された半導体素子に形成されたバンプの配置位置とを画像認識手段を用いて識別し、前記基準半導体素子を基準にした前記有効領域内の半導体素子の配置情報を作成することを特徴とする半導体装置の製造方法。
  7. 請求項６に記載の半導体装置の製造方法において、
    前記配置情報と、前記有効領域内の前記複数個の半導体素子に対し行なわれた試験結果とから、良品半導体素子の配置位置と不良品半導体素子の配置位置とを含む前記配置マップを作成することを特徴とする半導体装置の製造方法。
  8. 請求項５に記載の半導体装置の製造方法において、
    前記配置マップを作成する工程と前記良品と判定された半導体素子を摘出する工程との間に、前記半導体基板をダイシングし、個々の半導体素子に個片化するダイシング工程を含むことを特徴とする半導体装置の製造方法。
  9. 半導体基板上の有効領域内に形成された複数の半導体素子領域と、
    前記半導体基板上の前記有効領域を囲繞する有効領域外に形成された複数の有効領域外半導体素子領域とからなり、
    前記複数の半導体素子領域のそれぞれには、格子状に配置された複数の第１の突起電極が形成され、
    前記複数の有効領域外半導体素子領域の少なくともいずれかには、第２の突起電極が形成され、
    前記第２の突起電極の数が、前記第１の突起電極の数よりも少なく、
    前記第２の突起電極が形成された有効領域外半導体素子領域は、基準半導体素子として用いられ、前記基準半導体素子を基点として配置マップを作成し、前記配置マップに基づき、前記有効領域内の前記半導体素子領域に対応する半導体素子の中から試験において良品と判定された半導体素子が摘出されることを特徴とする半導体装置。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011091286A (ja) * 2009-10-26 2011-05-06 Fujitsu Semiconductor Ltd 半導体装置の製造方法
US8956954B2 (en) * 2012-02-21 2015-02-17 Chih-hao Chen Method of processing wafers for saving material and protecting environment
MY192745A (en) * 2014-05-23 2022-09-06 Cirrus Logic Inc Systems and methods for placement of singulated semiconductor devices for multi-site testing
JP6305887B2 (ja) * 2014-09-16 2018-04-04 東芝メモリ株式会社 半導体装置の製造方法及び半導体製造装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03196633A (ja) * 1989-12-26 1991-08-28 Fuji Electric Co Ltd 半導体集積回路装置及び半導体ウエハ
JP2003273052A (ja) * 2002-03-13 2003-09-26 Seiko Epson Corp 裏面研削方法及び半導体装置の製造方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5795644A (en) 1980-12-05 1982-06-14 Nec Corp Mapping method of wafer
JPH0658933B2 (ja) * 1984-05-22 1994-08-03 東京エレクトロン株式会社 半導体ウエハの位置合わせ方法
JPH05121496A (ja) * 1991-10-25 1993-05-18 Nec Corp 不良チツプ除去方法
US5917332A (en) * 1996-05-09 1999-06-29 Advanced Micro Devices, Inc. Arrangement for improving defect scanner sensitivity and scanning defects on die of a semiconductor wafer
JP2881418B1 (ja) * 1998-02-20 1999-04-12 一男 佐藤 識別データー記載シリコン基板およびその製造方法
JP2000077487A (ja) * 1998-08-28 2000-03-14 Seiko Epson Corp ウエハプローバ
US6760472B1 (en) * 1998-12-14 2004-07-06 Hitachi, Ltd. Identification method for an article using crystal defects
JP2001144197A (ja) * 1999-11-11 2001-05-25 Fujitsu Ltd 半導体装置、半導体装置の製造方法及び試験方法
JP3556549B2 (ja) * 1999-12-10 2004-08-18 シャープ株式会社 シート抵抗測定器および電子部品製造方法
JP2001176892A (ja) * 1999-12-15 2001-06-29 Shinkawa Ltd ダイボンディング方法及びその装置
JP4329235B2 (ja) * 2000-06-27 2009-09-09 セイコーエプソン株式会社 半導体装置及びその製造方法
JP2002184819A (ja) 2000-12-14 2002-06-28 Nec Corp ウェハテスト装置およびウェハテスト方法
US6680213B2 (en) * 2001-04-02 2004-01-20 Micron Technology, Inc. Method and system for fabricating contacts on semiconductor components
CN100377347C (zh) * 2002-06-05 2008-03-26 株式会社瑞萨科技 半导体器件
JP3988679B2 (ja) * 2003-05-26 2007-10-10 カシオ計算機株式会社 半導体基板
US20040238973A1 (en) * 2003-05-26 2004-12-02 Casio Computer Co., Ltd. Semiconductor device having alignment post electrode and method of manufacturing the same
US20080108221A1 (en) * 2003-12-31 2008-05-08 Microfabrica Inc. Microprobe Tips and Methods for Making
US7163830B2 (en) * 2004-10-12 2007-01-16 Salmon Peter C Method for temporarily engaging electronic component for test
JP2006343728A (ja) * 2005-05-13 2006-12-21 Toshiba Matsushita Display Technology Co Ltd 液晶表示装置
US7683483B2 (en) * 2007-02-05 2010-03-23 Freescale Semiconductor, Inc. Electronic device with connection bumps
TWI463580B (zh) * 2007-06-19 2014-12-01 Renesas Electronics Corp Manufacturing method of semiconductor integrated circuit device
US7932613B2 (en) * 2009-03-27 2011-04-26 Globalfoundries Inc. Interconnect structure for a semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03196633A (ja) * 1989-12-26 1991-08-28 Fuji Electric Co Ltd 半導体集積回路装置及び半導体ウエハ
JP2003273052A (ja) * 2002-03-13 2003-09-26 Seiko Epson Corp 裏面研削方法及び半導体装置の製造方法

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