KR102442065B1 - 반도체 장치를 테스트하는 장치 및 그 방법 - Google Patents

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Abstract

본 발명의 일실시예의 반도체 장치의 테스트 방법은: 웨이퍼 레벨 패키징(Wafer Level Packaging) 방식으로 제조된 반도체 장치를 제공하는 단계; 상기 반도체 장치의 제1면에서 솔더볼(solder ball)을 에칭하여 제거하는 단계; 상기 반도체 장치의 제1면의 표면에서 RDL층(Re-distribution Layer, RDL) 레벨까지 에칭하여 제거하는 단계; 상기 RDL층까지 제거된 반도체 장치를 PCB(Printed Circuit Board) 위에 부착하는 단계; 상기 반도체 장치의 본딩 패드와 상기 PCB를 본딩 와이어(bonding wire)로 연결하는 단계; 및 상기 반도체 장치의 회로에 대하여 테스트 공정을 수행하는 단계를 포함할 수 있다. 본 발명의 일실시예에 따르면 패키징 공정 전에 반도체 칩 회로의 테스트 및/또는 수정이 어려운 구조를 가지는 반도체 장치의 회로를 용이하고 정확하게 테스트 및/또는 변경할 수 있으며, 테스트 공정 비용을 절감할 수 있다.

Description

반도체 장치를 테스트하는 장치 및 그 방법 {Apparatus for testing semiconductor device and method thereof}
본 발명은 반도체 장치를 테스트하기 위한 장치 및 방법에 관한 것으로서, 더욱 상세하게는 패키징된 반도체 칩의 배선회로를 용이하고 정확하게 절감된 비용으로 테스트 및/또는 회로 변경하는 장치 및 방법에 관한 것이다.
다양한 분야에서 나노 기술의 발전과 함께 반도체 칩 회로와 같은 초소형 집적 회로의 디멘젼이 더욱 작아지고 다층 배선이 미세하고 복잡해지는 구조의 집적 회로들이 구현되어 전자부품에 사용되고 있다. 또한, 이러한 반도체 칩의 패키지 기술에 있어서 패키지의 소형과 Fine Pitch화가 빠르게 도입됨에 따라 BGA(Ball Grid Array), CSP(Chip Scale Package)과 같은 기술이 사용됨에 따라 본딩 와이어(bonding wire) 대신에 솔더볼(Solder ball)이 반도체 칩 내부의 회로와 외부의 기판이 전기적인 신로를 주고 받을 수 있도록 연결해주는 패키지 재료로 사용되고 있다.
이 중 CSP(Chip Scale Package)는 칩의 면적이 패키지 면적의 80% 이상인 칩 크기에 가까운 소형 패키지를 사용하며, 이는 외형에 리드가 돌출되어 있지 않은 베어칩에 가까운 크기의 패키지이다. CSP패키지는BGA 패키지보다 배선 밀도가 크며, 패키지 사이즈가 작고, 얇고, 가볍다. 또한 Bare Ass'y 기술로 신뢰성과 작동성이 우수하고, 더불어 짧아진 리드와 리드의 인덕턴스 감소로 인해 통상적인 패키지보다 향상된 전기적 성질을 가져서 최근 각광받고 있다. 그 중 특히, WLCSP(Wafer Level Chip Scale Packaging)는 웨이퍼 다이싱(dicing) 공정 후 각각의 개별 칩을 패키징하던 기존 프로세스와 달리 WLCSP를 만드는 과정에서 전체 웨이퍼를 패키징한 후 이를 다이싱하기만 하면 된다.
그러나, 이와 같이 WLCSP 방식을 채택하여 반도체 칩을 제조하게 되면, 종래에 반도체 제조 과정에서 웨이퍼 완성 단계에서 반도체 칩 회로에 대해 이루어지던 EDS(Electrical Die Sorting) 테스트 공정이나 그 공정에서 발견된 칩 내부 배선회로의 오류를 수정하거나 변경하는 공정이 어려워지게 되며, 패키지 상태에서 이루어지는 테스트 공정만이 가능하게 된다. 따라서 테스트 공정에서 결함이 확인된 반도체 패키지를 폐기하고 다시 제조해야 하는 바 이는 반도체 제조사에게 막대한 비용의 손실이 된다. 특히, 새롭게 설계된 반도체 칩의 경우 보다 단순화되면서 정밀한 테스트 공정을 가능하게 하는 것이 반도체 칩의 회로 설계의 적합도 판정 및 설계 변경에 중요한 단계가 되며, 반도체 제조 비용 절감에 큰 영향력을 미친다.
본 발명은 WLCSP패키지 방식과 같이 패키징 공정 전에 반도체 칩 회로의 테스트 및/또는 수정이 어려운 구조를 가지는 반도체 장치의 회로를 용이하고 정확하게 테스트하는 반도체 장치 회로의 테스트 방법 및 테스트 장치를 제공하는 것을 기술적 과제로 한다.
본 발명은 WLCSP패키지 방식과 같이 패키징 공정 전에 반도체 칩 회로의 테스트 및/또는 수정이 어려운 구조를 가지는 반도체 장치의 회로를 용이하고 정밀하게 수정하는 반도체 장치 회로의 테스트 방법 및 테스트 장치를 제공하는 것을 기술적 과제로 한다.
본 발명은 반도체 장치의 회로 테스트 공정을 단순화시키고 제조 비용을 절감할 수 있는 반도체 장치 회로의 테스트 방법 및 테스트 장치를 제공하는 것을 기술적 과제로 한다.
본 발명이 이루고자 하는 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한, 본 발명의 일실시예의 반도체 장치의 테스트 방법은: 웨이퍼 레벨 패키징(Wafer Level Packaging) 방식으로 제조된 반도체 장치를 제공하는 단계; 상기 반도체 장치의 제1면에서 솔더볼(solder ball)을 에칭하여 제거하는 단계; 상기 반도체 장치의 제1면의 표면에서 RDL층(Re-distribution Layer, RDL) 레벨까지 에칭하여 제거하는 단계; 상기 RDL층까지 제거된 반도체 장치를 PCB(Printed Circuit Board) 위에 부착하는 단계; 상기 반도체 장치의 본딩 패드와 상기 PCB를 본딩 와이어(bonding wire)로 연결하는 단계; 및 상기 반도체 장치의 회로에 대하여 테스트 공정을 수행하는 단계를 포함할 수 있다.
상기 반도체 장치의 테스트 방법은, 상기 테스트 공정 후에, 상기 반도체 장치의 회로를 변경하는 단계를 더 포함할 수 있다.
상기 웨이퍼 레벨 패키징 방식으로 제조된 반도체 장치는 WLCSP(Wafer Level Chip Scale Package) 방식으로 제조된 반도체 장치일 수 있다.
상기 솔더볼(solder ball) 및 RDL층(Re-Distribution Layer)의 에칭은 반응성 이온 에처(Reactive Ion Etcher, RIE) 및 RDL 메탈 에칭 케미칼(RDL Metal Etching Chemical)을 사용하여 에칭할 수 있다.
상기 반도체 장치의 회로를 변경하는 단계에서, 상기 회로는 FIB(Focused Ion Beam) 를 사용하여 밀링(Milling) 또는 커팅/플래티늄 증착(Cutting & Platinum Deposition) 방식으로 변경될 수 있다.
상기WLCSP방식으로 제조된 반도체 장치는, 상기 RDL층까지 제거된 반도체 장치를 PCB(Printted Circuit Board) 위에 부착후 상기 반도체 장치의 본딩 패드와 상기 PCB를 본딩 와이어(bonding wire)로 연결하여 COB(Chip On Board) 형태의 반도체 장치로 변형될 수 있다.
상기 기술적 과제를 달성하기 위한, 본 발명의 다른 실시예의 반도체 장치를 위한 테스트 방법은: 웨이퍼 레벨 패키징 방식으로 제조된 반도체 장치를 준비하는 반도체 장치 제공부; 상기 반도체 장치의 제1면에서 솔더볼을 에칭하여 제거하고 상기 반도체 장치의 제1면의 표면에서 RDL층 레벨까지 에칭하여 제거하는, 에칭부; 상기 RDL층까지 제거된 반도체 장치를 PCB 위에 부착하는 부착부; 상기 반도체 장치의 본딩 패드와 상기 PCB를 본딩 와이어로 연결하는 연결부; 상기 반도체 장치의 회로에 대하여 테스트 공정을 수행하는 회로 테스트부를 포함할 수 있다.
상기 반도체 장치를 위한 테스트 방법은, 상기 반도체 장치의 회로를 변경하는 회로 변경부를 더 포함할 수 있다.
상기 웨이퍼 레벨 패키징 방식으로 제조된 반도체 장치는 WLCSP 방식으로 제조된 반도체 장치일 수 있다.
상기 에칭부는, 상기 솔더볼 및 RDL층의 에칭 시 반응성 이온 에처(Reactive Ion Etcher, RIE) 및 RDL 메탈 에칭 케미칼(RDL Metal Etching Chemical)을 사용하여 에칭할 수 있다.
상기 회로 변경부는, FIB(Focused Ion Beam) 를 사용하여 밀링(Milling) 또는 커팅/플래티늄 증착(Cutting & Platinum Deposition) 방식으로 상기 반도체 장치의 회로를 변경할 수 있다.
상기WLCSP 방식으로 제조된 반도체 장치는, 상기 RDL층까지 제거된 반도체 장치를 PCB 위에 부착 후 상기 반도체 장치의 본딩 패드와 상기 PCB를 본딩 와이어로 연결하여 COB(Chip On Board) 형태의 반도체 장치로 변형될 수 있다.
본 발명의 일실시예에 따르면 패키징 공정 전에 반도체 칩 회로의 테스트 및/또는 수정이 어려운 구조를 가지는 반도체 장치의 회로를 용이하고 정확하게 테스트할 수 있으며, 그 반도체 장치 회로에 대한 기타 시뮬레이션 작업이 가능하게 된다.
본 발명의 일실시예에 따르면 패키징 공정 전에 반도체 칩 회로의 테스트 및/또는 수정이 어려운 구조를 가지는 반도체 장치의 회로를 용이하고 정밀하게 수정하거나 그 회로의 설계 변경을 수행할 수 있다.
본 발명의 일실시예에 따르면 반도체 장치의 회로 테스트 공정을 단순화시키고 비용을 절감하여, 궁극적으로 반도체 장치 제조 비용을 절감할 수 있다.
본 발명의 효과는 상기한 효과로 한정되는 것은 아니며, 본 발명의 상세한 설명 또는 특허청구범위에 기재된 발명의 구성으로부터 추론 가능한 모든 효과를 포함하는 것으로 이해되어야 한다.
도 1a는 종래의 WLP(Wafer Level Package) 방식으로 제조된 예시적인 반도체 장치의 개략적인 단면도이다.
도 1b는 도 1의 반도체 장치의 예시적인 평면도이다.
도2는 본 발명의 일 실시예에 따른 반도체 장치의 테스트 방법의 개략적인 흐름도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 테스트 방법에 제공되는 WLCSP 형태의 반도체 장치의 평면도이다.
도 4는본 발명의 일실시예에 따른 반도체 장치의 테스트 방법에 따라 WLCSP 형태의 반도체 장치에서 COB (Chip On Board) 형태로 변형되어 재구성된 반도체 장치의 개략적인 평면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 테스트 방법에 따라 테스트 공정이 수행되는 반도체 장치의 개략적인 평면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치를 위한 테스트 장치의 개략적인 블록도이다.
이하에서는 첨부한 도면을 참조하여 본 발명을 설명하기로 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며, 따라서 여기에서 설명하는 실시예로 한정되는 것은 아니다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다. 첨부 도면의 각 구성요소의 디멘젼(dimension)은 간편한 시각화를 위해 개략적으로 도시된 것으로 실제 구성 요소들의 디멘젼을 정의하거나 한정하지 않는다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결(접속, 접촉, 결합)"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 부재를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 구비할 수 있다는 것을 의미한다.
본 명세서에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하 본 발명의 이해를 돕기 위하여 바람직한 실시예를 제시하나, 이는 본 발명을 예시하는 것일 뿐, 본 발명의 범주 및 기술사상 범위 내에서 다양한 변경 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변경 및 수정이 첨부된 특허청구범위에 속하는 것도 당연한 것이다.
이하, 본 발명의 실시예를 나타내는 첨부 도면을 참조하여 본 발명을 더욱 상세히 설명한다.
도 1a는 종래의 웨이퍼 레벨 패키징(Wafer Lever Package, WLP) 방식으로 제조된 반도체 장치(100)의 예시적인 개략적인 단면도이며, 도 1b는 도 1의 반도체 장치의 예시적인 평면도이다.
종래의 웨이퍼 레벨 패키징(WLP) 방식은 복수의 칩이 형성된 웨이퍼를 다이싱(dicing) 공정을 행한 후 각각의 개별적인 칩을 패키징하던 전통적인 방식이 아니라, 웨이퍼 단계에서 패키징 공정까지 함께 진행한 후에 다이싱 공정을 통해 개별적인 패키징화하는 방식을 채택한다. 웨이퍼 레벨 패키징(WLP) 방식의 일종인WLCSP(Wafer Level Chip Scale Package) 형태 역시 이러한 방식으로 제조된다.
도 1a는 WLCSP형태의 반도체 장치(100)의 예시적인 단면도로서, 다이(die)(110), 본딩 패드(bonding pad)(120), 다이 패시베이션층(die passivation layer)(130), 제1 리패시베이션층(repassivation layer)(140), RDL 비아(Re-Distribution Layer via)(150), RDL층(Re-Distribution Layer runner)(160), 제2 리패시베이션층(170), UBM(Under Bump Metallugy) 층(180), 솔더볼(solder ball) (190)을 포함하도록 구성될 수 있다.
통상적으로, WLCSP형태의 반도체 장치(100)를 만들기 위해서는 웨이퍼 다이(110) 상에 본딩 패드(120)를 형성하고, 그 위에 다이 패시베이션층(130), 및 제1 패시베이션(Polyimide)층(140)으로 웨이퍼 다이(110)를 덮은 후 RDL비아(150)를 본딩 패드(120)까지 에칭하고 RDL비아(150)를 전도성 소재로 채운 후, 구리 리트레이싱 레이어(Copper Retracing Layer)가 침전돼 RDL비아(150)의 맨 위에 연결되고 그 위에 매트릭스 패턴을 형성하여 RDL 층(160)을 형성할 수 있다. 한편, PCB(Printed Circuit Board)에 접촉되는 솔더볼(190)을 만드는 솔더 범핑 작업은 RDL층(160) 상에 두꺼운 제2 패시베이션층(170)을 침전하고 비아를 원하는 연결 지점으로 에칭한 후 그 비아에 UBM층(180)을 형성하고 그 위에 솔더로 비아를 채우는 방식으로 이루어질 수 있다.
이와 같이 WLCSP 방식으로 반도체 장치를 제조하게 되면, 종래에 반도체 제조 과정과 달리 웨이퍼 완성 단계에서 반도체 칩 회로에 대해 이루어지던 EDS(Electrical Die Sorting) 테스트 공정이나 그 공정에서 발견된 칩 내부 배선회로의 오류를 수정하거나 변경하는 공정이 어려워지게 되며, 패키지 상태에서 이루어지는 테스트 공정만이 가능하게 된다. 본원 발명의 발명자는 그러한 패키지 상태에서의 테스트 공정은 패키지의 구조적인 문제로 회로 설계의 결함이나 공정중에 발생한 회로 배선 결함을 확인하기에는 많은 제약이 따르며, 혹시 테스트 공정에서 그러한 결함을 확인한다 하여도, 결과적으로 배선 회로의 오류를 물리적으로 수정/변경하기 매우 힘들고, 실질적으로 칩의 백엔드의 외부와 가까운 쪽의 일부 배선만으로 제약되고 내부의 회로 수정이 어렵고 그 회로 수정의 정확성에도 많은 문제점이 여전히 남는다는 점을 인식하여 이를 해결하기 위해 본 발명을 고안하게 되었다. 이와 같은 문제점을 해결하기 위해서는 다단계의 테스트 공정에 비용이 급격히 증가하게 된다. 통상적으로 테스트 공정이 반도체 제조 비용의 30%를 차지한다는 점을 고려할 때 테스트 공정 비용의 감소가 반도체 제조 비용을 감소시킬 수 있는 중요한 요건이 된다. 따라서 테스트 공정에서 결함이 확인된 반도체 패키지를 폐기하고 다시 제조해야 하는 바 이는 반도체 제조사에게 막대한 비용의 손실이 된다.
도2는 본 발명의 일 실시예에 따른 반도체 장치의 테스트 방법의 개략적인 흐름도이다.
도 2를 참조하면, 상기 반도체 장치(100)를 테스트하는 방법에서, 테스트 대상인 웨이퍼 레벨 패키징(Wafer Level Packaging) 방식으로 제조된 반도체 장치(100)가 제공된다(단계S210). 상기 웨이퍼 레벨 패키징 방식으로 제조된 반도체 장치는 WLCSP(Wafer Level Chip Scale Package) 방식으로 제조된 것일 수도 있다.
반도체 장치(100)가 제공되면, 상기 반도체 장치(100)의 제1면에서 솔더볼(190)을 에칭하여 제거하고(단계S220), 상기 반도체 장치의 제1면의 표면에서 RDL층(160) 레벨까지 에칭하여 제거한다(단계 S230). 상기 솔더볼(190), RDL층(160) 등의 에칭은 반응성 이온 에처(Reactive Ion Etcher, RIE) 및RDL 메탈 에칭 케미칼(RDL Metal Etching Chemical)을 사용하여 수행될 수도 있다. 솔더볼(190)은 그라인딩(Grinding) 방식으로 제거할 수도 있다. 그러나, 단계 S220 및 S230에서의 에칭 방법이 이에 한정되는 것은 아니며, 반도체 장치(100)의 본딩 패드(120)를 손상시키지 않고 상기 솔더볼(190), RDL층(160) 등을 에칭할 수 있는 방법이라면 어느 것이든 적용하여 에칭할 수 있다.
상기 에칭 단계를 거쳐 상기 RDL층까지 제거된 반도체 장치는 그 후에 PCB 상에 부착되고 (단계 S240), PCB 상에서 상기 반도체 장치의 본딩 패드와 상기 PCB 사이에 본딩 와이어(bonding wire)로 연결된다 (단계 S250). 본원 발명의 일실시예는 이와 같이 회로 테스트 및/또는 수정 공정을 위해 상기WLCSP(Wafer Level Chip Scale Package) 형태의 반도체 장치를 리버스 엔지니어링(reverse engineering) 공정 및 본딩 와이어링 공정을 사용하여COB(Chip On Board) 형태의 반도체 장치로 변형시킬 수 있다.
이와 같이 COB 형태로 변형된 반도체 장치의 회로에 대하여 테스트 공정을 수행한다 (단계 S260). 테스트 공정은 반도체 장치의 회로에 대한 전기적 특성 테스트 (Electrical die sorting, EDS) 공정, 패키징 테스트 공정, DC/AC 파라미터 테스트(DC/AC parametric Test), 기능 테스트(Function Test), 및/또는 그 밖의 테스트 공정일 수 있다.
테스트 공정 후에 반도체 장치의 회로가 그 설계에 결함 또는 오류가 발견되거나 설계된 대로 기능이 작동하지 않아서 회로 설계 변경이 필요한 경우, 또는 공정상의 문제로 인하여 회로 배선에 결함이 발생하여 이를 수정해야 하는 경우에는 반도체 장치의 회로를 변경하는 공정이 추가될 수 있다 (단계 S270). 상기 반도체 장치의 회로를 변경하는 것은 FIB(Focused Ion Beam) 를 사용하여 밀링(Milling) 또는 커팅/플래티늄 증착(Cutting & Platinum Deposition) 방식으로 변경될 수도 있다. 그러나, 단계 S270에서의 회로 변경 방법은 이에 한정되는 것은 아니며, 반도체 장치(100)의 회로 배선을 정밀하게 변경할 수 있는 방법이라면 어느 것이든 적용할 수 있다.
본 발명의 일 실시예에 따르면, 도 2의 반도체 장치의 테스트 방법은 이러한 방법을 수행하여 구현하도록 구성된 반도체 장치의 테스트 시스템에 의해 수행될 수 있다. 그러한 반도체 장치의 테스트 시스템은, 도 2의 방법의 단계들을 구현하도록 지시하는 프로세서를 포함하는 하드웨어, 그러한 단계들의 구현을 위한 소프트웨어, 또는 하드웨어와 소프트웨어의 결합일 수 있다. 그러한 반도체 장치의 테스트 시스템이 소프트웨어에 의해 구현되는 경우 컴퓨터로 판독가능한 기록 매체에 저장될 수도 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 테스트 방법에 제공되는 웨이퍼 레벨 패키징(WLP) 방식으로 제조된 반도체 장치(300)의 평면도이다. 도 3을 참조하면, 반도체 장치(300) 상의 각 솔더볼(390)은 CE, NU, BAT, BAT_SNS, SRP, SRN, SCL, SDA/HDQ, VSS, PULS, TS, INT와 같은 식별을 위한 특정 영문 부호가 부여되어 있으며, 각 솔더볼(390)은 RDL층 및RDL 비아(350)를 통해 각 RDL 비아(350) 하부에 형성된 해당 본딩 패드(320) 각각에 전기적으로 연결되어 있다.
도 4는 본 발명의 일실시예에 따른 반도체 장치의 테스트 방법에 따라 WLCSP 형태의 반도체 장치에서 COB (Chip On Board) 형태로 변형되어 재구성된 반도체 장치의 개략적인 평면도이다.
본 발명의 일실시예에 따른 반도체 장치의 테스트 방법에 따라서 상기 RDL층까지 제거된 반도체 장치는, 단계 S240 및 S250을 통해 도 4(a)에서 볼 수 있는 바와 같이PCB(Printed Circuit Board) (300, U1) 상에 부착되고 PCB 상에서 상기 반도체 장치의 본딩 패드와 상기 PCB 사이에 본딩 와이어(bonding wire)로 전기적으로 연결됨으로서 도 4와 같이 COB (Chip On Board) 형태의 반도체 장치로 변형되도록 재구성될 수 있다. 각 본딩 패드는 본딩 와이어를 통해 상기 PCB 상의 대응 프로브(probe)에 연결될 수도 있다. 도 4의 (b)는 PCB(400)상에 도 3에서의 RDL층을 통해 각 본딩 패드에 연결되어 있던 각 솔더볼(390)의 영문 기호에 대응하는 프로브(prob)에 동일한 영문 기호가 부여되어 있으며 대응하는 기능의 본딩 패드에 본딩 와이어로 연결될 수 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 테스트 방법에 따라 테스트 공정이 수행되는 반도체 장치의 개략적인 평면도이다.
도 5는 테스트 공정을 위해서 WLCSP 형태의 반도체 장치 패키지에서 솔더볼이 제거되어 RDL 층까지 제거되어 COB 형태로 재구성된 반도체 장치(500)를 도시한다. 도 5와 같이 재구성된 반도체 장치를 테스트하기 위해 각 본딩 패드(520)를 대응하는 각 프로브(probe) 또는 테스팅 요소(592)에 본딩 와이어(591)를 통해 연결하여 회로의 전기적 특성 등의 테스트를 수행하게 되며, WLCSP 형태일 때의 솔더볼(590)은 제거되어 있음을 볼 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치를 위한 테스트 장치(600)의 개략적인 블록도이다. 본 발명의 일 실시예에 따른 반도체 장치를 위한 테스트 장치(600)는, 반도체 장치 제공부(610), 에칭부(620), 부착부(630), 연결부(640), 회로 테스트부(650)를 포함할 수 있다. 본 발명의 일실시예에 따른 반도체 장치를 위한 테스트 장치(600)는 추가적으로 회로 변경부(660), 및 그러한 구성요소들을 제어하는 개별적인 제어부(670)를 더 포함할 수 있다.
구체적으로, 도 6을 참조하면, 반도체 장치 제공부(610)는 웨이퍼 레벨 패키징(WLP) 방식으로 제조된 반도체 장치를 준비하여 제공할 수 있다. 상기 웨이퍼 레벨 패키징(WLP) 방식으로 제조된 반도체 장치는 WLCSP 방식으로 제조된 반도체 장치일 수 있다. 그러나, 상기 웨이퍼 레벨 패키징(WLP) 방식으로 제조된 반도체 장치는 이에 한정되지는 않는다.
도 1a 및 도 6을 참조하면, 에칭부(620)는 반도체 장치(100)의 제1면에서 솔더볼(190)을 에칭하여 제거하고 상기 반도체 장치(100)의 제1면의 표면에서 RDL층(160) 레벨까지 에칭하여 제거할 수 있다. 에칭부(620)는, 상기 솔더볼(190), RDL층(160) 등의 에칭 시 반응성 이온 에처(Reactive Ion Etcher, RIE) 및RDL 메탈 에칭 케미칼(RDL Metal Etching Chemical)을 사용하여 에칭할 수 있다. 그러나, 에칭부(620)는 이러한 방식에 한정되지 않으며, 반도체 장치(100)의 본딩 패드(120)를 손상시키지 않고 상기 솔더볼(190), RDL층(160) 등을 에칭할 수 있는 방법이라면 어느 것이든 적용하여 에칭할 수 있다.
부착부(630)는, 상기 RDL층(160)까지 제거된 반도체 장치(100)를 PCB 상에 부착할 수 있다. 부착하는 방식은 반도체 장치(100)를 PCB 상에 정밀하게 부착할 수 있는 방식이라면 어느 것이든 적용될 수 있다.
연결부(640)는, 도 4에서 볼 수 있는 바와 같이, 상기 반도체 장치(300)의 본딩 패드와 상기 PCB(400)를 본딩 와이어(bonding wire)로 연결할 수 있다.
회로 테스트부(650)는, 상기 반도체 장치(100)의 회로에 대하여 테스트 공정을 수행할 수 있다. 회로 테스트부(650)는 반도체 장치(100)의 회로에 대한 전기적 특성 테스트 (Electrical die sorting, EDS) 공정, 패키징 테스트 공정, DC/AC 파라미터 테스트(DC/AC parametric Test), 기능 테스트(Function Test), 및/또는 그 밖의 테스트 공정을 수행할 수 있다.
회로 변경부(660)는, 회로 테스트부(650)에 의한 테스트 공정 후에 반도체 장치의 회로가 그 설계에 결함 또는 오류가 발견되거나 설계된 대로 기능이 작동하지 않아서 회로 설계 변경이 필요한 경우, 또는 공정상의 문제로 인하여 회로 배선에 결함이 발생하여 이를 수정해야 하는 경우에 반도체 장치의 회로를 변경할 수 있다. 회로 변경부(660)는FIB(Focused Ion Beam) 를 사용하여 밀링(Milling) 또는 커팅/플래티늄 증착(Cutting & Platinum Deposition) 방식으로 회로를 변경할 수 있다. 그러나, 회로 변경부(660)의 회로 변경 방식은 이에 한정되는 것은 아니며, 반도체 장치(100)의 회로 배선을 정밀하게 변경할 수 있는 방법이라면 어느 것이든 적용할 수 있다.
제어부(670)는, 반도체 장치의 회로를 테스트하는 방법을 수행하기 위해 반도체 장치 제공부(610), 에칭부(620), 부착부(630), 연결부(640), 회로 테스트부(650), 및/또는 회로 변경부(660)를 제어하도록 구성될 수 있다.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100, 300, 500: 반도체 장치 110: 다이(die)
120, 520: 본딩 패드 130: 다이 패시베이션층
140: 제1 리패시베이션층 150, 350: RDL 비아
160: RDL층 170: 제2 리패시베이션층
180: UBM층 190, 390, 590: 솔더볼
400: PCB 421, 592: 프로브 또는 테스트 구성요소
591: 본딩 와이어 600: 반도체 장치를 위한 테스트 방법
610: 반도체 장치 제공부 620: 에칭부
630: 부착부 640: 연결부
650: 회로 테스트부 660: 회로 변경부
670: 제어부

Claims (13)

  1. 웨이퍼 레벨 패키징(Wafer Level Packaging) 방식으로 제조된 반도체 장치를 제공하는 단계;
    상기 반도체 장치의 제1면에서 솔더볼(solder ball)을 에칭하여 제거하는 단계;
    상기 반도체 장치의 제1면의 표면에서 RDL층(Re-distribution Layer, RDL) 까지 에칭하여 제거하는 단계;
    상기 RDL층까지 제거된 반도체 장치를 PCB(Printed Circuit Board) 위에 부착하는 단계;
    상기 반도체 장치의 본딩 패드와 상기 PCB를 본딩 와이어(bonding wire)로 연결하는 단계; 및
    상기 반도체 장치의 회로에 대하여 테스트 공정을 수행하는 단계를 포함하는, 반도체 장치의 테스트 방법.
  2. 제1항에 있어서,
    상기 테스트 공정 후에, 상기 반도체 장치의 회로를 변경하는 단계를 더 포함하는, 반도체 장치의 테스트 방법.
  3. 제1항에 있어서,
    상기 웨이퍼 레벨 패키징 방식으로 제조된 반도체 장치는 WLCSP(Wafer Level Chip Scale Package) 방식으로 제조된 반도체 장치인 것인, 반도체 장치의 테스트 방법.
  4. 제1항에 있어서,
    상기 솔더볼(solder ball) 및 RDL층(Re-distribution Layer, RDL)의 에칭은 반응성 이온 에처(Reactive Ion Etcher, RIE) 및 RDL 메탈 에칭 케미칼(RDL Metal Etching Chemical)을 사용하여 에칭하는 것인, 반도체 장치의 테스트 방법.
  5. 제2항에 있어서,
    상기 반도체 장치의 회로를 변경하는 단계에서, 상기 회로는 FIB(Focused Ion Beam) 를 사용하여 밀링(Milling) 또는 커팅/플래티늄 증착(Cutting & Platinum Deposition) 방식으로 변경되는 것인, 반도체 장치의 테스트 방법.
  6. 제3항에 있어서,
    상기WLCSP방식으로 제조된 반도체 장치는, 상기 RDL층까지 제거된 반도체 장치를 PCB(Printted Circuit Board) 위에 부착후 상기 반도체 장치의 본딩 패드와 상기 PCB를 본딩 와이어(bonding wire)로 연결하여 COB(Chip On Board) 형태의 반도체 장치로 변형되는 것인, 반도체 장치의 테스트 방법.
  7. 제1항에 따른 반도체 장치의 테스트 방법을 수행하도록 구성된 반도체 장치 회로 테스트 시스템.
  8. 웨이퍼 레벨 패키징(Wafer Level Packaging) 방식으로 제조된 반도체 장치를 준비하는 반도체 장치 제공부;
    상기 반도체 장치의 제1면에서 솔더볼(solder ball)을 에칭하여 제거하고 상기 반도체 장치의 제1면의 표면에서 RDL층(Re-distribution Layer, RDL)까지 에칭하여 제거하는, 에칭부;
    상기 RDL층까지 제거된 반도체 장치를 PCB(Printed Circuit Board) 위에 부착하는 부착부;
    상기 반도체 장치의 본딩 패드와 상기 PCB를 본딩 와이어(bonding wire)로 연결하는 연결부;
    상기 반도체 장치의 회로에 대하여 테스트 공정을 수행하는 회로 테스트부를 포함하는, 반도체 장치를 위한 테스트 장치.
  9. 제8항에 있어서,
    상기 반도체 장치의 회로를 변경하는 회로 변경부를 더 포함하는, 반도체 장치를 위한 테스트 장치.
  10. 제8항에 있어서,
    상기 웨이퍼 레벨 패키징 방식으로 제조된 반도체 장치는 WLCSP(Wafer Level Chip Scale Package) 방식으로 제조된 반도체 장치인 것인, 반도체 장치를 위한 테스트 장치.
  11. 제8항에 있어서,
    상기 에칭부는, 상기 솔더볼 및 RDL층의 에칭 시 반응성 이온 에처(Reactive Ion Etcher, RIE) 및 RDL 메탈 에칭 케미칼(RDL Metal Etching Chemical)을 사용하여 에칭하는 것인, 반도체 장치를 위한 테스트 장치.
  12. 제8항에 있어서,
    상기 회로 변경부는, FIB(Focused Ion Beam) 를 사용하여 밀링(Milling) 또는 커팅/플래티늄 증착(Cutting & Platinum Deposition) 방식으로 상기 반도체 장치의 회로를 변경하는 것인, 반도체 장치를 위한 테스트 장치.
  13. 제10항에 있어서,
    상기WLCSP 방식으로 제조된 반도체 장치는, 상기 RDL층까지 제거된 반도체 장치를 PCB(Printted Circuit Board) 위에 부착 후 상기 반도체 장치의 본딩 패드와 상기 PCB를 본딩 와이어(bonding wire)로 연결하여 COB(Chip On Board) 형태의 반도체 장치로 변형되는 것인, 반도체 장치를 위한 테스트 장치.

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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016514367A (ja) 2013-03-01 2016-05-19 クアルコム，インコーポレイテッド ファインピッチトレース上にテスト用パッドを有するパッケージ基板
WO2020140065A1 (en) 2018-12-28 2020-07-02 Micron Technology, Inc. An electrical device with test pads encased within the packaging material

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017045900A (ja) * 2015-08-27 2017-03-02 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
US10636765B2 (en) * 2017-03-14 2020-04-28 STATS ChipPAC Pte. Ltd. System-in-package with double-sided molding

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016514367A (ja) 2013-03-01 2016-05-19 クアルコム，インコーポレイテッド ファインピッチトレース上にテスト用パッドを有するパッケージ基板
WO2020140065A1 (en) 2018-12-28 2020-07-02 Micron Technology, Inc. An electrical device with test pads encased within the packaging material

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