JP2016514367A - ファインピッチトレース上にテスト用パッドを有するパッケージ基板 - Google Patents

Abstract

いくつかの実装形態は、複数のトレースと、複数のトレースを覆うはんだレジスト層と、複数のトレースからのトレースに結合されたテスト用パッドとを備える基板を提供する。テスト用パッドは、少なくとも部分的に露出され、チップが基板に結合される場合にはんだレジスト層を少なくとも部分的に有さない。いくつかの実装形態では、複数のトレースは、１００ミクロン（μｍ）以下のピッチを有する。いくつかの実装形態では、基板は、パッケージ基板である。いくつかの実装形態では、パッケージ基板は、アセンブリングプロセス時に熱圧着フリップチップが取り付けられるパッケージ基板である。いくつかの実装形態では、テスト用パッドは、チップが基板に結合される場合にチップのボンディング構成要素との直接接続がない。いくつかの実装形態では、ボンディング構成要素は、はんだボールの１つである。

Description

様々な特徴は、ファインピッチトレース上にテスト用パッドを有するパッケージ基板に関する。

熱圧着ボンディングプロセスは、パッケージ基板にフリップチップ、ダイ、または半導体デバイスをアセンブリング／パッケージングするために使用されるプロセスである。そのようなフリップチップは、熱圧着フリップチップ（ＴＣＦＣ）と呼ばれることが多い。熱圧着ボンディングプロセスは、従来のボンディングプロセスに対して複数の利点をもたらす。たとえば、熱圧着ボンディングプロセスは、一般的に他のはんだボンディングプロセスよりも正確である。したがって、熱圧着ボンディングプロセスは、基板上でファインピッチトレース（たとえば１００ミクロン（μｍ）未満）を使用する場合に理想的である。対照的に、他のはんだボンディングプロセスは、１００ミクロン（μｍ）超のボンディングピッチに限定される。したがって、ＴＣＦＣは、典型的には、他のボンディングプロセスを使用するチップよりも高い密度のチップである。

しかしながら、ファインピッチトレース（たとえば１００ミクロン（μｍ）以下）を有するテスト用パッケージ基板は、トレースの小さなサイズのピッチに起因して難易度が高く困難であり得る。具体的には、ファインピッチトレースは、テスト用デバイスのピンが基板上のトレースに接続される場合に位置合わせ不良を結果としてもたらし得る。図１は、そのような一例を示す。具体的には、図１は、複数のファインピッチトレース１０２を備えるパッケージ基板１００を概念的に示す。また、図１は、複数のテスト用ピン１０４がトレース１０２に電気的に結合されることを示す。図１に示すように、テスト用ピン１０４は、トレース１０２と位置合わせされない。この位置合わせ不良の結果として、パッケージ基板が適切にテストされない場合がある。

したがって、ファインピッチトレースを有するパッケージ基板をテストするための改良された方法が必要である。理想的には、そのような解決策は、費用対効果が高く、テスト用デバイスのテスト用ピンの位置合わせ不良に起因するテストエラーを減少させる。

様々な特徴は、ファインピッチトレース上にテスト用パッドを有するパッケージ基板に関する。

第１の例は、複数のトレースと、複数のトレースを覆うソルダーレジスト層と、複数のトレースからのトレースに結合されるテスト用パッドとを備える基板を提供する。テスト用パッドは、チップが基板に結合されるとき、少なくとも部分的に露出され、ソルダーレジスト層を少なくとも部分的に有さない。

一態様によれば、複数のトレースは、１００ミクロン（μｍ）以下のピッチを有する。いくつかの実装形態では、基板は、パッケージ基板である。ある実装形態では、パッケージ基板は、アセンブリ処理の間ファインピッチフリップチップが取り付けられるパッケージ基板である。ある実装形態では、ファインピッチフリップチップは、熱圧着フリップチップである。ある実装形態では、ファインピッチフリップチップは、マスリフローフリップチップである。

一態様によれば、テスト用パッドは、チップが基板に結合されるときチップのボンディング構成要素との直接接続がない。ある実装形態では、ボンディング構成要素は、はんだボールの１つである。ある実装形態では、ボンディング構成要素は、はんだボールの１つである。

一態様によれば、テスト用パッドは、基板の少なくとも一部を横断するビアパッドである。

一態様によれば、テスト用パッドは、テスト用パッドが結合されるトレースの幅よりも大きな幅を有する。

一態様によれば、テスト用パッドは、基板のテストの間テスト用デバイスのピンに結合するように構成される。

一態様によれば、基板は、音楽プレーヤ、ビデオプレーヤ、エンタテインメントユニット、ナビゲーションデバイス、通信デバイス、モバイルデバイス、携帯電話、スマートフォン、パーソナルデジタルアシスタント、固定位置端末、タブレットコンピュータ、および／またはラップトップコンピュータのうちの少なくとも１つに組み込まれる。

第２の例は、複数のトレースと、複数のトレースを覆うソルダーレジスト層と、基板をテストするための手段とを備える基板を提供する。テストするための手段は、複数のトレースからのトレースに結合される。テストするための手段は、チップが基板に結合されるとき、少なくとも部分的に露出され、ソルダーレジスト層を少なくとも部分的に有さない。

一態様によれば、複数のトレースは、１００ミクロン（μｍ）以下のピッチを有する。ある実装形態では、基板は、パッケージ基板である。ある実装形態では、パッケージ基板は、アセンブリ処理の間ファインピッチフリップチップが取り付けられるパッケージ基板である。ある実装形態では、ファインピッチフリップチップは、熱圧着フリップチップである。ある実装形態では、ファインピッチフリップチップは、マスリフローフリップチップである。

一態様によれば、テストするための手段は、チップが基板に結合されるときチップのボンディング構成要素との直接接続がない。ある実装形態では、ボンディング構成要素は、はんだボールの１つである。ある実装形態では、ボンディング構成要素は、はんだボールの１つである。

一態様によれば、テストするための手段は、基板の少なくとも一部を横断するビアパッドである。

一態様によれば、テストするための手段は、テスト用パッドが結合されるトレースの幅よりも大きな幅を有する。

一態様によれば、テストするための手段は、基板のテストの間テスト用デバイスのピンに結合するように構成される。

一態様によれば、基板は、音楽プレーヤ、ビデオプレーヤ、エンタテインメントユニット、ナビゲーションデバイス、通信デバイス、モバイルデバイス、携帯電話、スマートフォン、パーソナルデジタルアシスタント、固定位置端末、タブレットコンピュータ、および／またはラップトップコンピュータのうちの少なくとも１つに組み込まれる。

第３の例は、基板を提供するための方法を提供する。この方法は、複数のトレースを備える基板を準備する。この方法は、複数のトレースを覆うソルダーレジスト層を設ける。この方法は、少なくとも１つのテスト用パッドを少なくとも部分的に露出させるためにソルダーレジスト層の一部分を除去する。テスト用パッドは、チップが基板に結合されるとき、少なくとも部分的に露出され、ソルダーレジスト層を少なくとも部分的に有さない。

一態様によれば、さらに、この方法は、テスト用パッドが少なくとも部分的に露出されたままであり、ソルダーレジスト層を少なくとも部分的に有さないように、チップに基板を結合する。

一態様によれば、複数のトレースは、１００ミクロン（μｍ）以下のピッチを有する。ある実装形態では、基板は、パッケージ基板である。ある実装形態では、パッケージ基板は、アセンブリ処理の間ファインピッチフリップチップが取り付けられるパッケージ基板である。ある実装形態では、ファインピッチフリップチップは、熱圧着フリップチップである。ある実装形態では、ファインピッチフリップチップは、マスリフローフリップチップである。

一態様によれば、テスト用パッドは、チップが基板に結合されるときチップのボンディング構成要素との直接接続がない。ある実装形態では、ボンディング構成要素は、はんだボールの１つである。ある実装形態では、ボンディング構成要素は、はんだボールの１つである。

一態様によれば、テスト用パッドは、基板の少なくとも一部を横断するビアパッドである。

一態様によれば、テスト用パッドは、テスト用パッドが結合されるトレースの幅よりも大きな幅を有する。

一態様によれば、テスト用パッドは、基板のテストの間テスト用デバイスのピンに結合するように構成される。

一態様によれば、この方法は、音楽プレーヤ、ビデオプレーヤ、エンタテインメントユニット、ナビゲーションデバイス、通信デバイス、モバイルデバイス、携帯電話、スマートフォン、パーソナルデジタルアシスタント、固定位置端末、タブレットコンピュータ、および／またはラップトップコンピュータのうちの少なくとも１つに基板を組み込むステップをさらに含む。

図面とともに読めば、以下に記載される詳細な説明から様々な特徴、特性、および利点が明らかになり得る。図面内の類似の参照符号は、全体を通じて対応するものとみなされる。

複数のファインピッチトレースを備えるパッケージ基板を示す図である。 ファインピッチトレース上にテスト用パッドを備えるパッケージ基板を製造するための上面シーケンスを示す図である。 ファインピッチトレース上にテスト用パッドを備えるパッケージ基板を製造するための上面シーケンスを示す図である。 ファインピッチトレース上にテスト用パッドを備えるパッケージ基板を製造するための側面シーケンスを示す図である。 ファインピッチトレース上にテスト用パッドを備えるパッケージ基板を製造するための側面シーケンスを示す図である。 ファインピッチトレース上にテスト用パッドを備えるパッケージ基板を製造するための別のシーケンスを示す図である。 ファインピッチトレース上にテスト用パッドを備えるパッケージ基板を製造するための別のシーケンスを示す図である。 ファインピッチトレース上にテスト用パッドを備えるパッケージ基板を製造するための別のシーケンスを示す図である。 ファインピッチトレース上にテスト用パッドを備えるパッケージ基板を製造するための別のシーケンスを示す図である。 ファインピッチトレース上にテスト用パッドを備えるパッケージ基板を製造するためのシーケンスの詳細図である。 ファインピッチトレース上にテスト用パッドを備えるパッケージ基板を製造するための流れ図である。 前述の集積回路、ダイ、チップ、ダイパッケージ、および／または基板のうちのいずれかと組み合わせられ得る様々な電子デバイスを示す図である。

以下の説明では、本開示の様々な態様の十分な理解を与えるために具体的な詳細が示される。しかしながら、これらの態様はこれらの具体的詳細を伴わずに実施され得る点が、当業者には理解されるだろう。たとえば、回路は、不必要に細部にわたり態様を不明瞭にするのを回避するためにブロック図で示され得る。他の例では、本開示の態様を不明瞭にしないために、周知の回路、構造体、および技法が詳細には示されない場合がある。

概観
いくつかの新規の特徴は、複数のトレースと、複数のトレースを覆うソルダーレジスト層と、複数のトレースからのトレースに結合されたテスト用パッドとを備える基板に関する。テスト用パッドは、チップが基板に結合されるときに、少なくとも部分的に露出され、ソルダーレジスト層を少なくとも部分的に有さない。ある実装形態では、複数のトレースは、１００ミクロン（μｍ）以下のピッチを有する。ある実装形態では、１００ミクロン（μｍ）以下のピッチを有するトレースは、ファインピッチトレースと呼ばれる場合がある。ある実装形態では、基板は、パッケージ基板である。ある実装形態では、パッケージ基板は、アセンブリ処理の間熱圧着フリップチップが取り付けられるパッケージ基板である。ある実装形態では、パッケージ基板は、アセンブリ処理の間マスリフローフリップチップが取り付けられるパッケージ基板である。ある実装形態では、テスト用パッドは、チップが基板に結合されるときチップのボンディング構成要素との直接接続がない。ある実装形態では、ボンディング構成要素は、はんだボールのうちの１つである。

テスト用パッドを有するパッケージ基板を製造するための例示のシーケンス
図２Ａ〜図２Ｂは、ファインピッチトレースを備えるパッケージ基板がパッケージ基板のテストの間位置合わせ不良を軽減するためにどのように製造され得るかの上面シーケンス図を概念的に示す。具体的には、図２Ａ〜図２Ｂは、ファインピッチトレース上にテスト用パッドを備えるパッケージ基板を製造するための上面シーケンスを示す。ある実装形態では、ファインピッチトレースは、１００ミクロン（μｍ）以下のピッチを有するトレースである。トレースのピッチは、２つの隣接するトレースの間の中央から中央の距離であってもよい。ある実装形態では、パッケージ基板は、アセンブリ処理の間ファインピッチフリップチップが取り付けられるパッケージ基板である。ある実装形態では、ファインピッチフリップチップは、１００ミクロン（μｍ）以下の入出力（Ｉ／Ｏ）接続ピッチを有するフリップチップ／ダイであってもよい。ある実装形態では、フリップチップのＩ／Ｏ接続部ピッチは、２つの隣接するＩ／Ｏ接続部（たとえばアンダーバンプメタライゼーション（ＵＢＭ）構造体、バンプなど）の間の中央から中央の距離である。ある実装形態では、これらのＩ／Ｏ接続部は、パッケージ基板上のトレース（たとえばファインピッチトレース）に結合される相互接続部である。ファインピッチフリップチップの例として、ある実装形態では熱圧着フリップチップ／ダイと、マスリフローフリップチップ／ダイとを挙げることができる。

図２Ａに示すように、ステージ１では、パッケージ基板２００が、複数のトレース（たとえばトレース２０２〜２０４）とトレースのうちの少なくともいくつかの端部に複数のパッド（たとえばビアパッド２０６）とを備える。トレースは、１００ミクロン（μｍ）以下のピッチを有するファインピッチトレースである。ある実装形態では、トレースピッチは、２つの隣接するトレースの間の中央から中央の距離を規定する。

図２Ｂにさらに示すように、ステージ２では、パッケージ基板２００は、ソルダーレジスト層２０８で少なくとも部分的に覆われる。ステージ２では、パッド（たとえばビアパッド２０６）およびトレースのいくつかの部分が、ソルダーレジスト層２０８で覆われて、トレースの他の部分が、露出された状態で残される（たとえばトレースの他の部分が、ソルダーレジスト層２０８を有さない状態で残される）。したがって、図２Ｂのステージ２は、覆われた部分（たとえばソルダーレジスト層２０８で覆われた）と露出された部分（たとえばソルダーレジスト層２０８を有さない）とを備えるトレース（たとえばトレース２０２）を示す。ある実装形態では、トレースの露出された部分は、パッケージ基板２００へのダイのアセンブリ処理の間ダイ（たとえば熱圧着フリップチップ）が結合されるトレースの部分である。たとえば、ある実装形態では、トレースの露出された部分は、パッケージ基板２００へのダイのアセンブリ処理の間（たとえばダイがパッケージ基板上に取り付けられる時）にダイのボンディング構成要素（たとえばはんだボール）が結合されるトレースの部分である。

図２Ｂのステージ３では、パッケージ基板２００は、パッケージ基板２００のテストの間テスト用デバイスのピンが結合され得るテスト用パッドを備える。ステージ３に示すように、この時、パッド（たとえばビアパッド２０６）のうちのいくつかまたはすべてが、少なくとも部分的に露出され、ソルダーレジスト層２０８でもはや覆われてはいない（ソルダーレジスト層２０８を少なくとも部分的に有さない）。パッドの上方のソルダーレジスト層２０８が除去（たとえばエッチング）されると、パッドは、パッケージ基板のテストの間テスト用デバイスのテスト用ピンに結合されるように構成されたテスト用パッドとして機能し得る。異なる実装形態が、パッド（たとえばビアパッド２０６）の上方のソルダーレジスト層２０８を異なるように除去してもよい。ある実装形態では、ソルダーレジスト層２０８の部分を選択的に除去するために、エッチングプロセスが（たとえばレーザエッチングを使用して）使用されてもよい。

いくつかのトレース（たとえばトレース２０２）は、ビアパッドを初めに有さなくてもよい。たとえば、トレース２０２は、ステージ１で、いかなるビアパッドも含まなくてよい。ある実装形態では、パッド（たとえばテスト用パッド）はソルダーレジスト層がパッケージ基板２００上に設けられた（たとえば堆積された）後にトレースに追加されてもよい。図２Ｂのステージ３に示すように、複数のテスト用パッド（たとえばテスト用パッド２１０〜２１４）は、ソルダーレジスト層２０８が設けられた後にパッケージ基板２００に追加されている。テスト用パッド２１０〜２１４は、少なくとも部分的に露出され、ソルダーレジスト層２０８により覆われない（ソルダーレジスト層２０８を少なくとも部分的に有さない）。ある実装形態では、テスト用パッド２１０〜２１４は、基板のテストの間テスト用デバイスのピンに結合するように構成される。

異なる実装形態が、テスト用パッドを異なる方法で追加／作製／製造してもよい。ある実装形態では、トレース（たとえばトレース２０２）の一部分の上方のソルダーレジスト層２０８の部分が、エッチング除去されて、ソルダーレジスト層２０８に開口が残され、トレースの一部分（たとえばトレース２０２の部分）が露出される。次いで、金属層／構成要素（たとえば銅）が、ソルダーレジスト層２０８の除去（たとえばエッチング）の結果として露出された状態に残されたパッケージ基板およびトレースの部分に堆積／追加される。

図２Ａ〜図２Ｂは、ファインピッチトレースを備えるパッケージ基板がパッケージ基板のテストの間の位置合わせ不良を軽減するためにどのように製造され得るかの上面図を概念的に示す。しかしながら、このシーケンスおよびプロセスは、パッケージ基板に限定されない。結果として、このシーケンスおよびプロセスは、他の基板にも同様に適用され得る。次に、ファインピッチトレースを備える同様のパッケージ基板を製造するためのシーケンスおよびプロセスが、側面透視図から説明される。

図３Ａ〜図３Ｂは、ファインピッチトレースを備えるパッケージ基板がパッケージ基板のテストの間の位置合わせ不良を軽減するためにどのように製造され得るかの側面シーケンスを概念的に示す。具体的には、図３Ａ〜図３Ｂは、ファインピッチトレース上にテスト用パッドを備えるパッケージ基板を製造するための側面シーケンスを示す。ある実装形態では、図３Ａ〜図３Ｂのパッケージ基板は、ファインピッチフリップチップがアセンブリ処理の間に取り付けられるパッケージ基板である。ある実装形態では、ファインピッチフリップチップは、１００ミクロン（μｍ）以下の入出力（Ｉ／Ｏ）接続部ピッチを有するフリップチップであってもよい。ある実装形態では、フリップチップ／ダイのＩ／Ｏ接続部ピッチは、２つの隣接するＩ／Ｏ接続部（たとえばアンダーバンプメタライゼーション（ＵＢＭ）構造体、バンプなど）の間の中央から中央の距離である。ある実装形態では、これらのＩ／Ｏ接続部は、パッケージ基板上のトレース（たとえばファインピッチトレース）に結合される相互接続部である。ファインピッチフリップチップの例として、ある実装形態では熱圧着フリップチップ／ダイと、マスリフローフリップチップ／ダイとを挙げることができる。

図３Ａに示すように、ステージ１では、パッケージ基板３００が、複数のトレース（たとえばトレース３０２〜３０４）と、トレースのうちの少なくともいくつかの端部の少なくとも１つのパッド（たとえばビアパッド３０６）とを備える。トレースは、１００ミクロン（μｍ）以下のピッチを有するファインピッチトレースである。ある実装形態では、ピッチは、２つの隣接するトレースの間の中央から中央の距離を規定する。

ステージ２に示すように、パッケージ基板３００は、ソルダーレジスト層３０８で少なくとも部分的に覆われる。側面図からは視認できないが、ステージ２では、パッド（たとえばビアパッド３０６）およびトレースのいくつかの部分が、ソルダーレジスト層３０８で覆われ、トレースの他の部分が露出された状態で残される（たとえばトレースの他の部分がソルダーレジスト層３０８を有さない状態で残される）。したがって、図３Ａのステージ２は、覆われた部分（たとえばソルダーレジスト層３０８で覆われた）と露出された部分（たとえばソルダーレジスト層３０８を有さない）とを備えるトレース（たとえばトレース３０２）を示す。ある実装形態では、トレースの露出された部分は、パッケージ基板３００へのダイのアセンブリ処理の間にダイ（たとえば熱圧着フリップチップ）が結合されるトレースの部分である。たとえば、ある実装形態では、トレースの露出された部分は、パッケージ基板３００へのダイのアセンブリ処理の間（たとえばダイがパッケージ基板上に取り付けられる時）にダイのボンディング構成要素（たとえばはんだボール）が結合されるトレースの部分である。

図３Ａのステージ３では、パッケージ基板３００は、パッケージ基板３００のテストの間にテスト用デバイスのピンが結合され得るテスト用パッドを備える。ステージ３に示すように、この時、パッド（たとえばビアパッド３０６）のうちのいくつかまたはすべてが、少なくとも部分的に露出され、ソルダーレジスト層３０８でもはや覆われてはいない（ソルダーレジスト層３０８を少なくとも部分的に有さない）。パッドの上方のソルダーレジスト層３０８が除去（たとえばエッチング）されると、パッドは、パッケージ基板のテストの間にテスト用デバイスのテスト用ピンに結合されるように構成されたテスト用パッドとして機能し得る。異なる実装形態が、パッド（たとえばビアパッド３０６）の上方のソルダーレジスト層３０８を異なる方法で除去してもよい。ある実装形態では、ソルダーレジスト層３０８の部分を選択的に除去するために、エッチングプロセスが（たとえばレーザエッチングを使用して）使用されてもよい。

いくつかのトレース（たとえばトレース３０４）は、いかなるビアパッドも初めに有さなくてもよい。たとえば、トレース３０４は、いかなるビアパッドも備えない。ある実装形態では、パッド（たとえばテスト用パッド）は、ソルダーレジスト層がパッケージ基板３００上に設けられた（たとえば堆積された）後にトレースに追加されてもよい。ステージ３に示すように、ソルダーレジスト層３０８の開口３０９が、トレース３０４の一部分の上方に作製されている。ある実装形態では、開口３０９は、ソルダーレジスト層３０８の一部分を除去（たとえばエッチング）することによって作製される。

図３Ｂのステージ４に示すように、テスト用パッド３１０は、ソルダーレジスト層３０８が設けられた後にパッケージ基板３００に追加されている。ある実装形態では、テスト用パッド３１０は、ソルダーレジスト層３０８の除去（たとえばエッチング）の結果として露出された状態で残されるパッケージ基板３００およびトレース３０４の部分に堆積／追加された金属層／構成要素（たとえば銅）によって作製される。テスト用パッド３１０は、少なくとも部分的に露出され、ソルダーレジスト層３０８によって覆われない（ソルダーレジスト層３０８を少なくとも部分的に有さない）。ある実装形態では、テスト用パッド３１０は、基板のテストの間テスト用デバイスのピンに結合するように構成される。異なる実装形態が、テスト用パッドを異なる方法で追加／作製／製造してもよい。

図３Ａ〜図３Ｂは、ファインピッチトレースを備えるパッケージ基板がパッケージ基板のテストの間の位置合わせ不良を軽減するためにどのように製造され得るかの側面図を概念的に示す。しかしながら、このシーケンスおよびプロセスは、パッケージ基板に限定されない。その結果、このシーケンスおよびプロセスは、他の基板にも同様に適用され得る。

次に、ファインピッチトレースを備える同様のパッケージ基板を製造するためのシーケンスおよびプロセスが、パッケージ基板の露出された部分および覆われた部分をより良好に示すために上面透視図および側面透視図から説明される。

図４Ａ〜図４Ｄは、ファインピッチトレースを備えるパッケージ基板がパッケージ基板のテストの間の位置合わせ不良を軽減するためにどのように製造され得るかの上面シーケンスおよび側面シーケンスを概念的に示す。具体的には、図４Ａ〜図４Ｄは、ファインピッチトレース上にテスト用パッドを備えるパッケージ基板を製造するための上面シーケンスおよび側面シーケンスを示す。図４Ａ〜図４Ｄは、上面透視図をさらに含むことを除いては、図３Ａ〜図３Ｂと同様である。図４Ａ〜図４Ｄの側面図は、図４Ａ〜図４Ｄの上面図のＡ−Ａ面の視点からの上面図の断面である点に留意されたい。

図４Ａに示すように、ステージ１では、パッケージ基板４００が、複数のトレース（たとえばトレース４０２〜４０４）と、トレースのうちの少なくともいくつかの端部の少なくとも１つのパッド（たとえばビアパッド４０６）とを備える。トレースは、１００ミクロン（μｍ）以下のピッチを有するファインピッチトレースである。ある実装形態では、ピッチは、２つの隣接するトレースの間の中央から中央の距離を規定する。

図４Ｂに示すように、ステージ２では、パッケージ基板３００は、ソルダーレジスト層３０８で少なくとも部分的に覆われる。ステージ２では、パッド（たとえばビアパッド３０６）およびトレースのいくつかの部分が、ソルダーレジスト層３０８で覆われ、トレースの他の部分が、露出された状態で残される（たとえばトレースの他の部分が、ソルダーレジスト層３０８を有さない状態で残される）。したがって、図４Ｂのステージ２は、覆われた部分（たとえばソルダーレジスト層３０８で覆われた）と露出された部分（たとえばソルダーレジスト層３０８を有さない）とを備えるトレース（たとえばトレース３０２）を示す。ある実装形態では、トレースの露出された部分は、パッケージ基板３００へのダイのアセンブリ処理の間にダイ（たとえば熱圧着フリップチップ）が結合されるトレースの部分である。たとえば、ある実装形態では、トレースの露出された部分は、パッケージ基板３００へのダイのアセンブリ処理の間（たとえばダイがパッケージ基板上に取り付けられる時）にダイのボンディング構成要素（たとえばはんだボール）が結合されるトレースの部分である。

図４Ｃのステージ３に示すように、パッケージ基板３００は、パッケージ基板３００のテストの間にテストデバイスのピンが結合し得るテスト用パッドを備える。ステージ３に示すように、この時、パッド（たとえばビアパッド３０６）のいくつかまたはすべてが、少なくとも部分的に露出され、ソルダーレジスト層３０８でもはや覆われてはいない（ソルダーレジスト層３０８を少なくとも部分的に有さない）。パッドの上方のソルダーレジスト層３０８が除去（たとえばエッチング）されると、パッドは、パッケージ基板のテストの間にテスト用デバイスのテスト用ピンに結合されるように構成されたテスト用パッドとして機能し得る。異なる実装形態が、パッド（たとえばビアパッド３０６）の上方のソルダーレジスト層３０８を異なる方法で除去してもよい。ある実装形態では、ソルダーレジスト層３０８の部分を選択的に除去するために、エッチングプロセスが（たとえばレーザエッチングを使用して）使用されてもよい。

いくつかのトレース（たとえばトレース３０４）は、ビアパッドを初めに有さなくてもよい。たとえば、トレース３０４は、ビアパッドを備えない。ある実装形態では、パッド（たとえばテスト用パッド）は、ソルダーレジスト層がパッケージ基板３００上に設けられた（たとえば堆積された）後にトレースに追加されてもよい。ステージ３に示すように、ソルダーレジスト層３０８の開口３０９が、トレース３０４の一部分の上方に作製されている。ある実装形態では、開口３０９は、ソルダーレジスト層３０８の一部分を除去（たとえばエッチング）することによって作製される。

図４Ｄのステージ４に示すように、テスト用パッド３１０は、ソルダーレジスト層３０８が設けられた後にパッケージ基板３００に追加されている。ある実装形態では、テスト用パッド３１０は、ソルダーレジスト層３０８の除去（たとえばエッチング）の結果として露出された状態で残されるパッケージ基板３００およびトレース３０４の部分に堆積／追加された金属層／構成要素（たとえば銅）によって作製される。テスト用パッド３１０は、少なくとも部分的に露出され、ソルダーレジスト層３０８によって覆われない（ソルダーレジスト層３０８を少なくとも部分的に有さない）。ある実装形態では、テスト用パッド３１０は、基板のテストの間テスト用デバイスのピンに結合するように構成される。異なる実装形態が、テスト用パッドを異なる方法で追加／作製／製造してもよい。

図４Ａ〜図４Ｄのシーケンスは、パッケージ基板上にテスト用パッドを製造するためのシーケンスの一例を示す。ある実装形態では、図４Ａ〜図４Ｄのパッケージ基板は、アセンブリ処理の間ファインピッチフリップチップが取り付けられるパッケージ基板である。ある実装形態では、ファインピッチフリップチップは、１００ミクロン（μｍ）以下の入出力（Ｉ／Ｏ）接続ピッチを有するフリップチップ／ダイであってもよい。ある実装形態では、フリップチップ／ダイのＩ／Ｏ接続部ピッチは、２つの隣接するＩ／Ｏ接続部（たとえばアンダーバンプメタライゼーション（ＵＢＭ）構造体、バンプなど）の間の中央から中央の距離である。ある実装形態では、これらのＩ／Ｏ接続部は、パッケージ基板上のトレース（たとえばファインピッチトレース）に結合される相互接続部である。ファインピッチフリップチップの例として、ある実装形態では熱圧着フリップチップ／ダイと、マスリフローフリップチップ／ダイとが含まれ得る。

図４Ａ〜図４Ｄは、ファインピッチトレースを備えるパッケージ基板がパッケージ基板のテストの間位置合わせ不良を軽減するためにどのように製造され得るかの上面図および側面図を概念的に示す。しかしながら、このシーケンスおよびプロセスは、パッケージ基板に限定されない。結果として、このシーケンスおよびプロセスは、他の基板にも適用され得る。

図５は、ファインピッチトレースを備えるパッケージ基板がパッケージ基板のテストの間位置合わせ不良を軽減するためにどのように製造され得るかのより詳細な上面図を概念的に示す。図５に示すように、ステージ１では、パッケージ基板５００は、複数のトレース（たとえばトレース５０２）および複数のパッドを備える。これらのトレースは、１００ミクロン（μｍ）以下のピッチを有するファインピッチトレースである。パッドは、ある実装形態ではビアパッドであってよい。また、図５は、ソルダーレジスト層５０４がトレースのうちのいくつかのある部分を覆って、トレースの他の部分を露出された状態で残す（たとえばトレースの他の部分をソルダーレジスト層５０４を有さない状態に残す）のを示す。たとえば、パッケージ基板の領域５０６が、露出され、ソルダーレジスト層５０４を有さない。ある実装形態では、露出された領域５０６は、パッケージ基板へのダイ／チップのアセンブリ処理の間ダイ／チップ（たとえば熱圧着フリップチップ）が結合されるパッケージ基板５００の領域である。

図５のステージ２は、パッケージ基板のテストの間テスト用デバイスのテスト用ピンが結合し得るテスト用パッドを備えるパッケージ基板５００を示す。ステージ２に示すように、この時、パッケージ基板５００の領域５０８のパッド（たとえばビアパッド）のいくつかまたはすべてが、少なくとも部分的に露出され、ソルダーレジスト層５０４でもはや覆われてはいない（ソルダーレジスト層を少なくとも部分的に有さない）。ある実装形態では、これらの露出されたパッドのうちの１つまたは複数は、パッケージ基板のテストの間テスト用デバイスのピンが結合され得るテスト用パッドである。異なる実装形態が、パッド（たとえばビアパッド）の上方のソルダーレジスト層５０４を異なる方法で除去してよい。ある実装形態では、ソルダーレジスト層５０４の部分を選択的に除去するために、エッチングプロセスが（たとえばレーザエッチングを使用して）使用されてもよい。

図５のシーケンスは、パッケージ基板上にテスト用パッドを製造するための短縮されたシーケンスの一例を示す。ある実装形態では、図５のパッケージ基板は、アセンブリ処理の間にファインピッチフリップチップが取り付けられるパッケージ基板である。ある実装形態では、ファインピッチフリップチップは、１００ミクロン（μｍ）以下の入出力（Ｉ／Ｏ）接続ピッチを有するフリップチップ／ダイであってもよい。ある実装形態では、フリップチップ／ダイのＩ／Ｏ接続部ピッチは、２つの隣接するＩ／Ｏ接続部（たとえばアンダーバンプメタライゼーション（ＵＢＭ）構造体、バンプなど）の間の中央から中央までの距離である。ある実装形態では、これらのＩ／Ｏ接続部は、パッケージ基板上のトレース（たとえばファインピッチトレース）に結合される相互接続部である。ファインピッチフリップチップの例として、ある実装形態では、熱圧着フリップチップ／ダイと、マスリフローフリップチップ／ダイとが含まれ得る。

ファインピッチトレース上にテスト用パッドを備えるパッケージ基板の様々な例について説明してきたが、次に、ファインピッチトレース上にテスト用パッドを備えるパッケージ基板を製造するための方法について説明する。

テスト用パッドを有するパッケージ基板を製造するための例示の方法
図６は、ファインピッチトレース上にテスト用パッドを備えるパッケージ基板を提供／製造するための流れ図を示す。この方法は、（６０５で）複数のトレースおよび複数のパッド（たとえばビアパッド）を備える基板（たとえばパッケージ基板）を準備する。ある実装形態では、基板は、アセンブリ処理の間熱圧着フリップチップが取り付けられるパッケージ基板である。図２Ａおよび図４Ａは、複数のトレースおよび複数のパッド（たとえばビアパッド）を備える基板を提供する例を示す。ある実装形態では、トレースは、１００ミクロン（μｍ）以下のピッチを有するファインピッチトレースである。ある実装形態では、トレースピッチは、２つの隣接するトレースの間の中央から中央までの距離を規定する。

この方法は、（６１０で）基板の複数のトレースおよび複数のパッドの上方にソルダーレジスト層を設ける。ある実装形態では、基板（たとえばパッケージ基板）の一部分のみが、ソルダーレジスト層によって覆われる。結果として、ある実装形態では、基板上のトレースの一部分のみが、ソルダーレジスト層によって覆われ得る。図２Ｂおよび図４Ｂのステージ２は、複数のトレースおよび複数のパッド（たとえばビアパッド）の上方にソルダーレジスト層を設ける例を示す。

この方法は、（６１５で）少なくとも１つのパッド（たとえばビアパッド）を少なくとも部分的に露出させるために、ソルダーレジスト層の一部分を除去する。異なる実施形態が、パッドを異なる方法で露出させるようにソルダーレジスト層を除去してもよい。ある実装形態では、ソルダーレジスト層の部分を選択的に除去するために、エッチングプロセスが（たとえばレーザエッチングを使用して）使用されてもよい。ある実装形態では、ソルダーレジスト層の一部分の除去により、パッド（たとえばビアパッド）の上方のソルダーレジスト層に開口が作製される。露出されたパッドは、ソルダーレジスト層を少なくとも部分的に有さない。露出されたパッド（たとえば露出されたビアパッド）は、基板のテストの間テスト用デバイスのピンに結合するように構成されたテスト用パッドになるように構成される。ある実装形態では、テスト用パッドは、ダイが基板に結合される場合にダイ（たとえばフリップチップ）のボンディング構成要素との直接接続がない。図２Ｂおよび図４Ｃのステージ３は、パッド（たとえばビアパッド）を露出させるためにソルダーレジスト層の一部分を除去する例を示す。

この方法は、（６２０で）トレースの一部分を少なくとも部分的に露出させるためにソルダーレジスト層の一部分を除去する。異なる実装形態が、トレースの一部分を異なる方法で露出させるようにソルダーレジスト層を除去してもよい。ある実装形態では、ソルダーレジスト層の部分を選択的に除去するために、エッチングプロセスが（たとえばレーザエッチングを使用して）使用されてもよい。ある実装形態では、ソルダーレジスト層の一部分の除去により、トレースの一部分の上方のソルダーレジスト層に開口が作製される。トレースの露出された部分は、ソルダーレジスト層を少なくとも部分的に有さない。ある実装形態では、トレースの一部分を少なくとも部分的に露出させるためにソルダーレジスト層の部分を除去すること（６２０で）は、１つまたは複数のパッド（たとえばビアパッド）を少なくとも部分的に露出させるためにソルダーレジスト層の部分を除去する（６１５で）前にまたはそれと同時に実施される。図４Ｃは、トレースの一部分を露出させるためにソルダーレジスト層の一部分を除去する一例を示す。

この方法は、（６２５で）トレースの少なくとも部分的に露出された部分の上にテスト用パッドを設ける。異なる実装形態が、テスト用パッドを異なる方法で設けてもよい。ある実装形態では、テスト用パッドは、（たとえばソルダーレジスト層の開口内の）ソルダーレジスト層の除去（たとえばエッチング）の結果として露出された状態で残されるパッケージ基板およびトレースの部分に堆積／追加された金属層／構成要素（たとえば銅）によって設けられる（たとえば作製される）。ある実装形態では、テスト用パッドは、少なくとも部分的に露出され、ソルダーレジスト層によって覆われない（ソルダーレジスト層を少なくとも部分的に有さない）。ある実装形態では、テスト用パッドは、基板のテストの間テスト用デバイスのピンに結合するように構成される。ある実装形態では、テスト用パッドは、ダイが基板に結合されるときダイ（たとえばフリップチップ）のボンディング構成要素との直接接続がない。図２Ｂおよび図４Ｄのステージ３は、パッケージ基板上にテスト用パッドを設ける例を示す。

図６の方法は、テスト用パッドを有するパッケージ基板を製造するための方法の一例を示す。ある実装形態では、パッケージ基板は、アセンブリ処理の間ファインピッチフリップチップが取り付けられるパッケージ基板である。あるの実装形態では、ファインピッチフリップチップは、１００ミクロン（μｍ）以下の入出力（Ｉ／Ｏ）接続部ピッチを有するフリップチップ／ダイであってもよい。ある実装形態では、フリップチップ／ダイのＩ／Ｏ接続部ピッチは、２つの隣接するＩ／Ｏ接続部（たとえばアンダーバンプメタライゼーション（ＵＢＭ）構造体、バンプなど）の間の中央から中央の距離である。ある実装形態では、これらのＩ／Ｏ接続部は、パッケージ基板上のトレース（たとえばファインピッチトレース）に結合される相互接続部である。ファインピッチフリップチップの例として、ある実装形態では、熱圧着フリップチップ／ダイと、マスリフローフリップチップ／ダイとが含まれ得る。

例示の電子デバイス
図７は、前述の集積回路、ダイ、チップ、またはパッケージのうちのいずれかと一体化され得る様々な電子デバイスを示す。たとえば、携帯電話７０２、ラップトップコンピュータ７０４、および固定位置端末７０６が、本明細書において説明されるような集積回路（ＩＣ）７００を備えてもよい。ＩＣ７００は、たとえば本明細書において説明される集積回路、ダイス、またはパッケージのいずれであってもよい。図７に示すデバイス７０２、７０４、７０６は、単に例示にすぎない。また、モバイルデバイス、ハンドヘルドパーソナル移動通信システム（ＰＣＳ）ユニット、パーソナルデジタルアシスタントなどのポータブルデータユニット、ＧＰＳ対応デバイス、ナビゲーションデバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンタテインメントユニット、検針機器などの固定位置データユニット、通信デバイス、スマートフォン、タブレットコンピュータ、またはデータもしくはコンピュータ命令を格納もしくは検索する任意の他のデバイス、あるいはそれらの組合せを含むがこれらに限定されない他の電子デバイスが、ＩＣ７００を特徴として備えてもよい。

図２Ａ〜図２Ｂ、図３Ａ〜図３Ｂ、図４Ａ〜図４Ｄ、図５、図６、および／または図７に示す構成要素、ステップ、特徴、および／または機能のうちの１つまたは複数が、単一の構成要素、ステップ、特徴、または機能へと再構成および／または組み合わされても、あるいは複数の構成要素、ステップ、または機能で具現化されてもよい。また、追加の要素、構成要素、ステップ、および／または機能が、本発明から逸脱することなく追加されてもよい。

図面に示される構成要素、ステップ、特徴、および／または機能のうちの１つまたは複数は、単一の構成要素、ステップ、特徴、または機能へと再構成および／または組み合わされても、あるいは複数の構成要素、ステップ、または機能で具現化されてもよい。また、追加の要素、構成要素、ステップ、および／または機能が、本明細書で開示される新規の特徴から逸脱することなく追加されてもよい。図面に示される装置、デバイス、および／または構成要素は、図面で説明される方法、特徴、またはステップのうちの１つまたは複数を実施するように構成されてもよい。また、本明細書で説明される新規のアルゴリズムは、ソフトウェアで効率的に実装されてもおよび／またはハードウェアに組み込まれてもよい。

本明細書では、「例示の」という用語は、「例、実例、または例証としての役割を果たす」を意味するために使用される。本明細書で「例示の」として説明される任意の実装形態または態様は、本開示の他の態様に対して好ましいまたは有利であると必ずしも解釈されるべきではない。同様に、「態様」という用語は、本開示のすべての態様が論じられた特徴、利点、または動作モードを含むことを必要としない。「結合された」という用語は、本明細書では２つの物体間の直接的または間接的な結合を指すために使用される。たとえば、物体Ａが、物体Ｂに物理的に接触し、物体Ｂが物体Ｃに接触すると、物体ＡおよびＣは、それらが相互に直接的に物理的に接触しない場合でも、相互に結合されると依然として見なされ得る。「ダイパッケージ」という用語は、包被またはパッケージングされている集積回路ウェーハを指すために使用される。

また、これらの実施形態は、流れ図、構造図、またはブロック図として示されるプロセスとして説明され得る点を指摘しておく。流れ図は、連続プロセスとしての動作について説明する場合があるが、それらの動作の多くは、並行してまたは同時に実施され得る。加えて、これらの動作の順序は、再構成されてもよい。プロセスは、その動作が完了した時に終了される。プロセスは、方法、機能、手順、サブルーチン、サブプログラム等に対応し得る。プロセスが、ある機能に対応する場合には、その終焉は、呼出機能または主機能へとその機能が戻ることに対応する。

本明細書で開示される実施形態との関連で説明された様々な例示の論理ブロック、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装され得る点が、当業者にはさらに理解されるだろう。ハードウェアおよびソフトウェアのこの互換性を明確に示すために、様々な例示の構成要素、ブロック、モジュール、回路、およびステップが、一般的にそれらの機能性に関して上で説明された。そのような機能性がハードウェアまたはソフトウェアのいずれで実装されるかは、システム全体に課せられた特定の用途および設計制約により決定される。

本明細書で説明される本発明の様々な特徴は、本発明から逸脱することなく異なるシステムで実装され得る。本開示の前述の態様は、単に例にすぎず、本発明を限定するものとして解釈されるべきではない点に留意されたい。本開示の態様の説明は、例示として意図され、特許請求の範囲を限定することは意図されない。そのため、本教示は他のタイプの装置に容易に適用され得る上に、多数の代替、変更、および変形が当業者には自明であろう。

１００ パッケージ基板
１０２ トレース
１０４ テスト用ピン
２００ パッケージ基板
２０２ トレース
２０４ トレース
２０６ ビアパッド
２０８ ソルダーレジスト層
２１０ テスト用パッド
２１２ テスト用パッド
２１４ テスト用パッド
３００ パッケージ基板
３０２ トレース
３０４ トレース
３０６ ビアパッド
３０８ ソルダーレジスト層
３０９ 開口
３１０ テスト用パッド
５００ パッケージ基板
５０２ トレース
５０４ ソルダーレジスト層
５０６ 領域
５０８ 領域
７００ 集積回路（ＩＣ）
７０２ 携帯電話
７０４ ラップトップコンピュータ
７０６ 固定位置端末

Claims (34)

1. 複数のトレースと、
   前記複数のトレースを覆うソルダーレジスト層と、
   前記複数のトレースからのトレースに結合され、チップが前記基板に結合されるとき、少なくとも部分的に露出され、前記ソルダーレジスト層を少なくとも部分的に有さないテスト用パッドと
   を備える、基板。
2. 前記複数のトレースは、１００ミクロン（μｍ）以下のピッチを有する、請求項１に記載の基板。
3. 前記基板は、パッケージ基板である、請求項１に記載の基板。
4. 前記パッケージ基板は、アセンブリ処理の間ファインピッチフリップチップが取り付けられるパッケージ基板である、請求項１に記載の基板。
5. 前記ファインピッチフリップチップは、少なくとも熱圧着チップおよび／またはマスリフローチップのうちの１つである、請求項１に記載の基板。
6. 前記テスト用パッドは、前記チップが前記基板に結合されるとき、前記チップのボンディング構成要素との直接接続がない、請求項１に記載の基板。
7. 前記ボンディング構成要素は、はんだボールの１つである、請求項６に記載の基板。
8. 前記テスト用パッドは、前記基板の少なくとも一部を横断するビアパッドである、請求項１に記載の基板。
9. 前記テスト用パッドは、前記テスト用パッドが結合される前記トレースの幅よりも大きな幅を有する、請求項１に記載の基板。
10. 前記テスト用パッドは、前記基板のテストの間テスト用デバイスのピンに結合するように構成される、請求項１に記載の基板。
11. 前記基板は、音楽プレーヤ、ビデオプレーヤ、エンタテインメントユニット、ナビゲーションデバイス、通信デバイス、モバイルデバイス、携帯電話、スマートフォン、パーソナルデジタルアシスタント、固定位置端末、タブレットコンピュータ、および／またはラップトップコンピュータのうちの少なくとも１つに組み込まれる、請求項１に記載の基板。
12. 複数のトレースと、
    前記複数のトレースを覆うソルダーレジスト層と、
    前記複数のトレースからのトレースに結合され、チップが前記基板に結合されるとき、少なくとも部分的に露出され、前記ソルダーレジスト層を少なくとも部分的に有さない、前記基板をテストするための手段と
    を備える、基板。
13. 前記複数のトレースは、１００ミクロン（μｍ）以下のピッチを有する、請求項１２に記載の基板。
14. 前記基板は、パッケージ基板である、請求項１２に記載の基板。
15. 前記パッケージ基板は、アセンブリ処理の間ファインピッチフリップチップが取り付けられるパッケージ基板である、請求項１２に記載の基板。
16. 前記ファインピッチフリップチップは、少なくとも熱圧着チップおよび／またはマスリフローチップのうちの１つである、請求項１２に記載の基板。
17. テストするための前記手段は、前記チップが前記基板に結合されるとき、前記チップのボンディング構成要素との直接接続がない、請求項１２に記載の基板。
18. 前記ボンディング構成要素は、はんだボールの１つである、請求項１７に記載の基板。
19. テストするための前記手段は、前記基板の少なくとも一部を横断するビアパッドである、請求項１２に記載の基板。
20. テストするための前記手段は、テストするための前記手段が結合される前記トレースの幅よりも大きな幅を有する、請求項１２に記載の基板。
21. テストするための前記手段は、前記基板のテストの間テスト用デバイスのピンに結合するように構成される、請求項１２に記載の基板。
22. 前記基板は、音楽プレーヤ、ビデオプレーヤ、エンタテインメントユニット、ナビゲーションデバイス、通信デバイス、モバイルデバイス、携帯電話、スマートフォン、パーソナルデジタルアシスタント、固定位置端末、タブレットコンピュータ、および／またはラップトップコンピュータのうちの少なくとも１つに組み込まれる、請求項１２に記載の基板。
23. 基板を提供するための方法であって、
    複数のトレースを備える基板を準備するステップと、
    前記複数のトレースを覆うソルダーレジスト層を設けるステップと、
    少なくとも１つのテスト用パッドを少なくとも部分的に露出させるために前記ソルダーレジスト層の一部分を除去するステップであって、前記テスト用パッドは、チップが前記基板に結合されるとき、少なくとも部分的に露出され、前記ソルダーレジスト層を少なくとも部分的に有さない、ステップと
    を含む、方法。
24. 前記テスト用パッドが少なくとも部分的に露出されたままであり、前記ソルダーレジスト層を少なくとも部分的に有さないように、前記チップに前記基板を結合するステップをさらに含む、請求項２３に記載の方法。
25. 前記複数のトレースは、１００ミクロン（μｍ）以下のピッチを有する、請求項２３に記載の方法。
26. 前記基板は、パッケージ基板である、請求項２３に記載の方法。
27. 前記パッケージ基板は、アセンブリ処理の間ファインピッチフリップチップが取り付けられるパッケージ基板である、請求項２３に記載の方法。
28. 前記ファインピッチフリップチップは、少なくとも熱圧着チップおよび／またはマスリフローチップのうちの１つである、請求項２３に記載の方法。
29. 前記テスト用パッドは、前記チップが前記基板に結合されるとき、前記チップのボンディング構成要素との直接接続がない、請求項２３に記載の方法。
30. 前記ボンディング構成要素は、はんだボールの１つである、請求項２９に記載の方法。
31. 前記テスト用パッドは、前記基板の少なくとも一部を横断するビアパッドである、請求項２３に記載の方法。
32. 前記テスト用パッドは、前記テスト用パッドが結合される前記トレースの幅よりも大きな幅を有する、請求項２３に記載の方法。
33. 前記テスト用パッドは、前記基板のテストの間テスト用デバイスのピンに結合するように構成される、請求項２３に記載の方法。
34. 音楽プレーヤ、ビデオプレーヤ、エンタテインメントユニット、ナビゲーションデバイス、通信デバイス、モバイルデバイス、携帯電話、スマートフォン、パーソナルデジタルアシスタント、固定位置端末、タブレットコンピュータ、および／またはラップトップコンピュータのうちの少なくとも１つに前記基板を組み込むステップをさらに含む、請求項２３に記載の方法。

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