CN107078101B - 在封装层中包括硅桥接的集成器件封装 - Google Patents

在封装层中包括硅桥接的集成器件封装 Download PDF

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Abstract

一些新颖特征涉及一种包括封装部分和重分布部分的集成器件封装。封装部分包括第一管芯、耦合至第一管芯的第一组通孔、第二管芯、耦合至第二管芯的第二组通孔、桥接、以及封装层。该桥接被配置成在第一管芯与第二管芯之间提供电路径。该桥接通过第一组通孔被耦合至第一管芯。该桥接通过第二组通孔被进一步耦合至第二管芯。该封装层至少部分地封装第一管芯、第二管芯、该桥接、第一组通孔、以及第二组通孔。重分布部分被耦合至封装部分。重分布部分包括一组重分布互连以及至少一个介电层。

Description

在封装层中包括硅桥接的集成器件封装
相关申请的交叉引用
本申请要求于2014年11月7日向美国专利商标局提交的美国非临时申请No.14/535,966的优先权和权益，其全部内容通过援引纳入于此。
背景
领域
各种特征涉及在封装层中包括硅桥接的集成器件封装。
背景技术
图1解说了包括多个管芯的集成封装的常规配置。具体地，图1解说了包括封装基板104、第一管芯106和第二管芯108的集成封装100。集成封装100通过第一组焊球105耦合至印刷电路板(PCB)102。第一管芯106通过第二组焊球107耦合至封装基板104。第二管芯108通过第三组焊球109耦合到封装基板104。封装基板104包括一个或多个介电层110和一组互连112(例如，迹线和通孔)。该一组互连112被耦合至第一、第二和第三组焊球105、107和109。第一管芯106和第二管芯108可以通过第二组焊球107、该一组互连112和第三组焊球109彼此电耦合。
图1中所示的集成封装100的一个缺点在于，其创建了具有对于移动计算设备的需要而言可能过大的形状因子的集成封装。这可能导致过大和/或过厚的封装。即，图1中所示的集成封装配置可能太厚和/或具有太大以至于不能满足移动计算设备的需要和/或要求的表面面积。
集成封装100的另一个缺点在于，该一组互连112的配置未在第一管芯106与第二管芯108之间提供高密度互连。这极大地限制了能够存在于第一和第二管芯106和108之间的互连数目，从而限制了第一和第二管芯106和108之间的通信带宽。
因此，存在对在管芯之间包括高密度互连的集成封装的需要。理想地，此类集成封装将具有较佳的形状因子，同时满足移动计算设备的需要和/或要求。
概述
本文描述的各种特征、装置和方法涉及在封装层中包括硅桥接的集成器件封装。
第一示例提供了一种包括封装部分和重分布部分的集成器件封装。该封装部分包括第一管芯、耦合至第一管芯的第一组通孔、第二管芯、耦合至第二管芯的第二组通孔、桥接、以及封装层，该封装层至少部分地封装第一管芯、第二管芯、桥接、第一组通孔、以及第二组通孔。该桥接被配置成提供第一管芯与第二管芯之间的电路径。该桥接通过第一组通孔耦合至第一管芯。该桥接通过第二组通孔被进一步耦合至第二管芯。重分布部分被耦合至封装部分。重分布部分包括一组重分布互连以及至少一个介电层。
根据一方面，该桥接包括一组桥接互连，该一组桥接互连包括桥接互连密度。
根据一方面，该一组桥接互连的桥接互连密度包括约2微米(μm)或更少的宽度和/或约2微米(μm)或更少的间隔。
根据一方面，第一管芯与第二管芯之间的电路径包括该桥接中的该一组桥接互连、第一组通孔以及第二组通孔。
根据一方面，该一组桥接互连包括迹线、通孔和/或焊盘中的至少一者。
根据一方面，该集成器件封装进一步包括耦合至第一管芯和该一组重分布互连的第三组通孔，以及耦合至第二管芯和该一组重分布互连的第四组通孔。
根据一个方面，第三组通孔和第四组通孔包括大于该桥接的桥接互连密度的通孔密度。
根据一方面，封装层包括光敏材料。
根据一个方面，该集成器件封装被纳入以下至少一者中：音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、移动设备、移动电话、智能电话、个人数字助理、固定位置终端、平板式计算机、和/或膝上型计算机中。
第二示例提供了一种包括封装部分和重分布部分的集成器件封装。该封装部分包括第一管芯、耦合至第一管芯的第一组通孔、第二管芯、耦合至第二管芯的第二组通孔、桥接装置；以及封装层，该封装层至少部分地封装第一管芯、第二管芯、桥接装置、第一组通孔、以及第二组通孔。该桥接装置被配置成提供第一管芯与第二管芯之间的电路径。该桥接装置通过第一组通孔被耦合至第一管芯。该桥接装置通过第二组通孔被进一步耦合至第二管芯。重分布部分被耦合至封装部分。重分布部分包括一组重分布互连以及至少一个介电层。
根据一方面，该桥接装置包括一组桥接互连，该一组桥接互连包括桥接互连密度。
根据一方面，该一组桥接互连的桥接互连密度包括约2微米(μm)或更少的宽度和/或约2微米(μm)或更少的间隔。
根据一方面，第一管芯与第二管芯之间的电路径包括该桥接装置中的该一组桥接互连、第一组通孔以及第二组通孔。
根据一方面，该一组桥接互连包括迹线、通孔和/或焊盘中的至少一者。
根据一方面，该集成器件封装进一步包括耦合至第一管芯和该一组重分布互连的第三组通孔，以及耦合至第二管芯和该一组重分布互连的第四组通孔。
根据一个方面，第三组通孔和第四组通孔包括大于该桥接装置的桥接互连密度的通孔密度。
根据一方面，封装层包括光敏材料。
根据一个方面，该集成器件封装被纳入以下至少一者中：音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、移动设备、移动电话、智能电话、个人数字助理、固定位置终端、平板式计算机、和/或膝上型计算机中。
第三示例提供了一种用于制造集成器件封装的方法。该方法提供封装部分。提供封装部分包括提供第一管芯，第一管芯包括第一组通孔。提供封装部分还包括提供第二管芯，第二管芯包括第二组通孔。提供封装部分进一步包括将桥接耦合至第一管芯和第二管芯。该桥接被配置成提供第一管芯与第二管芯之间的电路径。该桥接通过第一组通孔被耦合至第一管芯。该桥接通过第二组通孔被进一步耦合至第二管芯。提供封装部分包括形成封装层，该封装层至少部分地封装第一管芯、第二管芯、该桥接、第一组通孔、以及第二组通孔。该方法在封装部分上形成重分布部分。形成重分布部分包括形成一组重分布互连。形成重分布部分还包括形成至少一个介电层。
根据一方面，该桥接包括一组桥接互连，该一组桥接互连包括桥接互连密度。
根据一方面，该一组桥接互连的桥接互连密度包括约2微米(μm)或更少的宽度和/或约2微米(μm)或更少的间隔。
根据一方面，第一管芯与第二管芯之间的电路径包括该桥接中的该一组桥接互连、第一组通孔以及第二组通孔。
根据一方面，该一组桥接互连包括迹线、通孔和/或焊盘中的至少一者。
根据一方面，第一管芯包括耦合至该一组重分布互连的第三组通孔，并且第二管芯包括耦合至该一组重分布互连的第四组通孔。
根据一个方面，第三组通孔和第四组通孔包括大于该桥接的桥接互连密度的通孔密度。
根据一方面，封装层包括光敏材料。
根据一个方面，该集成器件封装被纳入以下至少一者中：音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、移动设备、移动电话、智能电话、个人数字助理、固定位置终端、平板式计算机、和/或膝上型计算机中。
附图
在结合附图理解下面阐述的详细描述时，各种特征、本质和优点会变得明显，在附图中，相像的附图标记贯穿始终作相应标识。
图1解说了包括两个管芯的常规集成器件封装。
图2解说了在封装层中包括高密度互连硅桥接的集成器件封装的示例。
图3解说了高密度互连硅桥接的剖面图的示例。
图4解说了高密度硅互连桥接的平面图的示例。
图5解说了管芯的剖面图的示例。
图6解说了管芯的剖面图的另一示例。
图7解说了在封装层中包括高密度互连硅桥接的集成器件封装的剖面图的示例。
图8解说了在封装层中包括高密度互连硅桥接的集成器件封装的剖面图的另一示例。
图9解说了在封装层中包括高密度硅互连桥接的集成器件封装的剖面图的示例。
图10解说了在封装层中包括高密度互连硅桥接的集成器件封装的剖面图的示例。
图11解说了用于提供/制造高密度互连硅桥接的示例序列。
图12解说了一种用于提供/制造高密度互连硅桥接的方法的示例性流程图。
图13(包括图13A-13C)解说了用于提供/制造在封装层中包括高密度硅桥接的集成器件封装的示例性序列。
图14解说了一种用于提供/制造在封装层中包括高密度硅桥接的集成器件封装的方法的示例性流程图。
图15解说了半加成图案化(SAP)工艺的示例。
图16解说了半加成图案化(SAP)工艺的流程图的示例。
图17解说了镶嵌工艺的示例。
图18解说了镶嵌工艺的流程图的示例。
图19解说了可集成本文所描述的半导体器件、管芯、集成电路和/或PCB的各种电子设备。
详细描述
在以下描述中，给出了具体细节以提供对本公开的各方面的透彻理解。然而，本领域普通技术人员将理解，没有这些具体细节也可实践这些方面。例如，电路可能用框图示出以避免使这些方面湮没在不必要的细节中。在其他实例中，公知的电路、结构和技术可能不被详细示出以免模糊本公开的这些方面。
概览
一些新颖特征涉及一种包括封装部分和重分布部分的集成器件封装。封装部分包括第一管芯、耦合至第一管芯的第一组通孔、第二管芯、耦合至第二管芯的第二组通孔、桥接、以及封装层。该桥接被配置成提供第一管芯与第二管芯之间的电路径。该桥接通过第一组通孔被耦合至第一管芯。该桥接通过第二组通孔被进一步耦合至第二管芯。该封装层至少部分地封装第一管芯、第二管芯、该桥接、第一组通孔、以及第二组通孔。重分布部分被耦合至封装部分。重分布部分包括一组重分布互连以及至少一个介电层。在一些实现中，该桥接包括一组桥接互连，该一组桥接互连包括桥接互连密度。在一些实现中，该一组桥接互连的桥接互连密度包括约2微米(μm)或更少的宽度和/或约2微米(μm)或更少的间隔。
在一些实现中，互连是器件(例如，集成器件、集成器件封装、管芯)和/或基底(例如，封装基板、印刷电路板、中介体)的允许或促成两个点、元件和/或组件之间的电连接的元件或组件。在一些实现中，互连可以包括迹线、通孔、焊盘、柱、重分布金属层、和/或凸块下金属化(UBM)层。在一些实现中，互连是为信号(例如，数据信号、接地信号、功率信号)提供电路径的导电材料。互连可包括一个以上元件/组件。
在一些实现中，重分布层(RDL或重分布金属层)是集成器件和/或集成器件封装的重分布部分的金属层。重分布层可包括一个或多个重分布互连，其形成在重分布部分的相同金属层上。集成器件和/或集成器件封装的重分布部分可包括若干重分布层，每个重分布层可包括一个或多个重分布互连。因此，例如，重分布部分可包括第一重分布层上的第一重分布互连、以及不同于第一重分布层的第二重分布层上的第二重分布互连。
在封装层中包括硅桥接的示例性集成器件封装
图2解说了包括高密度管芯到管芯互连的集成器件封装的示例。具体地，图2解说了集成器件封装200的示例，集成器件封装200包括封装部分202、重分布部分204、第一管芯206、第二管芯208、以及桥接210。集成器件封装200可以是晶片级集成器件封装。桥接210可以是硅桥接。桥接210被配置成在集成器件封装200中提供高密度管芯到管芯互连。高密度互连可以指与常规印刷电路板相比每单位面积的任何密度的线缆或连接，并且可包括更精细的线和间距、更小的通孔和捕获焊盘以及更高的连接焊盘密度。高密度互连因而可有用于减小封装和/或器件的尺寸、厚度、重量等以及增强电性能和热性能。
封装部分202包括封装层220、第一组通孔222、第二组通孔224、第三组通孔226以及第四组通孔228。第一组通孔222耦合至第一管芯206和重分布部分204。第二组通孔224耦合至第二管芯208和重分布部分204。包括至少一个通孔226的第三组通孔226耦合至第一管芯206和桥接210。包括至少一个通孔228的第四组通孔228耦合至第二管芯208和桥接210。封装层220可包括光可成像、光可蚀刻或光敏材料。光敏材料是光可蚀刻材料。即，光敏材料由能够通过将材料通过掩膜(例如，光掩膜)暴露于光源(例如，紫外(UV)光)而被蚀刻和/或移除的材料制成。
图2解说了桥接210被至少部分地嵌入封装部分202的封装层220中。桥接210被配置成在封装部分202中提供高密度互连。桥接210可包括基板(例如，硅基板)、一组互连(例如，该一组高密度互连)、以及介电层。桥接210中的该一组互连包括桥接互连密度。在一些实现中，桥接210中的一组互连具有比封装层220中的一组通孔(例如，一组通孔222、224)的密度的至少一些更高的密度。一组互连(例如，至少一个通孔)的密度可以指该一组互连的宽度和/或间隔，如将在图3-4中进一步描述的。桥接(例如，硅桥接)的示例也在至少图3-4中进一步更详细地描述。
重分布部分204包括一组介电层(例如，第一介电层240、第二介电层250)以及一组互连242。如图2所示，重分布部分204被耦合至封装部分202的第一表面(例如，底表面)。重分布部分204被形成在封装层220和桥接210的第一表面(例如，底表面)上。该一组介电层240和250可包括一个或多个介电层。该一组互连242可包括迹线、通孔、柱、凸起、焊盘、和/或凸块下金属化(UBM)层。该一组互连242耦合至第一组通孔222和第二组通孔224。一组焊球252被耦合至该一组互连242。各种重分布部分的示例在下文在至少图7-10中进一步描述。
图2进一步解说第一管芯206可以被电耦合至第二管芯208。例如，在一些实现中，第一管芯206可以通过第三组通孔226、桥接210和/或第四组通孔228被电耦合至第二管芯208。在一些实现中，第三组管芯226、桥接210、和/或第四组管芯228限定第一与第二管芯206和208之间的高密度管芯到管芯连接的高密度电路径。
包括高密度互连的示例性硅桥接
如上所述，一种集成器件可包括桥接(例如，硅桥接)，该桥接被配置成提供高密度管芯到管芯互连。图3和4解说了被配置成在集成器件封装中提供高密度互连的此类桥接的概念示例。
图3解说了桥接300(例如，硅桥接)的示例的剖面图，桥接300包括基板302、介电层304、第一互连306、第二互连308以及第三互连310。在一些实现中，桥接300可以用本公开中解说和描述的任何集成器件封装来实现。例如，桥接300可以是图2的桥接210。在一些实现中，桥接300是被配置成在第一管芯与第二管芯之间提供高密度管芯到管芯电路径或高密度管芯到管芯电连接的桥接装置。
在一些实现中，基板302是硅基板和/或晶片。第一互连306可以是位于基板302上的迹线。介电层304覆盖第一互连306和基板302。在一些实现中，第二和第三互连308和310是垂直横穿介电层304的通孔。第二和第三互连308和310耦合至第一互连306。
第一、第二和第三互连306、308和310具有桥接互连密度。在一些实现中，第一、第二和第三互连306、308和310是高密度互连(例如，高密度桥接互连)。在一些实现中，高密度互连是具有约2微米(μm)或更少的宽度和/或约2微米(μm)或更少的间隔的互连。在一些实现中，互连的宽度可以是迹线和/或线的宽度。在一些实现中，互连的宽度可以是通孔和/或焊盘的直径。间隔是两个相邻/毗邻互连(例如，两个相邻、毗邻迹线)之间边到边的距离。
图4解说了桥接300(例如，硅桥接)的示例的平面图(例如，俯视图)，桥接300包括基板(不可见)、介电层304、第一互连306、第二互连308以及第三互连310。图4解说了互连的宽度和间隔。互连的宽度由(W)解说，而两个相邻/毗邻互连之间的间隔由(S)解说。在一些实现中，第一、第二和第三互连306、308和310是高密度互连。在一些实现中，高密度互连是具有约2微米(μm)或更少的宽度和/或约2微米(μm)或更少的间隔的互连。
示例性管芯
图5概念性地解说了管芯500(其为集成电路器件的一种形式)的示例。出于清楚的目的，图5解说了管芯的概括。由此，图5中并未示出管芯的全部组件。管芯500可以是裸管芯。在一些实现中，管芯500可对应于图2的管芯206和/或208中的至少一者，或者本公开中描述的任何其他管芯。如图5所示，管芯500(例如，集成电路器件)包括基板502、若干下层级金属层和介电层504、第一互连506(例如，Al、Cu)、第二互连508、第三互连510、以及钝化层512。
在一些实现中，基板502是硅基板。下层级金属和介电层504包括下层级金属层(例如，M1金属层、M2金属层、M3金属层、M4金属层、M5金属层、M6金属层、M7金属层)。下层级金属和介电层504的下金属层包括迹线和/或通孔。下层级金属和介电层504还包括一个或多个介电层。在一些实现中，下层级金属和介电层504是使用后端制程(BEOL)工艺来提供和/或形成的。
管芯500包括正面区域(例如，活跃区域)和背面区域。在一些实现中，管芯500的正面是管芯500中包括互连506、508和510的那一面。在一些实现中，管芯500的背面是管芯500中包括基板502的那一面。在一些实现中，管芯500是晶片级管芯。在一些实现中，管芯500还可包括钝化层、第一绝缘层、第一凸块下金属化(UBM)层和第二凸块下金属化(UBM)层。
图6概念性地解说了管芯600(其为集成电路器件的一种形式)的另一示例。管芯600类似于图5的管芯500，除了管芯600包括第一柱606、第二柱608以及第三柱610。第一柱606耦合至第一互连506。第二柱608耦合至第二互连508。第三柱610耦合至第三互连510。
在封装层中包括硅桥接的示例性集成器件封装
已经就一般的细节方面描述了包括高密度管芯到管芯互连的集成器件封装的示例，现在将更详细地描述包括高密度管芯到管芯互连的集成器件封装的示例。图7解说了集成器件封装700的一部分的示例。在一些实现中，集成器件封装700可对应于图2的集成器件封装200。在一些实现中，该集成器件封装700可以是晶片级集成器件封装。
集成器件封装700包括封装部分702、重分布部分704、第一管芯706以及桥接708。第一管芯706可以类似于图5的管芯500。在一些实现中，桥接708可对应于图3的桥接300。桥接708可以是硅桥接。桥接708被配置成在集成器件封装700中提供高密度管芯到管芯互连。例如，桥接708可以被配置成在集成器件封装700中的第一管芯与另一管芯(未示出)之间提供高密度管芯到管芯互连。未示出的另一管芯(例如，第二管芯)可以按照类似于第一管芯706如何耦合到桥接708的方式耦合到桥接708。
封装部分702包括封装层720、第一通孔722、以及第二通孔724。第一管芯706和桥接708至少部分地位于封装部分702内(例如，至少部分地在封装层720内)。第一管芯706包括至少第一互连760(例如，第一焊盘)和第二互连762(例如，第二焊盘)。封装层720可包括光可蚀刻或光敏材料。
桥接708(例如，硅桥接)包括基板780、介电层782、第一互连781以及第二互连783。在一些实现中，桥接708是被配置成在集成器件封装中的第一管芯与第二管芯之间提供高密度管芯到管芯电路径或高密度管芯到管芯电连接的桥接装置。在一些实现中，基板780是硅基板。第一互连781可以是位于基板780上的迹线。介电层782覆盖第一互连781和基板780。在一些实现中，第二互连783是垂直横穿介电层782的通孔。第二互连783耦合到第一互连781。
在一些实现中，第一和第二互连781和783是高密度互连。在一些实现中，高密度互连是具有约2微米(μm)或更少的宽度和/或约2微米(μm)或更少的间隔的互连。在一些实现中，互连的宽度可以是迹线和/或线的宽度。在一些实现中，互连的宽度可以是通孔和/或焊盘的直径。间隔是两个相邻/毗邻互连之间的边到边距离。
第一通孔722耦合至第一管芯706和重分布部分704。具体地，第一通孔722耦合到(i)第一管芯706的第一互连760(例如，焊盘)以及(ii)重分布部分704的第一重分布互连743。第二通孔724耦合至第一管芯706和桥接708。具体地，第二通孔724耦合到(i)第一管芯706的第二互连762(例如，焊盘)以及(ii)桥接708的互连783。桥接708耦合到集成器件封装700中的另一管芯(未示出)。未示出的另一管芯(例如，第二管芯)可以按照类似于第一管芯706如何耦合到桥接708的方式耦合到桥接708。
重分布部分704包括第一介电层742、第二介电层744、第三介电层746、第一重分布互连743、以及第二重分布互连745。第一重分布互连743耦合至第一通孔722。第二重分布互连745耦合至第一重分布互连743。焊球747耦合到第二重分布互连745。图7解说了第二互连745具有相对平坦或笔直形状。
如图7所示，重分布部分704被耦合至封装部分702的第一表面(例如，底表面)。重分布部分704被形成在封装层720和桥接708的第一表面(例如，底表面)上。第一和第二介电层742和744可包括一个或多个介电层。第一重分布互连743可以是通孔。第二重分布互连745可以是迹线和/或焊盘。
在封装层中包括硅桥接的示例性集成器件封装
图8解说了集成器件封装800的一部分的另一示例。在一些实现中，集成器件封装800可对应于图2的集成器件封装200。在一些实现中，集成器件封装800可以是晶片级集成器件封装。
集成器件封装800包括封装部分802、重分布部分804、第一管芯706以及桥接708。第一管芯706可以类似于图5的管芯500。在一些实现中，桥接708可对应于图3的桥接300。桥接708可以是硅桥接。桥接708被配置成在集成器件封装800中提供高密度管芯到管芯互连。例如，桥接708可以被配置成在集成器件封装800中的第一管芯706与另一管芯(未示出)之间提供高密度管芯到管芯互连。未示出的另一管芯(例如，第二管芯)可以按照类似于第一管芯706如何耦合到桥接708的方式耦合到桥接708。
封装部分802包括封装层720、第一通孔722、以及第二通孔724。第一管芯706和桥接708至少部分地位于封装部分802内(例如，至少部分地在封装层720内)。第一管芯706包括至少第一互连760(例如，第一焊盘)和第二互连762(例如，第二焊盘)。封装层720可包括光可蚀刻或光敏材料。
桥接708(例如，硅桥接)包括基板780、介电层782、第一互连781以及第二互连783。在一些实现中，桥接708是被配置成在集成器件封装中的第一管芯与第二管芯之间提供高密度管芯到管芯电路径或高密度管芯到管芯电连接的桥接装置。在一些实现中，基板780是硅基板。在一些实现中，第一和第二互连781和783是高密度互连。在一些实现中，高密度互连是具有约2微米(μm)或更少的宽度和/或约2微米(μm)或更少的间隔的互连。
第一通孔722耦合至第一管芯706和重分布部分804。具体地，第一通孔722耦合到(i)第一管芯706的第一互连760以及(ii)重分布部分804的第一重分布互连843。第二通孔724耦合至第一管芯706和桥接708。具体地，第二通孔724耦合到(i)第一管芯706的第二互连762以及(ii)桥接708的互连783。桥接708耦合到集成器件封装800中的另一管芯(未示出)。未示出的另一管芯(例如，第二管芯208)可以按照类似于第一管芯706如何耦合到桥接708的方式耦合到桥接708。
重分布部分804包括第一介电层842、第二介电层844、第三介电层846、以及第一重分布互连843。第一重分布互连843可具有至少部分地成U或V形的形状。第一重分布互连843耦合至第一通孔722。焊球847耦合到第一重分布互连843。
如图8所示，重分布部分804被耦合至封装部分802的第一表面(例如，底表面)。重分布部分804被形成在封装层720和桥接708的第一表面(例如，底表面)上。第一、第二和第三介电层842、844和846可包括一个或多个介电层。
应当注意，在一些实现中，重分布部分804可包括第一重分布互连843、第一重分布互连743、和/或第二重分布互连745的组合。
在封装层中包括硅桥接的示例性集成器件封装
图9解说了集成器件封装900的一部分的另一示例。在一些实现中，集成器件封装900可对应于图2的集成器件封装200。在一些实现中，集成器件封装900可以是晶片级集成器件封装。
集成器件封装900包括封装部分902、重分布部分904、第一管芯706以及桥接708。第一管芯706可以类似于图5的管芯500。在一些实现中，桥接708可对应于图3的桥接300。桥接708可以是硅桥接。桥接708被配置成在集成器件封装900中提供高密度管芯到管芯互连。例如，桥接708可以被配置成在集成器件封装900中的第一管芯与另一管芯(未示出)之间提供高密度管芯到管芯互连。未示出的另一管芯(例如，第二管芯208)可以按照类似于第一管芯706如何耦合到桥接708的方式耦合到桥接708。
封装部分902包括封装层720、第一通孔722、以及第二通孔724。第一管芯706和桥接708至少部分地位于封装部分902内(例如，至少部分地在封装层720内)。第一管芯706包括至少第一互连760(例如，第一焊盘)和第二互连762(例如，第二焊盘)。封装层720可包括光可蚀刻或光敏材料。
桥接708(例如，硅桥接)包括基板780、介电层782、第一互连781以及第二互连783。在一些实现中，桥接708是被配置成在集成器件封装中的第一管芯与第二管芯之间提供高密度管芯到管芯电路径或高密度管芯到管芯电连接的桥接装置。在一些实现中，基板780是硅基板。在一些实现中，第一和第二互连781和783是高密度互连。在一些实现中，高密度互连是具有约2微米(μm)或更少的宽度和/或约2微米(μm)或更少的间隔的互连。
第一通孔722耦合至第一管芯706和重分布部分904。具体地，第一通孔722耦合到(i)第一管芯706的第一互连760以及(ii)重分布部分904的第一重分布互连941。第二通孔724耦合至第一管芯706和桥接708。具体地，第二通孔724耦合到(i)第一管芯706的第二互连762以及(ii)桥接708的互连783。桥接708耦合到集成器件封装900中的另一管芯(未示出)。未示出的另一管芯(例如，第二管芯208)可以按照类似于第一管芯706如何耦合到桥接708的方式耦合到桥接708。
重分布部分904包括第一介电层940、第二介电层942、第三介电层944、第四介电层946、第一重分布互连941、第二重分布互连943、第三重分布互连945、以及凸块下金属化(UBM)层947。第一重分布互连941耦合至第一通孔722。第一重分布互连941可以是焊盘或迹线。第二重分布互连943耦合至第一重分布互连941。第二重分布互连943可以是通孔。第三重分布互连945耦合至第二重分布互连943。第三重分布互连945可以是焊盘或迹线。UBM层947耦合到第三重分布互连945。焊球949耦合至UBM层947。
如图9所示，重分布部分904被耦合至封装部分902的第一表面(例如，底表面)。重分布部分904被形成在封装层720和桥接708的第一表面(例如，底表面)上。第一、第二、第三和第四介电层940、942、944和946可包括一个或多个介电层。
在封装层中包括硅桥接的示例性集成器件封装
图10解说了集成器件封装1000的一部分的另一示例。在一些实现中，集成器件封装1000可对应于图2的集成器件封装200。在一些实现中，集成器件封装1000可以是晶片级集成器件封装。
集成器件封装1000包括封装部分1002、重分布部分1004、第一管芯706以及桥接708。第一管芯706可以类似于图5的管芯500。在一些实现中，桥接708可对应于图3的桥接300。桥接708可以是硅桥接。桥接708被配置成在集成器件封装1000中提供高密度管芯到管芯互连。例如，桥接708可以被配置成在集成器件封装1000中的第一管芯706与另一管芯(未示出)之间提供高密度管芯到管芯互连。未示出的另一管芯(例如，第二管芯208)可以按照类似于第一管芯706如何耦合到桥接708的方式耦合到桥接708。
封装部分1002包括封装层720、第一通孔722、以及第二通孔724。第一管芯706和桥接708至少部分地位于封装部分1002内(例如，至少部分地在封装层720内)。第一管芯706包括至少第一互连760(例如，第一焊盘)和第二互连762(例如，第二焊盘)。封装层720可包括光可蚀刻或光敏材料。
桥接708(例如，硅桥接)包括基板780、介电层782、第一互连781以及第二互连783。在一些实现中，桥接708是被配置成在集成器件封装中的第一管芯与第二管芯之间提供高密度管芯到管芯电路径或高密度管芯到管芯电连接的桥接装置。在一些实现中，基板780是硅基板。在一些实现中，第一和第二互连781和783是高密度互连。在一些实现中，高密度互连是具有约2微米(μm)或更少的宽度和/或约2微米(μm)或更少的间隔的互连。
第一通孔722耦合至第一管芯706和重分布部分1004。具体地，第一通孔722耦合到(i)第一管芯706的第一互连760以及(ii)重分布部分1004的第一重分布互连1041。第二通孔724耦合至第一管芯706和桥接708。具体地，第二通孔724耦合到(i)第一管芯706的第二互连762以及(ii)桥接708的互连783。桥接708耦合到集成器件封装1000中的另一管芯(未示出)。未示出的另一管芯(例如，第二管芯208)可以按照类似于第一管芯706如何耦合到桥接708的方式耦合到桥接708。
重分布部分1004包括第一介电层1040、第二介电层1042、第三介电层1044、第四介电层1046、第一重分布互连1041、第二重分布互连1043、以及凸块下金属化(UBM)层1047。第一重分布互连1041耦合至第一通孔722。第一重分布互连1041可以是焊盘或迹线。第二重分布互连1043耦合至第一重分布互连1041。第二重分布互连1043可具有至少部分地呈U或V形的形状。UBM层1047耦合到第二重分布互连1043。焊球1049耦合至UBM层1047。
如图10所示，重分布部分1004被耦合至封装部分1002的第一表面(例如，底表面)。重分布部分1004被形成在封装层720和桥接708的第一表面(例如，底表面)上。第一、第二、第三和第四介电层1040、1042、1044和1046可包括一个或多个介电层。
应当注意，在一些实现中，重分布部分1004可包括第二重分布互连1043、重分布互连943、和/或重分布互连945的组合。
用于提供/制造高密度互连硅桥接的示例性序列
在一些实现中，提供/制造高密度互连硅桥接包括若干过程。图11解说了用于提供/制造高密度互连硅桥接的示例性序列。在一些实现中，图11的序列可被用来提供/制造图2-4、7-10的桥接和/或本公开中描述的其他桥接。然而，出于简化目的，图11将在提供/制造图3的桥接的上下文中描述。
应当注意，图11的序列可以组合一个或多个阶段以简化和/或阐明用于提供/制造桥接的序列。在一些实现中，各过程的次序可被改变或修改。
图11的阶段1解说了在提供基板1102之后的状态。在一些实现中，基板1102是由供应商提供的。在一些实现中，基板1102被制造(例如，形成)。在一些实现中，基板1102是至少硅基板和/或晶片(例如，硅晶片)中的一者。
阶段2解说了在金属层1104被形成在基板1102上之后的状态。在一些实现中，金属层1104可以形成和/或限定一个或多个高密度互连(例如，如图3-4中所述)。在一些实现中，提供金属层1104包括：形成(例如，镀敷)一个或多个金属层(例如，晶种层和金属层)以及选择性地蚀刻该一个或多个金属层的部分。图15-18解说了使用若干镀敷工艺来提供一个或多个金属层的示例。
阶段3解说了在介电层1106被形成在基板1102和金属层1104之上之后的状态。不同的实现可以将不同的材料用于介电层1106。
阶段4解说了在腔1107(例如，腔1107a、腔1107b)被形成在介电层1106中之后的状态。不同实现可使用不同工艺来在介电层1106中形成腔。在一些实现中，激光可被用于形成腔。在一些实现中，光蚀刻工艺被用于形成腔。阶段4可解说可被实现在集成器件封装中的桥接1120(例如，硅桥接)。
阶段5解说了在通孔1108(例如，通孔1108a、通孔1108b)被形成在介电层1106中之后的状态。具体地，通孔1108被形成在介电层1106的腔1107中。在一些实现中，通孔1108是高密度通孔(例如，如图3-4中所述)。在一些实现中，通孔1108是使用一个或多个镀敷工艺形成的金属层。图15-18解说了使用若干镀敷工艺来提供一个或多个金属层的示例。在一些实现中，阶段5解说了可被实现在集成器件封装中的任一者中的封装层中的桥接1130(例如，硅桥接)。应当注意，在一些实现中，一旦桥接被定位或嵌入集成器件封装的封装层中，通孔1108可以被形成。
用于提供/制造高密度互连硅桥接的方法的示例性流程图
图12解说了用于提供/制造高密度互连硅桥接的方法1200的示例性流程图。在一些实现中，图12的方法可被用来提供/制造图2-4、7-10的高密度互连硅桥接和/或本公开中的其他高密度互连硅桥接。
应当注意，图12的流程图可以组合一个或多个步骤和/或过程以简化和/或阐明用于提供无源器件封装的方法。在一些实现中，各过程的次序可被改变或修改。
该方法提供(在1205)基板。在一些实现中，提供基板可包括从供应商接收基板或制造(例如，形成)基板。在一些实现中，基板是至少硅基板和/或晶片(例如，硅晶片)中的一者。
该方法在基板上形成(在1210)金属层以形成一个或多个高密度互连(例如，如图3-4中所述)。在一些实现中，形成金属层包括形成(例如，镀敷)一个或多个金属层(例如，晶种层和金属层)以及选择性地蚀刻该一个或多个金属层的各部分。图15-18解说了使用若干镀敷工艺来提供一个或多个金属层的示例。
该方法在基板和金属层之上形成(在1215)介电层。不同实现可以将不同材料用于介电层。
该方法接着在介电层中形成(在1220)至少一个腔。不同实现可使用不同工艺来在介电层中形成腔。在一些实现中，激光可被用于形成腔。在一些实现中，光蚀刻工艺被用于形成腔。在一些实现中，一旦腔被形成，桥接(例如，桥接1220)可以被限定，该桥接可以被实现在本公开中描述的任何集成器件封装的封装层中。
该方法可任选地在介电层中形成(在1225)通孔。具体地，该方法用一个或多个导电材料(例如，金属层)来填充介电层的腔以在腔中形成通孔。在一些实现中，通孔是高密度通孔(例如，如图3-4中所述)。在一些实现中，通孔是使用一个或多个镀敷工艺形成的金属层。图15-18解说了使用若干镀敷工艺来提供一个或多个金属层的示例。应当注意，在一些实现中，一旦桥接被定位或嵌入集成器件封装的封装层中，通孔可以被形成。
用于提供/制造在封装层中包括高密度互连硅桥接的集成器件封装的示例性序列
在一些实现中，提供/制造在封装层中包括高密度互连硅桥接的集成器件封装包括若干过程。图13(包括图13A-13C)解说了用于提供/制造在封装层中包括高密度互连硅桥接的集成器件的示例性序列。在一些实现中，图13A-13C的序列可被用来提供/制造图2、7-10的集成器件和/或本公开中的其他集成器件封装。然而，出于简化目的，图13A-13C将在提供/制造图2的集成器件的上下文中描述。
应当注意，图13A-13C的序列可以组合一个或多个阶段以简化和/或阐明用于提供集成器件的序列。在一些实现中，各过程的次序可被改变或修改。
图13A的阶段1解说了在提供载体1300之后的状态。在一些实现中，载体1300是由供应商提供的。在一些实现中，载体1300被制造(例如，形成)。在一些实现中，载体1300是硅基板和/或晶片(例如，硅晶片)。
阶段2解说了在载体1300上提供第一管芯1306和第二管芯1308之后的状态。在一些实现中，第一和第二管芯1306和1308类似于图5或6的管芯500或600。第一管芯1306包括第一通孔1322和第三通孔1326。第二管芯1308包括第二通孔1324和第四通孔1328。如阶段2中所示，第三通孔1326比第一通孔1322更短。类似地，第四通孔1328比第二通孔1324更短。通孔1322、1324、1326和1328可以是耦合到它们各自管芯1306和1308的柱(例如，铜柱)。第一管芯1306和第二管芯1308被提供在载体1300上，以使得相应管芯1306和1308的背面被机械耦合到载体1300。
阶段3解说了桥接1310被耦合到第一和第二管芯1306和1308之后的状态。桥接1310可以是硅桥接。桥接1310可包括基板、至少一个金属层、至少一个通孔、和/或至少一个介电层，如图3中所述。桥接1310的示例包括图3-4中示出和描述的桥接300。在一些实现中，桥接1310是被配置成在两个管芯之间提供连接和/或电路径的高密度互连桥接。如阶段3所示，桥接1310耦合到(i)第一管芯1306的第三通孔1326，以及(ii)第二管芯1308的第四管芯1328。
阶段4解说了在封装层1320被提供在载体1300、第一管芯1306、第二管芯1308和桥接1310上之后的状态。如阶段4所示，封装层1320至少部分地封装第一管芯1306、第二管芯1308和桥接1310。封装层1320可包括光可蚀刻或光敏材料。
阶段5解说了第一金属层1342被形成在封装层1320中之后的状态。在一些实现中，第一金属层1342形成集成器件封装的重分布部分的第一重分布层。第一金属层1342可以形成一个或多个重分布互连(例如，迹线、焊盘)。如阶段5所示，第一金属层1342的一些部分耦合到通孔1322和1324。在一些实现中，提供第一金属层1342包括：形成(例如，镀敷)一个或多个金属层(例如，晶种层和金属层)以及选择性地蚀刻该一个或多个金属层的各部分。图15-18解说了使用若干镀敷工艺来提供一个或多个金属层的示例。
如图13B中所示，阶段6解说了在第一介电层1344被形成在封装层1320和第一金属层1342上之后的状态。
阶段7解说了腔1345被形成在第一介电层1344中之后的状态。腔1345被形成在第一金属层1342的至少一部分之上。腔1345可以通过蚀刻(例如，光蚀刻)第一介电层1344被形成在第一介电层1344中。
阶段8解说了在腔1345被填充有导电材料以在第一介电层1344中限定通孔1346之后的状态。不同的实现可以用不同方式来填充腔1345。在一些实现中，镀敷工艺被用于限定通孔1346。在其他实现中，导电糊剂可以被用于填充腔1345以限定通孔1346。通孔1346可以是重分布部分中耦合到第一金属层1342的第二金属层(例如，第二重分布互连)。
阶段9解说了在第三金属层1348被形成在第一介电层1344上之后的状态。在一些实现中，第三金属层1348形成集成器件封装的重分布部分的第一重分布层。第三金属层1348可以形成一个或多个重分布互连(例如，迹线、焊盘)。如阶段9所示，第三金属层1348的一些部分耦合到通孔1346。在一些实现中，提供第三金属层1348包括：形成(例如，镀敷)一个或多个金属层(例如，晶种层和金属层)以及选择性地蚀刻该一个或多个金属层的各部分。图15-18解说了使用若干镀敷工艺来提供一个或多个金属层的示例。
如图13C中所示，阶段10解说了在第二介电层1350被形成在第一介电层1344和第三金属层1348上之后的状态。在一些实现中，第二介电层1350被形成以使得第三金属层1348中的一些被暴露。
阶段11解说了一组焊球1352被提供在第三金属层1348上之后的状态。
阶段12解说了在载体1300被移除之后的状态。不同的实现可不同地移除载体1300。在一些实现中，载体1300通过蚀刻工艺和/或剥离工艺来移除。
用于提供/制造在封装层中包括高密度互连硅桥接的集成器件的示例性方法
图14解说了用于提供/制造在封装层中包括高密度互连硅桥接的集成器件封装的方法1400的示例性流程图。在一些实现中，图14的方法可被用来提供/制造图2的集成器件封装和/或本公开中的其他集成器件封装。
应当注意，图14的流程图可以组合一个或多个步骤和/或过程以简化和/或阐明用于提供集成器件封装的方法。在一些实现中，各过程的次序可被改变或修改。
该方法提供(在1405)载体。在一些实现中，载体是由供应商提供的。在一些实现中，载体被制造(例如，形成)。在一些实现中，载体是硅基板和/或晶片(例如，硅晶片)。
该方法接着提供(在1410)到载体的第一管芯和第二管芯。第一管芯和第二管芯被提供在载体上，以使得相应管芯的背面被机械耦合到载体。在一些实现中，管芯使用拾放方法被提供在载体上。例如，管芯可以被提供在包括疏水性区域和亲水性区域的载体上。管芯可以被提供以使得它们耦合到载体的亲水性区域。使用疏水性区域和亲水性区域的一个优点在于，管芯将在载体上自对齐，藉此确保管芯在载体上的精准和准确的定位。
该方法将桥接耦合(在1415)到第一管芯和第二管芯。桥接可包括基板、至少一个金属层、至少一个通孔、和/或至少一个介电层，如图3中所述。在一些实现中，桥接是被配置成在两个管芯之间提供高密度连接和/或高密度电路径的高密度互连桥接。
该方法在第一管芯、第二管芯以及桥接上形成(在1420)封装层。封装层被提供以使得它至少部分地封装第一管芯、第二管芯以及桥接。封装层可包括光可蚀刻或光敏材料。
该方法在封装层上形成(在1425)重分布部分。在一些实现中，形成重分布部分包括形成至少一个重分布互连和至少一个介电层。在一些实现中，形成重分布部分包括形成凸块下金属化(UBM)层。图13A-13C的阶段5-10解说了提供和/或形成集成器件封装的重分布部分的示例。
该方法还提供(在1430)到重分布部分的焊球。在一些实现中，提供焊球包括将焊球耦合到UBM层或重分布互连。
该方法接着移除(在1435)第一载体，从而使集成器件封装包括封装部分和重分布部分，其中封装部分包括在两个管芯之间提供高密度连接的高密度桥接。不同的实现可不同地移除第一载体。在一些实现中，第一载体被解耦(例如，剥离工艺)。在一些实现中，第一载体是被蚀刻出的。
示例性半加成图案化(SAP)工艺
在本公开中描述了各种互连(例如，迹线、通孔、焊盘)。这些互连可以被形成在集成器件封装的桥接、封装部分和/或重分布部分中。在一些实现中，这些互连可包括一个或多个金属层。例如，在一些实现中，这些互连可包括第一金属晶种层和第二金属层。可使用不同镀敷工艺来提供(例如，形成)这些金属层。以下是具有晶种层的互连(例如，迹线、通孔、焊盘)的详细示例以及可如何使用不同镀敷工艺来形成这些互连。
不同实现可使用不同工艺来形成和/或制造金属层(例如，互连、重分布层、凸块下金属化层、凸起)。在一些实现中，这些工艺包括半加成图案化(SAP)工艺和镶嵌工艺。这些各种不同工艺在下文进一步描述。
图15解说了用于使用半加成图案化(SAP)工艺来形成互连以在一个或多个介电层中提供和/或形成互连的序列。如图15中所示，阶段1解说了在提供(例如，形成)介电层1502之后的集成器件(例如，基板)的状态。在一些实现中，阶段1解说了介电层1502包括第一金属层1504。在一些实现中，第一金属层1504是晶种层。在一些实现中，可以在提供(例如，接收或形成)介电层1502之后在介电层1502上提供(例如，形成)第一金属层1504。阶段1解说了在介电层1502的第一表面上提供(例如，形成)第一金属层1504。在一些实现中，第一金属层1504是通过使用沉积工艺(例如，PVD、CVD、镀敷工艺)来提供的。
阶段2解说了在第一金属层1504上选择性地提供(例如，形成)光致抗蚀层1506(例如，光显影抗蚀层)之后的集成器件的状态。在一些实现中，选择性地提供抗蚀层1506包括在第一金属层1504上提供抗蚀层1506并且通过显影(例如，使用显影工艺)来选择性地移除抗蚀层1506的诸部分。阶段2解说了提供抗蚀层1506，从而形成腔1508。
阶段3解说了在腔1508中形成第二金属层1510之后的集成器件的状态。在一些实现中，在第一金属层1504的暴露部分上方形成第二金属层1510。在一些实现中，第二金属层1510是通过使用沉积工艺(例如，镀敷工艺)来提供的。
阶段4解说了在移除抗蚀层1506之后的集成器件的状态。不同实现可使用不同工艺来移除抗蚀层1506。
阶段5解说了在选择性地移除第一金属层1504的诸部分之后的集成器件的状态。在一些实现中，移除第一金属层1504的未被第二金属层1510覆盖的一个或多个部分。如阶段5中所示，剩余的第一金属层1504和第二金属层1510可以在集成器件和/或基板中形成和/或限定互连1512(例如，迹线、通孔、焊盘)。在一些实现中，移除第一金属层1504，以使得位于第二金属层1510下方的第一金属层1504的尺寸(例如，长度、宽度)与第二金属层1510的尺寸(例如，长度、宽度)大致相同或者小于第二金属层1510的尺寸(例如，长度、宽度)，这可导致底切，如图15的阶段5所示。在一些实现中，以上提及的过程可被迭代若干次以在集成器件和/或基板的一个或多个介电层中提供和/或形成若干互连。
图16解说了用于使用(SAP)工艺以在一个或多个介电层中提供和/或形成互连的方法的流程图。该方法提供(在1605)介电层(例如，介电层1502)。在一些实现中，提供介电层包括形成介电层。在一些实现中，提供介电层包括形成第一金属层(例如，第一金属层1504)。在一些实现中，第一金属层是晶种层。在一些实现中，可以在提供(例如，接收或形成)介电层之后在该介电层上提供(例如，形成)第一金属层。在一些实现中，第一金属层是通过使用沉积工艺(例如，物理气相沉积(PVD)或镀敷工艺)来提供的。
该方法选择性地在第一金属层上提供(在1610)光致抗蚀层(例如，光显影抗蚀层1506)。在一些实现中，选择性地提供抗蚀层包括在第一金属层上提供第一抗蚀层并且选择性地移除抗蚀层的诸部分(这提供一个或多个腔)。
该方法随后在光致抗蚀层的腔中提供(在1615)第二金属层(例如，第二金属层1510)。在一些实现中，在第一金属层的暴露部分上方形成第二金属层。在一些实现中，第二金属层是通过使用沉积工艺(例如，镀敷工艺)来提供的。
该方法进一步移除(在1620)抗蚀层。不同实现可使用不同工艺来移除抗蚀层。该方法还选择性地移除(在1625)第一金属层的诸部分。在一些实现中，移除第一金属层的未被第二金属层覆盖的一个或多个部分。在一些实现中，任何剩余的第一金属层和第二金属层可以在集成器件和/或基板中形成和/或限定一个或多个互连(例如，迹线、通孔、焊盘)。在一些实现中，以上提及的方法可被迭代若干次以在集成器件和/或基板的一个或多个介电层中提供和/或形成若干互连。
示例性镶嵌工艺
图17解说了用于使用镶嵌工艺来形成互连以在介电层中提供和/或形成互连的序列。如图17中所示，阶段1解说了在提供(例如，形成)介电层1702之后的集成器件的状态。在一些实现中，介电层1702是无机层(例如，无机膜)。
阶段2解说了在介电层1702中形成腔1704之后的集成器件的状态。不同实现可使用不同工艺来在介电层1702中提供腔2404。
阶段3解说了在介电层1702上提供第一金属层1706之后的集成器件的状态。如阶段3中所示，在介电层1702的第一表面上提供第一金属层1706。在介电层1702上提供第一金属层1706，以使得第一金属层1706取得介电层1702的轮廓，包括腔1704的轮廓在内。在一些实现中，第一金属层1706是晶种层。在一些实现中，第一金属层1706是通过使用沉积工艺(例如，物理气相沉积(PVD)、化学气相沉积(CVP)、或镀敷工艺)来提供的。
阶段4解说了在腔1704中和介电层1708的表面中形成第二金属层1708之后的集成器件的状态。在一些实现中，在第一金属层1706的暴露部分上方形成第二金属层1708。在一些实现中，第二金属层1708是通过使用沉积工艺(例如，镀敷工艺)来提供的。
阶段5解说了在移除第二金属层1708的诸部分和第一金属层1706的诸部分之后的集成器件的状态。不同实现可使用不同工艺来移除第二金属层1708和第一金属层1706。在一些实现中，化学机械抛光(CMP)工艺被用于移除第二金属层1708的诸部分和第一金属层1706的诸部分。如阶段5中所示，剩余的第一金属层1706和第二金属层1708可以在集成器件和/或基板中形成和/或限定互连1712(例如，迹线、通孔、焊盘)。如阶段5中所示，以在第二金属层1708的基底部分和(诸)侧面部分上形成第一金属层1706的方式来形成互连1712。在一些实现中，腔1704可以包括两层级电介质中的沟和/或孔的组合，以使得可以在单个沉积步骤中形成通孔和互连(例如，金属迹线)。在一些实现中，以上提及的过程可被迭代若干次以在集成器件和/或基板的一个或多个介电层中提供和/或形成若干互连。
图18解说了用于使用镶嵌工艺来形成互连以在介电层中提供和/或形成互连的方法1800的流程图。该方法提供(在1805)介电层(例如，介电层1702)。在一些实现中，提供介电层包括形成介电层。在一些实现中，提供介电层包括从供应商接收介电层。在一些实现中，介电层是无机层(例如，无机膜)。
该方法在介电层中形成(在1810)至少一个腔(例如，腔1704)。不同实现可使用不同工艺来在介电层中提供腔。
该方法在介电层上提供(在1815)第一金属层(例如，第一金属层1706)。在一些实现中，在介电层的第一表面上提供(例如，形成)第一金属层。在一些实现中，在介电层上提供第一金属层，以使得第一金属层取得介电层的轮廓，包括腔的轮廓在内。在一些实现中，第一金属层是晶种层。在一些实现中，第一金属层1706是通过使用沉积工艺(例如，PVD、CVD或镀敷工艺)来提供的。
该方法在腔中和介电层的表面中提供(在1820)第二金属层(例如，第二金属层1708)。在一些实现中，在第一金属层的暴露部分上方形成第二金属层。在一些实现中，第二金属层是通过使用沉积工艺(例如，镀敷工艺)来提供的。在一些实现中，第二金属层与第一金属层相似或相同。在一些实现中，第二金属层不同于第一金属层。
该方法随后移除(在1825)第二金属层的诸部分和第一金属层的诸部分。不同实现可使用不同工艺来移除第二金属层和第一金属层。在一些实现中，化学机械抛光(CMP)工艺被用于移除第二金属层的诸部分和第一金属层的诸部分。在一些实现中，剩余的第一金属层和第二金属层可以形成和/或限定互连(例如，互连1712)。在一些实现中，互连可以包括集成器件和/或基板中的至少迹线、通孔、和/或焊盘中的一者。在一些实现中，以在第二金属层的基底部分和(诸)侧面部分上形成第一金属层的方式来形成互连。在一些实现中，以上提及的方法可被迭代若干次以在集成器件和/或基板的一个或多个介电层中提供和/或形成若干互连。
示例性电子设备
图19解说了可集成有前述集成器件、半导体器件、集成电路、管芯、中介体、封装或层叠封装(PoP)中的任一者的各种电子设备。例如，移动电话1902、膝上型计算机1904、以及固定位置终端1906可包括如本文所描述的集成器件1900。集成器件1900可以是例如本文所描述的集成电路、管芯、封装或层叠封装中的任一者。图19中所解说的设备1902、1904、1906仅是示例性的。其它电子设备也能以集成器件1900为其特征，此类电子设备包括但不限于移动设备、手持式个人通信系统(PCS)单元、便携式数据单元(诸如个人数字助理)、启用全球定位系统(GPS)的设备、导航设备、机顶盒、音乐播放器、视频播放器、娱乐单元、固定位置数据单位(诸如仪表读取设备)、通信设备、智能电话、平板计算机或者存储或检索数据或计算机指令的任何其它设备，或者其任何组合。
在图2、3、4、5、6、7、8、9、10、11、12、13A-13C、14、15、16、17、18和/或19中解说的一个或多个组件、步骤、特征和/或功能可被重新安排和/或组合成单个的组件、步骤、特征或功能，或可实施在若干组件、步骤或功能中。也可添加附加的元件、组件、步骤、和/或功能而不会脱离本公开。还应当注意，本公开中的图2、3、4、5、6、7、8、9、10、11、12、13A-13C、14、15、16、17、18和/或19及其相应描述不限于管芯和/或IC。在一些实现中，图2、3、4、5、6、7、8、9、10、11、12、13A-13C、14、15、16、17、18和/或19及其相应描述可被用于制造、创建、提供、和/或生产集成器件。在一些实现中，集成器件可以包括管芯、管芯封装、集成电路(IC)、集成器件封装、晶片、半导体器件、层叠封装和/或中介体。
措辞“示例性”在本文中用于表示“用作示例、实例或解说”。本文中描述为“示例性”的任何实现或方面不必被解释为优于或胜过本公开的其他方面。同样，术语“方面”不要求本公开的所有方面都包括所讨论的特征、优点或操作模式。术语“耦合”在本文中被用于指两个对象之间的直接或间接耦合。例如，如果对象A物理地接触对象B，且对象B接触对象C，则对象A和C可仍被认为是彼此耦合的——即便它们并非彼此直接物理接触。
还应注意，这些实施例可能是作为被描绘为流程图、流图、结构图、或框图的过程来描述的。尽管流程图可能会把诸操作描述为顺序过程，但是这些操作中有许多操作能够并行或并发地执行。另外，这些操作的次序可被重新安排。过程在其操作完成时终止。
本文中所描述的本公开的各种特征可实现于不同系统中而不会脱离本公开。应注意，本公开的以上各方面仅是示例，且不应被解释成限定本公开。对本公开的各方面的描述旨在是解说性的，而非限定所附权利要求的范围。由此，本发明的教导可以现成地应用于其他类型的装置，并且许多替换、修改和变形对于本领域技术人员将是显而易见的。

Claims (24)

1.一种集成器件封装，包括：
封装部分，包括：
第一管芯；
耦合到所述第一管芯的第一组通孔；
第二管芯；
耦合到所述第二管芯的第二组通孔；
桥接，所述桥接被配置成在所述第一管芯与所述第二管芯之间提供电路径，所述桥接通过所述第一组通孔被耦合到所述第一管芯，所述桥接通过所述第二组通孔被进一步耦合到所述第二管芯，其中所述桥接包括一组桥接互连和介电层；
封装层，所述封装层至少部分地封装所述第一管芯、所述第二管芯、所述桥接、所述第一组通孔、以及所述第二组通孔；以及
重分布部分，所述重分布部分耦合到所述封装部分，所述重分布部分包括：
一组重分布互连；以及
至少一个介电层，
其中所述一组桥接互连包括垂直横穿所述桥接的所述介电层的第一组桥接互连以及与所述桥接的所述介电层平行的第二组桥接互连，
其中所述第一组桥接互连包括彼此间隔开2微米或更小的两个相邻桥接互连。
2.如权利要求1所述的集成器件封装，其特征在于，所述第一管芯与所述第二管芯之间的电路径包括所述桥接中的所述一组桥接互连、所述第一组通孔以及所述第二组通孔。
3.如权利要求1所述的集成器件封装，其特征在于，所述一组桥接互连包括至少迹线、通孔和/或焊盘中的一者。
4.如权利要求1所述的集成器件封装，其特征在于，进一步包括：
第三组通孔，所述第三组通孔耦合到所述第一管芯和所述第一组重分布互连；以及
第四组通孔，所述第四组通孔耦合到所述第二管芯和所述第一组重分布互连。
5.如权利要求4所述的集成器件封装，其特征在于，所述第三组通孔和所述第四组通孔包括小于所述桥接的桥接互连密度的通孔密度。
6.如权利要求1所述的集成器件封装，其特征在于，所述封装层包括光敏材料。
7.如权利要求1所述的集成器件封装，其特征在于，所述集成器件封装被纳入到以下至少一者中：娱乐单元、通信设备、移动设备、和/或固定位置终端。
8.如权利要求1所述的集成器件封装，其特征在于，所述集成器件封装被纳入到以下至少一者中：音乐播放器、视频播放器、导航设备、移动电话、智能电话、个人数字助理、平板式计算机、和/或膝上型计算机。
9.一种集成器件封装，包括：
封装部分，包括：
第一管芯；
耦合到所述第一管芯的第一组通孔；
第二管芯；
耦合到所述第二管芯的第二组通孔；
桥接装置，所述桥接装置被配置成在所述第一管芯与所述第二管芯之间提供电路径，所述桥接装置通过所述第一组通孔被耦合到所述第一管芯，所述桥接装置通过所述第二组通孔被进一步耦合到所述第二管芯，其中所述桥接装置包括一组桥接互连和介电层；
封装层，所述封装层至少部分地封装所述第一管芯、所述第二管芯、所述桥接装置、所述第一组通孔、以及所述第二组通孔；以及
重分布部分，所述重分布部分耦合到所述封装部分，所述重分布部分包括：
一组重分布互连；以及
至少一个介电层，
其中所述一组桥接互连包括垂直横穿所述桥接装置的所述介电层的第一组桥接互连以及与所述桥接装置的所述介电层平行的第二组桥接互连，
其中所述第一组桥接互连包括彼此间隔开2微米或更小的两个相邻桥接互连。
10.如权利要求9所述的集成器件封装，其特征在于，
所述第一管芯与所述第二管芯之间的电路径包括所述桥接装置中的所述一组桥接互连、所述第一组通孔以及所述第二组通孔。
11.如权利要求9所述的集成器件封装，其特征在于，所述一组桥接互连包括至少迹线、通孔和/或焊盘中的一者。
12.如权利要求9所述的集成器件封装，其特征在于，进一步包括：
第三组通孔，所述第三组通孔耦合到所述第一管芯和所述一组重分布互连；以及
第四组通孔，所述第四组通孔耦合到所述第二管芯和所述一组重分布互连。
13.如权利要求12所述的集成器件封装，其特征在于，所述第三组通孔和所述第四组通孔包括小于所述桥接装置的桥接互连密度的通孔密度。
14.如权利要求9所述的集成器件封装，其特征在于，所述封装层包括光敏材料。
15.如权利要求9所述的集成器件封装，其特征在于，所述集成器件封装被纳入到以下至少一者中：娱乐单元、通信设备、移动设备、和/或固定位置终端。
16.如权利要求9所述的集成器件封装，其特征在于，所述集成器件封装被纳入到以下至少一者中：音乐播放器、视频播放器、导航设备、移动电话、智能电话、个人数字助理、平板式计算机、和/或膝上型计算机。
17.一种用于制造集成器件封装的方法，包括：
提供封装部分，其中提供封装部分包括：
提供第一管芯，所述第一管芯包括第一组通孔；
提供第二管芯，所述第二管芯包括第二组通孔；
将桥接耦合到所述第一管芯和所述第二管芯，所述桥接被配置成在所述第一管芯与所述第二管芯之间提供电路径，所述桥接通过所述第一组通孔被耦合到所述第一管芯，所述桥接通过所述第二组通孔被进一步耦合到所述第二管芯，其中所述桥接包括一组桥接互连和介电层；
形成封装层以至少部分地封装所述第一管芯、所述第二管芯、所述桥接、所述第一组通孔、以及所述第二组通孔；以及
在所述封装部分上形成重分布部分，其中形成重分布部分包括：
形成一组重分布互连；以及
形成至少一个介电层，
其中所述一组桥接互连包括垂直横穿所述桥接的所述介电层的第一组桥接互连以及与所述桥接的所述介电层平行的第二组桥接互连，
其中所述第一组桥接互连包括彼此间隔开2微米或更小的两个相邻桥接互连。
18.如权利要求17所述的方法，其特征在于，所述第一管芯与所述第二管芯之间的电路径包括所述桥接中的所述一组桥接互连、所述第一组通孔以及所述第二组通孔。
19.如权利要求17所述的方法，其特征在于，所述一组桥接互连包括至少迹线、通孔和/或焊盘中的一者。
20.如权利要求17所述的方法，其特征在于，所述第一管芯包括耦合至所述一组重分布互连的第三组通孔，并且所述第二管芯包括耦合至所述一组重分布互连的第四组通孔。
21.如权利要求20所述的方法，其特征在于，所述第三组通孔和所述第四组通孔包括小于所述桥接的桥接互连密度的通孔密度。
22.如权利要求17所述的方法，其特征在于，所述封装层包括光敏材料。
23.如权利要求17所述的方法，其特征在于，所述集成器件封装被纳入在娱乐单元、通信设备、和/或固定位置终端中的至少一者中。
24.如权利要求17所述的方法，其特征在于，所述集成器件封装被纳入在音乐播放器、视频播放器、导航设备、移动电话、智能电话、个人数字助理、平板式计算机、和/或膝上型计算机中的至少一者中。
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