TW201921590A - 具有保留互連部分之精細節距及間隔互連 - Google Patents

具有保留互連部分之精細節距及間隔互連

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TW201921590A
TW201921590A TW107126429A TW107126429A TW201921590A TW 201921590 A TW201921590 A TW 201921590A TW 107126429 A TW107126429 A TW 107126429A TW 107126429 A TW107126429 A TW 107126429A TW 201921590 A TW201921590 A TW 201921590A
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TW
Taiwan
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interconnect
substrate
width
dielectric layer
metal layer
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TW107126429A
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康奎源
哈森 喬瑪
萊爾 魯哈納
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美商高通公司
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Abstract

一些特徵係關於一種基板，其包括一第一介電質、一第一互連及一第二互連。該第一互連至少部分地嵌入於該第一介電層中。該第一互連包括一第一部分及一第二部分。該第一部分經組態以相較於僅具有一第一互連之一第二部分的一基板增加可靠性。該可靠性增加係至少部分地歸因於該第一部分提供額外互連材料以緩解經由電遷移之互連材料損耗。(該第一互連之)該第二部分之一部分未接觸該第一介電質，且可經組態以耦接至另一器件。

Description

具有保留互連部分之精細節距及間隔互連
各種特徵係關於包括精細節距及間隔互連之基板。
積體電路、積體電路封裝及電子器件被不斷地促進至更小外觀尺寸。此種器件之間的連接相應地促進以具有更小寬度及更精細節距，以增大輸入/輸出同時仍保持較小外觀尺寸。然而，在實現更精細線路及空間互連中存在挑戰。
圖1A展示晶粒及基板在耦接之前(即在焊接之前)之實例。圖1A展示包括嵌入之習知互連的基板的實例。特定地，圖1A繪示基板100，其包括介電層102。圖1A亦繪示嵌入於介電層102中之一第一互連104a及一第二互連104b。為簡單起見，主要依據第一互連104a論述圖1A。然而，此等概念應亦適用於第二互連104b。第一互連104a之頂部部分未接觸介電層102，亦即第一互連104a之頂部部分不被介電層102覆蓋。第一互連104a之全部其他側(例如，底部部分、側部分)由介電層102包圍。第一互連104a具有自第一互連104a之垂直地量測至第一互連104a之底部之厚度(若自截面圖觀察，其中第一互連104a之頂部相對於第一互連104a之底部更接近晶粒)。舉例而言，第一互連104a厚度可為約14至18 µm厚。作為另一實例，第一互連可具有約8至12 µm之寬度(自一側至另一側水平地量測)。作為另一實例，第一互連104a與第二互連104b之間的節距可為16至25 µm。圖1A亦展示包括晶粒互連112 (例如，支柱、凸塊、導柱)之晶粒110。晶粒互連112進一步包括焊料114。圖1B展示耦接晶粒110至基板100之後圖1A之器件的實例。耦接係藉助於焊接晶粒互連112至第一互連104。在焊接之後(例如，焊料114回焊或熱壓縮接合)，焊料114之部分在第一互連104a上。應注意，焊接之後第一互連104a材料(諸如銅)仍然保持在焊接點之基板(100)側上(其中焊接點係晶粒互連112耦接至第一互連104a之位置)。
隨時間推移，第一互連104a之材料可經受焊料中之基於時間之消耗(例如，若互連係由銅製成，則銅消耗)。此係因為金屬間化合物之持續慢速形成以及電遷移。電遷移係導體(例如，第一互連104a)中之金屬原子之逐漸位移。此在貫穿第一互連104a之電流足夠高以引起金屬離子之漂移時發生。換言之，第一互連104a之材料可能擴散或遷移至焊接點中，使得第一互連104a材料之量減少，亦即第一互連104a之厚度減少。此金屬原子位移或互連材料遞減可導致接合空缺，且潛在地導致晶粒110與基板100之間的連接中之電開路，此導致器件之提早失效。電開路係因電路中之開口而無電連接性之位置。
圖1C展示已經過一定時間之後之圖1B的器件，其中第一互連104a已電遷移，使得剩餘極少甚至不剩餘第一互連104a材料。當剩餘之第一互連104a材料不足時，晶粒110與互連104a之間的電連接變得不可靠。因此，在互連業界中需要精細的線及間隔，伴隨更高可靠性以維持製造的簡易性。
另外，存在對於使第一互連104a之寬度變得更小以維持或增加輸入/輸出同時收縮器件之整體大小的業界需求。出於類似原因，亦存在減小互連(例如，104a)之間的節距的業界需要。同時，需要互連(例如，104a及104b)具有足夠的厚度(歸因於先前論述之電遷移問題)。然而，為製造具更小寬度的更厚互連(例如，104)，用於鍍覆/圖案化互連104之乾膜必須亦被圖案化為窄且高。此外，若干膜過高(相對於其圖案化寬度或節距)，則在乾膜光阻程序期間光難以均勻穿透乾膜。此導致互連(例如，104)以不一致寬度經圖案化，其干擾獲得更精細/更小互連寬度及節距。此係因為不能分辨圖案化之影像，且可導致產率損失或不可操作器件。因此存在對具有高可靠性之互連的業界需要，該等互連可以精細/較小互連寬度及節距製造。
各種特徵係關於包括精細節距及間隔互連之基板。
第一實例提供一基板，其包括第一介電層，及至少部分地嵌入於該第一介電層中之第一互連。該第一互連包括一第一部分及一第二部分。該第一部分及該第二部分至少部分地由該第一介電層包圍。
另一實例提供一種用於製造基板之方法。該方法包括沈積介電層及形成第一互連。形成一第一互連包括在該介電層中圖案化一金屬層，該金屬層形成該第一互連之一第二部分，及在該介電層中且在該第一互連之該第二部分上方圖案化另一金屬層，該另一金屬層形成該第一互連之一第一部分。
第三實例提供一，其包含第一介電層，及至少部分地嵌入於該第一介電中之第一互連，其中該第一互連包含用於減小電遷移之構件(例如，預留互連部分，諸如第一部分206)及用於耦接至一晶粒之構件。用於減小電遷移之構件及用於耦接至一晶粒之構件至少部分地由第一介電質包圍。
在以下描述中，給出特定細節以提供對本發明之各種態樣的透徹理解。然而，一般熟習此項技術者應理解，態樣可在無需此等特定細節之情況下實踐。舉例而言，可以方塊圖展示電路以避免以不必要的細節混淆所述實施例。在其他個例中，為了不混淆本發明之態樣，可以不詳細展示熟知電路、結構及技術。概述
一些特徵係關於一種基板，其包括一第一介電質、一第一互連及一第二互連。該第一互連至少部分地嵌入於該第一介電層中。換言之，該第一互連具有至少兩個側(例如，208c及與208c相反之側，以及206c及與206c相反之側)，其未接觸介電層。該第一互連包括一第一部分及一第二部分。該第一部分被耦接至該第二部分，且該第一部分定位於與該第二部分垂直之定向中。換言之，自截面圖，該第二部分可堆疊於該第一部分上方，使得該第一部分處於相對於該第二部分之垂直定向。該第一部分經組態以相較於僅具有一第一互連之一第二部分之一基板增加可靠性。可靠性增加係至少部分地歸因於該第一部分提供額外互連材料以緩解互連材料損耗(例如經由電遷移)。(該第一互連之)該第二部分之一部分未接觸該第一介電質，且可經組態以耦接至另一器件。換言之，第一互連可經組態以耦接至另一器件。在一些態樣中，器件係晶粒/積體電路，或封裝基板(例如，疊層封裝或POP封裝)，或插入件。術語及定義
在一些實施方案中，互連係允許或促進兩個點、元件及/或組件之間的電連接的元件或組件。在一些實施方案中，互連可包括跡線、通孔、焊墊、導柱、再分配金屬層、凸塊下金屬化物(under bump metallization；UBM)層、焊料(例如，焊球)。在一些實施方案中，互連係可經組態以提供用於信號(例如，，資料信號、接地信號、電力信號)之電路徑的導電材料。互連可係器件、電子組件、基板、插入件、印刷電路板(printed circuit board；PCB)、晶粒、晶粒互連或電路之部分。在一些實施方案中，互連可包括超過一個元件或組件。
跡線係互連之一種形式，其沿積體器件中之水平或接近水平方向提供電路徑。在一些實施方案中，跡線可形成於基板中，或可形成在基板上。在一些實施方案中，形成在基板中之跡線係嵌入跡線。嵌入跡線包括跡線之至少兩側由基板(或基板之介電質)覆蓋，而跡線之任何其餘側未由基板(或基板之介電質)覆蓋之情形。然而，跡線無需為嵌入跡線，例如，跡線可形成在基板上或上方。跡線可遍歷介電材料。
通孔係互連之一種形式，其沿積體器件中之垂直或接近垂直方向提供電路徑。在一些實施方案中，通孔可形成於基板中(例如，貫穿基板通孔)。在一些實施方案中通孔可形成於囊封層(例如，模塊)中。在一些實施方案中，通孔可具有垂直壁，或可具有楔形或傾斜壁或其他定向。
焊墊係互連之一種形式，其在積體器件中提供電路徑。在一些實施方案中，焊墊係提供用於由不同材料製成之互連之耦接介面的元件或組件。舉例而言，焊墊可經組態以提供用於焊料(例如，焊球)之介面。
如遍及本發明使用，術語「嵌入」包括物體A之至少兩側由物體B或材料B覆蓋，且物體A之任何其餘側並未由物體B或材料B覆蓋之情形。
術語「節距」可被定義為兩個物體之各別中點之間的距離。舉例而言，節距可為自互連A之中間點至互連B之中間點之距離。
術語「寬度」可被定義為當物體以截面圖檢視時，物體之側向或水平度量。舉例而言，互連(例如，204)之寬度係互連自第一側壁(或第一側)至其第二側壁(或第二側)之側向或水平度量。
術語「厚度」可被定義為物體之垂直度量。換言之，厚度可被定義為自物體之底部至頂部之度量。包含嵌入互連之例示性基板
圖2繪示包括包含第一部分(即預留部分)及第二部分之第一互連的基板之實例。具體而言，圖2繪示包括第一介電層202之基板200。第一介電層202為單層或多層。第一介電層202可包含一種材料或多種材料。介電材料可包括預浸體材料(即預浸漬材料)。在一個態樣中，基板200可為封裝基板、插入件或嵌入跡線基板。
基板200亦包括第一互連204，其中第一互連204包括包含導電材料的第一部分206 (例如，用於減小電遷移之構件)及第二部分208 (例如，用於耦接至晶粒之構件或其他器件或結構)。第一部分206包括第一面206A及第二面206B。第二部分208包括第三面208A及第四面208B。第一部分206包括至少一個側壁206C，第二部分208包括至少一個側壁208C。第一部分206包括第一部分寬度(例如，206A或206B之長度)，且第二部分208包括第二部分寬度(例如，208A或208B之長度)。第一部分寬度及第二部分寬度之寬度可被定義為自該部分之第一側壁(例如，206C或208C)至該部分之第二側壁(未標記)獲取的側向或水平度量(例如，當以截面圖檢視時)。第一部分寬度(例如，206A或206B之長度)可以不同於或等於第二部分寬度(例如，208A或208B之長度)。
第一部分206包括第一部分厚度，且第二部分208包括第二部分厚度。第一部分厚度及第二部分厚度之厚度可被定義為垂直度量(例如，當以截面圖檢視時)。舉例而言，第一部分厚度可由自第一面206A至第二面206B之垂直長度或由206C之垂直長度度量。作為另一實例，第二部分厚度可由自第三面208A至第四面208B之垂直長度或由208C之垂直長度度量。第一部分厚度可以不同於或等於第二部分厚度。第一互連204具有第一互連厚度，其包含第一部分206之第一部分厚度加上第二部分208之第二部分厚度。
基板200亦包括第二互連224，其中第二互連224包括第一部分296及第二部分298。可能存在複數個第一互連204及第二互連224。在一個態樣中，第一互連204可形成凸塊焊墊或焊接點。在另一態樣中，第二互連224可形成凸塊焊墊或焊接點。第一互連204及/或第二互連224可經組態以耦接至其他組件。舉例而言，第一互連204及/或第二互連224可耦接至來自諸如焊球或導柱之另一器件(未展示)之另一互連。在另一實例中，第一互連204及/或第二互連224可耦接至未展示之另一器件，諸如另一互連、焊球、封裝基板、插入件、整合式晶粒及印刷電路板。
基板200亦包括第三互連220。在一個態樣中，第三互連220可為精細線或跡線。第三互連220 (例如，跡線)相較於第一及第二互連(204、224)之寬度具有薄或窄寬度。在一個態樣中，第三互連220可具有3至10 um之第三互連寬度。第三互連220之寬度可被定義為自第三互連220之第一側至第三互連220之第二側獲取的側向或水平度量(例如，當以截面圖檢視時)。可能存在複數個第三互連220。
基板200亦包括第四互連222。在一個態樣中，第四互連222可為焊墊，其經組態以電耦接至另一互連，諸如通孔(例如，第五互連230/第一基板通孔)。可能存在複數個第四互連222。
基板200亦可包括第五互連230。在一個態樣中，第五互連230可為第一貫穿基板通孔，其垂直地延伸，至少部分地貫穿第一介電層202。第五互連230 (例如，貫穿基板通孔)相較於所展示內容可具有不同形狀。舉例而言，第五互連230可具有傾斜或楔形壁而非垂直壁。本發明內預期其他形狀。可能存在複數個第五互連230。第五互連230可經組態以電耦接至另一組件(例如，222、270)。
基板200亦可包括第六互連270或複數個第六互連(270)。第六互連可包含焊墊或跡線。第六互連270可置於第一介電層202之表面上(或上方)(亦參見圖3H，其中270在第一介電層202上方)。第六互連270可經組態以電耦接至另一組件(例如，230、274)。
基板200亦可包括第第七互連274或複數個第七互連274。第七互連可包含第二貫穿基板通孔，其延伸穿過第二介電層272。圖2係例示性的，且第七互連274 (例如，貫穿基板通孔)相較於所展示內容可具有不同形狀。舉例而言，第第七互連274可具有傾斜或楔形壁而非垂直壁。本發明內預期其他形狀。第七互連可經組態以電耦接至另一組件(例如，270或276)。
基板200亦可包括第八互連276或複數個第八互連276。作為實例，第八互連可包含焊墊或跡線或凸塊焊墊。第八互連可被置於第二介電質272之表面上(或上方)。第八互連可經組態以電耦接至另一組件(例如，第七互連274，或未展示之另一組件，諸如焊球或其他類型之互連)。
互連(第一204、第二224、第三220、第四222、第五230、第六270、第七274、第八276)係由導電材料(例如，銅、金屬等)製成。材料可為單一材料或複合材料(例如，CuT等)。
第一部分206及第二部分208經由第一面206A及第三面208A耦接至一起。第二部分之第四面208B可經組態以耦接至另一器件。在一態樣中，第四面208B可經組態以耦接至晶粒/積體電路(未展示)、基板(未展示)或封裝(未展示)。第四面208B可經組態以耦接至另一互連(未展示)，諸如焊球、球、導柱、支柱等。亦即，(例如，用於耦接至晶粒之構件)之第二部分208可經組態以耦接至另一互連(例如，焊球、球、導柱、支柱等)或至晶粒/積體電路、基板或封裝。
第一互連204及第二互連224被嵌入於第一介電層202中，亦即，第一及第二互連(分別為204及224)至少部分地由第一介電層202包圍。在第一互連204之一態樣中，第一部分之至少一個側壁206C及第二部分之至少一個側壁208C可由第一介電層202包圍。在另一態樣中，第一部分之第二面206B可由第一介電層202包圍。在另一態樣中，第一部分之第一面206A可部分地由介電質20包圍，且在另一態樣中，第一部分之第一面206A可以不接觸第一介電層202 (舉例而言，其中整個第一面206A直接耦接至第二部分之第三面208A)。在一個態樣中，第二部分之第三面208A可至少部分地由第一介電層202包圍(舉例而言，其中第三面208A相較於第一面206A具有較高表面積)，及在另一態樣中，第三面208A可以不接觸第一介電層202 (舉例而言，其中第三面208A相較於第一面206A具有較高或相等表面積)。在另一態樣中，第四面208B可以不接觸介電質，使得第四面208B可經組態以電耦接至另一電子器件。在另一態樣中，第一及第二互連(分別為204、224)可經組態為基板200內之嵌入跡線，其中基板200可為嵌入跡線基板。
如圖2中例示，可實現互連(例如，第一互連204、第二互連224)具有額外互連材料(例如，預留材料，諸如第一部分206)同時允許精細/更小互連寬度。在一個態樣中，第一部分寬度(例如，第一面206A或第二面206B之長度)係約5至10 µm，且第二部分寬度(例如，第三面208A或第四面208B之長度)係約15至30 µm。在另一態樣中，第一部分厚度係5至20 µm，且第二部分厚度係約5至10 µm。在另一態樣中，第三互連220與諸如220 (未展示，但可能位於緊接於第三互連220) 220之另一第三互連之間的節距係約5至10 µm。在一態樣中，第一部分206(例如，用於減小電遷移之第一構件)經組態以相較於僅具有第二部分(例如，圖1之104)之基板增加可靠性及減小電遷移，可靠性增加係至少部分地歸因於第一部分206提供額外互連材料以緩解經由電遷移之互連材料損耗。隨後將論述一種用於製造圖2之器件的製程，該製程允許互連(例如，第一互連204、第二互連206)之厚度與乾膜之厚度之間例如1:1.5或更少之比例。此製程允許精細/較小互連寬度(例如，第二部分寬度)同時仍具有額外互連材料。
重要的是應注意，儘管圖2描述具有三層之器件，其中第一、第二、第三及第四互連(即206/208、224、220及222)可包含第一金屬層，第六互連270可包含第二金屬層且第八互連276可包含第三金屬層，但本發明不限於此。此外，儘管圖2描述具兩個介電層(例如，第一介電層202及第二介電層272)之器件，但本發明不限於此。舉例而言，本發明亦包括一態樣，其中基板200僅具有第一介電層(例如，202)及第一金屬層(例如，206/208、224、222)。本發明亦包括與圖2中所展示內容相似之態樣，但其中基板200具有額外介電層及金屬層之堆疊。包含不同大小及形狀之嵌入互連的例示性基板
圖2繪示第一部分206及第二部分208為具有不同大小。圖2繪示第一部分寬度(第一部分206之寬度，例如，第一面206A或第二面206B之寬度)，其小於第二部分寬度(第二部分208之寬度，例如，第三面208A或第四面208B之寬度)。此種以相較於第二部分208之更小寬度製造第一部分206之設計實施方案可具有一些益處，此係因為更小之第一部分206可更易於在第二部分208上方對準。然而，本發明無需受限於此。在另一態樣中，第一部分寬度(第一部分206之寬度)大於或等於第二部分寬度(第二部分208之寬度)。此外，包括第一互連204、第二互連224、第三互連220及第四互連222之嵌入互連可彼此具有不同大小(即寬度)。在一個態樣中，第三互連220相較於第一互連204可具有更小寬度，且第一互連204相較於第三互連220可具有更大厚度。
在另一態樣中，第一部分206可具有第一部分形狀，且第二部分208可具有第二部分形狀。圖2展示第一部分形狀及第二部分形狀(分別為206及208之形狀)係彼此不同。然而，展示於圖2中之第一部分206及第二部分208之形狀無需受限於此。第一部分形狀及第二部分形狀(分別為206及208之形狀)可以相同。在另一態樣中，第一部分形狀及第二部分形狀(分別為206及208之形狀)可以不同於圖2中所展示內容。舉例而言，第一部分206及，或第二部分208可具有更圓化或圓形之側壁。另外地，第一部分形狀或第二部分形狀之一可以圓化，而其餘之第一部分206或第二部分208可能不被圓化(即更有角度)。
阻焊劑290可選擇性地置於基板200上。阻焊劑290經組態以製備基板200，使得隨後其可附接或耦接至另一器件(例如，210，且參見圖5在論述)，諸如作為實例之晶粒、積體電路、基板或另一封裝。阻焊劑290保護基板200之區域免遭待附接之器件上的焊料。用於製造包括嵌入互連之基板的例示性序列
在一些實施方案中製造包括嵌入互連之基板包括若干製程。圖3 (其包括圖3A至圖3J)繪示用於製造包括嵌入互連之基板的例示性序列。在一些實施方案中，圖3A至3L之序列可用於製造圖2的基板及/或在本發明中描述之其他基板。現將在製造包括圖2之嵌入互連的基板的背景下描述圖3A至圖3J。
應注意圖3A至圖3J之序列可合併一或多個階段以簡化及/或闡明序列。在一些實施方案中，可改變或修飾流程之順序。
圖3A繪示提供之載體350。載體350可由供應商提供，或被製造。載體350可為一介電層(例如，固化介電層)。可在載體350上方提供一晶種層352。晶種層352可包括一或多個層。在晶種層352上方提供一光阻層354A (例如，乾膜抗蝕劑)。光阻層354A可選擇性地經蝕刻或發展以移除部分光阻層354A。光阻層354A之蝕刻或圖案化導致空腔356A至356E。空腔356A至356E之大小及空腔356A至356E之間的間隔由光阻層354A之寬度(在水平方向上自第一側至第二側量測)及厚度(沿垂直方向自上而下量測354A)控制。空腔356A至356E之大小及空腔356A至356E之間的間隔與第一及第二互連204、224之第二部分寬度(例如，208)具有直接相關度。
在一個態樣中，光阻層354A以後續4至10 µm之寬度圖案化。在另一態樣中，圖案化光阻層354A具有一厚度，其使得第一互連(例如，204、224)之厚度與光阻之厚度之比例小於1:1.5。在另一態樣中，圖案化光阻層354A具有7至15 µm之一厚度。
圖3B繪示提供於載體350上之第一金屬層360A。如將隨後論述(參見關於圖3C之論述)，第一金屬層360A形成第一及第二互連，及第三及第四互連之部分(即208、298、220及222)。第一金屬層360a可經沈積於空腔356A至356E中。第一金屬層360A可為金屬電鍍層。第一金屬層360A可包含單一金屬材料或複合金屬材料。第一金屬層360A可包含一個層或更多。第一金屬層360A係導電材料，其經組態用於電耦接。
圖3C繪示移除光阻層354A之後之結構。不同實施方案可使用不同製程移除光阻層354A。移除光阻層354A (諸如藉由鹼池)會在載體350上留下第一金屬層360A。剩餘第一金屬層360A形成或包含以下的全部或部分：至少第一互連204之第二部分208、至少第二互連224之第二部分298、第三互連220、第四互連222。各此等部分及互連導電，且可經組態用於電耦接。
圖3D繪示光阻層354B，其提供於載體上方及第一金屬層360A之全部或部分上方(即其中第一金屬層包含第一互連204、第二互連224、第三互連220及第四互連222之至少部分)。在一個態樣中，光阻層354B被提供以形成第一互連204之第一部分(例如，206)及第二互連224之第一部分296。在一個態樣中，光阻層354B覆蓋第二部分208之第一側壁(例如，圖2之208C)及第二側壁，留下第二部分208之第三面208A之至少一部分未接觸光阻層354B。在另一態樣中，光阻層354B覆蓋第三互連220之頂部部分，及第四互連222。換言之，在一態樣中，光阻層354B覆蓋全部互連，其中不期望額外或預留互連材料。此外，在相同態樣中，光阻層354B並不覆蓋互連或互連之區域，其中期望額外或預留之互連材料(例如，第一部分206)。
如相對於圖3A所論述，圖3D之光阻層354B被圖案化。光阻層354B之蝕刻或圖案化導致空腔366A至366B。空腔366A至366B之大小及空腔366A至366B之間的間隔係由光阻層354B之寬度及厚度控制。空腔366A至366B之大小及空腔366A至366B之間的間隔與第一及第二互連204、224之第一部分寬度(例如，206A或206B之寬度)具有直接相關度。
圖3E繪示提供於載體350上之另一第一金屬層360B。第一金屬層360B可經沈積於空腔366A至366B中。第一金屬層360B可為金屬電鍍層。第一金屬層360B可包含單一金屬材料或複合金屬材料。第一金屬層360B可包含一個層或更多。第一金屬層360B係導電材料，且經組態用於電耦接。
圖3F繪示移除光阻層354B之後之結構。移除光阻層354B會在載體350上留下(另一)第一金屬層360B。剩餘第一金屬層360B形成或包含以下的全部或部分：至少第一互連204之第一部分206，至少第二互連224之第一部分296。換言之，圖3F繪示其中形成第一互連204及第二互連224之結構。
圖3G繪示在載體350上方提供第一介電層202。第一介電層202可包含預浸體層。第一介電質之實例係環氧樹脂介電質、樹脂塗佈CU、玻璃填充介電質等。沈積第一介電層202可包括藉由箔，諸如銅箔(未展示)壓製第一介電層202。第一介電層202覆蓋第一金屬層360A及360B中之一些或全部(例如，第一互連204、第二互連224、第三互連220及第四互連222)。在一個態樣中，第一介電層202覆蓋第一部分206之至少一部分，包括第二面206B、第一面206A之部分及側壁206C (206A、206B及206C參見圖2)。在另一態樣中，第一介電層202可能不覆蓋第一面206A之任何部分(例如，當第一面206A寬度等於或低於第三面208A寬度時)。在另一態樣中，第一介電層202覆蓋第二部分208之至少一部分，包括第三面208A之部分及側壁208C (208A及208C參見圖2)。在另一態樣中，第一介電層202可能不覆蓋第二部分208之第三面208A之任何部分。在另一態樣中，第一介電層202可能根本不覆蓋第四面208B，使得208B可以電耦接至另一互連、晶粒、封裝基板或插入件。在另一態樣中，介電層202將不覆蓋第一金屬層360A及360B，其中介電層202隨後被移除。舉例而言，參見圖3H，其中自第四互連222之一部分移除介電質202以電耦接第五互連230。
當期望多金屬分層/多介電質分層器件時，可如下進行額外製造。
圖3H繪示在第一介電層302中提供第五互連230。第五互連230可為第一貫穿基板通孔，其係例如藉由在第一介電層202中鑽貫通孔且藉由第五互連材料(即諸如金屬之導電材料)填充該等貫通孔而形成。此外，圖3H繪示在第一介電層202上方圖案化第六互連270。在一些態樣中，在第五互連230 (例如，第一貫穿基板通孔)上方圖案化第六互連270，使得第四互連222經組態以經由第五互連230電耦接至第六互連270。可藉助於使用如已論述之光阻製程及電鍍製程實現第六互連270之圖案化。第六互連270可包含第二金屬層。第二金屬層係導電材料且可經組態用於電耦接。
圖3I繪示形成第二介電質272，且圖3I繪示藉由導電材料形成第七互連274。第七互連274形成於第二介電質272中。在一個態樣中，第七互連274可為第二貫穿基板通孔。第二貫穿基板通孔經組態為導電。此外，圖3I繪示在第二介電質272上方形成或圖案化第八互連276。第八互連276包含導電材料。第八互連276可包含第三金屬層。第三金屬層係導電材料且可經組態用於電耦接。
圖3J繪示載體350之分離或移除，及晶種層352之移除。晶種層352可藉由晶種蝕刻移除。視情況，阻焊劑290可被選擇性地置於基板200上。阻焊劑290製備基板200，使得隨後其可附接或耦接至另一器件(例如，210，且參見對圖5之論述)，諸如作為實例之晶粒、積體電路、基板或另一封裝。阻焊劑290保護基板200之區域免遭待附接之器件上的焊料。
重要的是應注意，儘管圖3描述具有兩個介電層(例如，202及272)及三個金屬層(例如，206/208、224、222及270及276)之器件，但本發明不限於此。某些序列可被省略以形成較少層，或某些序列可被重複以形成介電質及金屬層之額外堆疊層。一種用於製造包括嵌入互連之基板之方法的例示性流程圖
圖4繪示用於製造包括嵌入互連之基板(例如，封裝基板)的高水平方法的例示性流程圖。應注意出於清晰及簡化之目的，圖4之流程圖不必包括製造包括一或多個嵌入互連之基板的全部步驟。此外，在一些情況下，若干步驟可已被合併成單一步驟，以簡化序列之描述。
如圖4中所展示，該方法包括沈積(在步驟405)介電層。不同實施方案可以不同地沈積介電層。圖3G繪示沈積諸如第一介電層202之介電層的實例。
該方法(在步驟410)形成第一互連，其中形成第一互連包含：在介電質中圖案化金屬層，圖案化金屬層形成第一互連之第二部分；及在介電層中且在第一互連之第二部分上方圖案化另一金屬層，另一圖案化金屬層形成第一互連之第一部分。圖3A至圖3F繪示在介電質中形成第一互連204。圖3B繪示圖案化金屬層(例如，第一金屬層360A)，且圖3C繪示圖案化金屬層(例如，360A)形成第一互連(例如，204)之第二部分208。圖3E繪示在第二部分(208)上方圖案化另一金屬層(例如，第一金屬層360B)。圖3F繪示另一圖案化金屬層(例如，第一金屬層360B)形成第一互連204之第一部分(206)。包括包含嵌入互連之封裝基板的例示性封裝
圖5與圖2相似，然而，圖5繪示耦接至另一器件210時的圖2之封裝200。器件210可為晶粒/積體電路，或封裝基板(例如，其中耦接至封裝基板之基板200應形成疊層封裝或POP封裝)，或插入件。器件210可包括第一器件互連212及第二器件互連214。第一及第二器件互連212及214分別包含導電材料，且經組態以耦接器件210至封裝200，例如藉助於第一互連204及/或例如藉助於第一互連204之第二部分208。例示性電子器件
圖6繪示各種電子器件，其可以與前述基板、整合式器件、半導體器件、積體電路、晶粒、插入件或封裝中之任一者整合。舉例而言，行動電話器件602、膝上型電腦器件604、固定位置終端器件606、可穿戴器件608可包括如本文所描述之積體器件600。整合式器件600可為(例如)本文所描述之積體電路、晶粒、積體器件、整合式器件封裝、積體電路器件、器件封裝、積體電路(integrated circuit；IC)封裝、疊層封裝器件中之任一者。圖6中所繪示之器件602、604、606、608僅係例示性的。其他電子器件亦可以包括(但不限於)器件(例如，電子器件)之群組之積體器件600為特徵，該群組包括：行動器件、手持式個人通信系統(personal communication system；PCS)單元、攜帶型資料單元(諸如個人數位助理)、全球定位系統(global positioning system；GPS)致能器件、導航器件、機上盒、音樂播放器、視訊播放器、娛樂單元、固定位置資料單元(諸如儀錶讀取設備)、通信器件、智慧型電話、平板電腦、電腦、可穿戴器件(例如，手錶、眼鏡)、物聯網(Internet of things；IoT)器件、伺服器、路由器、在汽車載具(例如，自動型車輛)中實施之電子器件、或儲存或擷取資料或電腦指令的任何其他器件、或其任何組合。
圖2至圖5及/或圖6中所繪示之組件、製程、特徵及/或功能中之一或多者可經重新佈置及/或組合為單一組件、製程、特徵或功能，或以若干組件、製程或功能實施。在不背離本發明的情況下，亦可添加額外的元件、組件、步驟及/或功能。亦應注意，在本發明中，圖2至圖5及/或圖6及其對應描述不限於基板。在一些實施方案中，圖2至圖5及/或圖6及其對應描述可用於製造、產生、提供及/或生產積體器件。在一些實施中，器件可包括晶粒、積體器件、晶粒封裝、積體電路(IC)、器件封裝、積體電路(IC)封裝、晶圓、半導體器件、疊層封裝(package on package；PoP)器件及/或插入件。
字組｢例示性｣在本文中用以意謂｢充當實例、例子或說明｣。在本文中描述為「例示性」之任何實施或態樣未必解釋為比本發明之其他態樣較佳或有利。同樣地，術語「態樣」不要求本發明之所有態樣皆包括所論述之特徵、優勢或操作模式。術語「耦接」在本文中用以指兩個物體之間的直接耦接或間接耦接。舉例而言，若物件A實體地觸摸B，且物件B觸摸物件C，則物件A及物件C仍可被視為耦接至彼此，即使其不直接相互實體地觸摸亦如此。如本文所用，術語「橫穿」意謂穿過且包括完全穿過一物體或部分穿過一物體。
此外，應注意，本文中所含有之各種揭露內容可經描述為過程，該過程經描繪為流程圖式、流程圖、結構圖或方塊圖。儘管流程圖可能將操作描述為順序處理程序，但許多操作可並行地或同時加以執行。另外，操作之次序可以重新配置。當製程之操作完成時，該製程終止。
本文中所描述之本發明的各種特徵可在不背離本發明之情況下實施於不同系統中。應注意，本發明之前述態樣僅為實例且將不解釋為限制本發明。本發明之態樣之描述意欲為說明性的，且將不限制申請專利範圍之範疇。因而，本發明之教示可易於應用於其他類型之裝置，且許多替代例、修改及變化對於熟習此項技術者而言將顯而易見。
100‧‧‧基板
102‧‧‧介電層
104a‧‧‧第一互連
104b‧‧‧第二互連
110‧‧‧晶粒
112‧‧‧晶粒互連
114‧‧‧焊料
200‧‧‧封裝
202‧‧‧第一介電層
204‧‧‧第一互連
206‧‧‧第一部分
206A‧‧‧第一面
206B‧‧‧第二面
206C‧‧‧第三面
208‧‧‧第二部分
208A‧‧‧第一面
208B‧‧‧第二面
208C‧‧‧第三面
210‧‧‧器件
212‧‧‧第一器件互連
214‧‧‧第二器件互連
220‧‧‧第三互連
222‧‧‧第四互連
224‧‧‧第二互連
230‧‧‧第五互連
270‧‧‧第六互連
272‧‧‧第二介電層
274‧‧‧第七互連
276‧‧‧第八互連
290‧‧‧阻焊劑
296‧‧‧第一部分
298‧‧‧第二部分
350‧‧‧載體
352‧‧‧晶種層
354A‧‧‧光阻層
354B‧‧‧光阻層
356A‧‧‧空腔
356B‧‧‧空腔
356C‧‧‧空腔
356D‧‧‧空腔
356E‧‧‧空腔
360A‧‧‧第一金屬層
360B‧‧‧第一金屬層
366A‧‧‧空腔
366B‧‧‧空腔
405‧‧‧步驟
410‧‧‧步驟
600‧‧‧器件
602‧‧‧行動電話器件
604‧‧‧膝上型電腦器件
606‧‧‧固定位置終端器件
608‧‧‧可穿戴器件
各種特徵、性質及優點將自結合圖式在下文闡述之詳細描述變得顯而易見，在圖式中，相同參考字元貫穿全文對應地進行識別。
圖1A繪示包括用於與晶粒連接的習知互連的基板之視圖。
圖1B繪示焊接晶粒至基板之後之圖1A。
圖1C繪示已經過一定時間之後之圖1C。
圖2繪示包括至少部分地嵌入之互連的基板的剖面圖。
圖3 (其包含圖3A至圖3J)繪示用於製造包括至少部分地嵌入之互連的基板之序列的實例。
圖4繪示用於製造包括至少部分地嵌入之互連的基板之例示性方法的流程圖。
圖5繪示一封裝，其包括一基板，該基板包括至少部分地嵌入之互連。
圖6繪示可包括本文所述之各種整合式器件、整合式器件封裝、半導體器件、晶粒、積體電路及/或封裝之各種電子器件。

Claims (27)

  1. 一種基板，其包含： 一第一介電層；及 一第一互連，其至少部分地嵌入於該第一介電層中，其中該第一互連包含一第一部分及一第二部分，該第一部分及該第二部分至少部分地由該第一介電層包圍。
  2. 如請求項1之基板，其中該第一互連包含一第一互連厚度，其包括該第一部分之一第一部分厚度及該第二部分之一第二部分厚度，該第一互連厚度係約10至30 µm。
  3. 如請求項1之基板，其中該第一部分包括一第一部分寬度，且該第二部分包括一第二部分寬度，其中該第一部分寬度小於該第二部分寬度。
  4. 如請求項3之基板，其中該第一部分寬度係約5至10 µm。
  5. 如請求項3之基板，其中該第二部分寬度係約15至30 µm。
  6. 如請求項1之基板，其中該第一部分包括一第一部分寬度，且該第二部分包括一第二部分寬度，其中該第一部分寬度大於或等於該第二部分寬度。
  7. 如請求項1之基板，其中該第一部分包括一第一部分形狀，且該第二部分包括一第二部分形狀，該第一部分形狀不同於該第二部分形狀。
  8. 如請求項1之基板，其中該第一部分耦接至該第二部分，且該第一部分定位於與該第二部分垂直之一定向中。
  9. 如請求項8之基板，其中該第一部分包括一第一面，該第二部分包括一第二面，其中該第一部分及該第二部分係分別經由該第一面及該第二面耦接至一起。
  10. 如請求項1之基板，其中該第二部分經組態以耦接至選自由以下組成之群組之一器件：另一互連、一焊球、一封裝基板、一插入件、一整合式晶粒，及一印刷電路板。
  11. 如請求項1之基板，其中該基板係一嵌入跡線基板。
  12. 如請求項1之基板，其中該第一部分包括一第一部分側壁，且該第二部分包括一第二部分側壁，該第一部分側壁及該第二部分側壁至少部分地由該第一介電層包圍。
  13. 如請求項1之基板，其進一步包含： 複數個第三互連，其中該複數個第三互連中之一第一者與該複數個第三互連中之一第二者之間的一節距係約5至10 µm。
  14. 如請求項13之基板，其中該複數個第三互連包含一跡線。
  15. 如請求項1之基板，其中該第一互連包含一凸塊焊墊，該凸塊焊墊包括銅。
  16. 如請求項1之基板，其中該第一部分經組態以藉由提供額外互連材料增加可靠性。
  17. 如請求項1之基板，其中該基板併入至選自由以下組成之一群組之一器件中：一音樂播放器、一視訊播放器、一娛樂單元、一導航器件、一通信器件、一行動器件、一行動電話、一智慧型電話、一個人數位助理、一固定位置終端機或伺服器、一平板電腦，及一膝上型電腦。
  18. 一種用於製造一基板之方法，其包含： 沈積一介電層；及 形成一第一互連，其中形成該第一互連包含： 在該介電層中圖案化一金屬層，該金屬層形成該第一互連之一第二部分；及 在該介電層中且在該第一互連之該第二部分上方圖案化另一金屬層，該另一金屬層形成該第一互連之一第一部分。
  19. 如請求項18之方法，其中圖案化該金屬層進一步包含： 圖案化一第一光阻層以形成複數個第一空腔； 在該複數個第一空腔中沈積一第一金屬層； 移除該第一光阻層，其中移除該第一光阻層會留下該第一互連之該第二部分。
  20. 如請求項19之方法，其中圖案化該另一金屬層進一步包含： 圖案化一第二光阻以部分地覆蓋該第一互連之該第二部分之一第一側壁及第二側壁，其中圖案化該第二光阻層進一步包含在該第一互連之該第二部分上方形成複數個第二空腔； 在該複數個第二空腔中沈積另一第一金屬層； 移除該第二光阻層，其中移除該第二光阻層會在該第一互連之該第二部分上方留下該第一互連之該第一部分。
  21. 如請求項20之方法，其中該第一金屬層及該另一第一金屬層可為相同或不同材料。
  22. 如請求項21之方法，其中提供該第二光阻包括在選自由以下組成之群組之組件上方圖案化該第二光阻：一嵌入跡線，及一嵌入焊墊。
  23. 一種基板，其包含： 一第一介電層；及 一第一互連，其至少部分地嵌入於該第一介電層中，其中該第一互連包含用於減小電遷移之構件及用於耦接至一晶粒之構件，該用於減小電遷移之構件及該用於耦接至該晶粒之構件至少部分地由該第一介電層包圍。
  24. 如請求項23之基板，其中該用於減小電遷移之構件包括該第一互連之一第一部分，該第一互連之該第一部分經組態以充當互連材料之一儲集器。
  25. 如請求項24之基板，其進一步包含： 其中該第一部分包括一第一部分寬度； 其中該用於耦接至該晶粒之構件包含該第一互連之一第二部分，該第二部分包括一第二部分寬度；且 其中該第一部分寬度小於該第二部分寬度。
  26. 如請求項23之基板，其中該用於耦接至該晶粒之構件包含該第一互連之一第一部分，該第一互連之該第一部分經組態以耦接至選自由以下組成之群組之一器件：一第二互連、一焊球、一封裝基板、一插入件、一積體電路，及一印刷電路板。
  27. 如請求項23之基板，其中該第一互連包括約10至30 µm之一第一互連厚度。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11488918B2 (en) * 2018-10-31 2022-11-01 Intel Corporation Surface finishes with low rBTV for fine and mixed bump pitch architectures
US10978417B2 (en) * 2019-04-29 2021-04-13 Advanced Semiconductor Engineering, Inc. Wiring structure and method for manufacturing the same
CN114628322A (zh) * 2022-03-14 2022-06-14 长鑫存储技术有限公司 半导体结构的制作方法及半导体结构

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US38024A (en) * 1863-03-31 Improvement in animal-traps
US5702982A (en) * 1996-03-28 1997-12-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for making metal contacts and interconnections concurrently on semiconductor integrated circuits
US5854128A (en) * 1996-04-29 1998-12-29 Micron Technology, Inc. Method for reducing capacitive coupling between conductive lines
US6137178A (en) * 1998-06-17 2000-10-24 Siemens Aktiengesellschaft Semiconductor metalization system and method
US6674168B1 (en) * 2003-01-21 2004-01-06 International Business Machines Corporation Single and multilevel rework
US7589398B1 (en) * 2006-10-04 2009-09-15 Amkor Technology, Inc. Embedded metal features structure
US7892962B2 (en) * 2007-09-05 2011-02-22 Taiwan Semiconductor Manufacturing Company, Ltd. Nail-shaped pillar for wafer-level chip-scale packaging
US20090200674A1 (en) * 2008-02-07 2009-08-13 International Business Machines Corporation Structure and method of forming transitional contacts between wide and thin beol wirings
US9034664B2 (en) * 2012-05-16 2015-05-19 International Business Machines Corporation Method to resolve hollow metal defects in interconnects
US8772951B1 (en) * 2013-08-29 2014-07-08 Qualcomm Incorporated Ultra fine pitch and spacing interconnects for substrate
US9418928B2 (en) * 2014-01-06 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Protrusion bump pads for bond-on-trace processing
US9609751B2 (en) * 2014-04-11 2017-03-28 Qualcomm Incorporated Package substrate comprising surface interconnect and cavity comprising electroless fill
US9349691B2 (en) * 2014-07-24 2016-05-24 International Business Machines Corporation Semiconductor device with reduced via resistance
US10079224B2 (en) * 2014-08-11 2018-09-18 Massachusetts Institute Of Technology Interconnect structures for assembly of semiconductor structures including at least one integrated circuit structure
US9373582B1 (en) * 2015-06-24 2016-06-21 International Business Machines Corporation Self aligned via in integrated circuit
US10211148B2 (en) * 2015-12-14 2019-02-19 International Business Machines Corporation Structural enhancement of Cu nanowires
US9875966B1 (en) * 2016-08-01 2018-01-23 International Business Machines Corporation Method and structure of forming low resistance interconnects

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