KR20100082551A - 인터포저 및 집적회로 칩 내장 인쇄회로기판 - Google Patents

인터포저 및 집적회로 칩 내장 인쇄회로기판 Download PDF

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Abstract

본 발명은 인터포저 및 그 인터포저를 이용하여 다층인쇄회로기판 내에 집적회로 칩이 내장되어 있는 집적회로 칩 내장 인쇄회로기판에 관한 것이다.
본 발명의 인터포저는, 복수의 집적회로 칩과 다층인쇄회로기판 사이에 개재되는 인터포저(interposer)로서, 서로 대향하는 제1 면 및 제2 면을 갖는 베이스 기재와; 상기 베이스 기재의 상기 제1 면 및 제2 면에 각각 형성되고, 상기 제1 면 및 제2 면에 실장될 상기 복수의 집적회로 칩 각각의 도전성 패드에 정합하는 영역에 형성되는 제1 및 제2 도전성 패드와; 상기 베이스 기재의 상기 제1 면 및 제2 면에 각각 형성되고, 상기 복수의 집적회로 칩과 외부와의 전기접속을 위한 제1 및 제2 비아콘택 패드; 및 상기 베이스 기재의 상기 제1 면과 상기 제2 면 사이를 관통하여 형성되고, 상기 제1 도전성 패드와 상기 제2 도전성 패드를 전기적으로 접속하는 관통전극을 포함하는 것을 특징으로 한다.
집적회로 칩, 인쇄회로기판, 팬-아웃, 인터포저

Description

인터포저 및 집적회로 칩 내장 인쇄회로기판{INTERPOSER AND INTEGRATED CIRCUIT CHIP EMBEDDED PRINTED CIRCUIT BOARD}
본 발명은 인터포저 및 그 인터포저를 이용하여 다층인쇄회로기판 내에 집적회로 칩이 내장되어 있는 집적회로 칩 내장 인쇄회로기판에 관한 것이다.
최근, 전자기기의 소형화 및 슬림화의 요구뿐만 아니라 다양한 부가 기능의 요구도 함께 증가함에 따라 고밀도 집적기술은 필요불가결하다. 이에 따라 과거에는 표면실장(SMD) 하여 인쇄회로기판(PCB) 상에 실장하였던 부품들을 인쇄회로기판 내부에 내장하여 더욱 많은 부품을 집적하는 기술이 출현하게 되었다.
그 중 대표적인 것이 집적회로 칩을 웨이퍼 레벨 패키지(wafer level package; WLP)를 통해 재배선하여 인쇄회로기판에 내장하는 기술이다. 집적회로 패키지 내장 인쇄회로기판은 이러한 소형화 및 다기능성의 장점과 더불어 고기능화라는 측면도 어느 정도 포함하고 있는데 이는 100MHz이상의 고주파에서 배선거리를 최소화할 수 있을 뿐만 아니라, 경우에 따라서는 연성회로기판(FC, flexible circuit board)이나 BGA(ball grid array)에서 사용되는 와이어 본딩(wird bonding) 또는 솔더 볼(Solder ball)을 이용한 부품의 연결에서 오는 신뢰성의 문제를 개선할 수 있는 방편을 제공하기 때문이다.
도 1은 일반적인 웨이퍼 레벨 패키지의 단면구조를 개략적으로 나타낸 것이다. 도 1에 도시된 바와 같이, 웨이퍼 레벨 패키지(1)는 집적회로 칩(2) 내부의 집적회로가 노출된 입출력 패드(3)와 재배선(4)을 통해 폴리머(6)의 개구에 형성된 솔더 볼(5)에 연결되는 구조이며, 이러한 구조가 웨이퍼 상태에서 일괄적으로 만들어진다.
도 2는 도 1의 평면구조를 개략적으로 나타낸 것으로, 집적회로 칩(2) 상면에 형성되는 입출력 패드(3), 재배선(4), 솔더볼(5) 및 폴리머(6)의 배치 형태를 보여준다.
도 3은 종래기술에 따른, 집적회로 칩을 내장하고 있는 인쇄회로기판의 구조를 나타낸 것으로, 도 1, 2에서와 같이 재배선된 2개의 칩(Bumped WLP)(1)을 인쇄회로기판(7)의 코어(core)(8)에 내장한 후 빌드업 배선공정을 이용하여 내장된 집적회로 패키지를 외부와 팬-아웃(fan-out) 하게 된다.
그러나, 상기 종래 기술에서는 집적회로 칩에 재배선 공정을 진행한 후에 인쇄회로기판에 내장하기 때문에 멀티-칩 내장 인쇄회로기판(multi-chip embedded) 구조에서와 같이 집적회로 칩의 수가 증가할수록 재배선을 위한 웨이퍼 레벨 패키지 개발비용이 증가하는 문제점이 있다.
또한, 집적회로 칩과 외부와의 상호접속(interconnection)이 많을 경우에는 팬-아웃(fan-out)을 위해 다수의 빌드업 배선층이 필요하고, 빌드업 배선층의 수가 증가할수록 인쇄회로기판의 두께가 두꺼워지며 또한 칩 간의 배선길이가 길어짐에 따라 기생(parasitic)성분에 의해 전기적 특성이 저하되는 문제점이 있다.
더욱이, 재배선 범프의 피치(pitch)가 미세하여 정밀 인쇄회로기판 제조공정이 요구됨에 따라 제조원가가 상승하는 문제점이 있다.
따라서 본 발명은 재배선 공정 없이 다수의 집적회로 칩을 다층의 인쇄회로기판에 내장할 수 있는 인터포저 및 이를 이용한 집적회로 칩 내장 인쇄회로기판을 제공하고자 한다.
또한, 본 발명은 초슬림 및 초소형의 멀티-칩 내장 인쇄회로기판 구조에 적합한 인터포저 및 이를 이용한 집적회로 칩 내장 인쇄회로기판을 제공하고자 한다.
본 발명의 인터포저는, 복수의 집적회로 칩과 다층인쇄회로기판 사이에 개재되는 인터포저(interposer)로서, 서로 대향하는 제1 면 및 제2 면을 갖는 베이스 기재와; 상기 베이스 기재의 상기 제1 면 및 제2 면에 각각 형성되고, 상기 제1 면 및 제2 면에 실장될 상기 복수의 집적회로 칩 각각의 도전성 패드에 정합하는 영역에 형성되는 제1 및 제2 도전성 패드와; 상기 베이스 기재의 상기 제1 면 및 제2 면에 각각 형성되고, 상기 복수의 집적회로 칩과 외부와의 전기접속을 위한 제1 및 제2 비아콘택 패드; 및 상기 베이스 기재의 상기 제1 면과 상기 제2 면 사이를 관통하여 형성되고, 상기 제1 도전성 패드와 상기 제2 도전성 패드를 전기적으로 접속하는 관통전극을 포함하는 것을 특징으로 한다.
또한, 상기 제1 및 제2 도전성 패드 상에 형성되고, 상기 제1 및 제2 도전성 패드와의 전기접속을 위한 접속부재를 더 포함하며, 바람직하게는 상기 접속부재는 이방성도전필름이다.
상기 관통전극은 상기 제1 및 제2 도전성 패드 상에 실장된 상기 복수의 집적회로 칩의 입출력 패드 각각이 상기 관통전극을 통해 전기접속되도록 배치되는 것을 특징으로 한다.
또한, 상기 제1 도전성 패드는 상기 베이스 기재의 상기 제1 면의 사방 모서리 부분에 배치되며, 상기 제1 비아콘택 패드는 상기 베이스 기재의 상기 제1 면의 중앙에 십자형태로 배치되는 것을 특징으로 한다.
또한, 본 발명의 집적회로 칩 내장 인쇄회로기판은 코어층 상에 빌드업 배선층이 적층되어 이루어진 다층인쇄회로기판과; 각각 복수의 입출력 패드를 구비하며, 상기 다층인쇄회로기판에 내장되도록 상기 코어층 내에 복층으로 이격 배치되며, 각 층의 상기 입출력 패드가 서로 대면하고 있는 복수의 집적회로 칩; 및 상기 복수의 집적회로 칩의 실장기판으로서 복층으로 이격 배치된 상기 복수의 집적회로 칩 사이에 개재되어 상기 복수의 집적회로 칩간 및 상기 복수의 집적회로 칩과 외부를 전기접속하는 인터포저를 포함하는 것을 특징으로 한다.
상기 인터포저는 베이스 기재와; 상기 베이스 기재의 상면 및 하면 각각의, 상기 복수의 집적회로 칩 중 실장되는 집적회로 칩의 입출력 패드에 정합하는 영역에 형성되는 복수의 도전성 패드와; 상기 베이스 기재의 상기 상면 및 하면에 각각 형성되고, 상기 다층인쇄회로기판의 비아홀 및 외부와 전기접속하는 비아콘택 패드; 및 상기 베이스 기재의 상기 상면과 하면 사이를 관통하여 형성되고, 상기 복수의 집적회로 칩간, 상기 다층인쇄회로기판의 빌드업 배선층 및 외부와 전기접속하는 관통전극을 포함하는 것을 특징으로 한다.
또한, 상기 도전성 패드와 상기 입출력 패드 사이에 개재된 접속부재를 더 포함하는 것을 특징으로 한다.
본 발명에 의하면, 인터포저를 이용하여 재배선되지 않은 복수의 와이어 본딩용 집적회로 칩을 상호 전기접속함으로써 재배선 공정에 따른 웨이퍼 레벨 패키지(WLP) 개발비용을 줄일 수 있다.
또한, 집적회로 칩간 전기접속, 집적회로 칩과 외부와의 전기접속, 다층인쇄회로기판의 층간 전기접속 등을 위한 배선의 길이가 감소되어 기생성분 또한 줄일 수 있다.
또한, 재배선 범프에 비해 상대적으로 사이즈가 크고, 이격 간격이 큰 비아콘택 패드를 통해 배선이 연결되므로 정밀 PCB 공정을 진행하지 않고 일반 PCB 공정으로 제조가능하며, 이에 따라 수율이 증대되고 원가가 절감된다.
또한, 외부와의 상호접속(interconnection)을 위한 팬-아웃에 필요한 단자의 수가 감소하여 빌드업 배선층의 수를 줄일 수 있고, 이에 따라 다층인쇄회로기판의 두께, 무게 등이 감소하여 소형화 및 슬림화에 대한 요구에 부응할 수 있다.
이하, 첨부 도면들을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다. 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
도 4 내지 도 6은 본 발명의 제1 실시예에 따른 인터포저의 구조를 설명하기 위한 도면들이다.
도 4는 본 발명의 제1 실시예에 따른 인터포저의 단면구조를 설명하기 위한 것으로, 인터포저(100)의 상측 및 하측에 집적회로 칩(10, 20)이 하나씩 실장되는 경우를 예시적으로 나타낸 것이다.
도 4를 참조하면, 본 실시예에 따른 인터포저(100)는 베이스(base) 기재(110)와, 상기 베이스 기재(110)를 관통하여 형성된 관통전극(120)과, 상기 베이스 기재(110)의 상면(130) 및 하면(140)에 각각 형성된 제1 및 제2 도전성 패드(131, 141), 제1 및 제2 비아콘택 패드(132, 142)를 포함한다. 또한, 상기 제1 및 제2 도전성 패드(131, 141) 각각의 상부에 형성된 접속부재(133, 143)를 더 포함한다.
상기 베이스 기재(110)는 절연성 또는 고저항성의 기판으로서 예를 들면, 실 리콘(Si) 웨이퍼이며, 서로 대향하는 상면(제1 면)(130) 및 하면(제2 면)(140)을 구비한다.
상기 관통전극(120)은 베이스 기재(110)의 상면(130)과 하면(140)에 각각 실장되는 집적회로 칩(10, 20)을 상호 전기접속하기 위한 것으로, 후술하는 제1 및 제2 도전성 패드와 수직방향으로 정렬하도록 배치되어 있다. 본 설명에서 '정렬'이라 함은, 제1 및 제2 도전성 패드와 전기접속 가능한 배치범위를 의미하는 것으로, 도 1에서와 같이 수직방향으로 거의 동위치에 배치되는 것만으로 한정되지 않는다. 또한, 관통전극(120)은 예를 들면, 대체로 원통형으로 모두 동일 직경일 필요는 없고, 필요에 따라 적절한 형상 및 사이즈로 형성할 수 있다.
이러한 관통전극(120)은 레이저가공 또는 반응성 이온 에칭(reactive ion etching) 등의 방법에 의해 베이스 기재(110)의 두께방향으로 관통하도록 복수의 비아홀을 형성한 후에 이 비아홀을 도전성 재료로 충진함으로써 형성할 수 있다.
상기 제1 도전성 패드(131) 및 상기 비아콘택 패드(132)는 베이스 기재(110)의 상면에 배치되어 있으며, 제1 도전성 패드(131)는 베이스 기재(110)의 상면(130)에 실장되는 집적회로 칩(10) 실장면(11) 상의 입출력 패드(12)와 전기접속된다. 상기 제1 도전성 패드(131)는 도 5에 예시적으로 나타낸 바와 같이, 그 위에 실장되는 집적회로 칩 실장면(11)의 입출력 패드(12)의 패턴과 수직으로 정합하도록 패턴형성됨으로써 재배선 또는 와이어 본딩 등의 공정을 거치지 않고 전기접속된다. 본 설명에서, '수직으로 정합하도록'은 수직방향으로 포개었을 경우 제1 도전성 패드(131)와 집적회로 칩 실장면(11)의 입출력 패드(12)가 거의 겹쳐지는 것 을 의미한다. 다만, 본 실시예에서는 제1 도전성 패드(131)가 집적회로 칩 실장면(11)의 입출력 패드(12)와 동일한 사이즈의 사각형 형상을 가지도록 하였으나, 제1 도전성 패드(131)의 형상은 특별히 한정되는 것은 아니다.
도 4 및 도 5를 참조하면, 상기 제1 비아콘택 패드(132)는 집적회로 칩(10)과 상기 다층인쇄회로기판(100) 및 외부와의 전기접속을 위한 팬아웃(fan-out)용으로, 제1 도전성 패드(131)에 비해 상대적으로 큰 패턴사이즈 및 패턴간격으로 예를 들면, 제1 도전성 패드(131)의 가장자리에 배치된다.
상기 제1 도전성 패드(131) 및 제1 비아콘택 패드(132)는 통상의 도금, 금속증착 및 포토리소그래피 공정 또는 스크린 인쇄 등의 다양한 방법으로 형성할 수 있다.
다시 도 4를 참조하면, 상기 제2 도전성 패드(111) 및 상기 제2 비아콘택 패드(142)는 베이스 기재(110)의 하면에 배치되어 있으며, 제2 도전성 패드(141)는 베이스 기재(110)의 하면(130)에 실장되는 집적회로 칩 실장면(21)상의 입출력 패드(22)와 전기접속된다. 상기 제2 도전성 패드(141)는 도 6에 예시적으로 나타낸 바와 같이, 그 위에 실장되는 집적회로 칩 실장면(21)의 입출력 패드(22)의 패턴과 수직으로 정합하도록 패턴형성됨으로써 재배선 또는 와이어 본딩 등의 공정을 거치지 않고 전기접속된다. 마찬가지로, 본 실시예에서는 제2 도전성 패드(141)가 집적회로 칩 실장면(21) 상의 입출력 패드(22)와 동일한 사이즈의 사각형 형상을 가지도록 하였으나, 제2 도전성 패드(141)의 형상은 특별히 한정되는 것은 아니다.
도 4 및 도 6을 참조하면, 상기 제2 비아콘택 패드(142)는 집적회로 칩(20) 과 상기 다층인쇄회로기판(100) 및 외부와의 전기접속을 위한 팬아웃(fan-out)용으로, 제2 도전성 패드(141)에 비해 상대적으로 큰 패턴사이즈 및 패턴간격으로 예를 들면, 제2 도전성 패드(141)의 가장자리에 배치된다.
상기 제2 도전성 패드(141) 및 제2 비아콘택 패드(142)는 제1 도전성 패드(131) 및 제1 비아콘택 패드(132)와 마찬가지로 통상의 도금, 금속증착 및 포토리소그래피 공정 또는 스크린 인쇄 등의 다양한 방법으로 형성할 수 있다.
상기 접속부재(133, 143)는 제1 및 제2 도전성 패드(131, 141)와 그 상부에 실장되는 각각의 입출력 패드(12, 22)를 서로 접속하기 위한 것으로, 예를 들면, 이방성도전필름(ACF: Anisotropic Conductive Film)을 적용할 수 있다.
한편, 본 발명의 인터포저는 예를 들면, 실장되는 집적회로 칩의 사이즈, 개수 또는 입출력 패드의 수 등 제반사항을 고려하여 상부 및 하부의 구조를 다양하게 변경할 수 있다.
도 7은 본 발명의 제2 실시예에 따른 인터포저의 구조를 설명하기 위한 도면으로, 인터포저(200)의 상측에 사이즈가 서로 다른 2개의 집적회로 칩(30, 40)이 실장되고, 하측에 하나의 집적회로 칩(50)이 실장되는 경우를 예시적으로 나타낸 것이다. 본 실시예는, 도 4 내지 도 6을 참조하여 설명한 제1 실시예에 비해 집적회로 칩의 사이즈, 개수 및 입출력 패드의 개수를 달리하여 구성한 것으로, 그 외의 구성 및 제조방법은 동일하므로 상세한 설명은 생략한다.
도 8 및 도 9는 본 발명의 제3 실시예에 따른 인터포저의 구조를 설명하기 위한 도면들로, 본 실시예는 인터포저(300)의 상측 및 하측에 동일한 사이즈의 4개 의 집적회로 칩(60A, 60A', 60B, 60B')이 각각 실장되고, 비아콘택 패드(332)가 십자형태로 배치되는 경우를 예시적으로 나타낸 것이다.
도 8은 본 발명의 제3 실시예에 따른 인터포저(300)의 단면구조를 나타낸 것으로, 실장되는 각 집적회로 칩(60A, 60A', 60A'', 60A''')의 입출력 패드(62A, 62A', 62B, 62B')와 정합되는 형태의 복수의 도전성 패드(331A, 331A', 331A'', 331A''', 341)가 관통전극(320)을 구비하는 베이스 기재(310)의 상면(330) 및 하면(340)에 배치되어 있다.
도 9는 도 8에 도시된 인터포저의 상면 구성을 나타낸 평면도로, 실장되는 4개의 집적회로 칩의 입출력 패드와 정합되는 형태의 복수의 도전성 패드(331A, 331A', 331A'', 331A''')가 베이스 기재 상면(330)의 사방 모서리에 배치되고, 그 중앙에는 복수의 비아콘택 패드(332)가 십자형태로 배치되어 있다.
전술한 바와 같이, 본 발명의 인터포저 상.하면의 도전성 패턴 및 비아콘택 패드의 구조는 실장되는 칩의 사이즈, 개수 또는 입출력 패드의 수 등 제반사항을 고려하여 다양하게 변경할 수 있다.
도 10은 도 4에 도시된 본 발명의 제1 실시예에 따른 인터포저를 채용하여 다층인쇄회로기판 내에 복수의 집적회로 칩을 내장한 예를 나타낸 것이다.
도 10을 참조하면, 본 발명의 집적회로 칩 내장 인쇄회로기판(1000)은 코어층(1001) 상에 빌드업 배선층(1002)이 적층되어 이루어진 다층인쇄회로기판(1003)과; 상기 다층인쇄회로기판(1003)의 상기 코어층(1001) 내에 배치되어 층간 및 외부와 전기접속되는 인터포저(100) 및 상기 인터포저(100)의 상부와 하부에 각각 실 장되는 두 개의 집적회로 칩(10, 20)을 포함한다.
상기 집적회로 칩(10, 20)은 재배선되지 않은 와이어 본딩용 칩으로서 칩(10, 20) 상의 입출력 패드가 인터포저(100)의 베이스 기재(110) 상의 도전성 패드와 직접 전기접속되어 있다. 이에 따라, 재배선 공정에 따른 웨이퍼 레벨 패키지(WLP) 개발비용을 줄일 수 있으며, 집적회로 칩간 전기접속, 집적회로 칩과 외부와의 전기접속, 다층인쇄회로기판의 층간 전기접속 등을 위한 배선의 길이가 감소되어 기생성분 또한 줄일 수 있다.
또한, 도 10에서 알 수 있는 바와 같이 비아콘택 패드를 통해 배선이 연결되며, 비아콘택 패드는 입출력 패드에 비해 상대적으로 사이즈가 크고, 입출력 패드간 간격에 비해 큰 간격으로 배치되기 때문에 정밀 PCB 공정을 진행하지 않고 일반 PCB 공정으로 제조가능하다. 따라서, 수율이 증대되고 원가가 절감된다.
또한, 외부와의 상호접속(interconnection)을 위한 팬-아웃에 필요한 단자의 수가 감소하여 빌드업 배선층의 수를 줄일 수 있고, 이에 따라 다층인쇄회로기판의 두께, 무게 등이 감소된다. 도 10에 내장된 2개의 집적회로 칩과 동일한 사이즈의 집적회로 칩을 내장하고 있는 도 3의 종래기술에 따른 구성을 비교해보면, 도 3에서는 팬-아웃에 필요한 배선이 P1', P2', P3'인 것에 비해 도 10에서는 P1, P2로 배선의 수가 줄어들며, 이에 따라 빌드업 배선층의 수도 코어층을 중심으로 상하 양쪽에서 한 층씩 총 2개 층이 줄어듦을 알 수 있다.
도 11은 본 발명의 일 실시예에 따른 집적회로 칩 내장 인쇄회로기판의 제조과정을 나타낸 공정 흐름도로서, 도 4의 인터포저를 채용한 도 10의 집적회로 칩 내장 인쇄회로기판의 제조과정을 나타낸 것이다.
도 10 및 도 11을 참조하면, 먼저, S101과정에서 예를 들면, 도 4에 도시된 바와 같은 실시예의 구성을 갖는 인터포저를 준비한 다음 각각의 집적회로 칩을 인터포저의 해당 실장면에 실장한다. 이때, 도전성 패드(131, 141)와 그 상부에 실장되는 집적회로 칩 각각의 입출력 패드(12, 22) 사이에 접속부재로서 예를 들면, 이방성도전필름(ACF: Anisotropic Conductive Film)을 개재한 다음 압축하면 양쪽 패드가 상호 접속된다.
S102과정에서, 인쇄회로기판의 코어층에 캐비티를 형성한 다음, S101과정에서 준비한 집적회로 팁이 실장된 인터포저를 상기 캐비티 내에 배치한다. 코어층은 인쇄회로기판 제조를 위한 원판으로서 예를 들면, FR4 재질의 코어 절연층에 동박(copper foil) 코팅된 코어 도전층으로 이루어진다. 상기 캐비티는 통상의 드릴링(drilling) 공정을 통해, 수용하고자 하는 집적회로 칩 실장 인터포저의 크기를 고려하여 적절히 형성한다. 이때, 캐비티 내에 인터포저의 수용이 용이하도록 캐비티의 내벽과 집적회로 패키지 사이에 갭이 형성되도록 한다.
S103과정에서, 캐비티 내에 보이드가 생기지 않도록 수지층으로 캐비티를 충진한 다음, 상기 코어층의 상측 및 하측에 복수의 빌드업 배선층을 적층한다. 상기 빌드업 배선층은 빌드업 절연층과, 상기 빌드업 절연층 상에 형성되는 빌드업 도전층 및 상기 빌드업 절연층을 관통하도록 형성되어 층간 및 상기 인터포저 상의 비아콘택 패드와 전기접속하는 비아홀을 구비한다. 도 10에서는, 집적회로 칩 상에 3개 층의 빌드업 배선층을 구비하는 경우에 대해 도시하였으나, 더 많은 층수의 인 쇄회로기판을 제조하고자 하는 경우에는 상기 빌드업 배선층의 상측 및 하측에 예정된 층수의 빌드업 배선층을 추가로 적층하여 구성할 수 있다.
S104과정에서, 상기 빌드업 배선층의 최상측 및 최하측면에 각각 솔더레지스트층과 개구를 형성하며, 이는 기판에 대한 최종적 마무리로서, 솔더 레지스트층으로 덮이지 않고 노출된 도전층(동박부위)이 산화되는 것을 방지하고, 실장되는 부품의 납땜 특성을 향상시키며, 양호한 전도성을 부여하기 위한 것이다. 이러한 과정을 거쳐, 본 발명에 따른 집적회로 패키지 내장 인쇄회로기판을 형성하게 된다.
한편, 본 실시예에서는 도 4에 도시된 제1 실시예의 따른 인터포저를 채용한 구성에 대해 개시하였으나, 전술한 제2 실시예에 따른 인터포저, 제3 실시예에 따른 인터포저 또는 본 발명에 개시된 범위 내의 인터포저를 다층인쇄회로기판의 코어층에 수용되도록 배치하는 구성도 가능하다.
이와 같이 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위를 초과하지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
도 1은 일반적인 웨이퍼 레벨 패키지의 단면구조를 개략적으로 나타낸 도면,
도 2는 도 1의 평면구조를 개략적으로 나타낸 도면,
도 3은 종래기술에 따른, 집적회로 칩을 내장하고 있는 인쇄회로기판의 구조를 나타낸 도면,
도 4는 본 발명의 제1 실시예에 따른 인터포저의 단면구조를 설명하기 위한 도면,
도 5는 도 4의 인터포저의 상측면 구성을 나타낸 단면도,
도 6은 도 5의 인터포저의 하측면 구성을 나타낸 단면도,
도 7은 본 발명의 제2 실시예에 따른 인터포저의 구조를 설명하기 위한 도면,
도 8은 본 발명의 제3 실시예에 따른 인터포저(300)의 단면구조를 나타낸 도면,
도 9는 도 8에 도시된 인터포저의 상면 구성을 나타낸 평면도,
도 10은 도 4에 도시된 본 발명의 제1 실시예에 따른 인터포저를 채용하여 다층인쇄회로기판 내에 복수의 집적회로 칩을 내장한 예를 나타낸 도면,
도 11은 본 발명의 일 실시예에 따른 집적회로 칩 내장 인쇄회로기판의 제조과정을 나타낸 공정 흐름도.

Claims (8)

  1. 복수의 집적회로 칩과 다층인쇄회로기판 사이에 개재되는 인터포저(interposer)로서,
    서로 대향하는 제1 면 및 제2 면을 갖는 베이스 기재와;
    상기 베이스 기재의 상기 제1 면 및 제2 면에 각각 형성되고, 상기 제1 면 및 제2 면에 실장될 상기 복수의 집적회로 칩 각각의 도전성 패드에 정합하는 영역에 형성되는 제1 및 제2 도전성 패드와;
    상기 베이스 기재의 상기 제1 면 및 제2 면에 각각 형성되고, 상기 복수의 집적회로 칩과 외부와의 전기접속을 위한 제1 및 제2 비아콘택 패드; 및
    상기 베이스 기재의 상기 제1 면과 상기 제2 면 사이를 관통하여 형성되고, 상기 제1 도전성 패드와 상기 제2 도전성 패드를 전기적으로 접속하는 관통전극을 포함하는 것을 특징으로 하는 인터포저.
  2. 제1 항에 있어서, 상기 제1 및 제2 도전성 패드 상에 형성되고, 상기 제1 및 제2 도전성 패드와의 전기접속을 위한 접속부재를 더 포함하는 것을 특징으로 하는 인터포저.
  3. 제2 항에 있어서, 상기 접속부재는
    이방성도전필름인 것을 특징으로 하는 인터포저.
  4. 제 1 항에 있어서, 상기 관통전극은
    상기 제1 및 제2 도전성 패드 상에 실장된 상기 복수의 집적회로 칩의 입출력 패드 각각이 상기 관통전극을 통해 전기접속되도록 배치되는 것을 특징으로 하는 인터포저.
  5. 제 1 항에 있어서,
    상기 제1 도전성 패드는 상기 베이스 기재의 상기 제1 면의 사방 모서리 부분에 배치되며,
    상기 제1 비아콘택 패드는 상기 베이스 기재의 상기 제1 면의 중앙에 십자형태로 배치되는 것을 특징으로 하는 인터포저.
  6. 코어층 상에 빌드업 배선층이 적층되어 이루어진 다층인쇄회로기판과;
    각각 복수의 입출력 패드를 구비하며, 상기 다층인쇄회로기판에 내장되도록 상기 코어층 내에 복층으로 이격 배치되며, 각 층의 상기 입출력 패드가 서로 대면 하고 있는 복수의 집적회로 칩; 및
    상기 복수의 집적회로 칩의 실장기판으로서 복층으로 이격 배치된 상기 복수의 집적회로 칩 사이에 개재되어 상기 복수의 집적회로 칩간 및 상기 복수의 집적회로 칩과 외부를 전기접속하는 인터포저를 포함하는 것을 특징으로 하는 집적회로 칩 내장 인쇄회로기판.
  7. 제 6 항에 있어서, 상기 인터포저는
    베이스 기재와;
    상기 베이스 기재의 상면 및 하면 각각의, 상기 복수의 집적회로 칩 중 실장되는 집적회로 칩의 입출력 패드에 정합하는 영역에 형성되는 복수의 도전성 패드와;
    상기 베이스 기재의 상기 상면 및 하면에 각각 형성되고, 상기 다층인쇄회로기판의 비아홀 및 외부와 전기접속하는 비아콘택 패드; 및
    상기 베이스 기재의 상기 상면과 하면 사이를 관통하여 형성되고, 상기 복수의 집적회로 칩간, 상기 다층인쇄회로기판의 빌드업 배선층 및 외부와 전기접속하는 관통전극을 포함하는 것을 특징으로 하는 집적회로 칩 내장 인쇄회로기판.
  8. 제 7 항에 있어서, 상기 도전성 패드와 상기 입출력 패드 사이에 개재된 접 속부재를 더 포함하는 것을 특징으로 하는 집적회로 칩 내장 인쇄회로기판.
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