TWI491326B - 具有模塑低熱膨脹係數電介質之中介件 - Google Patents
具有模塑低熱膨脹係數電介質之中介件 Download PDFInfo
- Publication number
- TWI491326B TWI491326B TW101114254A TW101114254A TWI491326B TW I491326 B TWI491326 B TW I491326B TW 101114254 A TW101114254 A TW 101114254A TW 101114254 A TW101114254 A TW 101114254A TW I491326 B TWI491326 B TW I491326B
- Authority
- TW
- Taiwan
- Prior art keywords
- contacts
- wettable
- dielectric layer
- assembly
- wettable contacts
- Prior art date
Links
- 238000000034 method Methods 0.000 claims description 56
- 238000004377 microelectronic Methods 0.000 claims description 56
- 229910052751 metal Inorganic materials 0.000 claims description 46
- 239000002184 metal Substances 0.000 claims description 46
- 239000000463 material Substances 0.000 claims description 19
- 239000000758 substrate Substances 0.000 claims description 18
- 239000007787 solid Substances 0.000 claims description 15
- 239000003989 dielectric material Substances 0.000 claims description 14
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 10
- 239000011295 pitch Substances 0.000 claims description 10
- 238000009826 distribution Methods 0.000 claims description 7
- 239000003822 epoxy resin Substances 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 7
- 229920000647 polyepoxide Polymers 0.000 claims description 7
- 229920000106 Liquid crystal polymer Polymers 0.000 claims description 6
- 239000004977 Liquid-crystal polymers (LCPs) Substances 0.000 claims description 6
- 239000010949 copper Substances 0.000 claims description 6
- 239000000945 filler Substances 0.000 claims description 6
- 239000011521 glass Substances 0.000 claims description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 5
- 239000000919 ceramic Substances 0.000 claims description 5
- 229910052802 copper Inorganic materials 0.000 claims description 5
- 239000010931 gold Substances 0.000 claims description 5
- 229910052759 nickel Inorganic materials 0.000 claims description 5
- 229910052782 aluminium Inorganic materials 0.000 claims description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 4
- 229910052737 gold Inorganic materials 0.000 claims description 4
- 229910000881 Cu alloy Inorganic materials 0.000 claims description 2
- LNEPOXFFQSENCJ-UHFFFAOYSA-N haloperidol Chemical compound C1CC(O)(C=2C=CC(Cl)=CC=2)CCN1CCCC(=O)C1=CC=C(F)C=C1 LNEPOXFFQSENCJ-UHFFFAOYSA-N 0.000 claims 2
- 238000007747 plating Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 154
- 238000000465 moulding Methods 0.000 description 16
- 238000000429 assembly Methods 0.000 description 15
- 230000000712 assembly Effects 0.000 description 15
- 239000000203 mixture Substances 0.000 description 12
- 230000008569 process Effects 0.000 description 10
- 229910000679 solder Inorganic materials 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 7
- 239000004020 conductor Substances 0.000 description 5
- 235000012431 wafers Nutrition 0.000 description 5
- 238000009713 electroplating Methods 0.000 description 4
- 238000003825 pressing Methods 0.000 description 4
- 230000009969 flowable effect Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- ZGHQUYZPMWMLBM-UHFFFAOYSA-N 1,2-dichloro-4-phenylbenzene Chemical group C1=C(Cl)C(Cl)=CC=C1C1=CC=CC=C1 ZGHQUYZPMWMLBM-UHFFFAOYSA-N 0.000 description 2
- 239000000654 additive Substances 0.000 description 2
- 238000004873 anchoring Methods 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000003796 beauty Effects 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- CETPSERCERDGAM-UHFFFAOYSA-N ceric oxide Chemical compound O=[Ce]=O CETPSERCERDGAM-UHFFFAOYSA-N 0.000 description 1
- 229910000422 cerium(IV) oxide Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000032798 delamination Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000000835 fiber Substances 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 239000003365 glass fiber Substances 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- RHZWSUVWRRXEJF-UHFFFAOYSA-N indium tin Chemical compound [In].[Sn] RHZWSUVWRRXEJF-UHFFFAOYSA-N 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 239000011236 particulate material Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 150000003071 polychlorinated biphenyls Chemical class 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 229910052573 porcelain Inorganic materials 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000002787 reinforcement Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229920001169 thermoplastic Polymers 0.000 description 1
- 239000004416 thermosoftening plastic Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/486—Via connections through the substrate with or without pins
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
- H05K3/4046—Through-connections; Vertical interconnect access [VIA] connections using auxiliary conductive elements, e.g. metallic spheres, eyelets, pieces of wire
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49861—Lead-frames fixed on or encapsulated in insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
- H01L23/49894—Materials of the insulating layers or coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
- H01L2924/097—Glass-ceramics, e.g. devitrified glass
- H01L2924/09701—Low temperature co-fired ceramic [LTCC]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
- H05K2201/0979—Redundant conductors or connections, i.e. more than one current path between two points
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10227—Other objects, e.g. metallic pieces
- H05K2201/10378—Interposers
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
- H05K2201/10621—Components characterised by their electrical contacts
- H05K2201/10674—Flip chip
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
本發明係關於一種微電子總成,特定而言係關於一種互連組件。
諸如中介件等互連組件用於電子總成中以促進具有不同連接組態之組件之間的連接或提供一微電子總成中之組件之間的所需間隔。中介件可包括呈一電介質材料薄片或層之形式之一電介質元件,其具有在該薄片或層上或其內延伸之眾多導電跡線。該等跡線可提供於貫穿一單個電介質層之一個層級或多個層級中,由該層內之電介質材料之部分分離。該中介件亦可包括延伸穿過該電介質材料層以互連不同層級中之跡線之導電元件,諸如導電通孔。某些中介件用作微電子總成之組件。微電子總成通常包括一或多個經封裝微電子元件,諸如安裝於一基板上之一或多個半導體晶片。該中介件之導電元件可包括可用於進行與呈一印刷電路板(「PCB」)或諸如此類之形式之一較大基板或電路面板之電連接之導電跡線及端子。此配置促進達成裝置之所要功能性所需之電連接。該晶片可電連接至該等跡線且因此電連接至該等端子,以便可藉由將該電路面板之端子接合至該中介件上之接觸墊而將該封裝安裝至一較大電路面板。舉例而言,在微電子封裝中使用之某些中介件具有呈延伸穿過該電介質層之接針或柱之曝露端之形式之端子。在其他應用中,一中介件之端子可係形成於一重新
分佈層上之曝露墊或跡線之部分。
儘管迄今為止此項技術中對中介件及用於製作此等組件之方法之開發投入了大量努力,但需要進一步改良。
本發明之一實施例係關於一種用於製作一互連組件之方法。該方法包括形成遠離一參考表面延伸之複數個實質上剛性固體金屬柱。每一柱經形成而具有一第一及一第二對置端表面以及在該等第一與第二端表面之間延伸之一邊緣表面。然後,形成接觸該等邊緣表面且填充該等柱中之毗鄰者之間之空間的一電介質層。該電介質層具有毗鄰該等第一及第二端表面之第一及第二對置表面。該電介質層之材料具有小於每攝氏度百萬分之8(ppm/℃)之一熱膨脹係數。該方法亦包括完成該互連組件以使得該互連組件在該等柱之該等第一與第二端表面之間不具有沿一橫向方向延伸之互連件。該互連組件經進一步完成以使得其具有分別毗鄰該等第一及第二對置表面之第一複數個可濕觸點及第二複數個可濕觸點。該等第一可濕觸點及該等第二可濕觸點可用以將該互連組件接合至一微電子元件及一電路面板中之至少一者。該等第一可濕觸點或該等第二可濕觸點中之至少一者匹配一微電子元件之一面處之元件觸點之一空間分佈且該等第一可濕觸點或該等第二可濕觸點中之至少一者匹配在一電路面板之一面處曝露之電路觸點之一空間分佈。
該複數個柱可經形成以使得該等可濕觸點中之至少某些
可濕觸點由該等第一端表面或該等第二端表面界定。在一實施例中,該等第二可濕觸點中之至少某些第二可濕觸點可在該電介質層之該第一或第二表面上且可與該等第二端表面連接。此等可濕觸點可沿該電介質層之該第二表面自該等經連接第二端表面偏移。在此一實施例中,該等可濕觸點可界定一第一間距且該等第二可濕觸點可界定不同於該第一間距之一第二間距。
在該實施例之一變化形式中,該電介質層可係一第一電介質層,且該方法可進一步包括沿(舉例而言)該第一電介質層之第二表面形成一第二電介質層。該第二電介質層可具有該等第二可濕觸點中之至少某些第二可濕觸點所沿的一外部表面,且該等可濕觸點可藉由沿該第二電介質層形成之跡線與該等第二端表面連接。該方法可進一步包括沿該第一電介質層之另一表面形成一第三電介質層。該第三電介質層可具有該等其他可濕觸點中之至少某些其他可濕觸點所沿的一外部表面,且該等可濕觸點可藉由沿該第二電介質層形成之第二跡線與各別端表面連接。
形成該電介質層之該步驟可包括移除該電介質層之一部分以顯露該等柱之該等第一端表面或該等第二端表面中之至少一者。該第一電介質層可由諸如以下一材料形成:低溫共燒陶瓷、液晶聚合物、玻璃或高填充物含量環氧樹脂以及其他。該第一電介質層可經形成而在該等第一與第二表面之間具有至少10 μm之一厚度。
該複數個柱可由諸如以下材料形成:金、銅、銅合金、
鋁或鎳。此外,該等柱可形成於界定該參考表面之一剛性金屬層上,且完成該互連組件之該步驟可進一步包括選擇性地移除該剛性金屬層之部分以形成連接至第一複數個可濕觸點中之至少某些可濕觸點之複數個跡線。可藉由沿該剛性金屬層之選定區域電鍍該等柱而在該剛性金屬層上形成該等柱。另一選擇係,可藉由蝕刻一固體金屬層以自該等柱外部之區域移除金屬以便留下該固體金屬層之一部分以形成具有自其延伸之該等柱之該剛性金屬層來形成該等柱及該剛性金屬層。此一步驟可進一步包括移除該剛性金屬層之選定部分以形成在該等第一端表面中之至少某些第一端表面之間延伸之跡線。
該參考表面可由一重新分佈層之一內部表面界定,且該重新分佈層可具有該等第一可濕觸點中之至少某些第一可濕觸點沿其形成之一外部表面。該等第一可濕觸點可藉由形成於該重新分佈層內之第一跡線連接至該等第二端表面。
本發明之另一實施例係關於一種用於製作一微電子總成之方法。該方法可包括將根據前一實施例製作之一互連組件安裝至具有在上面形成之複數個第一接觸墊之一基板,以使得該等第一可濕觸點中之至少某些第一可濕觸點電連接至該等第一接觸墊。該方法可進一步包括將具有在上面形成之複數個第二接觸墊之一微電子元件安裝至該互連結構,使得該等第二接觸墊中之至少某些第二接觸墊電連接至該互連結構之該等第二可濕觸點。
本發明之一進一步實施例係關於一種用於製作一互連組件之方法。該方法包括在一載體上形成一重新分佈層,該重新分佈層包括在該載體上具有一第一表面及遠離其之一第二表面之一重新分佈電介質。複數個第一接觸墊可在其第一表面處不被基板覆蓋。複數個跡線使其部分嵌入於該基板內且進一步使其部分在其第二表面處不被基板覆蓋。該方法進一步包括形成遠離該重新分佈層延伸之複數個實質上剛性固體金屬柱。導電元件中之每一者包括電連結至該重新分佈層之一跡線之一基底、遠離該基底之一端表面及在該基底與該端表面之間延伸之一邊緣表面。然後,沿該第二表面之部分及不被該等柱覆蓋之跡線沈積一電介質材料層,且該電介質材料層沿該等柱之邊緣表面延伸至遠離該重新分佈層之一外部表面。該方法經實施以使得該等柱之端表面不被該電介質材料層覆蓋且使得該等柱之第一端表面與第二端表面之間不存在沿一橫向方向延伸之互連件。
本發明之另一實施例係關於一種互連組件。該互連組件包括複數個實質上剛性固體金屬柱,其各自具有一第一端表面、遠離該第一端表面之一第二端表面及在該等第一與第二端表面之間延伸之一邊緣表面。每一柱沿垂直於該等端表面之一方向延伸,且每一柱係貫穿其邊緣表面且在其邊緣表面處之一單個單體式金屬區。該組件亦包括直接接觸該等邊緣表面且填充該等柱中之毗鄰者之間之空間的具有小於每攝氏度百萬分之8(ppm/℃)之一熱膨脹係數之一
電介質層。該電介質層具有毗鄰該等第一及第二端表面之第一及第二對置表面,該等第一及第二表面沿橫向方向延伸。該互連組件在該等柱之該等第一與第二端表面之間無沿一橫向方向延伸之互連件。該互連組件具有分別毗鄰該等第一及第二對置表面之第一複數個可濕觸點及第二複數個可濕觸點。該等第一可濕觸點及該等第二可濕觸點可用以將該互連組件接合至一微電子元件及一電路面板中之至少一者。該等第一可濕觸點或該等第二可濕觸點中之至少一者匹配一微電子元件之一面處之元件觸點之一空間分佈且該等第一可濕觸點或該等第二可濕觸點中之至少一者匹配在一電路面板之一面處曝露之電路觸點之一空間分佈。
該等可濕觸點中之至少某些可濕觸點可由該等第一端表面或該等第二端表面界定。該等柱可由銅製成。該等實質上剛性固體金屬柱亦可由金、鋁或鎳製成。該等柱中之至少一者可包括毗鄰該第一端表面之一第一端區及毗鄰該第二端表面之一第二端區。此外,該至少一個柱可具有一軸及沿該軸在垂直方向上朝向或遠離該軸傾斜之一圓周表面,以使得圓周壁之斜率在該第一端區與該第二端區之間的一邊界處陡然改變。此外,該等柱可形成繞在該等第一與第二端表面之間延伸之一軸之回轉表面。在一實例中,該等回轉表面中之至少某些回轉表面可係截頭圓錐。另一選擇係,該等回轉表面中之至少某些回轉表面可沿其一部分係拋物線形。
第一電介質層可由諸如以下一材料製成:低溫共燒陶
瓷、液晶聚合物、玻璃及高填充物含量環氧樹脂。該第一電介質層可在該等第一與第二表面之間具有至少10 μm之一厚度。該厚度可進一步介於約30 μm與70 μm之間。
該等第一可濕觸點中之至少某些第一可濕觸點可與該等第一端表面連接且沿該電介質層之第一表面自該等經連接第一端表面偏移。該等第二可濕觸點中之至少某些第二可濕觸點可連接至該等第二端表面且可沿該電介質層之第二表面自該等經連接第二端表面偏移。該互連組件可進一步包括該第一電介質層之第一表面上之連接至該等柱之第一端中之至少某些第一端之複數個第一跡線。
該電介質層可係一第一電介質層,且該等第一可濕觸點可在沿該第一電介質層之第一表面安置之一第二電介質層之一外部表面上曝露且可藉由嵌入於該第二電介質層中之第一導電跡線與該等第一端表面連接。該等第二可濕觸點中之至少某些第二可濕觸點可沿該第二電介質層之第一表面自該等經連接第二端表面偏移,且該等第二可濕觸點可在沿該第一電介質層之第二表面安置之一第三電介質層之一外部表面上曝露。該等第二可濕觸點可藉由嵌入於該第三電介質層中之第二導電跡線與該等第二端表面連接。
該等第一可濕觸點可界定一第一間距且該等第二可濕觸點可界定小於該第一間距之一第二間距。在一個變化形式中,該第二間距可高達該第一間距之50%。
在本發明之一進一步實施例中,一種微電子總成可包括具有元件觸點之一微電子元件。該總成可進一步包括根據
前文所闡述實施例中之一者之一互連組件及上面具有電路觸點之一電路。該微電子元件之第一接觸墊中之至少某些第一接觸墊接合至該互連組件之柱之第一可濕觸點,且該等第二可濕觸點接合至該等電路觸點。
本文中,在可能的情形下使用相同參考編號來標示各圖共有之相同元件。出於說明性目的簡化圖式中之影像,且並未按比例繪示該等影像。
隨附圖式圖解說明本發明之例示性實施例,且因此不應將其視為限制可接納其他等效實施例之本發明範疇。
圖4至圖7展示在一製作方法之階段期間之一互連組件2。在圖8中以一完成形式展示互連組件2,其在一電介質層20內具有複數個柱10。柱10具有遠離彼此之端表面10A及10B,其中一邊緣表面14在其之間延伸。使端表面10A及10B在其對應表面228及226上不被電介質層20覆蓋。通常在自約50 μm至1000 μm之一範圍中選擇端表面10A及10B之寬度,舉例而言,200 μm至300 μm。柱210亦可呈導電接針之形式。柱10可形成於促進一微電子總成之元件之間的連接性之位置處。此等柱可具有不同外觀尺寸且組織成(舉例而言)具有在自100 μm至10000 μm之一範圍中(例如,400 μm至650 μm)之一間距之一或多個類格柵圖案。
電介質層20至少部分地在表面7上方延伸,表面7在圖13中由跡線30之部分及重新分佈電介質62之部分界定。電介
質層20可由(舉例而言)藉由化學反應固化以形成一聚合電介質之組合物形成,諸如可使用環氧樹脂及聚醯亞胺。在其他情形中,可流動組合物在一升高溫度下可係一熱塑性塑膠,其可藉由冷卻硬化至一固體條件。較佳地,電介質層20與組件2之特徵(舉例而言,包括柱10及跡線30)形成接合界面。用於電介質層20之材料可進一步包括影響電介質層20之性質之一或多種添加劑。舉例而言,此等添加劑可包括微粒材料(諸如二氧化矽或其他無機電介質)或纖維加固物(諸如短玻璃纖維)。
互連組件2可包括由具有一低熱膨脹係數(「CTE」)之一材料製成之一電介質層20。用以形成電介質層20之材料之CTE可在每攝氏度百萬分之8(「ppm/℃」)或更低之範圍中。諸如本文中所闡述之互連組件等組件在製造、測試或使用期間可經受頻繁高溫度及高溫度與低溫度之間的循環。在應用中,如圖10A及圖10B中所示,具有細間距接合界面之一或多個微電子元件可覆晶接合至具有一較低CTE電介質層20之一互連組件2。由於可將互連組件與(舉例而言)微電子元件6之間的CTE之差異減小至一更可管理之量。在此等情形中,接合界面處之經減小應力可准許接合界面處之焊料凸塊大小之減小以幫助達成較細間距。
此外,當一互連組件內之結構具有不同CTE時,其由於改變之溫度而膨脹及收縮之不同量可在電介質層220與柱210之間施加應力,此可在某些條件下導致分層或斷裂。因此,具有此一電介質材料層之一組件可比具有較高CTE
之組件使接針210在使用期間自所模製電介質層220內脫離之可能性更小。藉由形成具有一低CTE或較接近用以形成接針10之導電材料之CTE之CTE之電介質層20,結構將膨脹及收縮較接近的量,藉此可能減小接合界面失敗之可能性。可用以形成如本文中所闡述之一基板或互連組件中之一所模製電介質層20之電介質材料可包括各種低溫共燒陶瓷、各種液晶聚合物(「LCP」)及玻璃。具有一環氧樹脂基質之某些複合材料亦可展現一適當低之CTE。此等材料包括高填充物含量環氧樹脂複合物,其中填充物由玻璃或其他類似材料形成。
如圖中所示,互連組件2無在端表面10A與10B之間的電介質材料內在柱10或別處之間沿至少部分橫向方向(平行於電介質層20之表面26、28)伸展之任何導電互連件。跡線30或諸如此類可用以在端表面10A與10B之間的區域外部形成沿一橫向方向伸展之連接。在一實例中,電介質層20內不存在橫向連接。在另一實例中,在電介質層20內,唯一的連接由電介質層20之表面26、28之間的柱10形成。
在圖8之互連組件中,端表面10B可係用以使用焊料球或其他導電材料將柱10連接至另一組件之可濕觸點。舉例而言,在圖10A中,端表面10B用以將柱10連結至焊料球32,焊料球32又連結至一微電子元件6上之觸點50。可使用其他材料取代焊料球32以連結總成之組件之特徵(諸如銦錫或一導電矩陣)。另外,可將可濕金屬層或結構添加至互連組件2,互連組件2可係用於連接至其他微電子組件
之可濕觸點。此等可濕金屬層或結構可由鎳或Ni-Au或者有機保銲劑(「OSP」)製成。可係可濕觸點之結構包括跡線30之部分或者可與跡線30一起圖案化或可上覆跡線30或端表面10A、10B上之接觸墊34。舉例而言,圖9A展示可係電介質層20之表面26上之可濕觸點之墊34,其上覆柱10之端10B上且與其電連接。
如圖8中進一步所示,可濕觸點可提供為經由跡線30及其他導電結構(例如,導電通孔36)與端表面10A電互連之墊34。在一項實例中,跡線30可電連接至各別端表面10A且上覆各別端表面10A上且沿平行於一重新分佈層60中之表面28之一方向遠離其而延伸。跡線30可用以在自端表面10A之位置橫向偏移之一位置處提供一可濕觸點。在圖8中所示之實施例中,跡線30之多個層形成於重新分佈層60之一重新分佈電介質62內;然而,一單個層可用以達成一所要偏移組態。跡線之層藉由重新分佈電介質62之既在不同層中之跡線30又在相同層內之跡線30之間延伸之部分彼此分離。跡線30視需要使用導電通孔36連接於各層之間,導電通孔36形成穿過重新分佈電介質60之部分。自一重新分佈層60中之端表面10A偏移之一墊43陣列之一實例展示於圖3中之一示意圖中。
跡線30可具有不同寬度,包括小於柱10之端表面10A及10B之寬度之寬度(如圖3中所示)。此促進製作具有高路由密度之一互連組件。通常,跡線30之寬度在自約5 μm至100 μm之一範圍中選擇(例如,20 μm至40 μm);然而,跡
線之部分(諸如跡線30之用作可濕觸點之部分)或某些跡線本身可具有大於100 μm之寬度。跡線30與柱10一起可形成互連組件2之一電路。每一跡線30可連接至至少一個柱10或至少一個其他跡線。然而,某些跡線可「浮動」,此乃因其可與柱及其他跡線電斷開。同樣,柱中之一或多者可保持不連接至任何跡線。
具有一或多個重新分佈層60之互連組件2之一實施例可允許使用互連組件2來連接至具有不同於柱10之組態之一連接組態之一微電子組件。特定而言,互連組件2可組態有在組件之任一側上給予一可濕觸點陣列不同間距之一重新分佈層。如圖8中所示,用作形成於表面26上之可濕觸點之端表面10A之間距大於由表面64或重新分佈層60上之通孔36形成之可濕觸點之間距。圖9A中所示之實施例在此方面類似,此乃因係表面26上之墊34之可濕觸點之間距大於係外部表面64上之墊34之可濕觸點之間距。
如圖10A及圖10B中所示,呈圖9及圖10A中分別所示之形式中之任一者之互連組件2可用以連接具有具有不同間距或其他不同組態之各別觸點之兩個組件。在圖10A中所示之實例中,微電子元件6具有觸點50,觸點50具有小於印刷電路板(「PCB」)12上之觸點52之間距之一間距。PCB 12之觸點52連結至端表面10B,其充當其可濕觸點,且微電子元件6之觸點50連結至互連組件2之通孔墊34,互連組件2相對於圖8之繪示反轉。除上覆端表面10B上之墊34充當用於使用焊料球32附接至PCB 12之觸點52之可濕觸點
外,圖10B中所示之實施例類似於10A中所示之實施例。
圖9B展示具有沿表面26形成之一第二重新分佈層70之互連組件2之一實施例。除在所示實施例中觸點34上覆外部表面74之部分上且電連接至不被表面74覆蓋之導電通孔36外,重新分佈層70類似於重新分佈層60。墊34藉由跡線30及形成於重新分佈電介質72內之額外導電通孔36連接至端表面10B中之各別者。此外,墊34自其各別端表面10B偏移以可用作表面74上之可濕觸點,其係不同於端表面10B之一組態。在所示實施例中,由墊34形成之可濕觸點具有比端表面10B大之一間距及甚至比表面64上之可用作表面64上之可濕觸點之觸點34之間距大之一間距。此一配置可用以形成在其各別表面之間相差至少1.5之一因子且在某些實施例中至少約2之一因子之可濕觸點之間距。注意,墊32可上覆任一表面64或74上之通孔36上而形成。另一選擇係,墊34可藉由以下方式直接連接至跡線30:藉由接合之一形式或藉由與其整體形成且在表面64及74中之任一者上曝露。圖9B中所示之組件2之實施例可用於一總成中以在如圖10A及圖10B中所示之一類似配置中附接於一微電子元件與一PCB之間,且可允許該微電子元件與該PCB之導電特徵之間的間距的一甚至更大差異。
微電子元件或裝置可使用諸如一球接合(如所示)等技術或使用其他技術安裝於基板上。類似地,此等技術可用於將彼此堆疊作為額外組件之基板連接至本文中所示之總成。此等總成之進一步實例展示及闡述於第7,759,782號美
國專利中及第2010/0273293號美國專利申請公開案中,其揭示內容以整體引用之方式併入本文中。舉例而言,一互連組件可安置於一PCB上且連接至該PCB,該PCB包括一導電EMI屏蔽物。然後,柱之端表面可焊料接合至PCB之接觸墊,其中EMI屏蔽物球接合至互連組件之一周邊跡線用於接地至屏蔽物。此外,本文中所論述之互連組件可經互連以形成多中介件總成。此一總成可包括彼此上覆之兩個互連組件。經堆疊互連組件中之一者可(舉例而言)具有形成於其所模製電介質層中之一凹部,以接納(而不電子連接至)接合至另一互連組件之一微電子封裝。
如圖13中所示,柱10可包括各種組態之邊緣表面14。邊緣表面14A展示為沿各別端表面10A與10B之間的實質上筆直線延伸。因此,邊緣表面14A可沿在端表面10A與10B之間延伸之一軸形成一實質上圓柱形狀。邊緣表面14C在大小不同之端表面10A與10B之間延伸,以使得邊緣表面14C形成一實質上截頭圓錐形狀。另一選擇係,類似於在不同大小之基底之間延伸之14C之一邊緣表面可形成由一拋物線形成之一回轉表面。
邊緣表面14B經形成而具有一第一部分14Bi及一第二部分14Bii,以使得邊緣表面14B之在第一部分14Bi內之部分向外傾斜至面表面28。邊緣表面14B之在第二部分14Bii內之部分背對表面28向內傾斜,以使得邊緣表面14B之斜率在形成於第一部分14Bi與第二部分14Bii之間的一邊界處陡然改變。在一實施例中,此邊界在邊緣表面14B中形成脊
15,從而將第一部分14Bi與第二部分14Bii劃分開。脊15或另一陡然轉變可位於各別端表面10A與10B之間的無限數目個位置中之任一者中,包括接近其之間的中點或靠近端表面10A或端表面10B中之任一者。藉由形成具有邊緣表面14B之柱10,如所闡述,在其中形成一錨定特徵(諸如脊15),其幫助將柱10在電介質層20內固定到位。具有錨定特徵之導電突出部之實例(諸如柱或接針)展示及闡述於第2008/0003402號美國專利申請公開案中,其揭示內容以整體引用之方式併入本文中。進一步實例展示及闡述於第12/838,974號美國專利申請案中,其揭示內容以整體引用之方式併入本文中。
在用於製作互連組件2之一方法中,如圖8中所示,可在剛性金屬層4上形成柱10。如圖2中所示,剛性金屬層可在其中包括兩個層,諸如一導電金屬層4a及一障壁或蝕刻停止層4b。另一選擇係,剛性金屬層4可呈一載體層之形式,稍後自該載體層移除程序中組件2'。可(諸如)藉由在可形成剛性金屬層4之部分之一電共同層上電鍍一導電金屬或藉由自安置於一蝕刻停止層4b上之一固體金屬層6(如圖2中所示)蝕刻柱10而單體地形成柱10。在其中藉由諸如半蝕刻或諸如此類之一程序形成柱10之實施例中,端表面10A被視為沿一理論平面而存在,該理論平面係沿層4之柱10與表面7之間的界面而形成。圖4展示形成於層4上之一表面7上之柱10,從而遠離其而延伸;然而,在其他實施例中,稱柱10遠離其而延伸之表面7可包括在前述替代結
構中之任一者上。如圖4至圖6中所示,層4可表示此等結構中之任一者,包括如圖2中所示之此等多層結構。
在圖5中,電介質層20形成於柱10之邊緣表面14上方及端表面10B之間的表面7之部分上方。在模製程序中,在所要位置中引入一可流動組合物且使其固化以形成電介質層。如先前所論述,該組合物可係基本上任何將固化至一固體形式且形成一電介質之材料且可進一步係一低CTE可固化材料。在模製過程之一例示性實施例期間,可將程序中組件2夾於可係一模製工具之部分之一按壓板與一支力元件(counter element)之間。該支力元件可靠著柱10之端表面10B且可將可流動模製組合物注入或以其他方式引入至表面7與支力元件之間的空間中。
可經由該支力元件中之至少一個開口或澆口注入模製組合物。槽可進一步用作所陷獲空氣之逸出通道,且亦可排出模製組合物之多餘材料。在完成模製程序後,旋即移除該按壓板及該支力元件。在某些例項中,在完成模製步驟時,柱之端表面10B無模製組合物。在其他例項中,模製組合物之一薄膜可上覆某些或所有柱10之端表面10B上。在此等例項中,可藉由將所模製電介質層之表面26曝露至攻擊所模製電介質之一簡單電漿蝕刻或灰化程序來移除該薄膜。可用於曝露柱10之頂部10B之其他程序包括研磨、磨光或拋光。在另一變體中,電介質材料組合物可提供為安置於柱之端表面上或在支力元件與柱之端表面嚙合之前安置於支力元件上之一塊,以便在使柱與支力元件鄰接時
將組合物迫使至柱之間的空間中。
在一替代實施例中,程序中組件2可係併入有用於形成程序中組件之複數個類似結構之一較大框架之一部分。在此一實施例中,模製工具之按壓板及支力元件在整個框架上方延伸。然後,在模製過程期間,將模製組合物同時引入至組件與支力元件之間的空間中。在完成模製程序後旋即移除按壓板及支力元件之後,可將組件與框架分離(例如,切開)。另一選擇係,此分離可在添加墊或者一或多個重新分佈層之步驟之後發生。
模製步驟可形成具有與柱2之端表面10B共面之一表面26之電介質元件或電介質層。模製步驟亦可形成具有與表面7嚙合且因此與柱10之端表面10A共面之一表面28之電介質層。
可藉由形成沿表面28之一或多個重新分佈層(諸如重新分佈層60)或沿表面26之重新分佈層70而完成互連組件2,如圖8及圖9B中所示。該完成亦可包括在表面26、28、64或74中之任一者上形成墊34,如上文所闡述且如圖9A中所示,或如另外所期望。舉例而言,重新分佈層60可經形成而包括藉由蝕刻掉跡線30之所要區域之間的層4之選定部分而形成之跡線30,如關於圖7進一步闡述。導電跡線30可使用一蝕刻程序由(舉例而言)層4a及4b形成。然後,可沿跡線30之間且視情況跡線30上方之表面28施加重新分佈電介質62之至少一部分。此可形成整個重新分佈層60或其一部分。然後,可連同導電通孔36一起形成重新分佈電介
質62之其他跡線30及部分以形成一多層重新分佈層60,如先前所闡述。
另一選擇係,諸如在其中在一非導電載體或諸如此類上形成接針之一實施例中,可移除該載體,從而曝露表面28且產生圖6B之結構。然後,(諸如)藉由直接圖案化跡線30而在表面28上形成跡線30。另一選擇係,可藉由將一單獨金屬層電鍍或接合至端表面10A且使其沿表面28延伸且然後蝕刻該層以移除跡線30之間的區域而形成跡線30。如上文所闡述可繼續此程序以形成一多層重新分佈層。作為一進一步替代方案,可單獨形成具有嵌入於一重新分佈電介質中之跡線30之一重新分佈層且沿各別表面28及26將其連結至端表面10A或10B中之任一者。
在一進一步實施例中,接針可由主要金屬(例如,Cu及諸如此類)之一單個層製作。接針10可使用一蝕刻程序或一電鍍程序由金屬形成。然後,可使用上文參考圖5所闡述之程序形成電介質層20。然後,可使用一蝕刻程序由與柱10相對之層之剩餘金屬形成導電跡線30。可根據上文所闡述之各種方法完成程序中組件。
用於形成一互連組件2之一替代方法展示於圖11至圖13中。在圖11中,展示一重新分佈層60形成於一載體80上。在圖12中,然後藉由電鍍或藉由蝕刻形成柱10,如上文所闡述,以使得端表面10A上覆跡線30之連接至對應偏移可濕表面之選定部分上,該等對應偏移可濕表面可係(舉例而言)不被重新分佈電介質62覆蓋之墊34。在圖13中,在
柱10之間的重新分佈層30之表面7'上方且沿柱10之邊緣表面14形成電介質層20。然後,可自載體80移除互連組件2或可在自載體80移除之前在表面26上形成一第二電介質層70或墊32。
上文所闡述之互連組件可用於多種多樣的電子系統之構造中,如圖14中所示。舉例而言,根據本發明之一進一步實施例之一系統90可包括一微電子總成4,其係由一微電子元件6與一互連組件2之總成(其類似於如圖10A中所示之一微電子元件6與互連組件2之微電子總成4)形成之一單元。所示實施例以及互連組件或其總成之其他變化形式(如上文所闡述)可結合其他電子組件92及94使用。在所繪示實例中,組件92可係一半導體晶片或封裝或者包括一半導體晶片之其他總成,而組件94係一顯示螢幕,但可使用任何其他組件。當然,儘管出於說明之目的在圖14中僅繪示兩個額外組件,但該系統可包括任何數目個此等組件。在一進一步變體中,可使用包括一微電子元件及一互連組件之任何數目個微電子總成。微電子總成以及組件92及94安裝於一共同殼體91(示意性地以點線繪示)中,且視需要彼此電互連以形成所要電路。在所示例示性系統中,該系統包括一電路面板96,諸如一撓性印刷電路板,且該電路面板包括將組件彼此互連之眾多導體98,其中的僅一者繪示於圖14中。然而,此僅係例示性的;可使用用於製作電連接之任何合適結構,包括可連接至接觸墊或諸如此類或者與其係整體之若干個跡線。此外,電路面板96可係類似
於上面具有觸點52之PCB 12之一結構,且可使用焊料球32或諸如此類連接至互連組件2。殼體91繪示為可用於(舉例而言)一蜂巢式電話或個人數位助理中之類型之一可攜式殼體,且螢幕94在該殼體之表面處曝露。在結構90包括一光敏元件(諸如一成像晶片)之情形下,亦可提供一透鏡99或其他光學裝置以將光路由至該結構。同樣,圖14中所示之經簡化系統90僅係例示性;可使用上文所論述之結構製作其他系統,包括通常被視為固定結構之系統,諸如膝上型電腦、路由器及諸如此類。
儘管本文已參考特定實施例闡述了本發明,但應瞭解,此等實施例僅說明本發明之原理及應用。因此,應瞭解,可對說明性實施例進行眾多修改且可設想出其他配置,而此並不背離隨附申請專利範圍所定義之本發明之精神及範疇。
2‧‧‧互連組件/組件/程序中組件
2'‧‧‧程序中組件
4‧‧‧剛性金屬層/層/微電子總成
4a‧‧‧導電金屬層/層
4b‧‧‧障壁或蝕刻停止層/層
6‧‧‧微電子元件/固體金屬層
7‧‧‧表面
7'‧‧‧表面
10‧‧‧柱/接針
10a‧‧‧端表面
10b‧‧‧端表面/端/頂部
12‧‧‧印刷電路板
14a‧‧‧邊緣表面
14b‧‧‧邊緣表面
14c‧‧‧邊緣表面
20‧‧‧電介質層
26‧‧‧表面
28‧‧‧表面/面表面
30‧‧‧跡線/重新分佈層
32‧‧‧焊料球/墊
34‧‧‧接觸墊/墊/通孔墊/觸點
36‧‧‧導電通孔/通孔
50‧‧‧觸點
52‧‧‧觸點
60‧‧‧重新分佈層/重新分佈電介質
62‧‧‧重新分佈電介質
64‧‧‧表面/外部表面
70‧‧‧第二重新分佈層/重新分佈層/第二電介質層
72‧‧‧重新分佈電介質
74‧‧‧外部表面/表面
80‧‧‧載體
90‧‧‧系統/結構
91‧‧‧共同殼體/殼體
92‧‧‧電子組件/組件
94‧‧‧電子組件/組件/螢幕
96‧‧‧電路面板
98‧‧‧導體
99‧‧‧透鏡
圖1係可用以形成根據本發明之一實施例之一互連裝置之部分的一結構的一俯視圖;圖2係圖1中所展示之結構之一側視圖;圖3係根據本發明之一實施例之一互連組件之一俯視圖;圖4及圖5展示在製作之各種步驟期間的根據本發明之一實施例之一互連組件;圖6A及圖6B展示在根據本發明之實施例之一製作方法之替代步驟期間一互連組件之變化;圖7展示根據本發明之一實施例之一製作方法中之一進
一步步驟;圖8展示根據本發明之一實施例之一互連組件;圖9A及圖9B展示包括對圖8之實施例之添加之一互連組件之替代實施例;圖10A及圖10B展示分別包括根據圖8及圖9A之實施例之互連組件之一微電子總成之變化形式;圖11至圖13展示在一替代製作程序期間之一互連組件;及圖14展示包括如圖10A及圖10B中所示之一微電子總成之一電子系統。
2‧‧‧互連組件/組件/程序中組件
10b‧‧‧端表面/端/頂部
26‧‧‧表面
30‧‧‧跡線/重新分佈層
Claims (42)
- 一種用於製作一互連組件之方法,其包含:提供具有遠離一參考表面延伸之複數個實質上剛性固體金屬柱之一元件,每一柱具有一第一及一第二對置端表面以及在該等第一與第二端表面之間延伸之一邊緣表面,每一柱具有貫穿該邊緣表面且在該邊緣表面處之一單個單體式金屬區;形成具有小於每攝氏度百萬分之8(ppm/℃)之一熱膨脹係數之一電介質層,其接觸該等邊緣表面且填充該等柱中之毗鄰者之間的空間,該電介質層具有毗鄰該等第一及第二端表面之第一及第二對置表面;及完成該互連組件,該互連組件在該等柱之該等第一與第二端表面之間不具有在該等柱之間沿一橫向方向延伸之導電互連件,該互連組件具有分別毗鄰該等第一及第二對置表面之第一複數個可濕觸點及第二複數個可濕觸點,該等第一可濕觸點及該等第二可濕觸點可用以將該互連組件接合至一微電子元件或一電路面板中之至少一者,該等第一可濕觸點或該等第二可濕觸點中之至少一者經組態以用於接合至一微電子元件之一面上之元件觸點且該等第一可濕觸點或該等第二可濕觸點中之至少一者經組態以用於接合至一電路面板之一面上之電路觸點,其中完成該互連組件之該步驟包括:形成導電元件,包括與該等第二端表面電連接之該等第二可濕觸點中之 至少某些第二可濕觸點,其中該等第二可濕觸點中之至少某些第二可濕觸點沿該電介質層之該第二表面自該等經連接第二端表面偏移。
- 如請求項1之方法,其中該等可濕觸點中之至少某些可濕觸點由該等第一端表面或該等第二端表面界定。
- 如請求項1之方法,其中形成該電介質層之該步驟進一步包括:移除該電介質層之一部分以顯露該等柱之該等第一端表面或第二端表面中之至少一者。
- 如請求項1之方法,其中由選自由以下各項組成之群組之一材料形成該第一電介質層:低溫共燒陶瓷、液晶聚合物、玻璃或高填充物含量環氧樹脂。
- 如請求項1之方法,其中由以下各項組成之群組中之至少一者形成該複數個柱:金、銅、銅合金、鋁及鎳。
- 如請求項1之方法,其中該第一電介質層在該等第一與第二表面之間具有至少10μm之一厚度。
- 如請求項1之方法,其中該等第一可濕觸點界定一第一間距,且其中該等第二可濕觸點界定不同於該第一間距之一第二間距。
- 如請求項1之方法,其中該電介質層係一第一電介質層,且完成該互連組件之該步驟包括沿該第一電介質層之該第二表面形成一第二電介質層,該第二電介質層具有該等第二可濕觸點中之至少某些第二可濕觸點在其上之一表面,其中該等第二可濕觸點經由沿該第二電介質層延伸之第一跡線與該等第二端表面電連接。
- 如請求項8之方法,其中完成該互連組件之該步驟包括:沿該第一電介質層之該第一表面形成一第三電介質層,該第三電介質層具有該等第一可濕觸點中之至少某些第一可濕觸點在其上之一表面,其中該等第一可濕觸點經由沿該第三電介質層延伸之第二跡線與該等第一端表面電連接。
- 如請求項1之方法,其中提供該元件之該步驟包括:在界定該參考表面之一金屬層上形成該等柱,完成該互連組件之該步驟進一步包括選擇性地移除該金屬層之部分以形成在該等第一端表面處自該等柱延伸之複數個跡線。
- 如請求項10之方法,其中該形成該等柱包括:沿該金屬層之選定區域電鍍該等柱。
- 如請求項1之方法,其中提供該元件之該步驟包括:藉由蝕刻一金屬層以自該等柱外部之區域移除金屬以便留下其一經薄化部分來形成該等柱,完成該互連組件之該步驟進一步包括選擇性地移除該金屬層之該經薄化部分之部分以形成在該等第一端表面處自該等柱延伸之複數個跡線。
- 如請求項10之方法,其中選擇性地移除該金屬層之部分之該步驟形成在該等第一端表面處於該等柱中之至少某些柱之間延伸之該等跡線中之至少某些跡線。
- 如請求項1之方法,其中藉由一重新分佈電介質之一內部表面界定該參考表面,該重新分佈電介質具有該等第 一可濕觸點中之至少某些第一可濕觸點在其上之一外部表面,其中該等第一可濕觸點經由沿該重新分佈電介質延伸之第一跡線與該等第二端表面電連接。
- 一種用於製作一微電子總成之方法,其包括:將如請求項1製作之一互連組件安裝至上面具有複數個第一觸點之一基板,以使得該等第一可濕觸點中之至少某些第一可濕觸點與該等第一觸點電連接;及將在其一面處具有複數個第二觸點之一微電子元件安裝至該互連組件,以使得該等第二觸點中之至少某些第二觸點與該互連組件之該等第二可濕觸點電連接。
- 如請求項15之方法,其中安裝該微電子元件之該步驟包括:經由導電接合材料塊連結該等第二觸點與該等第二可濕觸點。
- 如請求項16之方法,其中安裝該互連組件與該基板之該步驟包括:經由導電接合材料塊連結該等第一觸點與該等第一可濕觸點。
- 一種用於製作一微電子互連組件之方法,其包含:在一載體上形成一重新分佈層,該重新分佈層包括:一重新分佈電介質,其具有在該載體上之一第一表面及遠離該第一表面之一第二表面;複數個導電第一連接元件,其在該第一表面處不被該重新分佈電介質覆蓋;及複數個導電跡線,其沿該重新分佈電介質延伸使得其部分在該重新分佈電介質之該第二表面處不被該重新分佈電介質覆蓋; 形成遠離該重新分佈層延伸之複數個實質上剛性固體金屬柱,該等柱中之每一者包括一基底,至少某些柱係與該重新分佈層之一各別跡線電連接,該等柱具有遠離該基底之端表面及在該等基底與該等端表面之間延伸之邊緣表面;及然後形成上覆該重新分佈層上且填充該等柱之間之空間的一電介質層,該互連組件在該電介質層之一表面處具有複數個可濕觸點,該等可濕觸點可用以將該互連組件接合至一微電子元件或一電路面板中之至少一者,且其中該互連組件在該等柱之該等第一與第二端表面之間不具有沿一橫向方向延伸之任何互連件。
- 一種互連組件,其包含:複數個實質上剛性固體金屬柱,其各自具有一第一端表面、遠離該第一端表面之一第二端表面及在該等第一與第二端表面之間延伸之一邊緣表面,每一柱沿垂直於該等端表面之一方向延伸,每一柱係貫穿該邊緣表面且在該邊緣表面處之一單個單體式金屬區;及一電介質層,其具有小於每攝氏度百萬分之8(ppm/℃)之一熱膨脹係數,直接接觸該等邊緣表面且填充該等柱中之毗鄰者之間的空間,該電介質層具有毗鄰該等第一及第二端表面之一第一及第二對置表面,該等第一及第二表面沿橫向方向延伸,該互連組件在該等柱之該等第一與第二端表面之間不具有沿一橫向方向延伸之導電互連件,該互連組件具有 分別毗鄰該等第一及第二對置表面之第一複數個可濕觸點及第二複數個可濕觸點,該等第一可濕觸點及該等第二可濕觸點可用以將互連元件接合至一微電子元件及一電路面板中之至少一者,該等第一可濕觸點或該等第二可濕觸點中之至少一者匹配一微電子元件之一面處之元件觸點之一空間分佈且該等第一可濕觸點或該等第二可濕觸點中之至少一者匹配在一電路面板之一面處曝露之電路觸點之一空間分佈,其中該互連組件包括導電元件,其包括與該等第二端表面電連接之該等第二可濕觸點中之至少某些第二可濕觸點,其中該等第二可濕觸點中之至少某些第二可濕觸點沿該電介質層之該第二表面自該等經連接第二端表面偏移。
- 一種包括如請求項19之互連組件之微電子總成,其進一步包含微電子元件,其中該等第一可濕觸點匹配該微電子元件之該面處之元件觸點之該空間分佈且該等元件觸點經由導電接合材料塊與該等第一可濕觸點連結。
- 一種包括如請求項20之微電子總成之總成,其進一步包含該電路面板,其中該等第二可濕觸點匹配該電路面板之該面處之電路觸點之該空間分佈且該等電路觸點經由導電接合材料塊與該等第二可濕觸點連結。
- 如請求項19之互連組件,其中該等可濕觸點中之至少某些可濕觸點由該等第一端表面或該等第二端表面界定。
- 如請求項19之互連組件,其中該電介質層基本上由選自 以下各項之一材料組成:低溫共燒陶瓷、液晶聚合物、玻璃及高填充物含量環氧樹脂。
- 如請求項19之互連組件,其中該等柱由銅製成。
- 如請求項19之互連組件,其中該等柱基本上由選自由以下各項組成之群組之至少一種金屬組成:銅、金、鋁及鎳。
- 如請求項19之互連組件,其中該電介質層在該等第一與第二表面之間具有至少10μm之一厚度。
- 如請求項26之互連組件,其中該厚度介於約30μm與70μm之間。
- 如請求項19之互連組件,其中該等第一可濕觸點中之至少某些第一可濕觸點連接至該等第一端表面且沿該電介質層之該第一表面自該等經連接第一端表面偏移。
- 如請求項28之互連組件,其中該電介質層係一第一電介質層且該電介質層之該第一表面係該第一電介質層之一第一表面,其中該等第一可濕觸點在上覆該第一電介質層之該第一表面上之一第二電介質層之一表面處曝露且藉由嵌入於該第二電介質層中之第一導電跡線與該等第一端表面連接。
- 如請求項29之互連組件,其中該等第二可濕觸點中之至少某些第二可濕觸點沿該電介質層之該第二表面自該等經連接第二端表面偏移,且其中該等第二可濕觸點在上覆該第一電介質層之該第二表面上之一第三電介質層之一表面處曝露且藉由嵌入於該第三電介質層中之第二導 電跡線與該等第二端表面連接。
- 如請求項28之互連組件,其中該等第二可濕觸點中之至少某些第二可濕觸點與該等第二端表面連接且沿該電介質層之該第二表面自該等經連接第二端表面偏移。
- 如請求項19之互連組件,其進一步包括該電介質層之該第一表面上之複數個第一跡線,該複數個第一跡線與該等實質上剛性固體金屬柱之第一端中之至少某些第一端連接。
- 如請求項19之互連組件,其中該等第一可濕觸點界定一第一間距且該等第二可濕觸點界定小於該第一間距之一第二間距。
- 如請求項33之組件,其中該第二間距匹配在一微電子元件之一面處曝露之電路觸點之一空間分佈,其中該第一間距匹配在一電路面板之一面處曝露之電路觸點之一空間分佈,且其中該第二間距小於或等於該第一間距之50%。
- 如請求項19之互連組件,其中該等柱中之至少一者包括毗鄰該第一端表面之一第一端區及毗鄰該第二端表面之一第二端區,且其中該至少一個柱具有一軸及沿該軸在垂直方向上朝向或遠離該軸傾斜之一圓周表面,以使得圓周壁之斜率在該第一端區與該第二端區之間的一邊界處陡然改變。
- 如請求項19之組件,其中該等柱形成繞在該等第一與第二端表面之間延伸之一軸之回轉表面。
- 如請求項36之組件,其中該等回轉表面中之至少某些回轉表面係截頭圓錐。
- 如請求項36之組件,其中該等回轉表面中之至少某些回轉表面沿其一部分係拋物線形。
- 一種具有互連組件之總成,其包括:一微電子元件,其具有面向該等第一可濕觸點之元件觸點;如請求項19之一互連組件;及一電路面板,其上面具有面向該等第二可濕觸點之電路觸點;其中該微電子元件之該等元件觸點中之至少某些元件觸點經由導電塊連結至該互連組件之該等第一可濕觸點且該等第二可濕觸點經由導電塊接合至該等電路觸點中之至少某些電路觸點。
- 一種具有微電子總成之系統,其包含:如請求項20之一微電子總成及電連接至該微電子總成之一或多個其他電子組件。
- 如請求項40之系統,其進一步包含一殼體,該微電子總成及該等其他電子組件係安裝至該殼體。
- 如請求項40之系統,其進一步包含上面具有電路觸點之一電路面板,其中該等第二可濕觸點經由導電塊與該等電路觸點中之某些電路觸點連結,且其中該等電子組件中之至少另一者電連接至該等電路觸點中之其他電路觸點。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/091,800 US8709933B2 (en) | 2011-04-21 | 2011-04-21 | Interposer having molded low CTE dielectric |
Publications (2)
Publication Number | Publication Date |
---|---|
TW201301973A TW201301973A (zh) | 2013-01-01 |
TWI491326B true TWI491326B (zh) | 2015-07-01 |
Family
ID=46045119
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW101114254A TWI491326B (zh) | 2011-04-21 | 2012-04-20 | 具有模塑低熱膨脹係數電介質之中介件 |
Country Status (7)
Country | Link |
---|---|
US (2) | US8709933B2 (zh) |
EP (1) | EP2700090A1 (zh) |
JP (1) | JP2014512695A (zh) |
KR (1) | KR101918139B1 (zh) |
CN (1) | CN103635993A (zh) |
TW (1) | TWI491326B (zh) |
WO (1) | WO2012145484A1 (zh) |
Families Citing this family (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2009136495A1 (ja) | 2008-05-09 | 2009-11-12 | 国立大学法人九州工業大学 | チップサイズ両面接続パッケージ及びその製造方法 |
KR101767108B1 (ko) | 2010-12-15 | 2017-08-11 | 삼성전자주식회사 | 하이브리드 기판을 구비하는 반도체 패키지 및 그 제조방법 |
US8803269B2 (en) | 2011-05-05 | 2014-08-12 | Cisco Technology, Inc. | Wafer scale packaging platform for transceivers |
US20130070437A1 (en) * | 2011-09-20 | 2013-03-21 | Invensas Corp. | Hybrid interposer |
US8896089B2 (en) * | 2011-11-09 | 2014-11-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interposers for semiconductor devices and methods of manufacture thereof |
US8957518B2 (en) * | 2012-01-04 | 2015-02-17 | Mediatek Inc. | Molded interposer package and method for fabricating the same |
US8664768B2 (en) | 2012-05-03 | 2014-03-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interposer having a defined through via pattern |
US9281292B2 (en) * | 2012-06-25 | 2016-03-08 | Intel Corporation | Single layer low cost wafer level packaging for SFF SiP |
US8884427B2 (en) * | 2013-03-14 | 2014-11-11 | Invensas Corporation | Low CTE interposer without TSV structure |
US9165878B2 (en) | 2013-03-14 | 2015-10-20 | United Test And Assembly Center Ltd. | Semiconductor packages and methods of packaging semiconductor devices |
US9087777B2 (en) * | 2013-03-14 | 2015-07-21 | United Test And Assembly Center Ltd. | Semiconductor packages and methods of packaging semiconductor devices |
CN103311216B (zh) * | 2013-05-20 | 2016-02-24 | 江苏长电科技股份有限公司 | 高密度多层线路芯片倒装封装结构及制作方法 |
US20150206855A1 (en) * | 2014-01-22 | 2015-07-23 | Mediatek Inc. | Semiconductor package |
CN105321892B (zh) * | 2014-07-17 | 2018-10-26 | 日月光半导体制造股份有限公司 | 半导体衬底及其制造方法 |
US9583426B2 (en) | 2014-11-05 | 2017-02-28 | Invensas Corporation | Multi-layer substrates suitable for interconnection between circuit modules |
CN105655309B (zh) * | 2014-11-27 | 2018-08-28 | 鉝晶国际科技有限公司 | 无晶片基材的中介层的制作方法 |
US9679862B2 (en) * | 2014-11-28 | 2017-06-13 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor device having conductive bumps of varying heights |
KR102279152B1 (ko) * | 2014-12-11 | 2021-07-19 | 엘지이노텍 주식회사 | 배선용 인터포저 및 이를 구비하는 전자 모듈 |
US10115647B2 (en) * | 2015-03-16 | 2018-10-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Non-vertical through-via in package |
US10283492B2 (en) | 2015-06-23 | 2019-05-07 | Invensas Corporation | Laminated interposers and packages with embedded trace interconnects |
US9852994B2 (en) | 2015-12-14 | 2017-12-26 | Invensas Corporation | Embedded vialess bridges |
US10978423B2 (en) | 2015-12-22 | 2021-04-13 | Intel Corporation | Projecting contacts and method for making the same |
TWI605557B (zh) * | 2015-12-31 | 2017-11-11 | 矽品精密工業股份有限公司 | 電子封裝件及其製法與基板結構 |
US10283445B2 (en) * | 2016-10-26 | 2019-05-07 | Invensas Corporation | Bonding of laminates with electrical interconnects |
US10181447B2 (en) | 2017-04-21 | 2019-01-15 | Invensas Corporation | 3D-interconnect |
US10361158B2 (en) * | 2017-08-29 | 2019-07-23 | Micron Technology, Inc. | Integrated assemblies having structures along a first pitch coupled with structures along a second pitch different from the first pitch |
US10573573B2 (en) * | 2018-03-20 | 2020-02-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Package and package-on-package structure having elliptical conductive columns |
CN111599687B (zh) * | 2019-02-21 | 2022-11-15 | 奥特斯科技(重庆)有限公司 | 具有高刚度的超薄部件承载件及其制造方法 |
US20230140738A1 (en) * | 2021-10-30 | 2023-05-04 | Raymond Won Bae | Microelectronic test and package interface substrates, devices, and methods of manufacture thereof alignment improvement of interconnect on buildup redistribution layers |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW512467B (en) * | 1999-10-12 | 2002-12-01 | North Kk | Wiring circuit substrate and manufacturing method therefor |
TW200512843A (en) * | 2003-06-11 | 2005-04-01 | Fry Metals Inc | Thermoplastic fluxing underfill composition and method |
Family Cites Families (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04369898A (ja) * | 1991-06-19 | 1992-12-22 | Hitachi Ltd | 多層配線基板及びその製造方法 |
US5454161A (en) * | 1993-04-29 | 1995-10-03 | Fujitsu Limited | Through hole interconnect substrate fabrication process |
US5455390A (en) | 1994-02-01 | 1995-10-03 | Tessera, Inc. | Microelectronics unit mounting with multiple lead bonding |
US5629241A (en) * | 1995-07-07 | 1997-05-13 | Hughes Aircraft Company | Microwave/millimeter wave circuit structure with discrete flip-chip mounted elements, and method of fabricating the same |
JP3311215B2 (ja) | 1995-09-28 | 2002-08-05 | 株式会社東芝 | 半導体装置 |
JPH11307938A (ja) * | 1998-04-18 | 1999-11-05 | Ibiden Co Ltd | コア基板、コア基板の製造方法及び多層プリント配線板 |
JP4043146B2 (ja) * | 1999-06-25 | 2008-02-06 | イビデン株式会社 | パッケージ基板 |
JP2001077499A (ja) * | 1999-09-03 | 2001-03-23 | Toshiba Corp | 複合配線基板およびその製造方法、それに用いる配線基板、並びに半導体装置 |
JP2001326459A (ja) * | 2000-05-16 | 2001-11-22 | North:Kk | 配線回路基板とその製造方法 |
KR20010094893A (ko) | 2000-04-07 | 2001-11-03 | 정보영 | 손가방용 소매치기방지장치 |
JP2002050870A (ja) * | 2000-08-01 | 2002-02-15 | Hitachi Chem Co Ltd | 接続基板とその接続基板を用いた多層配線板と半導体パッケージ用基板と半導体パッケージ並びに接続基板の製造方法とその方法を用いた多層配線板の製造方法と半導体パッケージ用基板の製造方法と半導体パッケージの製造方法 |
JP4283609B2 (ja) * | 2003-07-15 | 2009-06-24 | テセラ・インターコネクト・マテリアルズ,インコーポレイテッド | 配線回路基板の製造方法、配線回路基板および多層配線基板の製造方法 |
US8641913B2 (en) | 2003-10-06 | 2014-02-04 | Tessera, Inc. | Fine pitch microcontacts and method for forming thereof |
US7759782B2 (en) * | 2006-04-07 | 2010-07-20 | Tessera, Inc. | Substrate for a microelectronic package and method of fabricating thereof |
JP4899604B2 (ja) * | 2006-04-13 | 2012-03-21 | ソニー株式会社 | 三次元半導体パッケージ製造方法 |
US20100044860A1 (en) * | 2008-08-21 | 2010-02-25 | Tessera Interconnect Materials, Inc. | Microelectronic substrate or element having conductive pads and metal posts joined thereto using bond layer |
JPWO2010024233A1 (ja) * | 2008-08-27 | 2012-01-26 | 日本電気株式会社 | 機能素子を内蔵可能な配線基板及びその製造方法 |
JP5526575B2 (ja) * | 2009-03-30 | 2014-06-18 | 凸版印刷株式会社 | 半導体素子用基板の製造方法および半導体装置 |
US8164158B2 (en) * | 2009-09-11 | 2012-04-24 | Stats Chippac, Ltd. | Semiconductor device and method of forming integrated passive device |
US8482111B2 (en) | 2010-07-19 | 2013-07-09 | Tessera, Inc. | Stackable molded microelectronic packages |
US8736066B2 (en) * | 2010-12-02 | 2014-05-27 | Tessera, Inc. | Stacked microelectronic assemby with TSVS formed in stages and carrier above chip |
US8978247B2 (en) | 2012-05-22 | 2015-03-17 | Invensas Corporation | TSV fabrication using a removable handling structure |
-
2011
- 2011-04-21 US US13/091,800 patent/US8709933B2/en active Active
-
2012
- 2012-04-19 CN CN201280030721.6A patent/CN103635993A/zh active Pending
- 2012-04-19 EP EP12719539.4A patent/EP2700090A1/en not_active Withdrawn
- 2012-04-19 KR KR1020137030913A patent/KR101918139B1/ko active IP Right Grant
- 2012-04-19 JP JP2014506540A patent/JP2014512695A/ja active Pending
- 2012-04-19 WO PCT/US2012/034209 patent/WO2012145484A1/en active Application Filing
- 2012-04-20 TW TW101114254A patent/TWI491326B/zh not_active IP Right Cessation
-
2014
- 2014-03-21 US US14/221,486 patent/US9406532B2/en active Active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW512467B (en) * | 1999-10-12 | 2002-12-01 | North Kk | Wiring circuit substrate and manufacturing method therefor |
TW200512843A (en) * | 2003-06-11 | 2005-04-01 | Fry Metals Inc | Thermoplastic fluxing underfill composition and method |
Also Published As
Publication number | Publication date |
---|---|
JP2014512695A (ja) | 2014-05-22 |
EP2700090A1 (en) | 2014-02-26 |
US8709933B2 (en) | 2014-04-29 |
TW201301973A (zh) | 2013-01-01 |
WO2012145484A1 (en) | 2012-10-26 |
KR101918139B1 (ko) | 2018-11-13 |
KR20140029458A (ko) | 2014-03-10 |
US9406532B2 (en) | 2016-08-02 |
CN103635993A (zh) | 2014-03-12 |
US20140206184A1 (en) | 2014-07-24 |
US20120267751A1 (en) | 2012-10-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI491326B (zh) | 具有模塑低熱膨脹係數電介質之中介件 | |
US10319673B2 (en) | Low CTE interposer | |
TWI479971B (zh) | 佈線板,其製造方法及具有佈線板之半導體裝置 | |
EP1763295A2 (en) | Electronic component embedded board and its manufacturing method | |
US8513792B2 (en) | Package-on-package interconnect stiffener | |
US20070170582A1 (en) | Component-containing module and method for producing the same | |
KR20070059186A (ko) | 상호접속 소자를 제조하는 구조와 방법, 및 이 상호접속소자를 포함하는 다층 배선 기판 | |
CN108476585A (zh) | Pcb混合重分布层 | |
CN101499445A (zh) | 半导体器件及其制造方法 | |
WO2008111546A2 (en) | Semiconductor device having semiconductor structure bodies on upper and lower surfaces thereof, and method of manufacturing the same | |
TWI578475B (zh) | 基板及具有用於增加的柱高之介電質移除之基板的總成 | |
US20170062370A1 (en) | Electronic component device | |
KR20100082551A (ko) | 인터포저 및 집적회로 칩 내장 인쇄회로기판 | |
US20130070437A1 (en) | Hybrid interposer | |
US20130270695A1 (en) | Second Level Interconnect Structures and Methods of Making the Same | |
KR102050011B1 (ko) | 반도체 패키지용 상호 연결 구조체 및 상호 연결 구조체의 제조 방법 | |
JP2009004813A (ja) | 半導体搭載用配線基板 | |
US20130068516A1 (en) | High io substrates and interposers without vias | |
CN108305864B (zh) | 端子 | |
US20070085217A1 (en) | Mounting board and semiconductor device | |
TW202331952A (zh) | 半導體封裝 | |
TW202339135A (zh) | 半導體封裝 | |
CN117096126A (zh) | 封装基板及其制法 | |
TW201828396A (zh) | 新型端子 | |
KR20150062544A (ko) | 인쇄회로기판 및 이를 포함하는 칩 패키지 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM4A | Annulment or lapse of patent due to non-payment of fees |