JP2014512695A - 成形された低cte誘電体を有するインターポーザ - Google Patents
成形された低cte誘電体を有するインターポーザ Download PDFInfo
- Publication number
- JP2014512695A JP2014512695A JP2014506540A JP2014506540A JP2014512695A JP 2014512695 A JP2014512695 A JP 2014512695A JP 2014506540 A JP2014506540 A JP 2014506540A JP 2014506540 A JP2014506540 A JP 2014506540A JP 2014512695 A JP2014512695 A JP 2014512695A
- Authority
- JP
- Japan
- Prior art keywords
- end surface
- contact
- dielectric layer
- contacts
- post
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004377 microelectronic Methods 0.000 claims abstract description 55
- 229910052751 metal Inorganic materials 0.000 claims abstract description 45
- 239000002184 metal Substances 0.000 claims abstract description 45
- 238000004519 manufacturing process Methods 0.000 claims abstract description 20
- 238000000034 method Methods 0.000 claims description 66
- 230000008569 process Effects 0.000 claims description 24
- 239000000463 material Substances 0.000 claims description 20
- 239000007787 solid Substances 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 11
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 10
- 238000009826 distribution Methods 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 10
- 239000004593 Epoxy Substances 0.000 claims description 7
- 229920000106 Liquid crystal polymer Polymers 0.000 claims description 6
- 239000004977 Liquid-crystal polymers (LCPs) Substances 0.000 claims description 6
- 239000010949 copper Substances 0.000 claims description 6
- 239000000945 filler Substances 0.000 claims description 6
- 239000011521 glass Substances 0.000 claims description 6
- 238000007747 plating Methods 0.000 claims description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 5
- 239000000919 ceramic Substances 0.000 claims description 5
- 229910052802 copper Inorganic materials 0.000 claims description 5
- 239000010931 gold Substances 0.000 claims description 5
- 229910052759 nickel Inorganic materials 0.000 claims description 5
- 229910052782 aluminium Inorganic materials 0.000 claims description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 4
- 229910052737 gold Inorganic materials 0.000 claims description 4
- 229910000881 Cu alloy Inorganic materials 0.000 claims description 2
- 238000009736 wetting Methods 0.000 claims 3
- 238000005304 joining Methods 0.000 claims 2
- 125000003700 epoxy group Chemical group 0.000 claims 1
- 229920000647 polyepoxide Polymers 0.000 claims 1
- 230000001568 sexual effect Effects 0.000 claims 1
- 239000010410 layer Substances 0.000 description 139
- 239000011295 pitch Substances 0.000 description 24
- 238000000465 moulding Methods 0.000 description 14
- 239000000203 mixture Substances 0.000 description 12
- 239000003989 dielectric material Substances 0.000 description 10
- 229910000679 solder Inorganic materials 0.000 description 6
- 230000000712 assembly Effects 0.000 description 5
- 238000000429 assembly Methods 0.000 description 5
- ZGHQUYZPMWMLBM-UHFFFAOYSA-N 1,2-dichloro-4-phenylbenzene Chemical compound C1=C(Cl)C(Cl)=CC=C1C1=CC=CC=C1 ZGHQUYZPMWMLBM-UHFFFAOYSA-N 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 230000009969 flowable effect Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000007792 addition Methods 0.000 description 2
- 239000000654 additive Substances 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 238000004873 anchoring Methods 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000032798 delamination Effects 0.000 description 1
- 239000000835 fiber Substances 0.000 description 1
- 239000003365 glass fiber Substances 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- RHZWSUVWRRXEJF-UHFFFAOYSA-N indium tin Chemical compound [In].[Sn] RHZWSUVWRRXEJF-UHFFFAOYSA-N 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 239000011236 particulate material Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000002787 reinforcement Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 229920005992 thermoplastic resin Polymers 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/486—Via connections through the substrate with or without pins
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
- H05K3/4046—Through-connections; Vertical interconnect access [VIA] connections using auxiliary conductive elements, e.g. metallic spheres, eyelets, pieces of wire
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49861—Lead-frames fixed on or encapsulated in insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
- H01L23/49894—Materials of the insulating layers or coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
- H01L2924/097—Glass-ceramics, e.g. devitrified glass
- H01L2924/09701—Low temperature co-fired ceramic [LTCC]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
- H05K2201/0979—Redundant conductors or connections, i.e. more than one current path between two points
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10227—Other objects, e.g. metallic pieces
- H05K2201/10378—Interposers
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
- H05K2201/10621—Components characterised by their electrical contacts
- H05K2201/10674—Flip chip
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
【選択図】図13
Description
本出願は、2011年4月21日に出願された、米国特許出願第13/091,800号の継続であり、その開示は参照により本明細書に援用される。
Claims (43)
- 相互接続構成要素を製造する方法であって、
基準面から延びる複数の実質的に剛性の中実金属ポストを有する要素を提供する工程であって、各ポストが、第1の端部表面及び反対の第2の端部表面と、前記第1の端部表面と前記第2の端部表面との間に延びる縁部表面とを有し、前記各ポストが、前記縁部表面全体にわたって、かつ前記縁部表面で単一のモノリシック金属領域を有する、工程と、
前記縁部表面と接触しかつ前記ポストの隣接するポスト間の空隙を満たし、かつ8ppm/℃未満の熱膨張係数を有する誘電体層を形成する工程であって、前記誘電体層が、前記第1の端部表面及び前記第2の端部表面に隣接する第1表面及び反対の第2表面を有する、工程と、
前記相互接続構成要素を完成させる工程であって、前記相互接続構成要素が、前記ポストの前記第1の端部表面と前記第2の端部表面との間に前記ポスト間で横方向に広がる導電性相互接続を有さず、前記相互接続構成要素が、前記第1表面及び反対の第2表面にそれぞれ隣接する、第1の複数の濡れ性の接点及び第2の複数の濡れ性の接点を有し、前記第1の濡れ性の接点及び前記第2の濡れ性の接点が、前記相互接続構成要素を超小型電子素子及び回路パネルの少なくとも一方に接合するのに使用可能であり、前記第1の濡れ性の接点及び前記第2の濡れ性の接点の少なくとも一方が、超小型電子素子の面上の要素接点に接合するように構成され、前記第1の濡れ性の接点及び前記第2の濡れ性の接点の少なくとも一方が、回路パネルの面上の回路接点に接合するように構成される、工程と、
を有する、方法。 - 前記濡れ性の接点の少なくとも幾つかが、前記第1の端部表面又は前記第2の端部表面により構成される、請求項1に記載の方法。
- 前記誘電体層を形成する工程は、前記誘電体層の一部分を除去して、前記ポストの前記第1の端部表面及び前記第2の端部表面の少なくとも一方を露出させることを更に含む、請求項1に記載の方法。
- 前記第1の誘電体層が、低温共焼成セラミック、液晶ポリマー、ガラス、及び高フィラー含有エポキシからなる群から選択される材料から形成される、請求項1に記載の方法。
- 前記複数のポストが、金、銅、銅合金、アルミニウム、及びニッケルからなる群の少なくとも1つから形成される、請求項1に記載の方法。
- 前記第1の誘電体層が、前記第1表面と第2表面との間で少なくとも10μmの厚さを有する、請求項1に記載の方法。
- 前記相互接続構成要素を完成させる工程は、前記第2の端部表面と電気的に接続する前記第2の濡れ性の接点の少なくとも幾つかを含む、導電性素子を形成することを含み、前記第2の濡れ性の接点の少なくとも幾つかが、前記接続された第2の端部表面から、前記誘電体層の前記第2表面に沿ってオフセットされる、請求項1に記載の方法。
- 前記第1の濡れ性の接点が第1のピッチを構成し、前記第2の濡れ性の接点が前記第1のピッチと異なる第2のピッチを構成する、請求項7に記載の方法。
- 前記誘電体層が第1の誘電体層であり、前記相互接続構成要素を完成させる工程が、前記第1の誘電体層の前記第2表面に沿って第2の誘電体層を形成することを含み、前記第2の誘電体層が、前記第2の濡れ性の接点の少なくとも一部が上に存在する表面を有し、前記第2の濡れ性の接点と前記第2の端部表面とが、前記第2の誘電体層に沿って延在する第1のトレースにより電気的に接続される、請求項7に記載の方法。
- 前記相互接続構成要素を完成させる工程は、前記第1の誘電体層の第1表面に沿って第3の誘電体層を形成することを含み、前記第3の誘電体層が前記第1の濡れ性の接点の少なくとも幾つかが上に存在する表面を有し、前記第1の濡れ性の接点と前記第1の端部表面とが前記第3の誘電体層に沿って延在する第2のトレースにより電気的に接続される、請求項9に記載の方法。
- 前記要素を提供する工程は、前記基準面を構成する金属層上に前記ポストを形成することを含み、前記相互接続構成要素を完成させる工程は、前記金属層の一部を選択的に除去して、前記ポストから延在する複数のトレースを前記第1の端部表面に形成することを更に含む、請求項1に記載の方法。
- 前記ポストを形成することが、前記金属層の選択された領域に沿って前記ポストをメッキすることを含む、請求項11に記載の方法。
- 前記要素を提供する工程は、前記金属層の薄くなった部分を残すように、金属層をエッチングして、前記ポストの外側の領域から金属を除去することによって、前記ポストを形成することを含み、前記相互接続構成要素を完成させる工程は、前記金属層の薄くなった部分を選択的に除去して、前記ポストから延在する複数のトレースを前記第1の端部表面に形成することを含む、請求項1に記載の方法。
- 前記金属層の一部分を選択的に除去することは、前記第1の端部表面に前記ポストの少なくとも幾つかの間に延在するトレースの少なくとも一部を形成する、請求項11に記載の方法。
- 前記基準面が再分配誘電体の内側表面により構成され、前記再分配誘電体が、前記第1の濡れ性の接点の少なくとも幾つかが上に存在する外側表面を有し、前記第1の濡れ性の接点と前記第2の端部表面とが、前記再分配誘電体に沿って延在する第1のトレースにより電気的に接続される、請求項1に記載の方法。
- 超小型電子アセンブリの製造方法であって、
請求項1により製造された相互接続構成要素を、複数の第1の接点を上に有する基板に、第1の濡れ性の接点の少なくとも幾つかと前記複数の第1の接点とが電気的に接続されるように、実装する工程と、 複数の第2の接点を有する超小型電子素子をその面において前記相互接続構成要素に、前記複数の第2の接点の少なくとも幾つかと前記相互接続構成要素の第2の濡れ性の接点とが電気的に接続されるように、実装する工程と、
有する、方法。 - 前記超小型電子素子を実装する工程は、前記第2の接点と前記第2の濡れ性の高い接点とを導電性接合材料の塊により接合することを含む、請求項16に記載の方法。
- 前記相互接続構成要素を前記基板に実装する工程は、前記第1の接点と前記第1の濡れ性の接点とを導電性接合材料の塊により接合することを含む、請求項17に記載の方法。
- 超小型電子の相互接続構成要素の製造方法であって、
再分配層をキャリア上に形成する工程であって、前記再分配層が、前記キャリア上の第1表面及び前記キャリアから隔った第2表面を有する再分配誘電体と、前記第1表面に前記再分配誘電体から露出した複数の導電性の第1の接続素子と、前記第2表面に前記再分配誘電体から露出した部分を有する、前記再分配誘電体に沿って延在する複数の導電性トレースとを含む、工程と、
前記再分配層から延びる複数の実質的に剛性の中実金属ポストを形成する工程であって、前記ポストの各々が基部を含み、少なくとも一部が前記再分配層のそれぞれのトレースと電気的に接続され、前記ポストが、前記基部から隔った端部表面と、前記基部と前記端部表面との間に延びる縁部表面とを有する、工程と、
前記再分配層を覆いかつ前記ポスト間の空隙を満たす誘電体層を形成する工程であって、前記相互接続構成要素が前記誘電体層の表面に、複数の濡れ性の接点を有し、前記濡れ性の接点が、前記相互接続構成要素を超小型電子素子及び回路パネルの少なくとも一方に接合するのに使用可能であり、前記相互接続構成要素が、前記ポストの第1の端部表面と第2の端部表面との間で横方向に広がるいかなる相互接続も有さない、工程と、
を有する、方法。 - 相互接続構成要素であって、
第1の端部表面、前記第1の端部表面から隔った第2の端部表面、及び前記第1の端部表面と前記第2の端部表面との間に延びる縁部表面を各々有する、複数の実質的に剛性の中実金属ポストであって、各ポストが、前記端部表面に垂直な方向に延在し、各ポストが、前記縁部表面全体にわたって、かつ前記縁部表面で単一のモノリシック金属領域である、複数の実質的に剛性の中実金属ポストと、
前記縁部表面と直接接触しかつ前記ポストの隣接するポスト間の空隙を満たし、8ppm/℃未満の熱膨張係数を有する誘電体層であって、前記誘電体層が、前記第1の端部表面及び前記第2の端部表面に隣接する第1表面及び反対の第2表面を有し、前記第1表面及び第2表面が横方向に広がる、誘電体層と、を備え、
前記相互接続構成要素が、前記ポストの前記第1の端部表面と前記第2の端部表面との間に横方向に広がる導電性相互接続を有さず、前記相互接続構成要素が前記第1表面及び反対の前記第2表面にそれぞれ隣接する、第1の複数の濡れ性の接点及び第2の複数の濡れ性の接点を有し、前記第1の濡れ性の高い接点及び前記第2の濡れ性の高い接点が、相互接続素子を超小型電子素子及び回路パネルの少なくとも一方に接合するのに使用可能であり、前記第1の濡れ性の接点及び前記第2の濡れ性の接点の少なくとも一方が、超小型電子素子の面において要素接点の空間分布に一致し、前記第1の濡れ性の接点及び前記第2濡れ性の接点の少なくとも一方が、回路パネルの面に露出した、回路接点の空間分布に一致する、相互接続構成要素。 - 請求項20に記載の相互接続構成要素を含み、前記超小型電子素子を更に備え、前記第1の濡れ性の接点が前記要素接点の空間分布に前記超小型電子素子の面において一致し、前記要素接点が導電性接合材料の塊により前記第1の濡れ性の接点と接合されている、超小型電子アセンブリ。
- 請求項21に記載の超小型電子アセンブリを含み、前記回路パネルを更に備え、前記第2の濡れ性の接点が、前記回路接点の空間分布に前記超小型電子素子の面において一致し、前記回路接点が導電性接合材料の塊により前記第2の濡れ性の接点と連結されている、アセンブリ。
- 前記濡れ性の接点の少なくとも幾つかが、前記第1の端部表面又は前記第2の端部表面により構成される、請求項20に記載の相互接続構成要素。
- 前記第1の誘電体層が、本質的に低温共焼成セラミック、液晶ポリマー、ガラス、及び高フィラー含有エポキシから選択される材料からなる、請求項20に記載の相互接続構成要素。
- 前記ポストが銅から作られる、請求項20に記載の構造体。
- 前記ポストが、本質的に銅、金、アルミニウム、及びニッケルからなる群から選択される少なくとも1つの金属からなる、請求項20に記載の構造体。
- 前記誘電体層が、前記第1表面と前記第2表面との間で少なくとも10μmの厚さを有する、請求項20に記載の構造体。
- 前記厚さが、約30μm〜70μmである、請求項27に記載の構造体。
- 前記第1の濡れ性の接点の少なくとも幾つかが、前記第1の端部表面に接続され、かつ前記接続された第1の端部表面から、前記誘電体層の前記第1表面に沿ってオフセットされる、請求項20に記載の相互接続構成要素。
- 前記誘電体層が第1の誘電体層であり、前記第1の濡れ性の接点が、前記第1の誘電体層の前記第1表面を覆う第2の誘電体層の表面に露出し、かつ前記第2の誘電体層に埋め込まれた第1の導電性トレースにより、前記第1の端部表面と接続される、請求項29に記載の相互接続構成要素。
- 前記第2の濡れ性の接点の少なくとも幾つかが、前記接続された第2の端部表面から、前記誘電体層の前記第2表面に沿ってオフセットされ、前記第2の濡れ性の接点が、前記第1の誘電体層の前記第2表面を覆う第3の誘電体層の表面に露出し、かつ前記第3の誘電体層に埋め込まれた第2の導電性トレースにより前記第2の端部表面と接続される、請求項30に記載の相互接続構成要素。
- 前記第2の濡れ性の接点の少なくとも幾つかが、前記第2の端部表面に接続され、かつ前記接続された第2の端部表面から、前記誘電体層の第2の表面に沿ってオフセットされる、請求項29に記載の相互接続構成要素。
- 前記実質的に剛性の中実金属ポストの前記第1の端部の少なくとも幾つかと接続される、前記第1の誘電体層の前記第1の表面上の複数の第1のトレースを更に含む、請求項20に記載の相互接続構成要素。
- 前記第1の濡れ性の接点が第1のピッチを構成し、前記第2の濡れ性の接点が前記第1のピッチよりも小さい第2のピッチを構成する、請求項20に記載の相互接続構成要素。
- 前記第2のピッチが、超小型電子素子の面に露出した回路接点の空間分布に一致し、前記第1のピッチが、回路パネルの面に露出した回路接点の空間分布に一致し、前記第2のピッチが、前記第1のピッチの50%以下である、請求項34に記載の構成要素。
- 前記ポストの少なくとも1つが、前記第1の端部表面に隣接する第1の端部領域と、前記第2の端部表面に隣接する第2の端部領域とを含み、前記少なくとも1つのポストが、周辺の壁の勾配が前記第1の端部領域と前記第2の端部領域との間の境界で急激に変化するように、軸線に沿って垂直方向で前記軸線に向かって又は前記軸線から遠ざかって勾配を有する前記軸線及び周面を有する、請求項20に記載の相互接続構成要素。
- 前記ポストが、前記第1の端部表面と前記第2の端部表面との間に延在する軸線の周りに回転表面を形成する、請求項20に記載の構成要素。
- 前記回転表面の少なくとも一部が切頭円錐である、請求項37に記載の構成要素。
- 前記回転表面の少なくとも一部がその一部に沿った放物線である、請求項37に記載の構成要素。
- アセンブリであって、
第1の濡れ性の接点と面する要素接点を有する、超小型電子素子と、
請求項20に記載の相互接続構成要素と、
第2の濡れ性の高い接点と面する回路接点を上に有する回路と、を備え、
前記超小型電子素子の前記要素接点の少なくとも幾つかと前記相互接続構成要素の前記第1の濡れ性の接点とが、導電性塊により連結され、前記第2の濡れ性の接点と前記回路接点の少なくとも一部とが導電性塊により接合される、アセンブリ。 - システムであって、
請求項21に記載の超小型電子アセンブリと、前記超小型電子アセンブリに電気的に接続された1つ以上の他の電子構成要素とを備える、システム。 - ハウジングを更に備え、前記超小型電子アセンブリ及び前記他の電子構成要素が前記ハウジングに実装されている、請求項41に記載のシステム。
- 回路接点を上に有する回路パネルを更に備え、前記第2の濡れ性の接点と前記回路接点の一部とが導電性塊により接合され、前記電子構成要素の少なくとももう一つと前記回路接点の他の接点とが電気的に接続される、請求項41に記載のシステム。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/091,800 US8709933B2 (en) | 2011-04-21 | 2011-04-21 | Interposer having molded low CTE dielectric |
US13/091,800 | 2011-04-21 | ||
PCT/US2012/034209 WO2012145484A1 (en) | 2011-04-21 | 2012-04-19 | Interposer having molded low cte dielectric |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2014512695A true JP2014512695A (ja) | 2014-05-22 |
Family
ID=46045119
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014506540A Pending JP2014512695A (ja) | 2011-04-21 | 2012-04-19 | 成形された低cte誘電体を有するインターポーザ |
Country Status (7)
Country | Link |
---|---|
US (2) | US8709933B2 (ja) |
EP (1) | EP2700090A1 (ja) |
JP (1) | JP2014512695A (ja) |
KR (1) | KR101918139B1 (ja) |
CN (1) | CN103635993A (ja) |
TW (1) | TWI491326B (ja) |
WO (1) | WO2012145484A1 (ja) |
Families Citing this family (30)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8557700B2 (en) | 2008-05-09 | 2013-10-15 | Invensas Corporation | Method for manufacturing a chip-size double side connection package |
KR101767108B1 (ko) | 2010-12-15 | 2017-08-11 | 삼성전자주식회사 | 하이브리드 기판을 구비하는 반도체 패키지 및 그 제조방법 |
US8803269B2 (en) | 2011-05-05 | 2014-08-12 | Cisco Technology, Inc. | Wafer scale packaging platform for transceivers |
US20130070437A1 (en) * | 2011-09-20 | 2013-03-21 | Invensas Corp. | Hybrid interposer |
US8896089B2 (en) * | 2011-11-09 | 2014-11-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interposers for semiconductor devices and methods of manufacture thereof |
US8957518B2 (en) * | 2012-01-04 | 2015-02-17 | Mediatek Inc. | Molded interposer package and method for fabricating the same |
US8664768B2 (en) * | 2012-05-03 | 2014-03-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interposer having a defined through via pattern |
US9281292B2 (en) | 2012-06-25 | 2016-03-08 | Intel Corporation | Single layer low cost wafer level packaging for SFF SiP |
US9087777B2 (en) | 2013-03-14 | 2015-07-21 | United Test And Assembly Center Ltd. | Semiconductor packages and methods of packaging semiconductor devices |
US8884427B2 (en) | 2013-03-14 | 2014-11-11 | Invensas Corporation | Low CTE interposer without TSV structure |
US9165878B2 (en) | 2013-03-14 | 2015-10-20 | United Test And Assembly Center Ltd. | Semiconductor packages and methods of packaging semiconductor devices |
CN103311216B (zh) * | 2013-05-20 | 2016-02-24 | 江苏长电科技股份有限公司 | 高密度多层线路芯片倒装封装结构及制作方法 |
US20150206855A1 (en) * | 2014-01-22 | 2015-07-23 | Mediatek Inc. | Semiconductor package |
CN105321892B (zh) * | 2014-07-17 | 2018-10-26 | 日月光半导体制造股份有限公司 | 半导体衬底及其制造方法 |
US9583426B2 (en) | 2014-11-05 | 2017-02-28 | Invensas Corporation | Multi-layer substrates suitable for interconnection between circuit modules |
KR20160064031A (ko) * | 2014-11-27 | 2016-06-07 | 어드밴스 프로세스 인테그레이트 테크놀로지 리미티드 | 웨이퍼 기판을 사용하지 않는 인터포저층의 제작 방법 |
US9679862B2 (en) * | 2014-11-28 | 2017-06-13 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor device having conductive bumps of varying heights |
KR102279152B1 (ko) * | 2014-12-11 | 2021-07-19 | 엘지이노텍 주식회사 | 배선용 인터포저 및 이를 구비하는 전자 모듈 |
US10115647B2 (en) * | 2015-03-16 | 2018-10-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Non-vertical through-via in package |
US10283492B2 (en) | 2015-06-23 | 2019-05-07 | Invensas Corporation | Laminated interposers and packages with embedded trace interconnects |
US9852994B2 (en) | 2015-12-14 | 2017-12-26 | Invensas Corporation | Embedded vialess bridges |
US10978423B2 (en) | 2015-12-22 | 2021-04-13 | Intel Corporation | Projecting contacts and method for making the same |
TWI605557B (zh) * | 2015-12-31 | 2017-11-11 | 矽品精密工業股份有限公司 | 電子封裝件及其製法與基板結構 |
US10283445B2 (en) * | 2016-10-26 | 2019-05-07 | Invensas Corporation | Bonding of laminates with electrical interconnects |
US10181447B2 (en) | 2017-04-21 | 2019-01-15 | Invensas Corporation | 3D-interconnect |
US10361158B2 (en) * | 2017-08-29 | 2019-07-23 | Micron Technology, Inc. | Integrated assemblies having structures along a first pitch coupled with structures along a second pitch different from the first pitch |
US10573573B2 (en) * | 2018-03-20 | 2020-02-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Package and package-on-package structure having elliptical conductive columns |
CN115547846A (zh) * | 2019-02-21 | 2022-12-30 | 奥特斯科技(重庆)有限公司 | 部件承载件及其制造方法和电气装置 |
US20230140738A1 (en) * | 2021-10-30 | 2023-05-04 | Raymond Won Bae | Microelectronic test and package interface substrates, devices, and methods of manufacture thereof alignment improvement of interconnect on buildup redistribution layers |
US12040284B2 (en) | 2021-11-12 | 2024-07-16 | Invensas Llc | 3D-interconnect with electromagnetic interference (“EMI”) shield and/or antenna |
Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04369898A (ja) * | 1991-06-19 | 1992-12-22 | Hitachi Ltd | 多層配線基板及びその製造方法 |
JPH0722100A (ja) * | 1993-04-29 | 1995-01-24 | Fujitsu Ltd | スルーホールを有する相互接続体とその製造方法 |
JPH11307938A (ja) * | 1998-04-18 | 1999-11-05 | Ibiden Co Ltd | コア基板、コア基板の製造方法及び多層プリント配線板 |
JP2001007248A (ja) * | 1999-06-25 | 2001-01-12 | Ibiden Co Ltd | パッケージ基板 |
JP2001077499A (ja) * | 1999-09-03 | 2001-03-23 | Toshiba Corp | 複合配線基板およびその製造方法、それに用いる配線基板、並びに半導体装置 |
JP2001326459A (ja) * | 2000-05-16 | 2001-11-22 | North:Kk | 配線回路基板とその製造方法 |
JP2002050870A (ja) * | 2000-08-01 | 2002-02-15 | Hitachi Chem Co Ltd | 接続基板とその接続基板を用いた多層配線板と半導体パッケージ用基板と半導体パッケージ並びに接続基板の製造方法とその方法を用いた多層配線板の製造方法と半導体パッケージ用基板の製造方法と半導体パッケージの製造方法 |
JP2005038898A (ja) * | 2003-07-15 | 2005-02-10 | North:Kk | 配線回路基板の製造方法、配線回路基板および多層配線基板の製造方法 |
JP2007287803A (ja) * | 2006-04-13 | 2007-11-01 | Sony Corp | 三次元半導体パッケージ製造方法 |
US20100044860A1 (en) * | 2008-08-21 | 2010-02-25 | Tessera Interconnect Materials, Inc. | Microelectronic substrate or element having conductive pads and metal posts joined thereto using bond layer |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5455390A (en) | 1994-02-01 | 1995-10-03 | Tessera, Inc. | Microelectronics unit mounting with multiple lead bonding |
US5629241A (en) * | 1995-07-07 | 1997-05-13 | Hughes Aircraft Company | Microwave/millimeter wave circuit structure with discrete flip-chip mounted elements, and method of fabricating the same |
JP3311215B2 (ja) | 1995-09-28 | 2002-08-05 | 株式会社東芝 | 半導体装置 |
TW512467B (en) * | 1999-10-12 | 2002-12-01 | North Kk | Wiring circuit substrate and manufacturing method therefor |
KR20010094893A (ko) | 2000-04-07 | 2001-11-03 | 정보영 | 손가방용 소매치기방지장치 |
US7166491B2 (en) | 2003-06-11 | 2007-01-23 | Fry's Metals, Inc. | Thermoplastic fluxing underfill composition and method |
US8641913B2 (en) | 2003-10-06 | 2014-02-04 | Tessera, Inc. | Fine pitch microcontacts and method for forming thereof |
US7759782B2 (en) | 2006-04-07 | 2010-07-20 | Tessera, Inc. | Substrate for a microelectronic package and method of fabricating thereof |
US8692135B2 (en) * | 2008-08-27 | 2014-04-08 | Nec Corporation | Wiring board capable of containing functional element and method for manufacturing same |
JP5526575B2 (ja) * | 2009-03-30 | 2014-06-18 | 凸版印刷株式会社 | 半導体素子用基板の製造方法および半導体装置 |
US8164158B2 (en) * | 2009-09-11 | 2012-04-24 | Stats Chippac, Ltd. | Semiconductor device and method of forming integrated passive device |
US8482111B2 (en) | 2010-07-19 | 2013-07-09 | Tessera, Inc. | Stackable molded microelectronic packages |
US8736066B2 (en) * | 2010-12-02 | 2014-05-27 | Tessera, Inc. | Stacked microelectronic assemby with TSVS formed in stages and carrier above chip |
US8978247B2 (en) | 2012-05-22 | 2015-03-17 | Invensas Corporation | TSV fabrication using a removable handling structure |
-
2011
- 2011-04-21 US US13/091,800 patent/US8709933B2/en active Active
-
2012
- 2012-04-19 EP EP12719539.4A patent/EP2700090A1/en not_active Withdrawn
- 2012-04-19 KR KR1020137030913A patent/KR101918139B1/ko active IP Right Grant
- 2012-04-19 WO PCT/US2012/034209 patent/WO2012145484A1/en active Application Filing
- 2012-04-19 CN CN201280030721.6A patent/CN103635993A/zh active Pending
- 2012-04-19 JP JP2014506540A patent/JP2014512695A/ja active Pending
- 2012-04-20 TW TW101114254A patent/TWI491326B/zh not_active IP Right Cessation
-
2014
- 2014-03-21 US US14/221,486 patent/US9406532B2/en active Active
Patent Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04369898A (ja) * | 1991-06-19 | 1992-12-22 | Hitachi Ltd | 多層配線基板及びその製造方法 |
JPH0722100A (ja) * | 1993-04-29 | 1995-01-24 | Fujitsu Ltd | スルーホールを有する相互接続体とその製造方法 |
JPH11307938A (ja) * | 1998-04-18 | 1999-11-05 | Ibiden Co Ltd | コア基板、コア基板の製造方法及び多層プリント配線板 |
JP2001007248A (ja) * | 1999-06-25 | 2001-01-12 | Ibiden Co Ltd | パッケージ基板 |
JP2001077499A (ja) * | 1999-09-03 | 2001-03-23 | Toshiba Corp | 複合配線基板およびその製造方法、それに用いる配線基板、並びに半導体装置 |
JP2001326459A (ja) * | 2000-05-16 | 2001-11-22 | North:Kk | 配線回路基板とその製造方法 |
JP2002050870A (ja) * | 2000-08-01 | 2002-02-15 | Hitachi Chem Co Ltd | 接続基板とその接続基板を用いた多層配線板と半導体パッケージ用基板と半導体パッケージ並びに接続基板の製造方法とその方法を用いた多層配線板の製造方法と半導体パッケージ用基板の製造方法と半導体パッケージの製造方法 |
JP2005038898A (ja) * | 2003-07-15 | 2005-02-10 | North:Kk | 配線回路基板の製造方法、配線回路基板および多層配線基板の製造方法 |
JP2007287803A (ja) * | 2006-04-13 | 2007-11-01 | Sony Corp | 三次元半導体パッケージ製造方法 |
US20100044860A1 (en) * | 2008-08-21 | 2010-02-25 | Tessera Interconnect Materials, Inc. | Microelectronic substrate or element having conductive pads and metal posts joined thereto using bond layer |
Also Published As
Publication number | Publication date |
---|---|
US20140206184A1 (en) | 2014-07-24 |
US20120267751A1 (en) | 2012-10-25 |
KR20140029458A (ko) | 2014-03-10 |
TW201301973A (zh) | 2013-01-01 |
KR101918139B1 (ko) | 2018-11-13 |
CN103635993A (zh) | 2014-03-12 |
WO2012145484A1 (en) | 2012-10-26 |
US8709933B2 (en) | 2014-04-29 |
TWI491326B (zh) | 2015-07-01 |
US9406532B2 (en) | 2016-08-02 |
EP2700090A1 (en) | 2014-02-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2014512695A (ja) | 成形された低cte誘電体を有するインターポーザ | |
US10319673B2 (en) | Low CTE interposer | |
US11309304B2 (en) | Stackable electronic package and method of fabricating same | |
US7547967B2 (en) | Semiconductor device and method of manufacturing the same | |
KR20150012285A (ko) | 와이어 본드 상호연결을 이용하여 기판 없이 적층가능한 패키지 | |
US20130070437A1 (en) | Hybrid interposer | |
KR102050011B1 (ko) | 반도체 패키지용 상호 연결 구조체 및 상호 연결 구조체의 제조 방법 | |
JP4324732B2 (ja) | 半導体装置の製造方法 | |
KR100682650B1 (ko) | 반도체 장치 및 그 제조방법 | |
TW201828396A (zh) | 新型端子 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150401 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160525 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20160825 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20161025 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20161125 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20170403 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20170413 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20171023 |