JPH0722100A - スルーホールを有する相互接続体とその製造方法 - Google Patents
スルーホールを有する相互接続体とその製造方法Info
- Publication number
- JPH0722100A JPH0722100A JP6091006A JP9100694A JPH0722100A JP H0722100 A JPH0722100 A JP H0722100A JP 6091006 A JP6091006 A JP 6091006A JP 9100694 A JP9100694 A JP 9100694A JP H0722100 A JPH0722100 A JP H0722100A
- Authority
- JP
- Japan
- Prior art keywords
- conductive
- holes
- interconnect
- layer
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 52
- 239000004020 conductor Substances 0.000 claims description 135
- 238000000034 method Methods 0.000 claims description 114
- 239000000463 material Substances 0.000 claims description 109
- 239000000758 substrate Substances 0.000 claims description 40
- 229910052751 metal Inorganic materials 0.000 claims description 26
- 239000002184 metal Substances 0.000 claims description 26
- 238000011049 filling Methods 0.000 claims description 19
- 238000000151 deposition Methods 0.000 claims description 18
- 239000012811 non-conductive material Substances 0.000 claims description 17
- 230000005540 biological transmission Effects 0.000 claims description 13
- 238000005229 chemical vapour deposition Methods 0.000 claims description 11
- 238000009713 electroplating Methods 0.000 claims description 10
- 238000001259 photo etching Methods 0.000 claims description 9
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 claims description 8
- 238000003486 chemical etching Methods 0.000 claims description 7
- 239000007788 liquid Substances 0.000 claims description 6
- 238000000576 coating method Methods 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 5
- 239000011248 coating agent Substances 0.000 claims description 4
- 238000004544 sputter deposition Methods 0.000 claims description 4
- 239000000615 nonconductor Substances 0.000 claims description 3
- 238000001020 plasma etching Methods 0.000 claims description 3
- 238000009987 spinning Methods 0.000 claims description 2
- 230000008054 signal transmission Effects 0.000 claims 3
- 238000000429 assembly Methods 0.000 claims 1
- 238000005507 spraying Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 214
- 239000003989 dielectric material Substances 0.000 description 74
- 230000008569 process Effects 0.000 description 24
- 238000001465 metallisation Methods 0.000 description 18
- 239000012467 final product Substances 0.000 description 15
- 239000000956 alloy Substances 0.000 description 10
- 229910045601 alloy Inorganic materials 0.000 description 10
- 150000002739 metals Chemical class 0.000 description 8
- 230000008646 thermal stress Effects 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 239000007921 spray Substances 0.000 description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- 239000000919 ceramic Substances 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 239000002241 glass-ceramic Substances 0.000 description 4
- 229910000679 solder Inorganic materials 0.000 description 4
- 238000012360 testing method Methods 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- 238000005520 cutting process Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- 239000004519 grease Substances 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 229910052755 nonmetal Inorganic materials 0.000 description 3
- 238000004080 punching Methods 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 239000004809 Teflon Substances 0.000 description 2
- 229920006362 Teflon® Polymers 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000003365 glass fiber Substances 0.000 description 2
- 229910002804 graphite Inorganic materials 0.000 description 2
- 239000010439 graphite Substances 0.000 description 2
- 229920000592 inorganic polymer Polymers 0.000 description 2
- 229920000620 organic polymer Polymers 0.000 description 2
- 239000003973 paint Substances 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000005476 soldering Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- MFYSYFVPBJMHGN-UHFFFAOYSA-N Cortisone Natural products O=C1CCC2(C)C3C(=O)CC(C)(C(CC4)(O)C(=O)CO)C4C3CCC2=C1 MFYSYFVPBJMHGN-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 238000004220 aggregation Methods 0.000 description 1
- 230000002776 aggregation Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000011651 chromium Substances 0.000 description 1
- 230000001010 compromised effect Effects 0.000 description 1
- 229920001940 conductive polymer Polymers 0.000 description 1
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 238000001125 extrusion Methods 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 150000002736 metal compounds Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 150000002902 organometallic compounds Chemical class 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- -1 soft gold) Chemical compound 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 238000000859 sublimation Methods 0.000 description 1
- 230000008022 sublimation Effects 0.000 description 1
- 238000005382 thermal cycling Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000013519 translation Methods 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/486—Via connections through the substrate with or without pins
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01077—Iridium [Ir]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
- H01L2924/097—Glass-ceramics, e.g. devitrified glass
- H01L2924/09701—Low temperature co-fired ceramic [LTCC]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15192—Resurf arrangement of the internal vias
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
- Y10T29/49144—Assembling to base an electrical component, e.g., capacitor, etc. by metal fusion
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49155—Manufacturing circuit on or in base
- Y10T29/49165—Manufacturing circuit on or in base by forming conductive walled aperture in base
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Manufacturing Of Electrical Connectors (AREA)
Abstract
(57)【要約】
【目的】 多数の集積回路や回路基板の間で多数の電気
信号を相互に伝送させるための相互接続体およびその製
造方法に関し、該相互接続体を構成している多数の電気
的相互接続部（バイア）を、その長さＨとその直径Ｗと
の比、すなわちＨ／Ｗが高い値となるように形成して、
該相互接続体を、高い回路密度で該相互接続体に接続さ
れている上記集積回路や回路基板などに適応させうるよ
うにすることを目的とする。 【構成】 非導電性の本体５２と、多数の導電性バイア
２４であって各該バイア２４が先端を切った形の円錐形
を積み重ねた形状とされているものとで、高密度のスル
ーホールを有する電気信号伝送用の相互接続体２２が構
成される。
信号を相互に伝送させるための相互接続体およびその製
造方法に関し、該相互接続体を構成している多数の電気
的相互接続部（バイア）を、その長さＨとその直径Ｗと
の比、すなわちＨ／Ｗが高い値となるように形成して、
該相互接続体を、高い回路密度で該相互接続体に接続さ
れている上記集積回路や回路基板などに適応させうるよ
うにすることを目的とする。 【構成】 非導電性の本体５２と、多数の導電性バイア
２４であって各該バイア２４が先端を切った形の円錐形
を積み重ねた形状とされているものとで、高密度のスル
ーホールを有する電気信号伝送用の相互接続体２２が構
成される。
Description
【０００１】
【産業上の利用分野】本発明は、多数の（ｍｕｌｔｉｐ
ｌｅ）電気素子間で、多数の電気信号を相互に伝送させ
るための相互接続体およびその製造方法に関する。特
に、本発明は、きわめて高い回路密度、およびきわめて
高いアスペクト比（以下に詳述する）を有することを特
徴とする、相互接続体およびその製造方法に関する。
ｌｅ）電気素子間で、多数の電気信号を相互に伝送させ
るための相互接続体およびその製造方法に関する。特
に、本発明は、きわめて高い回路密度、およびきわめて
高いアスペクト比（以下に詳述する）を有することを特
徴とする、相互接続体およびその製造方法に関する。
【０００２】
【従来の技術】一般にコンピュータなどの用途において
は、多数のマルチ・チップモジュール（ＭＣＭ）が、ス
ルーホールを有する相互接続体を用いることによって相
互接続されうる。例えば高性能のコンピュータなどにお
いては、多数の電気信号の高速伝送を容易になしうるよ
うな相互接続体によって、上記した多数のＭＣＭを相互
接続することが要求される。かかる相互接続体を上記し
た多数のＭＣＭに適応させて上記高速伝送を行うために
は、該相互接続体は、正確な寸法（各部の寸法を含む）
を有し、かつその許容誤差が少くなるように製造されな
ければならない。かかる相互接続体についての正確な寸
法と少ない許容誤差とは、該相互接続体を通して上記し
たＭＣＭ相互間で伝送される多数の電気信号に対する、
正しい電気接続と効率的な伝送とを保証する上で必要と
される。該相互接続体についての寸法と許容誤差のう
ち、最も重要な寸法と許容誤差は、その電気的相互接続
部にかかる寸法と許容誤差である。かかる電気的相互接
続部（通常、該相互接続体内に多数個設けられる）は、
上記ＭＣＭと接合し、かつ上記各電気信号の伝送を容易
にするような相互接続体の導電体部分である。
は、多数のマルチ・チップモジュール（ＭＣＭ）が、ス
ルーホールを有する相互接続体を用いることによって相
互接続されうる。例えば高性能のコンピュータなどにお
いては、多数の電気信号の高速伝送を容易になしうるよ
うな相互接続体によって、上記した多数のＭＣＭを相互
接続することが要求される。かかる相互接続体を上記し
た多数のＭＣＭに適応させて上記高速伝送を行うために
は、該相互接続体は、正確な寸法（各部の寸法を含む）
を有し、かつその許容誤差が少くなるように製造されな
ければならない。かかる相互接続体についての正確な寸
法と少ない許容誤差とは、該相互接続体を通して上記し
たＭＣＭ相互間で伝送される多数の電気信号に対する、
正しい電気接続と効率的な伝送とを保証する上で必要と
される。該相互接続体についての寸法と許容誤差のう
ち、最も重要な寸法と許容誤差は、その電気的相互接続
部にかかる寸法と許容誤差である。かかる電気的相互接
続部（通常、該相互接続体内に多数個設けられる）は、
上記ＭＣＭと接合し、かつ上記各電気信号の伝送を容易
にするような相互接続体の導電体部分である。
【０００３】かかる分野に使用される上記したような相
互接続体は、通常、上記ＭＣＭなどに適応させるため
に、プラスチック又はゴムなどのような非導電体材料内
に上記導電体部分（すなわち多数の電気的相互接続部）
が形成されたもので構成されている。かかる非導電体材
料で構成された相互接続体は、該非導電体材料が可撓性
の材料であるため、正確な寸法と少ない許容誤差とが要
求されるような高性能のコンピュータなどへの使用を可
能とするのに十分な剛性を有していない。すなわち、か
かる可撓性の非導電体材料からなる相互接続体を使用し
た場合には、該相互接続体内に形成された上記各電気的
相互接続部を、該相互接続体に接続される上記ＭＣＭや
回路基板や集積回路などと正しく位置整合させたり、あ
るいは正しく接合させたりすることができなくなる。更
に、かかる可撓性の誘電体材料からなる相互接続体を使
用した場合には、該相互接続体に力が印加された状態
で、上記した寸法（各部の寸法を含む）を正確に維持す
ることが不可能となる。ここで該相互接続体に印加され
る力は、例えば熱的サイクリングなどに起因する各種の
熱的ストレスが原因となって発生したり、あるいはま
た、圧力接触部などの使用が原因となって発生したりす
る。
互接続体は、通常、上記ＭＣＭなどに適応させるため
に、プラスチック又はゴムなどのような非導電体材料内
に上記導電体部分（すなわち多数の電気的相互接続部）
が形成されたもので構成されている。かかる非導電体材
料で構成された相互接続体は、該非導電体材料が可撓性
の材料であるため、正確な寸法と少ない許容誤差とが要
求されるような高性能のコンピュータなどへの使用を可
能とするのに十分な剛性を有していない。すなわち、か
かる可撓性の非導電体材料からなる相互接続体を使用し
た場合には、該相互接続体内に形成された上記各電気的
相互接続部を、該相互接続体に接続される上記ＭＣＭや
回路基板や集積回路などと正しく位置整合させたり、あ
るいは正しく接合させたりすることができなくなる。更
に、かかる可撓性の誘電体材料からなる相互接続体を使
用した場合には、該相互接続体に力が印加された状態
で、上記した寸法（各部の寸法を含む）を正確に維持す
ることが不可能となる。ここで該相互接続体に印加され
る力は、例えば熱的サイクリングなどに起因する各種の
熱的ストレスが原因となって発生したり、あるいはま
た、圧力接触部などの使用が原因となって発生したりす
る。
【０００４】上記相互接続体と上記ＭＣＭ又は上記回路
基板などとの間における各電気的接続部は、通常、該Ｍ
ＣＭ及び該回路基板などの内部に形成されている導電体
部分を、該相互接続体内に補足的に形成されている上記
各電気的相互接続部にはんだ付けすることによって、該
はんだ材料からなる接合部として形成されている。この
ようにして該相互接続体を、上記ＭＣＭ及び回路基板な
どにはんだ付けで接合する方法では、上記２つの部材
（例えば上記相互接続体と上記ＭＣＭ）を分離するため
に、上記はんだ材料からなる接合部が溶融させられなけ
ればならないという必要性がある。したがって、単一の
不良な上記ＭＣＭ又は上記回路基板を上記相互接続体か
ら分離除去するためにも上記はんだ材料からなる接合部
を溶融させる必要があるという上述した方法は、上記し
た不良なＭＣＭ又は回路基板の周りに接近した場所に、
多数のＭＣＭや回路基板が存在するという理由で、上記
不良のＭＣＭ又は回路基板にアクセスすることが困難で
あるような、例えば上記した高性能のコンピュータなど
のような用途においては、実用的でない。
基板などとの間における各電気的接続部は、通常、該Ｍ
ＣＭ及び該回路基板などの内部に形成されている導電体
部分を、該相互接続体内に補足的に形成されている上記
各電気的相互接続部にはんだ付けすることによって、該
はんだ材料からなる接合部として形成されている。この
ようにして該相互接続体を、上記ＭＣＭ及び回路基板な
どにはんだ付けで接合する方法では、上記２つの部材
（例えば上記相互接続体と上記ＭＣＭ）を分離するため
に、上記はんだ材料からなる接合部が溶融させられなけ
ればならないという必要性がある。したがって、単一の
不良な上記ＭＣＭ又は上記回路基板を上記相互接続体か
ら分離除去するためにも上記はんだ材料からなる接合部
を溶融させる必要があるという上述した方法は、上記し
た不良なＭＣＭ又は回路基板の周りに接近した場所に、
多数のＭＣＭや回路基板が存在するという理由で、上記
不良のＭＣＭ又は回路基板にアクセスすることが困難で
あるような、例えば上記した高性能のコンピュータなど
のような用途においては、実用的でない。
【０００５】上記したような高性能のコンピュータの出
現によって、きわめて多数の回路素子、すなわち多数の
ＭＣＭや集積回路や回路基板などに適応しうるような相
互接続体（すなわち、高密度のスルーホール（換言すれ
ば上記電気的相互接続部）を有する相互接続体）を作り
出す必要性がますます大きくなってきている。かかる相
互接続体はまた、該相互接続体を通して伝送される多数
の電気信号の高速伝送を容易にするために、該相互接続
体と該相互接続体に電気接続される電気素子との間に存
在する部分（電気的接続部）の導電率と、該相互接続体
と該電気素子との間の上記電気的接続部の機械的信頼度
とを、それぞれ最良の値となしうるような態様で、上記
した電気素子などに適応されうるようにしなければなら
ない。
現によって、きわめて多数の回路素子、すなわち多数の
ＭＣＭや集積回路や回路基板などに適応しうるような相
互接続体（すなわち、高密度のスルーホール（換言すれ
ば上記電気的相互接続部）を有する相互接続体）を作り
出す必要性がますます大きくなってきている。かかる相
互接続体はまた、該相互接続体を通して伝送される多数
の電気信号の高速伝送を容易にするために、該相互接続
体と該相互接続体に電気接続される電気素子との間に存
在する部分（電気的接続部）の導電率と、該相互接続体
と該電気素子との間の上記電気的接続部の機械的信頼度
とを、それぞれ最良の値となしうるような態様で、上記
した電気素子などに適応されうるようにしなければなら
ない。
【０００６】かかる高密度のスルーホールを有する相互
接続体は、当業者においてよく知られている。すなわ
ち、かかる相互接続体は、該相互接続体を構成する部分
の特徴、すなわち、特に、多数の上記電気的相互接続部
を含んでいる誘電体基板部分の特徴に応じて、多数の
（ｍｕｌｔｉｐｌｅ）電気素子などに適応させられるこ
とができる。ここで、かかる相互接続体は、先ず上記誘
電体基板部分を通して所定数のスルーホールを形成し、
次いで各該スルーホールに導電体材料を充填することに
よって製造される。ここで、かかる導電体材料で充填さ
れた各該スルーホールがそれぞれ上記電気的相互接続部
を構成するものであり、該電気的相互接続部の深さ又は
長さ（換言すればその高さＨ）と該電気的相互接続部の
直径Ｗとの比、すなわちＨ／Ｗによって規定されるアス
ペクト比によって、上記電気的相互接続部の構成が特徴
付けされる。ところで、コンピュータ回路などに用いら
れる集積回路などの回路密度の増加に対処するために
は、該相互接続体がきわめて多数の上記した電気的相互
接続部を有しており、換言すれば、高密度で上記電気的
相互接続部が形成されていることが望ましい。
接続体は、当業者においてよく知られている。すなわ
ち、かかる相互接続体は、該相互接続体を構成する部分
の特徴、すなわち、特に、多数の上記電気的相互接続部
を含んでいる誘電体基板部分の特徴に応じて、多数の
（ｍｕｌｔｉｐｌｅ）電気素子などに適応させられるこ
とができる。ここで、かかる相互接続体は、先ず上記誘
電体基板部分を通して所定数のスルーホールを形成し、
次いで各該スルーホールに導電体材料を充填することに
よって製造される。ここで、かかる導電体材料で充填さ
れた各該スルーホールがそれぞれ上記電気的相互接続部
を構成するものであり、該電気的相互接続部の深さ又は
長さ（換言すればその高さＨ）と該電気的相互接続部の
直径Ｗとの比、すなわちＨ／Ｗによって規定されるアス
ペクト比によって、上記電気的相互接続部の構成が特徴
付けされる。ところで、コンピュータ回路などに用いら
れる集積回路などの回路密度の増加に対処するために
は、該相互接続体がきわめて多数の上記した電気的相互
接続部を有しており、換言すれば、高密度で上記電気的
相互接続部が形成されていることが望ましい。
【０００７】ここで、上記した多数の電気的相互接続部
で構成される上記相互接続体が、上記アスペクト比とし
て高いアスペクト比を有しているほど、所定の相互接続
体に対して、より多数の上記電気的相互接続部を形成す
る（すなわち、より高密度に上記電気的相互接続部を形
成する）ことが可能となり、それによって該相互接続体
が、より多数の上記ＭＣＭや集積回路や回路基板などと
適応させられうるようになる。
で構成される上記相互接続体が、上記アスペクト比とし
て高いアスペクト比を有しているほど、所定の相互接続
体に対して、より多数の上記電気的相互接続部を形成す
る（すなわち、より高密度に上記電気的相互接続部を形
成する）ことが可能となり、それによって該相互接続体
が、より多数の上記ＭＣＭや集積回路や回路基板などと
適応させられうるようになる。
【０００８】一般に、電気的相互接続部を含むように構
成される相互接続体があるアスペクト比を有するように
製造すること自体は、当業者においてよく知られてい
る。すなわち、かかる相互接続体は、先ず所定の厚さの
誘導体基板を形成し、次いで、穴あけ（ｄｒｉｌｌｉｎ
ｇ）、パンチング（ｐｕｎｃｈｉｎｇ）、あるいは化学
的なエッチングなどのような当業者において周知の手法
によって、該誘電体基板に所定数のスルーホールからな
るパターンを形成するような方法を径て製造されて行
く。すなわち、上記のようにして形成された各該スルー
ホールはその後、それぞれ上記電気的相互接続部を構成
するように、所望の導電体材料で充填される（すなわち
メタライズされる）。しかしながら、かかる方法で製造
された相互接続体では、上述したようにして各該電気的
相互接続部を構成することによってえられるアスペクト
比として、最大限せいぜいほぼ２までの範囲のアスペク
ト比にしかすることができない。高性能のコンピュータ
回路に使用される多数の集積回路などからなる高い回路
密度と適応させるためには、該相互接続体のアスペクト
比がほぼ４より大きい値のアスペクト比となるように、
該相互接続体に対して、上記各電気的相互接続部を構成
することが望ましい。
成される相互接続体があるアスペクト比を有するように
製造すること自体は、当業者においてよく知られてい
る。すなわち、かかる相互接続体は、先ず所定の厚さの
誘導体基板を形成し、次いで、穴あけ（ｄｒｉｌｌｉｎ
ｇ）、パンチング（ｐｕｎｃｈｉｎｇ）、あるいは化学
的なエッチングなどのような当業者において周知の手法
によって、該誘電体基板に所定数のスルーホールからな
るパターンを形成するような方法を径て製造されて行
く。すなわち、上記のようにして形成された各該スルー
ホールはその後、それぞれ上記電気的相互接続部を構成
するように、所望の導電体材料で充填される（すなわち
メタライズされる）。しかしながら、かかる方法で製造
された相互接続体では、上述したようにして各該電気的
相互接続部を構成することによってえられるアスペクト
比として、最大限せいぜいほぼ２までの範囲のアスペク
ト比にしかすることができない。高性能のコンピュータ
回路に使用される多数の集積回路などからなる高い回路
密度と適応させるためには、該相互接続体のアスペクト
比がほぼ４より大きい値のアスペクト比となるように、
該相互接続体に対して、上記各電気的相互接続部を構成
することが望ましい。
【０００９】ところで、該相互接続体のアスペクト比が
ほぼ２より大きい値のアスペクト比となるように上記各
電気的相互接続部を構成させた相互接続体を、周知の方
法で製造することは困難である。その理由は、上記した
ようなアスペクト比を有する相互接続体を製造するため
には、必然的に上記各スルーホールを形成するための工
具の長さを比較的長くし、かつその直径を比較的小さく
しなければならず（すなわち比較的幅狭にしなければな
らず）、その結果、各該スルーホールを形成するステッ
プの間、該工具を不安定な状態とし、かつその制御を行
うことも困難となる。上記各スルーホールを形成するプ
ロセスの間、かかる工具を用いたことに起因する上記不
安定状態が原因となって、各該スルーホールの変形や各
該スルーホールのミスアラインメント（複数のスルーホ
ールが正しく整合しないこと）を生じたり、あるいはま
た該工具の破壊を生じたりする。このように、上述した
ような周知の方法を用いて該相互接続体に上記各スルー
ホールを形成することは困難であるため、かかる周知の
方法によっては、上記したようなほぼ２より大きい値の
アスペクト比を有するように、該相互接続体に上記各電
気的相互接続部を構成することは、事実上困難となる。
ほぼ２より大きい値のアスペクト比となるように上記各
電気的相互接続部を構成させた相互接続体を、周知の方
法で製造することは困難である。その理由は、上記した
ようなアスペクト比を有する相互接続体を製造するため
には、必然的に上記各スルーホールを形成するための工
具の長さを比較的長くし、かつその直径を比較的小さく
しなければならず（すなわち比較的幅狭にしなければな
らず）、その結果、各該スルーホールを形成するステッ
プの間、該工具を不安定な状態とし、かつその制御を行
うことも困難となる。上記各スルーホールを形成するプ
ロセスの間、かかる工具を用いたことに起因する上記不
安定状態が原因となって、各該スルーホールの変形や各
該スルーホールのミスアラインメント（複数のスルーホ
ールが正しく整合しないこと）を生じたり、あるいはま
た該工具の破壊を生じたりする。このように、上述した
ような周知の方法を用いて該相互接続体に上記各スルー
ホールを形成することは困難であるため、かかる周知の
方法によっては、上記したようなほぼ２より大きい値の
アスペクト比を有するように、該相互接続体に上記各電
気的相互接続部を構成することは、事実上困難となる。
【００１０】更に上記した相互接続体は、該相互接続体
に接続されている集積回路および他の電気素子への、お
よび該集積回路および該他の電気素子からの多数の電気
信号の高速伝送を容易にするように構成されなければな
らない。したがって、上記各電気的相互接続部は、その
電気抵抗値が低く、その導電率が高くなるように構成さ
れなければならない。ところで、上述したような周知の
方法においては、上記各電気的相互接続部は、普通は、
上記各スルーホール内に、溶融した導電体材料を流し込
むこと（メタライズすること）によって、上記誘電体基
板内に形成された上記各スルーホールからなるパターン
に上記導電体材料を充填することにより構成される。こ
こで、上記回路密度の増加に伴って、上記各スルーホー
ルの寸法（特に直径）が次第に小さくなり、それに伴っ
て上記アスペクト比が次第に増加した場合について説明
すると、先ず各該スルーホール内に流れ込む上記溶融し
た導電体材料が、上記各スルーホールの内壁の周りに堆
積（デポジット）され始める。次いで上記各スルーホー
ルの上記内壁の周りにデポジットされた上記導電体材料
が凝固するようになると、該凝固した導電体材料によっ
て各該スルーホールの直径が減少する（すなわち各該ス
ルーホールに残された空間部が減少する）ようになり、
その結果、各該スルーホール内に上記溶融した導電体材
料を更に流し込むことが困難となる。このように、上記
各スルーホールを上記した導電体材料で充填するプロセ
スの間に、上記したような各該スルーホールの直径が次
第に減少するようになるので、上記各スルーホールは、
やがては、その両端部でシールされてしまい、その結果
上記各スルーホールの中央部にボイドが生成されてしま
う（上記した導電体材料で充填されないような空間が残
ってしまう）おそれがある。かかるボイドの存在は、上
記各スルーホール内での上記した導電体材料の不足を意
味することになるので、結局、かかるボイドの存在によ
って、上記各電気的相互接続部内に高抵抗領域を形成し
てしまうことになり、その結果、該相互接続体に接続さ
れる電気素子が誤動作してしまうおそれがある。
に接続されている集積回路および他の電気素子への、お
よび該集積回路および該他の電気素子からの多数の電気
信号の高速伝送を容易にするように構成されなければな
らない。したがって、上記各電気的相互接続部は、その
電気抵抗値が低く、その導電率が高くなるように構成さ
れなければならない。ところで、上述したような周知の
方法においては、上記各電気的相互接続部は、普通は、
上記各スルーホール内に、溶融した導電体材料を流し込
むこと（メタライズすること）によって、上記誘電体基
板内に形成された上記各スルーホールからなるパターン
に上記導電体材料を充填することにより構成される。こ
こで、上記回路密度の増加に伴って、上記各スルーホー
ルの寸法（特に直径）が次第に小さくなり、それに伴っ
て上記アスペクト比が次第に増加した場合について説明
すると、先ず各該スルーホール内に流れ込む上記溶融し
た導電体材料が、上記各スルーホールの内壁の周りに堆
積（デポジット）され始める。次いで上記各スルーホー
ルの上記内壁の周りにデポジットされた上記導電体材料
が凝固するようになると、該凝固した導電体材料によっ
て各該スルーホールの直径が減少する（すなわち各該ス
ルーホールに残された空間部が減少する）ようになり、
その結果、各該スルーホール内に上記溶融した導電体材
料を更に流し込むことが困難となる。このように、上記
各スルーホールを上記した導電体材料で充填するプロセ
スの間に、上記したような各該スルーホールの直径が次
第に減少するようになるので、上記各スルーホールは、
やがては、その両端部でシールされてしまい、その結果
上記各スルーホールの中央部にボイドが生成されてしま
う（上記した導電体材料で充填されないような空間が残
ってしまう）おそれがある。かかるボイドの存在は、上
記各スルーホール内での上記した導電体材料の不足を意
味することになるので、結局、かかるボイドの存在によ
って、上記各電気的相互接続部内に高抵抗領域を形成し
てしまうことになり、その結果、該相互接続体に接続さ
れる電気素子が誤動作してしまうおそれがある。
【００１１】上記各スルーホールを上記溶融した導電体
材料で充填する（メタライズする）という上述したよう
な方法では、また該導電体材料として使用できる材料
が、純金属又は合金のうちの何れかに限定される。すな
わち、金属と非金属との化合物（コンポジション）は、
上記導電体材料として使用できない。要するに、金属が
高い導電率を有しているので、上記導電体材料として好
適である。しかしながら、かかる金属は、上記したよう
な高い導電率を有する反面、上記誘電体基板を構成する
材料が有する熱膨張係数とは異なる値の（通常はより高
い値の）熱膨張係数を有している。しかるに上記相互接
続体を構成するにあたっては、上記電気的相互接続部用
として選択される材料が有する熱膨張係数が、該電気的
相互接続部を取り囲む上記誘電体基板が有する熱膨張係
数、および該相互接続体に接続される集積回路及び他の
電気素子がそれぞれ有する熱膨張係数の何れともほぼ等
しい値となっているか、あるいは上記各熱膨張係数の何
れとも整合した値となっていることが望ましい。このよ
うに上記した各熱膨張係数をすべて整合させることが望
ましい理由は、もし相互接続されるべき複数の電気素子
（例えば、上記相互接続体と、該相互接続体に接続され
ている集積回路及び他の電気素子）がそれぞれ有する各
熱膨張係数が相違すると、上記した相互接続されるべき
複数の電気素子間（すなわち、該相互接続体と、該相互
接続体に接続される上記集積回路などとの間）に熱的ス
トレスが発生するようになり、その結果、やがては、各
該電気素子間の電気的接続部がその信頼度を損うように
なり、遂にはかかる電気的接続部に機械的な欠陥が発生
してしまうおそれがある。
材料で充填する（メタライズする）という上述したよう
な方法では、また該導電体材料として使用できる材料
が、純金属又は合金のうちの何れかに限定される。すな
わち、金属と非金属との化合物（コンポジション）は、
上記導電体材料として使用できない。要するに、金属が
高い導電率を有しているので、上記導電体材料として好
適である。しかしながら、かかる金属は、上記したよう
な高い導電率を有する反面、上記誘電体基板を構成する
材料が有する熱膨張係数とは異なる値の（通常はより高
い値の）熱膨張係数を有している。しかるに上記相互接
続体を構成するにあたっては、上記電気的相互接続部用
として選択される材料が有する熱膨張係数が、該電気的
相互接続部を取り囲む上記誘電体基板が有する熱膨張係
数、および該相互接続体に接続される集積回路及び他の
電気素子がそれぞれ有する熱膨張係数の何れともほぼ等
しい値となっているか、あるいは上記各熱膨張係数の何
れとも整合した値となっていることが望ましい。このよ
うに上記した各熱膨張係数をすべて整合させることが望
ましい理由は、もし相互接続されるべき複数の電気素子
（例えば、上記相互接続体と、該相互接続体に接続され
ている集積回路及び他の電気素子）がそれぞれ有する各
熱膨張係数が相違すると、上記した相互接続されるべき
複数の電気素子間（すなわち、該相互接続体と、該相互
接続体に接続される上記集積回路などとの間）に熱的ス
トレスが発生するようになり、その結果、やがては、各
該電気素子間の電気的接続部がその信頼度を損うように
なり、遂にはかかる電気的接続部に機械的な欠陥が発生
してしまうおそれがある。
【００１２】
【発明が解決しようとする課題】上述したように、上記
した高性能のコンピュータ回路などに使用されるべき相
互接続体は、上記した多数のＭＣＭや集積回路や回路基
板などを相互に正確に配置させることを容易にするため
に、正確な寸法（各部の寸法を含む）を有していること
が望ましい。かかる相互接続体はまた、上記したアスペ
クト比が高い値となるように、多数の上記電気的相互接
続部で構成されることが望ましく、これによって該相互
接続体を、高い回路密度で該相互接続体に接続されてい
る多数の集積回路および他の電気素子などに適応させる
ことが可能となる。かかる相互接続体はまた、上記した
各集積回路や回路基板などに対し種々の電気接触形態で
接続されうるものであり、特に容易にその形態変更が可
能であるようなものであることが望ましい。更にまた、
かかる相互接続体（すなわち高密度のスルーホールを有
する相互接続体）を製造する方法が実用的であり、かつ
経済的に有利な方法であることが望ましい。
した高性能のコンピュータ回路などに使用されるべき相
互接続体は、上記した多数のＭＣＭや集積回路や回路基
板などを相互に正確に配置させることを容易にするため
に、正確な寸法（各部の寸法を含む）を有していること
が望ましい。かかる相互接続体はまた、上記したアスペ
クト比が高い値となるように、多数の上記電気的相互接
続部で構成されることが望ましく、これによって該相互
接続体を、高い回路密度で該相互接続体に接続されてい
る多数の集積回路および他の電気素子などに適応させる
ことが可能となる。かかる相互接続体はまた、上記した
各集積回路や回路基板などに対し種々の電気接触形態で
接続されうるものであり、特に容易にその形態変更が可
能であるようなものであることが望ましい。更にまた、
かかる相互接続体（すなわち高密度のスルーホールを有
する相互接続体）を製造する方法が実用的であり、かつ
経済的に有利な方法であることが望ましい。
【００１３】更にまた、該相互接続体を通して伝送され
る多数の電気信号の高速伝送を容易にするために、かか
る相互接続体が、高い導電率と低い電気抵抗値を有する
導電体材料からなる上記多数の電気的相互接続部をそな
えるように、製造されることが望ましい。更にまた、か
かる相互接続体が、上記各電気的相互接続部を取り囲む
非導電性の相互接続体基板（上記誘電体基板）が有する
熱膨張係数、および該相互接続体に接続される各集積回
路及び他の各電気素子などがそれぞれ有する熱膨張係数
の何れともほぼ等しい値の熱膨張係数を有する導電体材
料からなる上記多数の電気的相互接続部をそなえるよう
に構成されていることが望ましい。
る多数の電気信号の高速伝送を容易にするために、かか
る相互接続体が、高い導電率と低い電気抵抗値を有する
導電体材料からなる上記多数の電気的相互接続部をそな
えるように、製造されることが望ましい。更にまた、か
かる相互接続体が、上記各電気的相互接続部を取り囲む
非導電性の相互接続体基板（上記誘電体基板）が有する
熱膨張係数、および該相互接続体に接続される各集積回
路及び他の各電気素子などがそれぞれ有する熱膨張係数
の何れともほぼ等しい値の熱膨張係数を有する導電体材
料からなる上記多数の電気的相互接続部をそなえるよう
に構成されていることが望ましい。
【００１４】
【発明が解決しようとする手段および作用】したがって
本発明によれば、上記アスペクト比がほぼ１から１０ま
での範囲の値となるように、多数の上記電気的相互接続
部をそなえた上記相互接続体を製造する方法が提供され
る。かかる相互接続体を製造するにあたっては、先ず、
誘電性のベース基板の表面上に導電性のシード層がデポ
ジットされる。次いで、誘電体材料からなる１つの層
が、上記導電性のシード層の表面上に付加されて、該誘
電体材料層内に所定数のスルーホールとポストホールと
が形成される。次いで、所定数のバイア（電気径路）を
形成させるために、上記各スルーホール内に導電体材料
が充填されるか、あるいは上記各スルーホールがメタラ
イズされる。ここで、かかる導電体材料の充填あるいは
上記メタライズを行う際には、最終製品としての相互接
続体を構成する誘電体材料が有する熱膨張係数、および
該相互接続体と接続される各集積回路及び他の各電気素
子がそれぞれ有する熱膨張係数の何れとも整合する値の
熱膨張係数を有するような導電体材料を用いて、上記各
スルーホールに対する電気メッキを行うか、又はかかる
導電体材料を用いて、上記各スルーホールに対するメタ
ル オルガニック ケミカル ベーパ デポジションを
行うかによって、上記導電体材料の充填あるいは上記メ
タライズがなされる必要がある。一方、上記各ポストホ
ールは所定数の導電性ポストを形成するために、適宜の
導電体材料でメタライズされうる。すなわち、各該ポス
トホールをメタライズさせるために用いられうる導電体
材料は、上記各バイアを形成するために使用される上述
したような導電体材料と同じ導電体材料であってもよ
く、あるいはまた、他の適宜のタイプの導電体材料であ
ってもよい。次いで、上記誘電体材料からなる誘電体層
が化学的又は機械的にポリッシュ加工される。更に、上
記各スルーホールがボイド無しに密封された状態でメタ
ライズされていることを確認するために、上記各バイア
の導電率が電気的にテストされる。
本発明によれば、上記アスペクト比がほぼ１から１０ま
での範囲の値となるように、多数の上記電気的相互接続
部をそなえた上記相互接続体を製造する方法が提供され
る。かかる相互接続体を製造するにあたっては、先ず、
誘電性のベース基板の表面上に導電性のシード層がデポ
ジットされる。次いで、誘電体材料からなる１つの層
が、上記導電性のシード層の表面上に付加されて、該誘
電体材料層内に所定数のスルーホールとポストホールと
が形成される。次いで、所定数のバイア（電気径路）を
形成させるために、上記各スルーホール内に導電体材料
が充填されるか、あるいは上記各スルーホールがメタラ
イズされる。ここで、かかる導電体材料の充填あるいは
上記メタライズを行う際には、最終製品としての相互接
続体を構成する誘電体材料が有する熱膨張係数、および
該相互接続体と接続される各集積回路及び他の各電気素
子がそれぞれ有する熱膨張係数の何れとも整合する値の
熱膨張係数を有するような導電体材料を用いて、上記各
スルーホールに対する電気メッキを行うか、又はかかる
導電体材料を用いて、上記各スルーホールに対するメタ
ル オルガニック ケミカル ベーパ デポジションを
行うかによって、上記導電体材料の充填あるいは上記メ
タライズがなされる必要がある。一方、上記各ポストホ
ールは所定数の導電性ポストを形成するために、適宜の
導電体材料でメタライズされうる。すなわち、各該ポス
トホールをメタライズさせるために用いられうる導電体
材料は、上記各バイアを形成するために使用される上述
したような導電体材料と同じ導電体材料であってもよ
く、あるいはまた、他の適宜のタイプの導電体材料であ
ってもよい。次いで、上記誘電体材料からなる誘電体層
が化学的又は機械的にポリッシュ加工される。更に、上
記各スルーホールがボイド無しに密封された状態でメタ
ライズされていることを確認するために、上記各バイア
の導電率が電気的にテストされる。
【００１５】次いで、上記誘電体材料からなる新たな層
をその直前に付加された誘電体材料層上に付加するステ
ップ、該新たな誘電体材料層内に所定数のスルーホール
を形成するステップ、各該スルーホールをメタライズし
て所定数のバイアを形成するステップ、および各該バイ
アの導電率をテストするステップが所定回数繰り返さ
れ、それによって、該バイアの長さ（すなわち高さＨ）
と該バイアの直径Ｗとの比、すなわちＨ／Ｗとして規定
される該相互接続体のアスペクト比が、ほぼ１から１０
までの範囲の値、好ましくはほぼ６から１０までの範囲
の値となるようにされる。
をその直前に付加された誘電体材料層上に付加するステ
ップ、該新たな誘電体材料層内に所定数のスルーホール
を形成するステップ、各該スルーホールをメタライズし
て所定数のバイアを形成するステップ、および各該バイ
アの導電率をテストするステップが所定回数繰り返さ
れ、それによって、該バイアの長さ（すなわち高さＨ）
と該バイアの直径Ｗとの比、すなわちＨ／Ｗとして規定
される該相互接続体のアスペクト比が、ほぼ１から１０
までの範囲の値、好ましくはほぼ６から１０までの範囲
の値となるようにされる。
【００１６】次にバイア支持構造体が、最後に付加され
た上記誘電体材料層の表面上に導電体材料をデポジット
することにより形成される。ここでかかる導電体材料を
デポジットすることにより、上記各導電性ポスト相互間
が相互接続されるとともに、このようにして相互接続さ
れた上記導電体材料からなるデポジット層に上記各バイ
アの終端部がそれぞれ相互接続される。次いで上記しよ
うにして順次付加された上記各誘電体材料層がすべて除
去されて、上記バイア支持構造体、上記各バイア、上記
導電性シード層、および上記誘電性ベース基板からなる
上記相互接続体用のフレームが取り残される。次いで該
相互接続体用のフレームには、最終製品としての相互接
続体にとって望ましい機械的および電気的特性を有する
誘電体材料（すなわち最終製品としての誘電体材料）が
充填されるとともに、該誘電体材料で該フレームがカバ
ーされる。次いで、上記バイア支持構造体、上記誘電性
ベース基板、および上記導電性シード層は、上記最終製
品としての誘電体材料が充填されている上記相互接続体
用のフレームから取り除かれる。次いで、上記最終製品
としての相互接続体の各表面がポリッシュ加工されると
ともにラップ加工される。それによって該最終製品とし
ての相互接続体の各部の寸法を、それぞれ所望の正確な
寸法に仕上げるとともに、その許容誤差を最小の値にす
る。また本発明による相互接続体を製造するにあたって
は、最終製品としての相互接続体にとって望ましい機械
的および電気的特性を有する単一の誘電体材料層内に所
定数のスルーホールを形成するようにして、上記相互接
続体を製造することもできる。この場合には、導電性の
シード層が上記単一の誘電体材料層の一表面上に付加さ
れる。次いで、上記各スルーホールが、上記単一の誘電
体材料層が有する熱膨張係数、および該相互接続体と接
続される各集積回路及び他の各電気素子がそれぞれ有す
る熱膨張係数の何れとも整合した値の熱膨張係数を有す
る導電体材料を用いてメタライズされる。次いで、最終
製品としての相互接続体を形成するために、上記導電性
シード層が除去される。
た上記誘電体材料層の表面上に導電体材料をデポジット
することにより形成される。ここでかかる導電体材料を
デポジットすることにより、上記各導電性ポスト相互間
が相互接続されるとともに、このようにして相互接続さ
れた上記導電体材料からなるデポジット層に上記各バイ
アの終端部がそれぞれ相互接続される。次いで上記しよ
うにして順次付加された上記各誘電体材料層がすべて除
去されて、上記バイア支持構造体、上記各バイア、上記
導電性シード層、および上記誘電性ベース基板からなる
上記相互接続体用のフレームが取り残される。次いで該
相互接続体用のフレームには、最終製品としての相互接
続体にとって望ましい機械的および電気的特性を有する
誘電体材料（すなわち最終製品としての誘電体材料）が
充填されるとともに、該誘電体材料で該フレームがカバ
ーされる。次いで、上記バイア支持構造体、上記誘電性
ベース基板、および上記導電性シード層は、上記最終製
品としての誘電体材料が充填されている上記相互接続体
用のフレームから取り除かれる。次いで、上記最終製品
としての相互接続体の各表面がポリッシュ加工されると
ともにラップ加工される。それによって該最終製品とし
ての相互接続体の各部の寸法を、それぞれ所望の正確な
寸法に仕上げるとともに、その許容誤差を最小の値にす
る。また本発明による相互接続体を製造するにあたって
は、最終製品としての相互接続体にとって望ましい機械
的および電気的特性を有する単一の誘電体材料層内に所
定数のスルーホールを形成するようにして、上記相互接
続体を製造することもできる。この場合には、導電性の
シード層が上記単一の誘電体材料層の一表面上に付加さ
れる。次いで、上記各スルーホールが、上記単一の誘電
体材料層が有する熱膨張係数、および該相互接続体と接
続される各集積回路及び他の各電気素子がそれぞれ有す
る熱膨張係数の何れとも整合した値の熱膨張係数を有す
る導電体材料を用いてメタライズされる。次いで、最終
製品としての相互接続体を形成するために、上記導電性
シード層が除去される。
【００１７】上述したようにして製造された本発明によ
る相互接続体は、該相互接続体内に形成された電気的相
互接続部としてそれぞれ機能する多数のバイア（電気径
路）をそなえている。上記各バイアは、該相互接続体内
において、所定の位置関係となるように正確に位置整合
（アライン）されており、このようにして製造された上
記相互接続体は、高い回路密度を有する多数の集積回路
チップなどとの電気接続に適応されうるような高いアス
ペクト比を有している。上述したような電気メッキ又は
メタル オルガニック ケミカル ベーパ デポジショ
ンを用いて、上記各スルーホール内への導電体材料の充
填、あるいは上記各スルーホールのメタライズを行うこ
とにより、上記多数のバイアを形成するようにした本発
明の方法によれば、上記各バイアがボイド無しに封密さ
れた状態でメタライズされることが保証され、このよう
な状態でメタライズされた多数のバイアをそなえること
によって、上記相互接続体を通して伝送される多数の電
気信号に対する伝送能力（例えば伝送速度）を著しく向
上させることができる。更に、各該バイアを取り囲む誘
電体材料層が有する熱膨張係数、および該相互接続体に
接続される各電気素子がそれぞれ有する熱膨張係数の何
れとも整合した値の熱膨張係数を有する導電体材料を用
いて上記各スルーホールのメタライズを行うようにした
本発明の方法によれば、上述した各種の熱的ストレスに
起因する機械的欠陥の発生などを殆んど無くすることが
できる。
る相互接続体は、該相互接続体内に形成された電気的相
互接続部としてそれぞれ機能する多数のバイア（電気径
路）をそなえている。上記各バイアは、該相互接続体内
において、所定の位置関係となるように正確に位置整合
（アライン）されており、このようにして製造された上
記相互接続体は、高い回路密度を有する多数の集積回路
チップなどとの電気接続に適応されうるような高いアス
ペクト比を有している。上述したような電気メッキ又は
メタル オルガニック ケミカル ベーパ デポジショ
ンを用いて、上記各スルーホール内への導電体材料の充
填、あるいは上記各スルーホールのメタライズを行うこ
とにより、上記多数のバイアを形成するようにした本発
明の方法によれば、上記各バイアがボイド無しに封密さ
れた状態でメタライズされることが保証され、このよう
な状態でメタライズされた多数のバイアをそなえること
によって、上記相互接続体を通して伝送される多数の電
気信号に対する伝送能力（例えば伝送速度）を著しく向
上させることができる。更に、各該バイアを取り囲む誘
電体材料層が有する熱膨張係数、および該相互接続体に
接続される各電気素子がそれぞれ有する熱膨張係数の何
れとも整合した値の熱膨張係数を有する導電体材料を用
いて上記各スルーホールのメタライズを行うようにした
本発明の方法によれば、上述した各種の熱的ストレスに
起因する機械的欠陥の発生などを殆んど無くすることが
できる。
【００１８】
【実施例】図１は、本発明の１実施例としての、高密度
のスルーホールを有する相互接続体２２を用いて構成さ
れるマルチ・チップモジュール１０の全体構成を、その
一部を拡大断面として示す図である。該マルチ・チップ
モジュール（通常ＭＣＭという）１０には、各集積回路
２６相互間で伝送される所定数の電気信号を伝送させる
ために、所定数の（例えば４個の）信号トレース（上記
各電気信号用の径路）１４，１６，１８、および２０が
形成された多層の相互接続用回路基板（ｉｎｔｅｒｃｏ
ｎｎｅｃｔｉｏｎ ｓｕｂｓｔｒａｔｅ）１２が含まれ
ている。なお通常のコンピュータは何千個にも及ぶ上記
信号トレースを有しているが、ここでは説明を簡単かつ
明瞭にするために、上述したような４個の信号トレース
のみが図示されている。上記相互接続用回路基板１２
は、好ましくは、上記各電気信号を伝送するために所定
数の電気的相互接続部（上記信号トレースに相当する）
が設けられた多層のセラミック誘電体本体部分をそなえ
ている。その代りに、上記相互接続用回路基板は、プリ
ント配線回路板で構成されてもよい。
のスルーホールを有する相互接続体２２を用いて構成さ
れるマルチ・チップモジュール１０の全体構成を、その
一部を拡大断面として示す図である。該マルチ・チップ
モジュール（通常ＭＣＭという）１０には、各集積回路
２６相互間で伝送される所定数の電気信号を伝送させる
ために、所定数の（例えば４個の）信号トレース（上記
各電気信号用の径路）１４，１６，１８、および２０が
形成された多層の相互接続用回路基板（ｉｎｔｅｒｃｏ
ｎｎｅｃｔｉｏｎ ｓｕｂｓｔｒａｔｅ）１２が含まれ
ている。なお通常のコンピュータは何千個にも及ぶ上記
信号トレースを有しているが、ここでは説明を簡単かつ
明瞭にするために、上述したような４個の信号トレース
のみが図示されている。上記相互接続用回路基板１２
は、好ましくは、上記各電気信号を伝送するために所定
数の電気的相互接続部（上記信号トレースに相当する）
が設けられた多層のセラミック誘電体本体部分をそなえ
ている。その代りに、上記相互接続用回路基板は、プリ
ント配線回路板で構成されてもよい。
【００１９】上記図１に示されるように、本発明の１実
施例としての、上記相互接続体（ｉｎｔｅｒｃｏｎｎｅ
ｃｔｏｒ）２２は、例えば上記相互接続用回路基板１２
などに形成された上記各信号トレース１４，１６，１
８、および２０の端子部分をそれぞれ所定の集積回路２
６の各端子部分に接続するために用いられる。すなわ
ち、上記相互接続体２２は、上記所定の集積回路２６と
基台（ベース）としての上記相互接続用回路基板１２と
の間で相互に所定数の電気信号を伝送するように機能す
る、高密度のスルーホールを有する相互接続体である。
上記図１に示されるように、上記相互接続体２２の頂面
は上記所定の集積回路２６の接合表面（該相互接続体２
２と接合する表面）側に向けられており、また上記相互
接続体２２の底面は上記頂面の反対側にあって、上記相
互接続用回路基板１２の接合表面（該相互接続体２２と
接合する表面）側に向けられている。
施例としての、上記相互接続体（ｉｎｔｅｒｃｏｎｎｅ
ｃｔｏｒ）２２は、例えば上記相互接続用回路基板１２
などに形成された上記各信号トレース１４，１６，１
８、および２０の端子部分をそれぞれ所定の集積回路２
６の各端子部分に接続するために用いられる。すなわ
ち、上記相互接続体２２は、上記所定の集積回路２６と
基台（ベース）としての上記相互接続用回路基板１２と
の間で相互に所定数の電気信号を伝送するように機能す
る、高密度のスルーホールを有する相互接続体である。
上記図１に示されるように、上記相互接続体２２の頂面
は上記所定の集積回路２６の接合表面（該相互接続体２
２と接合する表面）側に向けられており、また上記相互
接続体２２の底面は上記頂面の反対側にあって、上記相
互接続用回路基板１２の接合表面（該相互接続体２２と
接合する表面）側に向けられている。
【００２０】上記相互接続体２２は、１層又は複数層の
誘電体材料からなる誘電体層４２と、該誘電体層４２に
形成された所定数のスルーホール４０をそれぞれ導電体
材料で充填することにより形成される所定数のバイア
（電気径路）２４とで構成されており、各該バイア（電
気径路）２４は上記誘電体層４２を通しての所定の電気
信号の伝送を容易にするための電気的な相互接続部（ｉ
ｎｔｅｒｃｏｎｎｅｃｔｓ）として機能する。上記図１
および図２に示されるように、上記各バイア２４は、上
記相互接続体２２の頂面と底面との間で、上記誘電体本
体（上記誘電体層４２）を通して垂直方向に延びてい
る。上記各バイア２４は互に平行な関係に配列形成され
ており、個々の目的に応じて、均一のピッチを有するよ
うに配列されることも、あるいはまた任意の所望の間隔
を有するように配列されることもできる。更に上記各バ
イア２４は、２つの終端部分を有しており、その一端は
上記相互接続体２２の頂面側に位置しており、その他端
は上記相互接続体２２の底面側に位置している。上記各
バイア２４の各終端部分は、電気接触用の各パッド２８
によって、それぞれ上記集積回路２６と、上記相互接続
用回路基板１２内での対応する信号トレース（電気径
路）とに接続される。各該電気接触用のパッド２８は、
好ましくは導電性のはんだ材料で構成され、該はんだ材
料は溶融時に、上記各バイア２４の終端部と、該終端部
に対応する集積回路２６又は上記回路基板１２内での対
応する信号トレースとの間での電気接続がなされるよう
に充填される。その代りに、該電気接触用パッド２８
は、金（特に軟質金（ソフトゴールド））で構成されて
もよく、その場合には、上記相互接続用回路基板１２と
上記相互接続体２２との間、又は上記相互接続体２２と
上記集積回路２６との間に圧力を印加することによっ
て、それらの間での電気接触が確立される。
誘電体材料からなる誘電体層４２と、該誘電体層４２に
形成された所定数のスルーホール４０をそれぞれ導電体
材料で充填することにより形成される所定数のバイア
（電気径路）２４とで構成されており、各該バイア（電
気径路）２４は上記誘電体層４２を通しての所定の電気
信号の伝送を容易にするための電気的な相互接続部（ｉ
ｎｔｅｒｃｏｎｎｅｃｔｓ）として機能する。上記図１
および図２に示されるように、上記各バイア２４は、上
記相互接続体２２の頂面と底面との間で、上記誘電体本
体（上記誘電体層４２）を通して垂直方向に延びてい
る。上記各バイア２４は互に平行な関係に配列形成され
ており、個々の目的に応じて、均一のピッチを有するよ
うに配列されることも、あるいはまた任意の所望の間隔
を有するように配列されることもできる。更に上記各バ
イア２４は、２つの終端部分を有しており、その一端は
上記相互接続体２２の頂面側に位置しており、その他端
は上記相互接続体２２の底面側に位置している。上記各
バイア２４の各終端部分は、電気接触用の各パッド２８
によって、それぞれ上記集積回路２６と、上記相互接続
用回路基板１２内での対応する信号トレース（電気径
路）とに接続される。各該電気接触用のパッド２８は、
好ましくは導電性のはんだ材料で構成され、該はんだ材
料は溶融時に、上記各バイア２４の終端部と、該終端部
に対応する集積回路２６又は上記回路基板１２内での対
応する信号トレースとの間での電気接続がなされるよう
に充填される。その代りに、該電気接触用パッド２８
は、金（特に軟質金（ソフトゴールド））で構成されて
もよく、その場合には、上記相互接続用回路基板１２と
上記相互接続体２２との間、又は上記相互接続体２２と
上記集積回路２６との間に圧力を印加することによっ
て、それらの間での電気接触が確立される。
【００２１】図２は、本発明の１実施例としての、高密
度のスルーホールを有する相互接続体２２を用いた、ピ
ングリッド・アレイモジュールを示す図である。該図２
に示されるピングリッド・アレイモジュール３０は、集
積回路２６から周知のピングリッド・アレイハウジング
３２への電気信号に対する電気的な変換（トランスレー
ション）を行う。該ピングリッド・アレイモジュール３
０は該ピングリッド・アレイハウジング３２を含み、該
ハウジング３２は、一般にプリント配線回路板上に載置
されている慣用のソケットコネクタ内に含まれている容
器（リセプタクル）アレイに対応するアレイ内に配置さ
れた所定数のピン３４を支持する。上記図１におけるマ
ルチ・チップモジュール１０で示されているのと同様の
態様で、スルーホールを有する相互接続体２２が、所定
数の上記電気接触用パッド２８によって、上記ピングリ
ッド・アレイハウジング３２に接続される。更に集積回
路２６が、上記図１におけるマルチ・チップモジュール
１０の場合と同様に、上記各電気接触用パッド２８によ
って、上記相互接続体２２に接続される。上記ピングリ
ッド・アレイハウジング３２は、上記スルーホールを有
する相互接続体２２内での各バイア２４相互間での広い
間隔から、上記ピングリッド・アレイハウジング３２上
における各ピン３４相互間でのより狭い間隔への、電気
的変換（トランスレーション）を行うように機能する。
度のスルーホールを有する相互接続体２２を用いた、ピ
ングリッド・アレイモジュールを示す図である。該図２
に示されるピングリッド・アレイモジュール３０は、集
積回路２６から周知のピングリッド・アレイハウジング
３２への電気信号に対する電気的な変換（トランスレー
ション）を行う。該ピングリッド・アレイモジュール３
０は該ピングリッド・アレイハウジング３２を含み、該
ハウジング３２は、一般にプリント配線回路板上に載置
されている慣用のソケットコネクタ内に含まれている容
器（リセプタクル）アレイに対応するアレイ内に配置さ
れた所定数のピン３４を支持する。上記図１におけるマ
ルチ・チップモジュール１０で示されているのと同様の
態様で、スルーホールを有する相互接続体２２が、所定
数の上記電気接触用パッド２８によって、上記ピングリ
ッド・アレイハウジング３２に接続される。更に集積回
路２６が、上記図１におけるマルチ・チップモジュール
１０の場合と同様に、上記各電気接触用パッド２８によ
って、上記相互接続体２２に接続される。上記ピングリ
ッド・アレイハウジング３２は、上記スルーホールを有
する相互接続体２２内での各バイア２４相互間での広い
間隔から、上記ピングリッド・アレイハウジング３２上
における各ピン３４相互間でのより狭い間隔への、電気
的変換（トランスレーション）を行うように機能する。
【００２２】データ処理容量の見地から、増大されたパ
ワーを有するコンピュータを構成するために、上記集積
回路２６の内部における回路密度は必然的に増大されな
ければならない。かかる回路密度を増加させるために
は、該集積回路上に配線される所定数の各リード線のサ
イズがより小さくなり、かつ各該リード線相互間の間隔
がよりコンパクトに（すなわちより密集した状態に）な
ることが要求される。したがって、このような集積回路
上に配線される各該リード線との電気的接続に適応させ
るためには、上記相互接続体２２は、上記各バイア（電
気径路）２４のサイズと各該バイア相互間の間隔とを設
定するにあたり、相応の減少（上記サイズと間隔とにつ
いての）をもたらすように構成されなければならない。
ここで、上記相互接続体２２内に形成される上記各バイ
ア２４のサイズと各該バイア相互間の間隔又はピッチに
ついてのかかる減少は、以下で述べるような高いアスペ
クト比（ａｓｐｅｃｔｒａｔｉｏ）を有するように、上
記相互接続体２２を製造することによって達成される。
ここで、上記相互接続体２２についての上記アスペクト
比は、該相互接続体２２の厚さＨ（換言すれば該バイア
２４の深さ又は長さ）と、該バイア２４の直径Ｗとの
比、（すなわちＨ／Ｗ）として規定される。ここで、上
記相互接続体２２は十分な強度をうるに足る合理的な厚
さを有していなければならないので、上記アスペクト比
として高いアスペクト比が必要とされる。また、上記各
バイア相互間の間隔を接近させることは、各該バイア２
４の直径が非常に小さくされなければならないことを意
味する。高いアスペクト比を有する上記バイア付きの相
互接続体２２は、低いアスペクト比を有する相互接続体
よりも、所定の面積（領域）内において、より多数のバ
イアを形成することができる。したがって、このような
高いアスペクト比を有する上記相互接続体は、高密度の
スルーホールを有する相互接続体であるとも言うことが
できる。
ワーを有するコンピュータを構成するために、上記集積
回路２６の内部における回路密度は必然的に増大されな
ければならない。かかる回路密度を増加させるために
は、該集積回路上に配線される所定数の各リード線のサ
イズがより小さくなり、かつ各該リード線相互間の間隔
がよりコンパクトに（すなわちより密集した状態に）な
ることが要求される。したがって、このような集積回路
上に配線される各該リード線との電気的接続に適応させ
るためには、上記相互接続体２２は、上記各バイア（電
気径路）２４のサイズと各該バイア相互間の間隔とを設
定するにあたり、相応の減少（上記サイズと間隔とにつ
いての）をもたらすように構成されなければならない。
ここで、上記相互接続体２２内に形成される上記各バイ
ア２４のサイズと各該バイア相互間の間隔又はピッチに
ついてのかかる減少は、以下で述べるような高いアスペ
クト比（ａｓｐｅｃｔｒａｔｉｏ）を有するように、上
記相互接続体２２を製造することによって達成される。
ここで、上記相互接続体２２についての上記アスペクト
比は、該相互接続体２２の厚さＨ（換言すれば該バイア
２４の深さ又は長さ）と、該バイア２４の直径Ｗとの
比、（すなわちＨ／Ｗ）として規定される。ここで、上
記相互接続体２２は十分な強度をうるに足る合理的な厚
さを有していなければならないので、上記アスペクト比
として高いアスペクト比が必要とされる。また、上記各
バイア相互間の間隔を接近させることは、各該バイア２
４の直径が非常に小さくされなければならないことを意
味する。高いアスペクト比を有する上記バイア付きの相
互接続体２２は、低いアスペクト比を有する相互接続体
よりも、所定の面積（領域）内において、より多数のバ
イアを形成することができる。したがって、このような
高いアスペクト比を有する上記相互接続体は、高密度の
スルーホールを有する相互接続体であるとも言うことが
できる。
【００２３】次に、かかる高密度のスルーホールを有す
る相互接続体２２を製造する方法について、図３乃至図
１４を参照して説明する。特に図３を参照すると、導電
性のシード層（ｓｅｅｄ ｌａｙｅｒ）３８が、スパッ
タリング、ケミカル ベーパデポジション（ＣＶＤ）、
などのような周知の方法によって、誘電性の基板（ベー
ス基板）３６の頂面上に付着（デポジット）される。上
記導電性のシード層３８は、各種の純金属、合金、導電
性ポリマー、およびグラファイトなどから選択されう
る。上記導電性のシード層３８は、上記誘電体層４２に
形成された上記各スルーホール４０を、周知の付着（デ
ポジション）手法によって、容易にメタライズさせうる
ように機能する。
る相互接続体２２を製造する方法について、図３乃至図
１４を参照して説明する。特に図３を参照すると、導電
性のシード層（ｓｅｅｄ ｌａｙｅｒ）３８が、スパッ
タリング、ケミカル ベーパデポジション（ＣＶＤ）、
などのような周知の方法によって、誘電性の基板（ベー
ス基板）３６の頂面上に付着（デポジット）される。上
記導電性のシード層３８は、各種の純金属、合金、導電
性ポリマー、およびグラファイトなどから選択されう
る。上記導電性のシード層３８は、上記誘電体層４２に
形成された上記各スルーホール４０を、周知の付着（デ
ポジション）手法によって、容易にメタライズさせうる
ように機能する。
【００２４】上記誘電体層４２のうちの第１の誘電体層
４２−１が、図３に示されるように、上記導電性のシー
ド層３８の頂面上に付着（デポジット）される。以下に
述べるように、各誘電体層４２−１乃至４２−Ｎで構成
される上記誘電体層４２は以後の過程で除去されて、そ
の結果、該誘電体層４２は、最終製品としての相互接続
体２２に要求される機械的および電気的な必要条件に応
じて選択される別の最終的なものとしての誘電体材料５
２（例えば図１１〜図１２参照）に置き換えられる。か
くして、上記第１の誘電体層４２−１に対する材料を選
択するにあたっては、最終製品としての該相互接続体に
要求される機械的および電気的な必要条件を満足させる
ことよりもむしろ、該相互接続体の製造プロセスの容易
化を考慮して、その材料選択を行うことができる。第１
の誘電体層４２−１用の好ましい材料は、有機又は無機
のポリマー、セラミックス、ガラス、ガラス−セラミッ
クス、ポリイミド−エポキシ、エポキシ−ガラス繊維、
およびテフロンなどからなる非導電体材料の群から選択
されうる。第１の誘電体層４２−１用の好ましい材料
は、ポリイミド又は他の適宜のフォトエッチング可能な
材料であってよい。
４２−１が、図３に示されるように、上記導電性のシー
ド層３８の頂面上に付着（デポジット）される。以下に
述べるように、各誘電体層４２−１乃至４２−Ｎで構成
される上記誘電体層４２は以後の過程で除去されて、そ
の結果、該誘電体層４２は、最終製品としての相互接続
体２２に要求される機械的および電気的な必要条件に応
じて選択される別の最終的なものとしての誘電体材料５
２（例えば図１１〜図１２参照）に置き換えられる。か
くして、上記第１の誘電体層４２−１に対する材料を選
択するにあたっては、最終製品としての該相互接続体に
要求される機械的および電気的な必要条件を満足させる
ことよりもむしろ、該相互接続体の製造プロセスの容易
化を考慮して、その材料選択を行うことができる。第１
の誘電体層４２−１用の好ましい材料は、有機又は無機
のポリマー、セラミックス、ガラス、ガラス−セラミッ
クス、ポリイミド−エポキシ、エポキシ−ガラス繊維、
およびテフロンなどからなる非導電体材料の群から選択
されうる。第１の誘電体層４２−１用の好ましい材料
は、ポリイミド又は他の適宜のフォトエッチング可能な
材料であってよい。
【００２５】上記第１の誘電体層４２−１は、周知の種
々の慣用的な手法を用いて、上記導電性シード層３８に
付加されうる。その第１の方法は、上記導電性シード層
３８の頂面全体に亘って、誘電体材料を分布させるため
に用いられるスピニング プロセスにもとづいて、スピ
ン方法（ｓｐｉｎ ｍｅｔｈｏｄ）と称される方法であ
る。該スピン方法は、上記導電性シード層３８の頂面の
中央部付近に、液状の誘電体材料を載置することによっ
てなされる。その後、誘電性のベース基板３６と導電性
のシード層３８とが高速で回転させられ、それによっ
て、均一な厚みの薄い誘電体層を形成させるために、上
記導電性のシード層３８の頂面全体に亘って、該誘電体
材料が延び広げられる。このプロセスにおいて、余分の
誘電体材料は、上記シード層３８から単に外方へ逸出
（スピンオフ）させられるのみである。このスピン方法
によって、該誘電体層の厚みを、その代表的な１例とし
て、ほぼ２５マイクロメートルとすることができ、かか
るスピン方法は、有機および無機の誘電体材料の何れに
も適用されうる。上述のようにして上記液状の誘電体材
料が層状に分散形成（ｄｉｓｐｅｒｓｅ）された後、該
誘電体材料は、そのとき選択された材料に対する適当な
キュア時間の間、放熱状態のままでキュア処理される
か、又は所定の温度上昇状態を維持したままでキュア処
理される。
々の慣用的な手法を用いて、上記導電性シード層３８に
付加されうる。その第１の方法は、上記導電性シード層
３８の頂面全体に亘って、誘電体材料を分布させるため
に用いられるスピニング プロセスにもとづいて、スピ
ン方法（ｓｐｉｎ ｍｅｔｈｏｄ）と称される方法であ
る。該スピン方法は、上記導電性シード層３８の頂面の
中央部付近に、液状の誘電体材料を載置することによっ
てなされる。その後、誘電性のベース基板３６と導電性
のシード層３８とが高速で回転させられ、それによっ
て、均一な厚みの薄い誘電体層を形成させるために、上
記導電性のシード層３８の頂面全体に亘って、該誘電体
材料が延び広げられる。このプロセスにおいて、余分の
誘電体材料は、上記シード層３８から単に外方へ逸出
（スピンオフ）させられるのみである。このスピン方法
によって、該誘電体層の厚みを、その代表的な１例とし
て、ほぼ２５マイクロメートルとすることができ、かか
るスピン方法は、有機および無機の誘電体材料の何れに
も適用されうる。上述のようにして上記液状の誘電体材
料が層状に分散形成（ｄｉｓｐｅｒｓｅ）された後、該
誘電体材料は、そのとき選択された材料に対する適当な
キュア時間の間、放熱状態のままでキュア処理される
か、又は所定の温度上昇状態を維持したままでキュア処
理される。
【００２６】上記第１の誘電体層４２−１を付加するた
めの第２の方法は、上記導電性シード層３８上へ液状の
誘電体材料を直接スプレイする方法である。このスプレ
イ方法においては、小滴の連続的な流れを生成するため
に、圧縮空気によってスプレイガンのノズルのチップを
通して、上記液状の誘電体材料が押し進められる。この
結果、上記小滴の流れは、上記導電性シード層３８の表
面に向って押し飛ばされて（プロペルされて）該表面に
突き当たり、それによって上記導電性シード層３８の表
面上に上記液状の誘電体材料層が形成される。かかるス
プレイ方法を用いて、ほぼ２５マイクロメートルの厚み
の誘電体層が形成されうる。このスプレイ方法は、主と
して有機の誘電体材料で該誘電体層を形成する場合に用
いられる。かかる誘電体材料層が形成された後、前述し
たスピン方法によって形成された誘電体材料層をキュア
処理する場合と同様の周知な方法を用いて、該誘電体材
料層がキュア処理される。
めの第２の方法は、上記導電性シード層３８上へ液状の
誘電体材料を直接スプレイする方法である。このスプレ
イ方法においては、小滴の連続的な流れを生成するため
に、圧縮空気によってスプレイガンのノズルのチップを
通して、上記液状の誘電体材料が押し進められる。この
結果、上記小滴の流れは、上記導電性シード層３８の表
面に向って押し飛ばされて（プロペルされて）該表面に
突き当たり、それによって上記導電性シード層３８の表
面上に上記液状の誘電体材料層が形成される。かかるス
プレイ方法を用いて、ほぼ２５マイクロメートルの厚み
の誘電体層が形成されうる。このスプレイ方法は、主と
して有機の誘電体材料で該誘電体層を形成する場合に用
いられる。かかる誘電体材料層が形成された後、前述し
たスピン方法によって形成された誘電体材料層をキュア
処理する場合と同様の周知な方法を用いて、該誘電体材
料層がキュア処理される。
【００２７】上記第１の誘電体層４２−１を付加するた
めの第３の方法は、コートン コーティング（Ｃｏｒｔ
ｏｎ ｃｏａｔｉｎｇ）を用いる方法である。この方法
においては、有機の誘電体材料が、上記導電性のシード
層３８の頂面全体に亘って薄いフィルムを形成するよう
に押出される。このとき、該押出し用のノズル又は上記
導電性シード層３８のうちの何れかが、上記導電性シー
ド層３８の全表面に亘って、上記誘電体材料を均一に分
散形成（ｄｉｓｐｅｒｓｅ）させるために移動させられ
る。上記コートン コーティング方法は、主として有機
の誘電体材料で該誘電体層を形成する場合に用いられ
る。かかる誘電体材料層が形成された後、前述したスピ
ン方法およびスプレイ方法によって形成された誘電体材
料層をキュア処理する場合に用いられたのと同様の周知
な方法を用いることによって、該誘電体材料層がキュア
処理される。
めの第３の方法は、コートン コーティング（Ｃｏｒｔ
ｏｎ ｃｏａｔｉｎｇ）を用いる方法である。この方法
においては、有機の誘電体材料が、上記導電性のシード
層３８の頂面全体に亘って薄いフィルムを形成するよう
に押出される。このとき、該押出し用のノズル又は上記
導電性シード層３８のうちの何れかが、上記導電性シー
ド層３８の全表面に亘って、上記誘電体材料を均一に分
散形成（ｄｉｓｐｅｒｓｅ）させるために移動させられ
る。上記コートン コーティング方法は、主として有機
の誘電体材料で該誘電体層を形成する場合に用いられ
る。かかる誘電体材料層が形成された後、前述したスピ
ン方法およびスプレイ方法によって形成された誘電体材
料層をキュア処理する場合に用いられたのと同様の周知
な方法を用いることによって、該誘電体材料層がキュア
処理される。
【００２８】次いで、所定数のスルーホール４０が上記
第１の誘電体層４２−１内に形成される。上記各スルー
ホール４０は、穴あけ（ｄｒｉｌｌｉｎｇ）、パンチン
グ（ｐｕｎｃｈｉｎｇ）、反応性のイオンエッチング、
化学的なエッチングなどのような周知の方法によって形
成されうる。上記各スルーホール４０を形成するための
好適な方法は、フォト・エッチング プロセスを用いる
方法である。上記フォト・エッチング プロセスは、上
記第１の誘電体層４２−１の表面に、フォトレジスト材
料からなる均一層を付加し、次いで周知の方法によって
該フォトレジスト材料をキュア処理することによってな
される。この場合、所定数の円形開口を有するフォトマ
スク（ｐｈｏｔｏ ｍａｓｋ）が、上記誘電性のベース
基板３６上に配置された所定数のアラインメントマスク
（図示されていない）と位置整合（アライン）させられ
て、上記フォトレジスト材料層の表面上に配置される。
上記フォトマスクは、上記第１の誘電体層４２−１内に
形成されるべきスルーホール４０の数と、各該スルーホ
ール間のピッチに対応するパターンを有する。このよう
にして一時的に構成されたサブアセンブリーは、露光状
態におかれ、その結果、上記所定数のスルーホール４０
に対応する各位置を規定するように機能する上記フォト
マスクによってカバーされていない領域に存在する、上
記フォトレジスト材料層を現像させる。このようにして
現像された領域は、慣用の方法によってエッチングされ
る。化学的なエッチング化合剤が、上記誘電体層（すな
わち４２−１）の表面から上記導電性のシード層３８ま
で該誘電体層を通してエッチングさせるために、該フォ
トレジスト材料層での上記各現像領域に適用される。
第１の誘電体層４２−１内に形成される。上記各スルー
ホール４０は、穴あけ（ｄｒｉｌｌｉｎｇ）、パンチン
グ（ｐｕｎｃｈｉｎｇ）、反応性のイオンエッチング、
化学的なエッチングなどのような周知の方法によって形
成されうる。上記各スルーホール４０を形成するための
好適な方法は、フォト・エッチング プロセスを用いる
方法である。上記フォト・エッチング プロセスは、上
記第１の誘電体層４２−１の表面に、フォトレジスト材
料からなる均一層を付加し、次いで周知の方法によって
該フォトレジスト材料をキュア処理することによってな
される。この場合、所定数の円形開口を有するフォトマ
スク（ｐｈｏｔｏ ｍａｓｋ）が、上記誘電性のベース
基板３６上に配置された所定数のアラインメントマスク
（図示されていない）と位置整合（アライン）させられ
て、上記フォトレジスト材料層の表面上に配置される。
上記フォトマスクは、上記第１の誘電体層４２−１内に
形成されるべきスルーホール４０の数と、各該スルーホ
ール間のピッチに対応するパターンを有する。このよう
にして一時的に構成されたサブアセンブリーは、露光状
態におかれ、その結果、上記所定数のスルーホール４０
に対応する各位置を規定するように機能する上記フォト
マスクによってカバーされていない領域に存在する、上
記フォトレジスト材料層を現像させる。このようにして
現像された領域は、慣用の方法によってエッチングされ
る。化学的なエッチング化合剤が、上記誘電体層（すな
わち４２−１）の表面から上記導電性のシード層３８ま
で該誘電体層を通してエッチングさせるために、該フォ
トレジスト材料層での上記各現像領域に適用される。
【００２９】この方法によって形成された上記各スルー
ホールは実質上、先端を切った形の円錐形状に形成され
る。ここで該円錐形状とは、上記導電性のシード層３８
の表面近傍における第１の直径と、上記第１の誘電体層
４２−１の表面近傍における上記第１の直径より大きい
第２の直径とを有するような形状である。この場合、エ
ッチング化合物が該誘電体層の表面からその厚み方向に
侵入するにつれて生ずるエッチング効率の低下、ならび
に各該スルーホールがより深くエッチングされるときの
上記フォトレジスト材料層の僅かなアンダーカットによ
って、上記各スルーホールの形状が円錐形状とされる。
このアンダーカットは、エッチングされうる上記各スル
ーホールによってもたらされるアスペクト比を制限す
る。
ホールは実質上、先端を切った形の円錐形状に形成され
る。ここで該円錐形状とは、上記導電性のシード層３８
の表面近傍における第１の直径と、上記第１の誘電体層
４２−１の表面近傍における上記第１の直径より大きい
第２の直径とを有するような形状である。この場合、エ
ッチング化合物が該誘電体層の表面からその厚み方向に
侵入するにつれて生ずるエッチング効率の低下、ならび
に各該スルーホールがより深くエッチングされるときの
上記フォトレジスト材料層の僅かなアンダーカットによ
って、上記各スルーホールの形状が円錐形状とされる。
このアンダーカットは、エッチングされうる上記各スル
ーホールによってもたらされるアスペクト比を制限す
る。
【００３０】図４は、上記各スルーホール４０と所定数
のポストホール４４とが、上記第１の誘電体層４２−１
内に形成された後での、上記相互接続体２２の拡大断面
図である。この図は、上記フォト・エッチング プロセ
スによって形成されたスルーホール４０の形状が、上述
したような円錐形状となっていることを明示している。
のポストホール４４とが、上記第１の誘電体層４２−１
内に形成された後での、上記相互接続体２２の拡大断面
図である。この図は、上記フォト・エッチング プロセ
スによって形成されたスルーホール４０の形状が、上述
したような円錐形状となっていることを明示している。
【００３１】好適な具体例においては、２つの異なった
タイプのスルーホールが、それぞれ所定数だけ上記誘電
体層内に形成される。このようにして形成される第１の
タイプの開口は、上記フォト・エッチング プロセスに
よって形成されたスルーホール４０である。各該スルー
ホール４０は、上記各バイア（電気径路）２４を形成す
るために、導電体材料で充填されうるか又はメタライズ
されうるように形成される。ここで上記各バイア２４
は、上記誘電体層４２を通しての所定数の電気信号の伝
送を容易にするための電気的な相互接続部（ｉｎｔｅｒ
ｃｏｎｎｅｃｔ）として機能する。このようにして形成
された上記スルーホール４０の数は、上記相互接続体２
２に対する特定の条件、すなわち該相互接続体２２に接
続されるべき集積回路２６の回路密度に依存する。
タイプのスルーホールが、それぞれ所定数だけ上記誘電
体層内に形成される。このようにして形成される第１の
タイプの開口は、上記フォト・エッチング プロセスに
よって形成されたスルーホール４０である。各該スルー
ホール４０は、上記各バイア（電気径路）２４を形成す
るために、導電体材料で充填されうるか又はメタライズ
されうるように形成される。ここで上記各バイア２４
は、上記誘電体層４２を通しての所定数の電気信号の伝
送を容易にするための電気的な相互接続部（ｉｎｔｅｒ
ｃｏｎｎｅｃｔ）として機能する。このようにして形成
された上記スルーホール４０の数は、上記相互接続体２
２に対する特定の条件、すなわち該相互接続体２２に接
続されるべき集積回路２６の回路密度に依存する。
【００３２】上記のようにして上記誘電体層内に形成さ
れる他の（第２の）タイプの開口はポストホール４４で
ある。この場合、各該ポストホール４４は、好適な具体
例においては、上記各スルーホール４０を有する相互接
続体２２の各コーナー（例えば図９に示されるように４
つの各コーナー）において導電性ポスト４６を形成する
ために、上記各スルーホール４０に上記バイア２４を形
成する場合と同じようにして、所定の導電体材料で充填
される。各該導電性ポスト４６は、上記各バイア２４を
一時的に支持するためのバイア支持構造体４５を構成す
る目的で形成される（図９参照）。上記各ポストホール
４４は、レーザによる穴あけ加工（ｌａｓｅｒ ｄｒｉ
ｌｌｉｎｇ）、パンチング（ｐｕｎｃｈｉｎｇ）、反応
性のイオンエッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅ
ｔｃｈ）、あるいは化学的なエッチング（ｃｈｅｍｉｃ
ａｌ ｅｔｃｈ）などのような周知の方法を用いること
によって形成されうる。しかし各該ポストホール４４
は、また、製造効率を増大させる目的で、上記各スルー
ホール４０を形成するのに用いられたのと同じような上
記フォト・エッチング プロセスを用いることによって
も形成されうる。各該導電性ポスト４６は、最終的には
取り去られてしまうものであり、最終製品としての相互
接続体２２には存在しないものである。好適な具体例に
おいては、上記のようにして形成される導電性ポスト４
６の数は、上記相互接続体２２が長方形に形成されてい
る場合には、例えば４個とされる。しかし、各該導電性
ポスト４６の数は、要するに、該相互接続体２２の形
状、すなわち円形、長方形、六角形などの形状に応じて
決められうるとともに、上記スルーホール４０の数およ
び各該スルーホール相互間のピッチなどによっても可変
的に決定されうる。
れる他の（第２の）タイプの開口はポストホール４４で
ある。この場合、各該ポストホール４４は、好適な具体
例においては、上記各スルーホール４０を有する相互接
続体２２の各コーナー（例えば図９に示されるように４
つの各コーナー）において導電性ポスト４６を形成する
ために、上記各スルーホール４０に上記バイア２４を形
成する場合と同じようにして、所定の導電体材料で充填
される。各該導電性ポスト４６は、上記各バイア２４を
一時的に支持するためのバイア支持構造体４５を構成す
る目的で形成される（図９参照）。上記各ポストホール
４４は、レーザによる穴あけ加工（ｌａｓｅｒ ｄｒｉ
ｌｌｉｎｇ）、パンチング（ｐｕｎｃｈｉｎｇ）、反応
性のイオンエッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅ
ｔｃｈ）、あるいは化学的なエッチング（ｃｈｅｍｉｃ
ａｌ ｅｔｃｈ）などのような周知の方法を用いること
によって形成されうる。しかし各該ポストホール４４
は、また、製造効率を増大させる目的で、上記各スルー
ホール４０を形成するのに用いられたのと同じような上
記フォト・エッチング プロセスを用いることによって
も形成されうる。各該導電性ポスト４６は、最終的には
取り去られてしまうものであり、最終製品としての相互
接続体２２には存在しないものである。好適な具体例に
おいては、上記のようにして形成される導電性ポスト４
６の数は、上記相互接続体２２が長方形に形成されてい
る場合には、例えば４個とされる。しかし、各該導電性
ポスト４６の数は、要するに、該相互接続体２２の形
状、すなわち円形、長方形、六角形などの形状に応じて
決められうるとともに、上記スルーホール４０の数およ
び各該スルーホール相互間のピッチなどによっても可変
的に決定されうる。
【００３３】上記第１の誘電体層４２−１内に上記所定
数のスルーホール４０およびポストホール４４を形成し
た後、各該スルーホール４０およびポストホール４４
は、本明細書中（特に図１３〜図１４に示されるフロチ
ャート中）で″メタライズ″と称されるようなステップ
において、上記導電体材料で充填される（図５参照）。
ここで、上記導電体材料は、各種の純金属、合金、およ
び金属と誘電体材料などとの組合せなどから選択されう
る。上記各スルーホール４０をメタライズさせるにあた
って選択されるべき導電体材料は、要するに、該導電体
材料の導電率と、最終的なものとして形成される（すな
わち最終製品としての相互接続体２２に形成される）誘
電体材料５２が有する熱膨張係数と、該相互接続体２２
に接続される上記相互接続用回路基板１２および上記集
積回路２６などがそれぞれ有する熱膨張係数とに応じて
決定される。
数のスルーホール４０およびポストホール４４を形成し
た後、各該スルーホール４０およびポストホール４４
は、本明細書中（特に図１３〜図１４に示されるフロチ
ャート中）で″メタライズ″と称されるようなステップ
において、上記導電体材料で充填される（図５参照）。
ここで、上記導電体材料は、各種の純金属、合金、およ
び金属と誘電体材料などとの組合せなどから選択されう
る。上記各スルーホール４０をメタライズさせるにあた
って選択されるべき導電体材料は、要するに、該導電体
材料の導電率と、最終的なものとして形成される（すな
わち最終製品としての相互接続体２２に形成される）誘
電体材料５２が有する熱膨張係数と、該相互接続体２２
に接続される上記相互接続用回路基板１２および上記集
積回路２６などがそれぞれ有する熱膨張係数とに応じて
決定される。
【００３４】互に接触している複数の電気素子（例え
ば、上記相互接続体２２と、該相互接続体２２に接続さ
れている上記相互接続用回路基板１２及び上記集積回路
２６など）においては、各該電気素子の動作中におい
て、各該電気素子間に熱的なストレスがしばしば発生
し、それによってやがては、各該電気素子間の電気的接
続部がその信頼度を損ない（すなわち、例えば図１およ
び図２に示される電気接触用パッド２８の部分が、例え
ば短絡状態あるいは開放状態となり）、遂には該電気的
接続部に機械的な欠陥が発生する可能性がある。かかる
熱的な各種ストレスは、上記電気素子として、互に異な
った熱膨張係数を有する各電気素子を互に電気接続する
ことなどが原因となって発生する。したがって、上記各
スルーホール４０を充填するために選択されるべき上記
導電体材料が、上記最終的なものとして形成される誘電
体材料５２、上記相互接続用回路基板１２、および上記
集積回路２６などがそれぞれ有する熱膨張係数とほぼ等
しい値の熱膨張係数（以下ＣＴＥという）を有している
ことが望ましい。上記した各熱膨張係数（ＣＴＥ）を整
合させる（マッチさせる）ことに重点を置いて導電性の
充填材料（上記導電体材料）を選択することにより、相
互接続されている上記した電気素子間に発生する可能性
のある上記各種の熱的なストレスを取り除くことがで
き、その結果、例えば、上記相互接続用回路基板１２と
上記集積回路２６との間などに存在する上記電気的相互
接続部の信頼度（すなわち、例えば上述したような電気
接触用パッド２８の部分の信頼度）を著しく向上させる
ことができる。
ば、上記相互接続体２２と、該相互接続体２２に接続さ
れている上記相互接続用回路基板１２及び上記集積回路
２６など）においては、各該電気素子の動作中におい
て、各該電気素子間に熱的なストレスがしばしば発生
し、それによってやがては、各該電気素子間の電気的接
続部がその信頼度を損ない（すなわち、例えば図１およ
び図２に示される電気接触用パッド２８の部分が、例え
ば短絡状態あるいは開放状態となり）、遂には該電気的
接続部に機械的な欠陥が発生する可能性がある。かかる
熱的な各種ストレスは、上記電気素子として、互に異な
った熱膨張係数を有する各電気素子を互に電気接続する
ことなどが原因となって発生する。したがって、上記各
スルーホール４０を充填するために選択されるべき上記
導電体材料が、上記最終的なものとして形成される誘電
体材料５２、上記相互接続用回路基板１２、および上記
集積回路２６などがそれぞれ有する熱膨張係数とほぼ等
しい値の熱膨張係数（以下ＣＴＥという）を有している
ことが望ましい。上記した各熱膨張係数（ＣＴＥ）を整
合させる（マッチさせる）ことに重点を置いて導電性の
充填材料（上記導電体材料）を選択することにより、相
互接続されている上記した電気素子間に発生する可能性
のある上記各種の熱的なストレスを取り除くことがで
き、その結果、例えば、上記相互接続用回路基板１２と
上記集積回路２６との間などに存在する上記電気的相互
接続部の信頼度（すなわち、例えば上述したような電気
接触用パッド２８の部分の信頼度）を著しく向上させる
ことができる。
【００３５】上記した各熱膨張係数（すなわち上記ＣＴ
Ｅ）を整合させることに重点を置いて、上記各スルーホ
ールをメタライズさせるのに用いられる上記導電体材料
を選択することが望ましいけれども、他の面からみる
と、該選択された導電体材料が所望の値の導電率を有し
ていなければならない。図６は、代表的な各種導電体材
料について、各該導電体材料に対する熱膨張係数（ＣＴ
Ｅ）と、各該材料に対する電気抵抗率とを個別的に図表
上で表した図である。また上記した最終的なものとして
形成される誘電体材料（すなわち図１１〜図１２に示さ
れる誘電体材料５２）は、一般にほぼ２から１０までの
範囲の熱膨張係数（ＣＴＥ）を有している。すなわち、
シリコンのＣＴＥは２．６ppm ／°Ｋ、窒化アルミニウ
ムのＣＴＥは４ppm ／°Ｋ、アルミナのＣＴＥは６．３
乃至６．８ppm ／°Ｋ、ガリウム砒素のＣＴＥは６．５
ppm ／°Ｋ、ガラスセラミックスのＣＴＥは１０．３pp
m ／°Ｋであり、これらの誘電体材料が有するＣＴＥ
は、最も普通に知られている導電体材料、すなわち最も
普通に知られている金属および合金などが有するＣＴＥ
よりも低い値である。
Ｅ）を整合させることに重点を置いて、上記各スルーホ
ールをメタライズさせるのに用いられる上記導電体材料
を選択することが望ましいけれども、他の面からみる
と、該選択された導電体材料が所望の値の導電率を有し
ていなければならない。図６は、代表的な各種導電体材
料について、各該導電体材料に対する熱膨張係数（ＣＴ
Ｅ）と、各該材料に対する電気抵抗率とを個別的に図表
上で表した図である。また上記した最終的なものとして
形成される誘電体材料（すなわち図１１〜図１２に示さ
れる誘電体材料５２）は、一般にほぼ２から１０までの
範囲の熱膨張係数（ＣＴＥ）を有している。すなわち、
シリコンのＣＴＥは２．６ppm ／°Ｋ、窒化アルミニウ
ムのＣＴＥは４ppm ／°Ｋ、アルミナのＣＴＥは６．３
乃至６．８ppm ／°Ｋ、ガリウム砒素のＣＴＥは６．５
ppm ／°Ｋ、ガラスセラミックスのＣＴＥは１０．３pp
m ／°Ｋであり、これらの誘電体材料が有するＣＴＥ
は、最も普通に知られている導電体材料、すなわち最も
普通に知られている金属および合金などが有するＣＴＥ
よりも低い値である。
【００３６】高いＣＴＥを有する導電性金属には、銀
（ＣＴＥ＝１９ppm ／°Ｋ）、銅（ＣＴＥ＝１６ppm ／
°Ｋ）、金（ＣＴＥ＝１４ppm ／°Ｋ）、およびニッケ
ル（ＣＴＥ＝１３．６ppm ／°Ｋ）などが含まれる。一
方、比較的低いＣＴＥを有する導電性金属としては、タ
ングステン、モリブデン、イリジウムおよびクロムなど
が含まれており、それらはほぼ５ppm ／°ＫのＣＴＥを
有する。上記各バイア２４を形成する導電体材料が有す
るＣＴＥと、各該バイアの周囲を取り囲むようにして、
上記した最終的なものとして形成される誘電体材料５２
（図１１〜図１２参照）が有する比較的低いＣＴＥとを
整合させるために、高いＣＴＥを有する導電体材料と、
より低いＣＴＥを有する他の導電体材料とを、上記した
整合（マッチング）を達成するのに必要な所望の割合で
混合させるか、又は、高いあるいは低いＣＴＥを有する
導電体材料と、より一層低いＣＴＥを有する誘電体材料
とを混合させることが必要となる可能性がある。例え
ば、ガラスセラミックス（ＣＴＥ＝１０ppm ／°Ｋ）か
らなる、上記した最終的なものとして形成される誘電体
材料５２のＣＴＥと整合させるためには、その際選択さ
れるべき上記メタライズ用の導電体材料（すなわち上記
各バイア２４を構成する導電体材料）が、銅（ＣＴＥ＝
１６ppm ／°Ｋ）およびタングステン（ＣＴＥ＝４．５
ppm ／°Ｋ）を５０％：５０％の割合で含有させた合金
で構成されることができる。
（ＣＴＥ＝１９ppm ／°Ｋ）、銅（ＣＴＥ＝１６ppm ／
°Ｋ）、金（ＣＴＥ＝１４ppm ／°Ｋ）、およびニッケ
ル（ＣＴＥ＝１３．６ppm ／°Ｋ）などが含まれる。一
方、比較的低いＣＴＥを有する導電性金属としては、タ
ングステン、モリブデン、イリジウムおよびクロムなど
が含まれており、それらはほぼ５ppm ／°ＫのＣＴＥを
有する。上記各バイア２４を形成する導電体材料が有す
るＣＴＥと、各該バイアの周囲を取り囲むようにして、
上記した最終的なものとして形成される誘電体材料５２
（図１１〜図１２参照）が有する比較的低いＣＴＥとを
整合させるために、高いＣＴＥを有する導電体材料と、
より低いＣＴＥを有する他の導電体材料とを、上記した
整合（マッチング）を達成するのに必要な所望の割合で
混合させるか、又は、高いあるいは低いＣＴＥを有する
導電体材料と、より一層低いＣＴＥを有する誘電体材料
とを混合させることが必要となる可能性がある。例え
ば、ガラスセラミックス（ＣＴＥ＝１０ppm ／°Ｋ）か
らなる、上記した最終的なものとして形成される誘電体
材料５２のＣＴＥと整合させるためには、その際選択さ
れるべき上記メタライズ用の導電体材料（すなわち上記
各バイア２４を構成する導電体材料）が、銅（ＣＴＥ＝
１６ppm ／°Ｋ）およびタングステン（ＣＴＥ＝４．５
ppm ／°Ｋ）を５０％：５０％の割合で含有させた合金
で構成されることができる。
【００３７】したがって、上記各スルーホール４０をメ
タライズさせるための導電体材料は、所定の金属、合金
（例えば上述したような合金）、および金属と非金属な
どとの混合物などから選択されうる。ただし、上記した
最終的なものとして形成される誘電体材料５２（上記図
１１〜図１２に示される）および上記相互接続体２２に
接続される各電気素子（例えば上記回路基板１２及び集
積回路２６など）がそれぞれ有する熱膨張係数とほぼ等
しい値の熱膨張係数（ＣＴＥ）とするのに必要な適宜の
比率で用いる。
タライズさせるための導電体材料は、所定の金属、合金
（例えば上述したような合金）、および金属と非金属な
どとの混合物などから選択されうる。ただし、上記した
最終的なものとして形成される誘電体材料５２（上記図
１１〜図１２に示される）および上記相互接続体２２に
接続される各電気素子（例えば上記回路基板１２及び集
積回路２６など）がそれぞれ有する熱膨張係数とほぼ等
しい値の熱膨張係数（ＣＴＥ）とするのに必要な適宜の
比率で用いる。
【００３８】各該ポストホール４４を導電体材料で充填
し又はメタライズさせる場合には、そのとき選択される
べき導電体材料として、上述したような誘電体材料５
２、相互接続用回路基板１２、および集積回路２６など
がそれぞれ有する各ＣＴＥと整合した値のＣＴＥを有す
る導電体材料を用いる必要はない。各該ポストホール４
４をメタライズさせるために選択される導電体材料に対
する唯一の条件は、該材料が上記バイア支持構造体４５
を構成するのに用いられる手法を容易化するために導電
性であることが望ましいということである。上記各導電
性ポスト４６は、各該バイア２４に対しての一時的な支
持構造体となるように機能するのみで、最終的な製品と
しての相互接続体２２には存在しない。すなわち、上述
した誘電体材料層５２を形成した後に、各該導電性ポス
ト４６は上記相互接続体２２から永久的に除去される。
各該ポストホール４４をメタライズさせるために用いら
れうる導電体材料としては、各種の純金属および合金な
どが含まれる。特に好適な導電体材料は銅である。しか
しながら、製造効率を向上させるためには、上記各スル
ーホール４０をメタライズさせるために用いられる導電
体材料が、各該ポストホール４４をメタライズさせるた
めにも用いられうる。
し又はメタライズさせる場合には、そのとき選択される
べき導電体材料として、上述したような誘電体材料５
２、相互接続用回路基板１２、および集積回路２６など
がそれぞれ有する各ＣＴＥと整合した値のＣＴＥを有す
る導電体材料を用いる必要はない。各該ポストホール４
４をメタライズさせるために選択される導電体材料に対
する唯一の条件は、該材料が上記バイア支持構造体４５
を構成するのに用いられる手法を容易化するために導電
性であることが望ましいということである。上記各導電
性ポスト４６は、各該バイア２４に対しての一時的な支
持構造体となるように機能するのみで、最終的な製品と
しての相互接続体２２には存在しない。すなわち、上述
した誘電体材料層５２を形成した後に、各該導電性ポス
ト４６は上記相互接続体２２から永久的に除去される。
各該ポストホール４４をメタライズさせるために用いら
れうる導電体材料としては、各種の純金属および合金な
どが含まれる。特に好適な導電体材料は銅である。しか
しながら、製造効率を向上させるためには、上記各スル
ーホール４０をメタライズさせるために用いられる導電
体材料が、各該ポストホール４４をメタライズさせるた
めにも用いられうる。
【００３９】多くの周知な手法が上記各スルーホール４
０を導電体材料で充填させるため、又は各該スルーホー
ル４０をメタライズさせるために用いられうる。しかし
ながら、本発明の実施にあたっては、所定の選択された
手法によって、各該スルーホール４０を、ボイド無しで
密封されるようにメタライズさせることが必要である。
各該スルーホール４０をボイド無しでメタライズさせる
ことを可能とするのに好適な手法は、電気メッキによる
周知のプロセスを用いる手法である。該電気メッキプロ
セスにおいては、各該スルーホール４０をメタライズ
し、又は各該スルーホールを充填するために選択される
金属又は合金が、典型的には、上記したようなメタライ
ズ用の材料のイオンを含む電解槽内に浸された陽極（ア
ノード）電極とされる。この場合、上記導電性のシード
層３８が、該電気メッキプロセスにおける陰極（カソー
ド）電極とされて、上記電解槽内に浸されている。該メ
タライズ用の材料（上記アノードとされる）と該導電性
シード層３８（上記カソードとされる）との間に所定の
電圧が印加され、これによって該メタライズ用の材料
を、各該スルーホール４０の内側と該導電性シード層３
８の表面上とに堆積（デポジット）させるようにする。
ここで上記各スルーホール４０が該誘電体層（例えば４
２−１）の表面まで上記メタライズ用の材料で充填され
たならば、上記各スルーホールに対するメタライゼーシ
ョンは完全なものとなる。
０を導電体材料で充填させるため、又は各該スルーホー
ル４０をメタライズさせるために用いられうる。しかし
ながら、本発明の実施にあたっては、所定の選択された
手法によって、各該スルーホール４０を、ボイド無しで
密封されるようにメタライズさせることが必要である。
各該スルーホール４０をボイド無しでメタライズさせる
ことを可能とするのに好適な手法は、電気メッキによる
周知のプロセスを用いる手法である。該電気メッキプロ
セスにおいては、各該スルーホール４０をメタライズ
し、又は各該スルーホールを充填するために選択される
金属又は合金が、典型的には、上記したようなメタライ
ズ用の材料のイオンを含む電解槽内に浸された陽極（ア
ノード）電極とされる。この場合、上記導電性のシード
層３８が、該電気メッキプロセスにおける陰極（カソー
ド）電極とされて、上記電解槽内に浸されている。該メ
タライズ用の材料（上記アノードとされる）と該導電性
シード層３８（上記カソードとされる）との間に所定の
電圧が印加され、これによって該メタライズ用の材料
を、各該スルーホール４０の内側と該導電性シード層３
８の表面上とに堆積（デポジット）させるようにする。
ここで上記各スルーホール４０が該誘電体層（例えば４
２−１）の表面まで上記メタライズ用の材料で充填され
たならば、上記各スルーホールに対するメタライゼーシ
ョンは完全なものとなる。
【００４０】かかる電気メッキは、各該スルーホール４
０をボイド無しで密封充填することを保証する。その理
由は、該メタライズ用の導電体材料が各該スルーホール
における上記カソード部分のみに電気メッキされて行
き、かつ、当初は上記導電性シード層３８の表面が該カ
ソード部分とされ、その後上記メタライズ用の導電体材
料がデポジットされるにしたがって、該デポジットされ
た該導電体材料の表面が逐次上記カソード部分とされて
行くからである。ここで該メタライズ用の導電体材料
は、各該スルーホール４０の壁（ｗａｌｌ）上に堆積
（デポジット）もしくは電気メッキされることはない。
その理由は、各該スルーホール４０の壁が非導電性の誘
電体材料で構成されているからである。各該スルーホー
ル４０の壁の周りに該メタライズ用の導電体材料をデポ
ジットさせることなく、各該スルーホールをその底部か
ら上方側に向ってメタライズさせることができるので、
該メタライズを行う期間中に何等かのボイドが発生する
のを防止することができる。該メタライズを行うために
用いられる他の手法では、各該スルーホールの壁にデポ
ジットされる該メタライズ用の導電体材料の作用に起因
して、上記各種のボイドがしばしば発生してしまい、そ
の結果、該メタライズ用の導電体材料を各該スルーホー
ルの最底部分まで確実に充填させたいという課題を解決
することを困難にし、又は不可能にする。
０をボイド無しで密封充填することを保証する。その理
由は、該メタライズ用の導電体材料が各該スルーホール
における上記カソード部分のみに電気メッキされて行
き、かつ、当初は上記導電性シード層３８の表面が該カ
ソード部分とされ、その後上記メタライズ用の導電体材
料がデポジットされるにしたがって、該デポジットされ
た該導電体材料の表面が逐次上記カソード部分とされて
行くからである。ここで該メタライズ用の導電体材料
は、各該スルーホール４０の壁（ｗａｌｌ）上に堆積
（デポジット）もしくは電気メッキされることはない。
その理由は、各該スルーホール４０の壁が非導電性の誘
電体材料で構成されているからである。各該スルーホー
ル４０の壁の周りに該メタライズ用の導電体材料をデポ
ジットさせることなく、各該スルーホールをその底部か
ら上方側に向ってメタライズさせることができるので、
該メタライズを行う期間中に何等かのボイドが発生する
のを防止することができる。該メタライズを行うために
用いられる他の手法では、各該スルーホールの壁にデポ
ジットされる該メタライズ用の導電体材料の作用に起因
して、上記各種のボイドがしばしば発生してしまい、そ
の結果、該メタライズ用の導電体材料を各該スルーホー
ルの最底部分まで確実に充填させたいという課題を解決
することを困難にし、又は不可能にする。
【００４１】上記各スルーホール４０をボイド無しで密
封されるようにメタライズするのに用いられる他の好適
な手法は、メタル オルガニック ケミカル ベーパ
デポジション（ＭＯＣＶＤ）である。該ＭＯＣＶＤを行
うプロセスにおいては先づ、各該スルーホールを充填す
るために選択された材料（すなわち有機金属化合物（メ
タル オルガニック コンポジション））が、所定の蒸
発室（ｅｖａｐｏｒａｔｉｏｎ ｃｈａｍｂｅｒ）内に
配置されて、蒸気を発生させるために、酸素を含まない
雰囲気中でその昇華温度まで加熱される。次いで、該蒸
気は所定の反応室（ｒｅａｃｔｉｏｎ ｃｈａｍｂｅ
ｒ）内に指し向けられ、該反応室内で該蒸気が、加熱さ
れた状態にある上記相互接続体２２に設けられている各
該スルーホール４０上をその全体に亘って通過させられ
る。その結果、該蒸気は、該導電性シード層３８上に金
属フィルムを形成するように堆積され、その際該シード
層３８は金属性蒸気に対する凝集場所として機能する。
ここで該金属性蒸気は上記導電性シード層３８の表面上
で熱分解され、その結果、各該スルーホールを次第に埋
め盡くすような導電性の金属フィルムとして残留する。
これによって、一旦、各該スルーホール４０が該誘電体
層（例えば４２−１）の表面まで充填されたならば、各
該スルーホールのメタライゼーションは完全なものとな
る。
封されるようにメタライズするのに用いられる他の好適
な手法は、メタル オルガニック ケミカル ベーパ
デポジション（ＭＯＣＶＤ）である。該ＭＯＣＶＤを行
うプロセスにおいては先づ、各該スルーホールを充填す
るために選択された材料（すなわち有機金属化合物（メ
タル オルガニック コンポジション））が、所定の蒸
発室（ｅｖａｐｏｒａｔｉｏｎ ｃｈａｍｂｅｒ）内に
配置されて、蒸気を発生させるために、酸素を含まない
雰囲気中でその昇華温度まで加熱される。次いで、該蒸
気は所定の反応室（ｒｅａｃｔｉｏｎ ｃｈａｍｂｅ
ｒ）内に指し向けられ、該反応室内で該蒸気が、加熱さ
れた状態にある上記相互接続体２２に設けられている各
該スルーホール４０上をその全体に亘って通過させられ
る。その結果、該蒸気は、該導電性シード層３８上に金
属フィルムを形成するように堆積され、その際該シード
層３８は金属性蒸気に対する凝集場所として機能する。
ここで該金属性蒸気は上記導電性シード層３８の表面上
で熱分解され、その結果、各該スルーホールを次第に埋
め盡くすような導電性の金属フィルムとして残留する。
これによって、一旦、各該スルーホール４０が該誘電体
層（例えば４２−１）の表面まで充填されたならば、各
該スルーホールのメタライゼーションは完全なものとな
る。
【００４２】上記ＭＯＣＶＤは、各該スルーホール４０
をメタライズさせるのに好適な手法である。その理由
は、該ＭＯＣＶＤによれば、金属と非金属化合物とを含
む導電体材料を堆積（デポジット）させることも可能と
なるからである。有機成分は良好な導電体ではないけれ
ども、該有機成分が有する本質的に低い値のＣＴＥによ
って、導電性の金属成分が有する本質的に高い値のＣＴ
Ｅを相殺することが可能となる。したがって該有機成分
を使用することは、上記各スルーホールの周囲を取り巻
く、上記最終的なものとして形成される誘電体層５２が
有するＣＴＥと、該メタライズ用の導電体材料が有する
ＣＴＥとを整合させるにあたって、きわめて好ましいこ
とである。
をメタライズさせるのに好適な手法である。その理由
は、該ＭＯＣＶＤによれば、金属と非金属化合物とを含
む導電体材料を堆積（デポジット）させることも可能と
なるからである。有機成分は良好な導電体ではないけれ
ども、該有機成分が有する本質的に低い値のＣＴＥによ
って、導電性の金属成分が有する本質的に高い値のＣＴ
Ｅを相殺することが可能となる。したがって該有機成分
を使用することは、上記各スルーホールの周囲を取り巻
く、上記最終的なものとして形成される誘電体層５２が
有するＣＴＥと、該メタライズ用の導電体材料が有する
ＣＴＥとを整合させるにあたって、きわめて好ましいこ
とである。
【００４３】非電気的なメッキによる手法もまた、上記
各スルーホールをボイド無しで密封されるようにメタラ
イズするために用いられうる。図５は、本発明を実施す
ることによって上記メタライズを行った後での、上記第
１の誘電体層４２−１内に形成される上記各スルーホー
ル４０とポストホール４４との状態を示している。上記
第１の誘電体層４２−１内の上記各スルーホール４０内
に形成される各バイア２４は、その代表的な例として、
ほぼ１（つまり１／１）のアスペクト比がえられるよう
に形成されている。なおここでは、上記誘電体層４２−
１の厚みをほぼ２５マイクロメートルと仮定し、一方、
上記各スルーホール４０の直径をもほぼ２５マイクロメ
ートルと仮定している。
各スルーホールをボイド無しで密封されるようにメタラ
イズするために用いられうる。図５は、本発明を実施す
ることによって上記メタライズを行った後での、上記第
１の誘電体層４２−１内に形成される上記各スルーホー
ル４０とポストホール４４との状態を示している。上記
第１の誘電体層４２−１内の上記各スルーホール４０内
に形成される各バイア２４は、その代表的な例として、
ほぼ１（つまり１／１）のアスペクト比がえられるよう
に形成されている。なおここでは、上記誘電体層４２−
１の厚みをほぼ２５マイクロメートルと仮定し、一方、
上記各スルーホール４０の直径をもほぼ２５マイクロメ
ートルと仮定している。
【００４４】次いで上記誘電体層４２−１は、周知の方
法を用いて、化学的又は機械的にポリッシュ加工され、
それによって各該バイア２４の頂面と該誘電体層４２−
１の頂面とが同一平面となることが保証される。その
後、上記第１の誘電体層４２−１内に形成された各該バ
イア２４は、周知の方法を用いて、その導電率のテスト
がなされる。すなわち、上記各バイア２４が、ボイド無
しで密封された状態でメタライズされたバイアとなって
いることを確認するために、上記テストがなされる。
法を用いて、化学的又は機械的にポリッシュ加工され、
それによって各該バイア２４の頂面と該誘電体層４２−
１の頂面とが同一平面となることが保証される。その
後、上記第１の誘電体層４２−１内に形成された各該バ
イア２４は、周知の方法を用いて、その導電率のテスト
がなされる。すなわち、上記各バイア２４が、ボイド無
しで密封された状態でメタライズされたバイアとなって
いることを確認するために、上記テストがなされる。
【００４５】次いで図７に示されるように、第２の誘電
体層４２−２が、上記第１の誘電体層４２−１を上記導
電性シード層３８上に付加した場合に用いられた方法の
うちの任意の１つの方法を用いることによって、上記第
１の誘電体層４２−１の頂面上に付加される。次いで、
上記各スルーホール４０と各ポストホール４４とが、上
記第１の誘電体層４２−１内に上記各スルーホールとポ
ストホールとを形成する際に用いられたのと同様のプロ
セスを用いることによって、上記第２の誘電体層４２−
２内に形成される。ここで上記フォトマスク（ｐｈｏｔ
ｏ ｍａｓｋ）が、上記第２の誘電体層４２−２の表面
全体に亘って配置され、該フォトマスクが所定数の上記
アラインメントマスク（ａｌｉｇｎｍｅｎｔ ｍａｓ
ｋ）と位置整合（アライン）させられる。ここで該アラ
インメントマスクは、上記第１の誘電体層４２−１が透
明性の層とされているため、上記第１の誘電体層４２−
１の表面から透視可能である。
体層４２−２が、上記第１の誘電体層４２−１を上記導
電性シード層３８上に付加した場合に用いられた方法の
うちの任意の１つの方法を用いることによって、上記第
１の誘電体層４２−１の頂面上に付加される。次いで、
上記各スルーホール４０と各ポストホール４４とが、上
記第１の誘電体層４２−１内に上記各スルーホールとポ
ストホールとを形成する際に用いられたのと同様のプロ
セスを用いることによって、上記第２の誘電体層４２−
２内に形成される。ここで上記フォトマスク（ｐｈｏｔ
ｏ ｍａｓｋ）が、上記第２の誘電体層４２−２の表面
全体に亘って配置され、該フォトマスクが所定数の上記
アラインメントマスク（ａｌｉｇｎｍｅｎｔ ｍａｓ
ｋ）と位置整合（アライン）させられる。ここで該アラ
インメントマスクは、上記第１の誘電体層４２−１が透
明性の層とされているため、上記第１の誘電体層４２−
１の表面から透視可能である。
【００４６】次いで、上記第２の誘電体層４２−２内に
形成された上記各スルーホール４０とポストホール４４
とは、上記第１の誘電体層４２−１内における上記各ス
ルーホール４０とポストホール４４とをメタライズする
ときに述べられたような好適な手法のうちの任意の１つ
を用いることによって、上述したような導電体材料（上
述したような有機金属化合物を含む）でメタライズされ
る。
形成された上記各スルーホール４０とポストホール４４
とは、上記第１の誘電体層４２−１内における上記各ス
ルーホール４０とポストホール４４とをメタライズする
ときに述べられたような好適な手法のうちの任意の１つ
を用いることによって、上述したような導電体材料（上
述したような有機金属化合物を含む）でメタライズされ
る。
【００４７】本発明の１実施例としての、上記高密度の
スルーホールを有する相互接続体２２を製造する場合に
おけるこのステップが完了した後には、好適な具体例で
は、上記第２の誘電体層４２−２内に形成される各該ス
ルーホール４０によって、該相互接続体のアスペクト比
が、ほぼ２（つまり２／１）とされる。なおここで、該
第１および第２の誘電体層４２−１〜４２−２の全体の
厚みをほぼ５０マイクロメートルと仮定し、一方該スル
ーホールの直径をほぼ２５マイクロメートルと仮定す
る。次いで上記第２の誘電体層４２−２内に形成された
各バイア２４は、上記第１の誘電体層４２−１内に形成
された各バイア２４をポリッシュし、更にテストすると
きに用いられたのと同様の方法によってポリッシュさ
れ、更にその導電率がテストされる。所望のアスペクト
比を実現させるように、高密度のスルーホールを有する
多層の相互接続体２２を生成するために、本発明の１実
施例によれば、上記各誘電体層を順次付加する（すなわ
ち多層状にする）プロセス、上記各誘電体層に上記スル
ーホールを生成するプロセス、各該スルーホールをメタ
ライズするプロセス、各該誘電体層をポリッシュするプ
ロセス、および各該誘電体層に形成される上記各バイア
を電気的にテストするプロセスが、それぞれＮ回繰返さ
れうる（図８参照）。上記各誘電体層の厚さと上記各ス
ルーホールの直径とが一定とされるような好適な具体例
においては、上記多層の各誘電体層内にそれぞれ上述し
たようにして各バイアが形成されている相互接続体２２
のアスペクト比は、該相互接続体２２を構成するのに用
いられた上記誘電体層の数に直接比例して増加される。
例えば、上記図８に示されるような６個の誘電体層４２
−１〜４２−６で構成される上記相互接続体２２（すな
わち各誘電体層の厚さがほぼ２５マイクロメートルとさ
れており、また各スルーホールの直径もほぼ２５マイク
ロメートルとされているような相互接続体２２）におい
ては、６番目の誘電体層４２−６内に形成される各スル
ーホール４０と各ポストホール４４とをメタライズした
後での、該相互接続体２２のアスペクト比は、ほぼ６
（つまり６／１）とされうる。
スルーホールを有する相互接続体２２を製造する場合に
おけるこのステップが完了した後には、好適な具体例で
は、上記第２の誘電体層４２−２内に形成される各該ス
ルーホール４０によって、該相互接続体のアスペクト比
が、ほぼ２（つまり２／１）とされる。なおここで、該
第１および第２の誘電体層４２−１〜４２−２の全体の
厚みをほぼ５０マイクロメートルと仮定し、一方該スル
ーホールの直径をほぼ２５マイクロメートルと仮定す
る。次いで上記第２の誘電体層４２−２内に形成された
各バイア２４は、上記第１の誘電体層４２−１内に形成
された各バイア２４をポリッシュし、更にテストすると
きに用いられたのと同様の方法によってポリッシュさ
れ、更にその導電率がテストされる。所望のアスペクト
比を実現させるように、高密度のスルーホールを有する
多層の相互接続体２２を生成するために、本発明の１実
施例によれば、上記各誘電体層を順次付加する（すなわ
ち多層状にする）プロセス、上記各誘電体層に上記スル
ーホールを生成するプロセス、各該スルーホールをメタ
ライズするプロセス、各該誘電体層をポリッシュするプ
ロセス、および各該誘電体層に形成される上記各バイア
を電気的にテストするプロセスが、それぞれＮ回繰返さ
れうる（図８参照）。上記各誘電体層の厚さと上記各ス
ルーホールの直径とが一定とされるような好適な具体例
においては、上記多層の各誘電体層内にそれぞれ上述し
たようにして各バイアが形成されている相互接続体２２
のアスペクト比は、該相互接続体２２を構成するのに用
いられた上記誘電体層の数に直接比例して増加される。
例えば、上記図８に示されるような６個の誘電体層４２
−１〜４２−６で構成される上記相互接続体２２（すな
わち各誘電体層の厚さがほぼ２５マイクロメートルとさ
れており、また各スルーホールの直径もほぼ２５マイク
ロメートルとされているような相互接続体２２）におい
ては、６番目の誘電体層４２−６内に形成される各スル
ーホール４０と各ポストホール４４とをメタライズした
後での、該相互接続体２２のアスペクト比は、ほぼ６
（つまり６／１）とされうる。
【００４８】図８はまた、多層の（この場合は６層の）
誘電体層内に形成される各バイア２４が、その長さ方向
に沿って複数の（この例では６個の）円錐形部（先端を
切った形の円錐形部）を順次繰返して連続的に配列した
ような形状に形成されている状況を示している。ここ
で、各該円錐形部は、多層状に順次連続的に形成される
べき上記各誘電体層内にそれぞれ上記フォト・エッチン
グ プロセスにより形成される上記所定数のスルーホー
ルをそれぞれメタライズすることによって生成されるも
のであることは上述したとおりである。このようにして
製造された本発明の１実施例としての、上記高密度のス
ルーホールを有する相互接続体２２は、例えば１から１
０までの範囲のアスペクト比となるように、上記１層乃
至多層の誘電体層内にそれぞれ所定数のバイア２４を形
成することができる。好適な相互接続体２２において
は、例えば６から１０までの範囲のアスペクト比となる
ように、上記所定層の誘電体層内にそれぞれ上記各バイ
ア２４を形成することができる。
誘電体層内に形成される各バイア２４が、その長さ方向
に沿って複数の（この例では６個の）円錐形部（先端を
切った形の円錐形部）を順次繰返して連続的に配列した
ような形状に形成されている状況を示している。ここ
で、各該円錐形部は、多層状に順次連続的に形成される
べき上記各誘電体層内にそれぞれ上記フォト・エッチン
グ プロセスにより形成される上記所定数のスルーホー
ルをそれぞれメタライズすることによって生成されるも
のであることは上述したとおりである。このようにして
製造された本発明の１実施例としての、上記高密度のス
ルーホールを有する相互接続体２２は、例えば１から１
０までの範囲のアスペクト比となるように、上記１層乃
至多層の誘電体層内にそれぞれ所定数のバイア２４を形
成することができる。好適な相互接続体２２において
は、例えば６から１０までの範囲のアスペクト比となる
ように、上記所定層の誘電体層内にそれぞれ上記各バイ
ア２４を形成することができる。
【００４９】所定数の誘電体層を順次連続的に付加し、
各該誘電体層内にフォト・エッチングにより所定数のス
ルーホールを形成し、更に各該誘電体層内に所定数の導
電性バイアを形成するために各該スルーホールをメタラ
イズすることによって、高いアスペクト比を有する相互
接続体を製造する本発明の方法は、上記所定数の誘電体
層からなる誘電体本体を通して、各該誘電体層を貫通す
るように形成された各バイア（すなわち電気的な相互接
続部）の位置整合（すなわち、図８に示される例では、
６個の上記円錐形部の位置を整合（アライン）させるこ
と）を保証するので、きわめて有利な方法である。かか
る位置整合は、各種の電子装置、すなわち例えばコンピ
ュータなどのように、該コンピュータなどを構成するた
めに使用される多数の電気回路および多数の電気素子の
密度が、所定の空間に関し増加されるようなものを製造
する場合に、きわめて重要である。したがって、かかる
用途に使用される上記相互接続体２２は、該相互接続体
を、該相互接続体と接続される上記各電気回路および上
記各電気素子に適応させるために、またかかる用途に使
用される上記各電気回路および上記各電気素子への、お
よび上記各電気回路および上記各電気素子からの多数の
電気信号の高速伝送を容易にするために、正確かつ精密
な電気的相互接続用電路（すなわち上記各バイア２４に
相当する）を有するように構成されなければならない。
各該誘電体層内にフォト・エッチングにより所定数のス
ルーホールを形成し、更に各該誘電体層内に所定数の導
電性バイアを形成するために各該スルーホールをメタラ
イズすることによって、高いアスペクト比を有する相互
接続体を製造する本発明の方法は、上記所定数の誘電体
層からなる誘電体本体を通して、各該誘電体層を貫通す
るように形成された各バイア（すなわち電気的な相互接
続部）の位置整合（すなわち、図８に示される例では、
６個の上記円錐形部の位置を整合（アライン）させるこ
と）を保証するので、きわめて有利な方法である。かか
る位置整合は、各種の電子装置、すなわち例えばコンピ
ュータなどのように、該コンピュータなどを構成するた
めに使用される多数の電気回路および多数の電気素子の
密度が、所定の空間に関し増加されるようなものを製造
する場合に、きわめて重要である。したがって、かかる
用途に使用される上記相互接続体２２は、該相互接続体
を、該相互接続体と接続される上記各電気回路および上
記各電気素子に適応させるために、またかかる用途に使
用される上記各電気回路および上記各電気素子への、お
よび上記各電気回路および上記各電気素子からの多数の
電気信号の高速伝送を容易にするために、正確かつ精密
な電気的相互接続用電路（すなわち上記各バイア２４に
相当する）を有するように構成されなければならない。
【００５０】上述したようにして所定数の誘電体層から
なる上記相互接続体２２によって所望の高いアスペクト
比がえられたならば、次に各該バイアを支持するための
バイア支持構造体４５が形成される。該バイア支持構造
体４５は、所定数の、すなわちＮ個の誘電体層４２−１
乃至４２−Ｎ（これらの誘電体層４２−１乃至４２−Ｎ
は、同様の誘電体材料で構成されうる）が除去されて、
別の誘電体層５２と取り換えられる間、各該バイア２４
を機械的に支持する機能を有する。図８は、所望の高い
アスペクト比を有する、中間の製造段階での上記相互接
続体２２の断面図である。導電性のフレーム部材４８
が、最後に形成された誘電体層４２−Ｎの表面上に形成
され、各該導電性ポスト４６の間で延びて、各該ポスト
４６同志を相互接続する。更に、一連のバイア支持部材
５０が上記誘電体層４２−Ｎの表面上に形成される。各
該バイア支持部材５０は、一対の上記フレーム部材４８
の間で延びており、各該バイア支持部材５０上に重ねら
れている多数の円によって示される（図９に示される）
ような、いくつかのバイア２４からなるバイアの列と相
互接続される（図９参照）。
なる上記相互接続体２２によって所望の高いアスペクト
比がえられたならば、次に各該バイアを支持するための
バイア支持構造体４５が形成される。該バイア支持構造
体４５は、所定数の、すなわちＮ個の誘電体層４２−１
乃至４２−Ｎ（これらの誘電体層４２−１乃至４２−Ｎ
は、同様の誘電体材料で構成されうる）が除去されて、
別の誘電体層５２と取り換えられる間、各該バイア２４
を機械的に支持する機能を有する。図８は、所望の高い
アスペクト比を有する、中間の製造段階での上記相互接
続体２２の断面図である。導電性のフレーム部材４８
が、最後に形成された誘電体層４２−Ｎの表面上に形成
され、各該導電性ポスト４６の間で延びて、各該ポスト
４６同志を相互接続する。更に、一連のバイア支持部材
５０が上記誘電体層４２−Ｎの表面上に形成される。各
該バイア支持部材５０は、一対の上記フレーム部材４８
の間で延びており、各該バイア支持部材５０上に重ねら
れている多数の円によって示される（図９に示される）
ような、いくつかのバイア２４からなるバイアの列と相
互接続される（図９参照）。
【００５１】各該フレーム部材４８および各該バイア支
持部材５０は、各該フレーム部材４８および各該バイア
支持部材５０の形が切り抜かれた形状を有するマスクを
上記誘電体層４２−Ｎの表面上に亘って載置し、該マス
クを通して導電体材料を付着（デポジット）させること
によって形成されうる。該導電体材料は、スパッタリン
グ、ベーパ デポジションなどのような周知の手法によ
って付着（デポジット）されうる。各該フレーム部材４
８および各該バイア支持部材５０を形成するために選択
されるべき導電体材料としては、各種の純金属および合
金などが含まれうる。好適な導電体材料は銅である。
持部材５０は、各該フレーム部材４８および各該バイア
支持部材５０の形が切り抜かれた形状を有するマスクを
上記誘電体層４２−Ｎの表面上に亘って載置し、該マス
クを通して導電体材料を付着（デポジット）させること
によって形成されうる。該導電体材料は、スパッタリン
グ、ベーパ デポジションなどのような周知の手法によ
って付着（デポジット）されうる。各該フレーム部材４
８および各該バイア支持部材５０を形成するために選択
されるべき導電体材料としては、各種の純金属および合
金などが含まれうる。好適な導電体材料は銅である。
【００５２】最終製品としての相互接続体２２に使用す
るのに適した誘電体材料（図１１乃至図１２に示される
誘電体材料５２に相当する）の機械的および／又は電気
的な特性が、もし該相互接続体２２を製造する早期の段
階において該誘電体材料（すなわち、上記材料５２）が
使用されると、上述したような、高密度のスルーホール
を有する相互接続体２２の製造を妨げることになった
り、あるいはその製造を不可能にしたりするおそれがあ
るような特性である可能性がある。したがって上記相互
接続体２２を製造する本発明の方法によれば、上記各バ
イア２４を形成する期間で使用される上記各誘電体層４
２−１乃至４２−Ｎを構成する材料として、早期の製造
段階だけに用いられる（換言すれば途中の製造段階で除
去される）誘電体材料が使用される。すなわち、上記バ
イア支持構造体４５が形成された後、上述した（すなわ
ち各誘電体層４２−１乃至４２−Ｎを構成する）上記誘
電体材料が除去され、その後所望の機械的および電気的
特性を有する、最終的なものとしての（すなわち最終製
品としての相互接続体２２に形成される）誘電体材料５
２と取り換えられる。
るのに適した誘電体材料（図１１乃至図１２に示される
誘電体材料５２に相当する）の機械的および／又は電気
的な特性が、もし該相互接続体２２を製造する早期の段
階において該誘電体材料（すなわち、上記材料５２）が
使用されると、上述したような、高密度のスルーホール
を有する相互接続体２２の製造を妨げることになった
り、あるいはその製造を不可能にしたりするおそれがあ
るような特性である可能性がある。したがって上記相互
接続体２２を製造する本発明の方法によれば、上記各バ
イア２４を形成する期間で使用される上記各誘電体層４
２−１乃至４２−Ｎを構成する材料として、早期の製造
段階だけに用いられる（換言すれば途中の製造段階で除
去される）誘電体材料が使用される。すなわち、上記バ
イア支持構造体４５が形成された後、上述した（すなわ
ち各誘電体層４２−１乃至４２−Ｎを構成する）上記誘
電体材料が除去され、その後所望の機械的および電気的
特性を有する、最終的なものとしての（すなわち最終製
品としての相互接続体２２に形成される）誘電体材料５
２と取り換えられる。
【００５３】上述したような（すなわち上記各誘電体層
４２−１乃至４２−Ｎを構成する）誘電体材料は、周知
の種々の手法によって除去されうる。該誘電体材料を除
去するための１つの手法は、燃燒炉（ａｓｈｅｒ）など
の中に上記相互接続体２２を配置して、該誘電体材料を
燃燒（バーンオフ）させ、又は溶融し去るような手法で
ある。他の手法は、該相互接続体２２を化学的な溶剤内
に配置して、該誘電体材料を溶解させるような手法であ
る。図１０は、上述した誘電体材料が除去された後で
の、中間製造段階における上記相互接続体２２の構成を
示しており、この製造段階では、単に、誘電性のベース
基板３６と、導電性のシード層３８と、所定数のバイア
２４と、所定数の導電性ポスト４６、所定数のフレーム
部材４８、および所定数のバイア支持部材５０からなる
上記バイア支持構造体４５とで構成される上記相互接続
体用のフレーム５１のみが残される。
４２−１乃至４２−Ｎを構成する）誘電体材料は、周知
の種々の手法によって除去されうる。該誘電体材料を除
去するための１つの手法は、燃燒炉（ａｓｈｅｒ）など
の中に上記相互接続体２２を配置して、該誘電体材料を
燃燒（バーンオフ）させ、又は溶融し去るような手法で
ある。他の手法は、該相互接続体２２を化学的な溶剤内
に配置して、該誘電体材料を溶解させるような手法であ
る。図１０は、上述した誘電体材料が除去された後で
の、中間製造段階における上記相互接続体２２の構成を
示しており、この製造段階では、単に、誘電性のベース
基板３６と、導電性のシード層３８と、所定数のバイア
２４と、所定数の導電性ポスト４６、所定数のフレーム
部材４８、および所定数のバイア支持部材５０からなる
上記バイア支持構造体４５とで構成される上記相互接続
体用のフレーム５１のみが残される。
【００５４】次いで、上記相互接続体用のフレーム５１
には、上述したような最終的なものとしての誘電体材料
５２が充填される。かかる誘電体材料５２は非導電性で
あって、高い機械的強度を有し、更に上記各スルーホー
ル４０をメタライズさせるための導電体材料が有する熱
膨張係数、および該相互接続体２２と接続される上記集
積回路２６及び他の電気素子などがそれぞれ有する熱膨
張係数の何れともほぼ等しい値の熱膨張係数を有してい
なければならない。上述した最終的なものとしての誘電
体材料５２は、有機又は無機のポリマー、セラミック
ス、ガラス、ガラス−セラミックス、ポリイミド−エポ
キシ、エポキシ−ガラス繊維、およびテフロンなどから
なる非導電体材料の群から選択されうる。上述した最終
的なものとしての好適な誘電体材料５２は、セラミック
スである。
には、上述したような最終的なものとしての誘電体材料
５２が充填される。かかる誘電体材料５２は非導電性で
あって、高い機械的強度を有し、更に上記各スルーホー
ル４０をメタライズさせるための導電体材料が有する熱
膨張係数、および該相互接続体２２と接続される上記集
積回路２６及び他の電気素子などがそれぞれ有する熱膨
張係数の何れともほぼ等しい値の熱膨張係数を有してい
なければならない。上述した最終的なものとしての誘電
体材料５２は、有機又は無機のポリマー、セラミック
ス、ガラス、ガラス−セラミックス、ポリイミド−エポ
キシ、エポキシ−ガラス繊維、およびテフロンなどから
なる非導電体材料の群から選択されうる。上述した最終
的なものとしての好適な誘電体材料５２は、セラミック
スである。
【００５５】図１１は、上記したようにして最終的なも
のとして形成される誘電体材料５２を固形化させること
によって出来上った上記相互接続体用のブロックの構成
を示しており、該ブロックには、該相互接続体が高いア
スペクト比を有するように、上記所定数のバイア２４を
そなえた上記フレーム５１が含まれている。次いで、精
密なのこ引き加工（ｓａｗｉｎｇ）などのような周知の
方法を用いて、上記誘電性のベース基板３６、導電性の
シード層３８、各導電性ポスト４６、各フレーム部材４
８、および各バイア支持部材５０を切り取るか（カット
するか）、又はポリッシュし去るかなどによって、上記
ブロックから相互接続体２２が取り出される。ここで該
相互接続体２２は、上記所定数のバイア２４の各終端部
を露出させるために、２つの平行な面（第１の平行面）
に沿って切り取られうる（カットされうる）。すなわ
ち、その一方の面をカットすることによって、上記した
各フレーム部材４８と各バイア支持部材５０とが除去さ
れ、また他方の面をカットすることによって、上記した
誘電性のベース基板３６と導電性のシード層３８とが除
去される（図１２参照）。上記相互接続体は更に、各導
電性ポスト４６を除去するために、上記した２つの第１
の平行な切り取り面と垂直な少くとも２つの面（第２の
面）に沿っても、切り取られうる（カットされうる）。
のとして形成される誘電体材料５２を固形化させること
によって出来上った上記相互接続体用のブロックの構成
を示しており、該ブロックには、該相互接続体が高いア
スペクト比を有するように、上記所定数のバイア２４を
そなえた上記フレーム５１が含まれている。次いで、精
密なのこ引き加工（ｓａｗｉｎｇ）などのような周知の
方法を用いて、上記誘電性のベース基板３６、導電性の
シード層３８、各導電性ポスト４６、各フレーム部材４
８、および各バイア支持部材５０を切り取るか（カット
するか）、又はポリッシュし去るかなどによって、上記
ブロックから相互接続体２２が取り出される。ここで該
相互接続体２２は、上記所定数のバイア２４の各終端部
を露出させるために、２つの平行な面（第１の平行面）
に沿って切り取られうる（カットされうる）。すなわ
ち、その一方の面をカットすることによって、上記した
各フレーム部材４８と各バイア支持部材５０とが除去さ
れ、また他方の面をカットすることによって、上記した
誘電性のベース基板３６と導電性のシード層３８とが除
去される（図１２参照）。上記相互接続体は更に、各導
電性ポスト４６を除去するために、上記した２つの第１
の平行な切り取り面と垂直な少くとも２つの面（第２の
面）に沿っても、切り取られうる（カットされうる）。
【００５６】次いで上記相互接続体２２は、例えばコン
ピュータなどでの使用を容易にするために、所望のサイ
ズと形状になるまで、周知の方法を用いることによっ
て、ポリッシュ加工（ｐｏｌｉｓｈ）されるとともにラ
ップ加工（ｌａｐ）される。上述した最終的なものとし
ての誘電体材料５２として、剛性でかつ機械的強度の大
きい誘電体材料を使用すれば、該相互接続体２２が、現
存するいくつかのプロセスを用いて、きわめて正確な寸
法（各部の寸法を含む）となるまで、カットされ、ポリ
ッシュ加工されるとともにラップ加工されることを可能
にする。このようにして、各該寸法の許容誤差をすべ
て、光の１／４波長程度のオーダーとすることができ
る。好適な具体例においては、最終製品としての相互接
続体２２の高さが、ほぼ４００マイクロメートルとされ
うる。
ピュータなどでの使用を容易にするために、所望のサイ
ズと形状になるまで、周知の方法を用いることによっ
て、ポリッシュ加工（ｐｏｌｉｓｈ）されるとともにラ
ップ加工（ｌａｐ）される。上述した最終的なものとし
ての誘電体材料５２として、剛性でかつ機械的強度の大
きい誘電体材料を使用すれば、該相互接続体２２が、現
存するいくつかのプロセスを用いて、きわめて正確な寸
法（各部の寸法を含む）となるまで、カットされ、ポリ
ッシュ加工されるとともにラップ加工されることを可能
にする。このようにして、各該寸法の許容誤差をすべ
て、光の１／４波長程度のオーダーとすることができ
る。好適な具体例においては、最終製品としての相互接
続体２２の高さが、ほぼ４００マイクロメートルとされ
うる。
【００５７】図１３および図１４は、本発明の１実施例
としての、上記した高密度のスルーホールを有する相互
接続体２２の製造方法を、順を追ってステップ形式で例
示的に概説するフローチャートである。上述したよう
に、本発明の単なる１実施例（第１実施例）としての相
互接続体２２の構成とその製造方法の１例が、上記図１
乃至図１４を参照して説明されているが、種々の他の変
形例が当業者において容易に考えられることは明らかで
ある。例えば、上記した相互接続体２２を製造する方法
は、円形、楕円形、六角形、四角形などのように、上記
長方形以外の形状を有する各種の相互接続体を製造する
場合にも、利用されうる。
としての、上記した高密度のスルーホールを有する相互
接続体２２の製造方法を、順を追ってステップ形式で例
示的に概説するフローチャートである。上述したよう
に、本発明の単なる１実施例（第１実施例）としての相
互接続体２２の構成とその製造方法の１例が、上記図１
乃至図１４を参照して説明されているが、種々の他の変
形例が当業者において容易に考えられることは明らかで
ある。例えば、上記した相互接続体２２を製造する方法
は、円形、楕円形、六角形、四角形などのように、上記
長方形以外の形状を有する各種の相互接続体を製造する
場合にも、利用されうる。
【００５８】上記各スルーホールが、上記第１実施例で
説明された形状とは異なった種々の形状を有するように
製造される場合も、本願発明の範囲内に含まれうる。例
えば図１５は、本発明の他の実施例（第２実施例）とし
ての相互接続体５３を構成する誘電体層が、上記したス
ルーホール４０とは別に、砂時計（ｈｏｕｒｇｌａｓ
ｓ）の形状を有する所定数のスルーホール５６が形成さ
れた単一の誘電体層５４とされていることを示してい
る。この第２実施例では、上記各スルーホール５６は、
上記誘電体層５４の頂面および底面の双方側に、上述し
たフォト・エッチング プロセスを適用することによっ
て形成される。次いでこの方法によって形成された各該
スルーホール５６および４０は、図１６に示されるよう
に、該誘電体層５４の底面側に導電体層５８が付加され
た後、図１７に示されるようにメタライズされる。
説明された形状とは異なった種々の形状を有するように
製造される場合も、本願発明の範囲内に含まれうる。例
えば図１５は、本発明の他の実施例（第２実施例）とし
ての相互接続体５３を構成する誘電体層が、上記したス
ルーホール４０とは別に、砂時計（ｈｏｕｒｇｌａｓ
ｓ）の形状を有する所定数のスルーホール５６が形成さ
れた単一の誘電体層５４とされていることを示してい
る。この第２実施例では、上記各スルーホール５６は、
上記誘電体層５４の頂面および底面の双方側に、上述し
たフォト・エッチング プロセスを適用することによっ
て形成される。次いでこの方法によって形成された各該
スルーホール５６および４０は、図１６に示されるよう
に、該誘電体層５４の底面側に導電体層５８が付加され
た後、図１７に示されるようにメタライズされる。
【００５９】この第２実施例での相互接続体５３は、単
に上記単一の誘電体層５４で構成されているから、ここ
で選択されるべき該誘電体層５４用の材料として、最終
製品としての相互接続体５３に要求されるような電気的
および機械的特性を有するものを選択することができ
る。したがって、この第２実施例では、上記した導電体
層５８が、単一のメタライゼーション ステップ（上記
各スルーホール４０および５６をメタライズするステッ
プ）を容易化するために必要とされるのみで、上記した
第１実施例におけるように、一旦形成された誘電体層を
途中の製造段階で除去したり、更には別の誘電体層と取
り換えたりするプロセスを特に設定する必要がない。し
たがって、かかる導電体層５８を構成する材料として所
定の材料を選択することにより、該誘電体層５４に該導
電体層５８を付加したり、あるいは該誘電体層５４から
該導電体層５８を除去したり、することが比較的容易に
できるようにして、該相互接続体５３の製造プロセスを
容易化することが可能となる。この点からみて好適な上
記導電体層５８用の材料としては、グラファイト、アル
ミニウム、導電性グリース、導電性塗料、および導電性
テープなどが挙げられる。
に上記単一の誘電体層５４で構成されているから、ここ
で選択されるべき該誘電体層５４用の材料として、最終
製品としての相互接続体５３に要求されるような電気的
および機械的特性を有するものを選択することができ
る。したがって、この第２実施例では、上記した導電体
層５８が、単一のメタライゼーション ステップ（上記
各スルーホール４０および５６をメタライズするステッ
プ）を容易化するために必要とされるのみで、上記した
第１実施例におけるように、一旦形成された誘電体層を
途中の製造段階で除去したり、更には別の誘電体層と取
り換えたりするプロセスを特に設定する必要がない。し
たがって、かかる導電体層５８を構成する材料として所
定の材料を選択することにより、該誘電体層５４に該導
電体層５８を付加したり、あるいは該誘電体層５４から
該導電体層５８を除去したり、することが比較的容易に
できるようにして、該相互接続体５３の製造プロセスを
容易化することが可能となる。この点からみて好適な上
記導電体層５８用の材料としては、グラファイト、アル
ミニウム、導電性グリース、導電性塗料、および導電性
テープなどが挙げられる。
【００６０】この第２実施例においては、上記したよう
な導電体層５８用の材料が、スパッタリング、ベーパ
デポジションなどのような、上記した第１実施例におい
て上記導電性シード層３８を付加する際に述べられたの
と同様の手法によって、上記誘電体層５４に付加されう
る（図１６参照）。ここで、該導電体層５８用の材料
が、上記導電性グリース、導電性テープ、あるいは導電
性塗料などで構成されている場合には、該導電体層５８
用の材料が、上述したようなデポジション プロセスを
必要とすることなく、該誘電体層５４の表面に直接的に
付加されうる。
な導電体層５８用の材料が、スパッタリング、ベーパ
デポジションなどのような、上記した第１実施例におい
て上記導電性シード層３８を付加する際に述べられたの
と同様の手法によって、上記誘電体層５４に付加されう
る（図１６参照）。ここで、該導電体層５８用の材料
が、上記導電性グリース、導電性テープ、あるいは導電
性塗料などで構成されている場合には、該導電体層５８
用の材料が、上述したようなデポジション プロセスを
必要とすることなく、該誘電体層５４の表面に直接的に
付加されうる。
【００６１】次いでこの第２実施例においては、上記各
スルーホール５６および４０が、電気メッキ、非電気的
なメッキ、あるいは上記ＭＯＣＶＤなどのような、上記
した第１実施例において上記各スルーホール４０をメタ
ライズする際に述べられたのと同様の手法を用いること
によってメタライズされ、このようにして所定数のバイ
ア６０および２４が形成される。（図１７参照）。
スルーホール５６および４０が、電気メッキ、非電気的
なメッキ、あるいは上記ＭＯＣＶＤなどのような、上記
した第１実施例において上記各スルーホール４０をメタ
ライズする際に述べられたのと同様の手法を用いること
によってメタライズされ、このようにして所定数のバイ
ア６０および２４が形成される。（図１７参照）。
【００６２】次いで上記導電体層５８が、選択的化学エ
ッチングなどのような周知の方法によって除去されうる
（図１８参照）。この場合、上記各バイア６０および２
４が、上記選択的化学エッチングを行う際に、僅かでも
除去されることがないように注意すべきである。ここ
で、該導電体層５８用の材料が、上記した導電性グリー
スあるいは導電性テープなどで構成されている場合に
は、該導電体層５８用の材料は、ぬぐい落とし（ｗｉｐ
ｉｎｇ）、又は引き剥がし（ｐｅｅｌｉｎｇ）などによ
って除去されうる。次いで該誘電体層５４は、化学的に
あるいは機械的にポリッシュ加工される。次いで、上述
したようにして形成された上記各スルーホール５６およ
び４０が、ボイド無しで密封された状態でメタライズさ
れていることを確認するために、各該バイア６０および
２４の導電率がテストされる。
ッチングなどのような周知の方法によって除去されうる
（図１８参照）。この場合、上記各バイア６０および２
４が、上記選択的化学エッチングを行う際に、僅かでも
除去されることがないように注意すべきである。ここ
で、該導電体層５８用の材料が、上記した導電性グリー
スあるいは導電性テープなどで構成されている場合に
は、該導電体層５８用の材料は、ぬぐい落とし（ｗｉｐ
ｉｎｇ）、又は引き剥がし（ｐｅｅｌｉｎｇ）などによ
って除去されうる。次いで該誘電体層５４は、化学的に
あるいは機械的にポリッシュ加工される。次いで、上述
したようにして形成された上記各スルーホール５６およ
び４０が、ボイド無しで密封された状態でメタライズさ
れていることを確認するために、各該バイア６０および
２４の導電率がテストされる。
【００６３】この第２実施例では、各該スルーホール５
６および４０に対するバイア形成用の導電体材料の充填
を、各該スルーホール５６および４０の底部から開始さ
せるための基板が、非導電性の基板上に導電性層が形成
されているようなものとされる必要はない。すなわち、
該バイア形成用の導電体材料の充填を開始させるための
基板が、例えば金属の単一層であってもよい。ここで、
かかるバイア形成用の導電体材料の充填を開始させるた
めの基板に対する唯一の条件は、上記導電体層５８用の
導電体材料からなる付着層（デポジション）を凝集（ｎ
ｕｃｌｅａｔｅ）させて該基板とされることであり、か
かる条件が満たされることによって、非導電体材料（す
なわち上記誘電体層５４を構成する材料）を通して形成
されている各該スルーホール５６および４０が、該誘電
体層５４の一面からその他面まで該バイア形成用の導電
体材料で充填され、かつ各該スルーホール５６および４
０の壁上には該バイア形成用の導電体材料が充填付着さ
れることがなく、その結果、何等のボイドを生ずること
なく、上記各スルーホール５６および４０内に、上記各
バイア６０および２４を形成することができる。
６および４０に対するバイア形成用の導電体材料の充填
を、各該スルーホール５６および４０の底部から開始さ
せるための基板が、非導電性の基板上に導電性層が形成
されているようなものとされる必要はない。すなわち、
該バイア形成用の導電体材料の充填を開始させるための
基板が、例えば金属の単一層であってもよい。ここで、
かかるバイア形成用の導電体材料の充填を開始させるた
めの基板に対する唯一の条件は、上記導電体層５８用の
導電体材料からなる付着層（デポジション）を凝集（ｎ
ｕｃｌｅａｔｅ）させて該基板とされることであり、か
かる条件が満たされることによって、非導電体材料（す
なわち上記誘電体層５４を構成する材料）を通して形成
されている各該スルーホール５６および４０が、該誘電
体層５４の一面からその他面まで該バイア形成用の導電
体材料で充填され、かつ各該スルーホール５６および４
０の壁上には該バイア形成用の導電体材料が充填付着さ
れることがなく、その結果、何等のボイドを生ずること
なく、上記各スルーホール５６および４０内に、上記各
バイア６０および２４を形成することができる。
【００６４】１具体例においは、該誘電体層５４を通し
て形成される各該スルーホール５６および４０によっ
て、該相互接続体５３のアスペクト比は、ほぼ１（つま
り１／１）とされる。もし各該スルーホール５６および
４０を形成するために、レーザ又は電子ビームが用いら
れたならば、より大きい値のアスペクト比が得られるの
で、所望のアスペクト比を達成するのに必要な該誘電体
層５４の層数をより少なくすることができる。
て形成される各該スルーホール５６および４０によっ
て、該相互接続体５３のアスペクト比は、ほぼ１（つま
り１／１）とされる。もし各該スルーホール５６および
４０を形成するために、レーザ又は電子ビームが用いら
れたならば、より大きい値のアスペクト比が得られるの
で、所望のアスペクト比を達成するのに必要な該誘電体
層５４の層数をより少なくすることができる。
【００６５】高いアスペクト比を有する（したがって高
密度に上記各バイアが形成された）相互接続体に対す
る、上記したバイア支持構造体は、該誘電体層の周囲を
取り囲むフレーム部材と、各該バイアの各終端部に接続
される直線状のいくつかのバイア支持部材とによって、
かご状に形成される。該フレーム部材をより強固なもの
とするために、上記各バイア支持部材とそれぞれ交差す
るいくつかのバイア支持部材を付加することができるこ
とは明らかである。更に各該バイアに対して平行的に形
成される上記各ポスト４６が上述したようにして除去さ
れる代りに、各該ポスト４６自体がそれぞれ、最終製品
としての相互接続体内における導体として（すなわち上
記各バイアと同様に、例えば電力用あるいは所定の電気
信号用の電気径路として）利用されうることも明らかで
ある。
密度に上記各バイアが形成された）相互接続体に対す
る、上記したバイア支持構造体は、該誘電体層の周囲を
取り囲むフレーム部材と、各該バイアの各終端部に接続
される直線状のいくつかのバイア支持部材とによって、
かご状に形成される。該フレーム部材をより強固なもの
とするために、上記各バイア支持部材とそれぞれ交差す
るいくつかのバイア支持部材を付加することができるこ
とは明らかである。更に各該バイアに対して平行的に形
成される上記各ポスト４６が上述したようにして除去さ
れる代りに、各該ポスト４６自体がそれぞれ、最終製品
としての相互接続体内における導体として（すなわち上
記各バイアと同様に、例えば電力用あるいは所定の電気
信号用の電気径路として）利用されうることも明らかで
ある。
【００６６】多くのかかる実施例が考えられるので、本
発明は、上記特許請求の範囲に記載された範囲内で上述
した実施例およびその他の変形例以外にも、種々の態様
で実施されうることは明らかである。
発明は、上記特許請求の範囲に記載された範囲内で上述
した実施例およびその他の変形例以外にも、種々の態様
で実施されうることは明らかである。
【００６７】
【発明の効果】本発明によれば、多数のＭＣＭや集積回
路や回路基板などを相互に正確に配置させることを容易
にするような正確な寸法を有し、例えば高性能のコンピ
ュータなどへの使用に適した相互接続体を容易にうるこ
とができる。また本発明によれば、高い回路密度で該相
互接続体に接続されている上記多数の集積回路などに適
応させうるような多数の電気的相互接続部を有し、これ
によって高いアスペクト比とされた相互接続体を容易に
うることができる。また本発明によれば、かかる相互接
続体（すなわち高密度のスルーホールを有する相互接続
体）を、実用的かつ経済的に製造することができる。
路や回路基板などを相互に正確に配置させることを容易
にするような正確な寸法を有し、例えば高性能のコンピ
ュータなどへの使用に適した相互接続体を容易にうるこ
とができる。また本発明によれば、高い回路密度で該相
互接続体に接続されている上記多数の集積回路などに適
応させうるような多数の電気的相互接続部を有し、これ
によって高いアスペクト比とされた相互接続体を容易に
うることができる。また本発明によれば、かかる相互接
続体（すなわち高密度のスルーホールを有する相互接続
体）を、実用的かつ経済的に製造することができる。
【００６８】更に本発明によれば、上記多数の電気的相
互接続部が、高い導電率と低い電気抵抗値とを有する導
電体材料で構成されているので、該相互接続体を通して
多数の電気信号を高速に伝送することができる。更に本
発明によれば、上記多数の電気的相互接続部が、各該電
気的相互接続部を取り囲む誘電体基板が有する熱膨張係
数、および該相互接続体に接続されている上記相互接続
用回路基板及び上記集積回路などがそれぞれ有する熱膨
張係数の何れとも整合した値の熱膨張係数を有する導電
体材料で構成されているので、該相互接続体と該相互接
続体に接続されている上記相互接続用回路基板及び上記
集積回路などとの間に何等の熱的ストレスが発生するこ
とがなく、したがって該相互接続体と該相互接続体に接
続される上記相互接続用回路基板及び上記集積回路など
との間の電気的接続部の信頼度を損ったり、あるいはか
かる電気的接続部に機械的な欠陥が発生したりするおそ
れが全くなくなる。
互接続部が、高い導電率と低い電気抵抗値とを有する導
電体材料で構成されているので、該相互接続体を通して
多数の電気信号を高速に伝送することができる。更に本
発明によれば、上記多数の電気的相互接続部が、各該電
気的相互接続部を取り囲む誘電体基板が有する熱膨張係
数、および該相互接続体に接続されている上記相互接続
用回路基板及び上記集積回路などがそれぞれ有する熱膨
張係数の何れとも整合した値の熱膨張係数を有する導電
体材料で構成されているので、該相互接続体と該相互接
続体に接続されている上記相互接続用回路基板及び上記
集積回路などとの間に何等の熱的ストレスが発生するこ
とがなく、したがって該相互接続体と該相互接続体に接
続される上記相互接続用回路基板及び上記集積回路など
との間の電気的接続部の信頼度を損ったり、あるいはか
かる電気的接続部に機械的な欠陥が発生したりするおそ
れが全くなくなる。
【図１】本発明の１実施例としての、高密度のスルーホ
ールを有する相互接続体２２を用いて構成されるマルチ
・チップモジュール１０の全体構成を、その一部を拡大
断面として例示する図である。
ールを有する相互接続体２２を用いて構成されるマルチ
・チップモジュール１０の全体構成を、その一部を拡大
断面として例示する図である。
【図２】本発明の１実施例としての、高密度のスルーホ
ールを有する相互接続体２２を用いた、ピングリッド・
アレイモジュールを例示する図である。
ールを有する相互接続体２２を用いた、ピングリッド・
アレイモジュールを例示する図である。
【図３】本発明の１実施例としての、高密度のスルーホ
ールを有する相互接続体２２のうち、第１の誘電体層４
２−１の構成を例示する縦断面図である。
ールを有する相互接続体２２のうち、第１の誘電体層４
２−１の構成を例示する縦断面図である。
【図４】該誘電体層４２−１に形成された各スルーホー
ル４０および各ポストホール４４をメタライズする前で
の、上記第１の誘電体層４２−１の構成を例示する拡大
縦断面図である。
ル４０および各ポストホール４４をメタライズする前で
の、上記第１の誘電体層４２−１の構成を例示する拡大
縦断面図である。
【図５】上記各スルーホール４０および上記各ポストホ
ール４４をメタライズした後での、上記第１の誘電体層
４２−１の構成を例示する拡大縦断面図である。
ール４４をメタライズした後での、上記第１の誘電体層
４２−１の構成を例示する拡大縦断面図である。
【図６】上記各スルーホール４０をメタライズするのに
適した各種の導電体材料について、それぞれその熱膨張
係数ＣＴＥと電気抵抗率とを図表的に示した図である。
適した各種の導電体材料について、それぞれその熱膨張
係数ＣＴＥと電気抵抗率とを図表的に示した図である。
【図７】本発明の１実施例としての、高密度のスルーホ
ールを有する相互接続体２２について、上記メタライズ
された第１の誘電体層４２−１上に、第２の誘電体層４
２−２が付加された後での構成を例示する縦断面図であ
る。
ールを有する相互接続体２２について、上記メタライズ
された第１の誘電体層４２−１上に、第２の誘電体層４
２−２が付加された後での構成を例示する縦断面図であ
る。
【図８】本発明の１実施例としての、高密度のスルーホ
ールを有する相互接続体２２について、上記メタライズ
された多層の誘電体層が形成された後での（ただし最終
の誘電体層、例えば、４２−６には未だ上記メタライズ
がなされていない）構成を例示する縦断面図である。
ールを有する相互接続体２２について、上記メタライズ
された多層の誘電体層が形成された後での（ただし最終
の誘電体層、例えば、４２−６には未だ上記メタライズ
がなされていない）構成を例示する縦断面図である。
【図９】上記メタライズされた多層の誘電体層４２−１
乃至４２−Ｎが形成された後に、更にバイア支持構造体
４５が形成されたものの構成を例示する横断面図であ
る。
乃至４２−Ｎが形成された後に、更にバイア支持構造体
４５が形成されたものの構成を例示する横断面図であ
る。
【図１０】上記バイア支持構造体４５が形成された後
に、更に上記各誘電体層４２−１乃至４２−Ｎが除去さ
れた後での、上記相互接続体用のフレーム５１の構成を
例示する縦断面図である。
に、更に上記各誘電体層４２−１乃至４２−Ｎが除去さ
れた後での、上記相互接続体用のフレーム５１の構成を
例示する縦断面図である。
【図１１】上記相互接続体用のフレーム５１に、上記各
誘電体層４２−１乃至４２−Ｎを構成する材料とは別の
誘電体材料５２を充填したものの構成を例示する縦断面
図である。
誘電体層４２−１乃至４２−Ｎを構成する材料とは別の
誘電体材料５２を充填したものの構成を例示する縦断面
図である。
【図１２】上記バイア支持構造体４５、導電性シード層
３８、および導電性ベース基板３６が除去された後で
の、最終製品としての、上記高密度のスルーホールを有
する相互接続体２２の構成を例示する縦断面図である。
３８、および導電性ベース基板３６が除去された後で
の、最終製品としての、上記高密度のスルーホールを有
する相互接続体２２の構成を例示する縦断面図である。
【図１３】本発明の１実施例としての、上記高密度のス
ルーホールを有する相互接続体２２の製造順序を、ステ
ップ形式で例示的に概説するフローチャートである。
ルーホールを有する相互接続体２２の製造順序を、ステ
ップ形式で例示的に概説するフローチャートである。
【図１４】本発明の１実施例としての、上記高密度のス
ルーホールを有する相互接続体２２の製造順序を、ステ
ップ形式で例示的に概説するフローチャードである。
ルーホールを有する相互接続体２２の製造順序を、ステ
ップ形式で例示的に概説するフローチャードである。
【図１５】本発明の他の実施例としての、上記高密度の
スルーホールを有する相互接続体５３用の誘電体層５４
に、各スルーホール５６および４０が形成された後での
構成を例示する縦断面図である。
スルーホールを有する相互接続体５３用の誘電体層５４
に、各スルーホール５６および４０が形成された後での
構成を例示する縦断面図である。
【図１６】本発明の他の実施例としての上記相互接続体
５３用の誘電体層５４に、導電体層５８が付加された後
での構成を例示する縦断面図である。
５３用の誘電体層５４に、導電体層５８が付加された後
での構成を例示する縦断面図である。
【図１７】本発明の他の実施例としての上記相互接続体
５３用の誘電体層５４に形成された上記各スルーホール
５６および４０がメタライズされた後での構成を例示す
る縦断面図である。
５３用の誘電体層５４に形成された上記各スルーホール
５６および４０がメタライズされた後での構成を例示す
る縦断面図である。
【図１８】本発明による他の実施例としての上記相互接
続体５３に付加されていた上記導電体層５８を除去した
後での、最終製品としての、上記相互接続体５３の構成
を例示する縦断面図である。
続体５３に付加されていた上記導電体層５８を除去した
後での、最終製品としての、上記相互接続体５３の構成
を例示する縦断面図である。
１０…マルチ・チップモジュール（ＭＣＭ） １２…相互接続用回路基板 １４，１６，１８，２０…上記回路基板１２に形成され
た信号トレース（電気信号用の径路） ２２，５３…高密度のスルーホールを有する相互接続体 ２６…集積回路 ３０…ピングリッド・アレイモジュール ４２…上記相互接続体２２の早期の製造段階で形成され
る誘電体層（所定数の誘電体層４２−１乃至４２−Ｎで
構成される） ５４…上記相互接続体５３を構成するための誘電体層 ４０…上記各誘電体層４２−１乃至４２−Ｎ、あるいは
上記誘電体層５４に形成される所定数のスルーホール ２４…上記各スルーホール４０をメタライズすることに
よって形成される所定数のバイア（電気径路） ３８…上記誘電体層４２−１に形成される各スルーホー
ル４０をメタライズさせるための導電性シード層 ３６…上記導電性シード層３８を形成させるための誘電
性ベース基板 ４５…上記誘電体層４２が上記相互接続体２２を製造す
る途中の段階で除去されている間、上記各バイア２４を
支持するためのバイア支持構造体 ４８…該バイア支持構造体を構成するために、例えば上
記誘電体層４２−Ｎの表面上に形成される所定数のフレ
ーム部材 ４４…上記各誘電体層４２−１乃至４２−Ｎに形成され
る所定数のポストホール ４６…上記各ポストホール４４をメタライズすることに
より、上記各フレーム部材４８の各終端部を相互接続す
るように形成される所定数の導電性ポスト ５０…該バイア支持構造体を構成するために、対向する
１対の上記フレーム部材４８の間に延び、かついくつか
の上記バイア２４の列の各終端部と接続されるように形
成されている所定数のバイア支持部材 ５１…上記誘電性ベース基板３６、上記導電性シード層
３８、上記バイア２４、および上記バイア支持構造体４
５（上記導電性ポスト４６、フレーム部材４８、および
バイア支持部材５０からなる）で構成される相互接続体
用のフレーム ５２…上記フレーム５１に、上記誘電体層４２に代え
て、最終製品用として充填される別の誘電体材料 ３２…上記ピングリッド・アレイモジュール３０内に配
置されるピングリッド・アレイハウジング ３４…該ハウジング３２内に配置された所定数のピン ２８…上記相互接続体２２に形成されている上記各バイ
ア２４の一端を上記集積回路２６の対応する電気端子に
電気接続するためのパッド、又は上記各バイア２４の他
端を上記回路基板１２内での対応する信号トレース、あ
るいは上記ハウジング３２内での対応するピン３４に電
気接続するためのパッド ５６…上記誘電体層５４に形成される所定数の砂時計形
のスルーホール ６０…上記各スルーホール５６をメタライズすることに
よって形成される所定数のバイア（電気径路） ５８…上記誘電体層５４に形成される各スルーホール４
０および５６をメタライズさせるための導電体層
た信号トレース（電気信号用の径路） ２２，５３…高密度のスルーホールを有する相互接続体 ２６…集積回路 ３０…ピングリッド・アレイモジュール ４２…上記相互接続体２２の早期の製造段階で形成され
る誘電体層（所定数の誘電体層４２−１乃至４２−Ｎで
構成される） ５４…上記相互接続体５３を構成するための誘電体層 ４０…上記各誘電体層４２−１乃至４２−Ｎ、あるいは
上記誘電体層５４に形成される所定数のスルーホール ２４…上記各スルーホール４０をメタライズすることに
よって形成される所定数のバイア（電気径路） ３８…上記誘電体層４２−１に形成される各スルーホー
ル４０をメタライズさせるための導電性シード層 ３６…上記導電性シード層３８を形成させるための誘電
性ベース基板 ４５…上記誘電体層４２が上記相互接続体２２を製造す
る途中の段階で除去されている間、上記各バイア２４を
支持するためのバイア支持構造体 ４８…該バイア支持構造体を構成するために、例えば上
記誘電体層４２−Ｎの表面上に形成される所定数のフレ
ーム部材 ４４…上記各誘電体層４２−１乃至４２−Ｎに形成され
る所定数のポストホール ４６…上記各ポストホール４４をメタライズすることに
より、上記各フレーム部材４８の各終端部を相互接続す
るように形成される所定数の導電性ポスト ５０…該バイア支持構造体を構成するために、対向する
１対の上記フレーム部材４８の間に延び、かついくつか
の上記バイア２４の列の各終端部と接続されるように形
成されている所定数のバイア支持部材 ５１…上記誘電性ベース基板３６、上記導電性シード層
３８、上記バイア２４、および上記バイア支持構造体４
５（上記導電性ポスト４６、フレーム部材４８、および
バイア支持部材５０からなる）で構成される相互接続体
用のフレーム ５２…上記フレーム５１に、上記誘電体層４２に代え
て、最終製品用として充填される別の誘電体材料 ３２…上記ピングリッド・アレイモジュール３０内に配
置されるピングリッド・アレイハウジング ３４…該ハウジング３２内に配置された所定数のピン ２８…上記相互接続体２２に形成されている上記各バイ
ア２４の一端を上記集積回路２６の対応する電気端子に
電気接続するためのパッド、又は上記各バイア２４の他
端を上記回路基板１２内での対応する信号トレース、あ
るいは上記ハウジング３２内での対応するピン３４に電
気接続するためのパッド ５６…上記誘電体層５４に形成される所定数の砂時計形
のスルーホール ６０…上記各スルーホール５６をメタライズすることに
よって形成される所定数のバイア（電気径路） ５８…上記誘電体層５４に形成される各スルーホール４
０および５６をメタライズさせるための導電体層
フロントページの続き (72)発明者 マイケル ジー．リー アメリカ合衆国，カリフォルニア 95118, サン ホセ，デジン ドライブ 4421 (72)発明者 ウェン−チョウ ヴィンセント ワン アメリカ合衆国，カリフォルニア 95014, カペーチノ，エドミントン ドライブ 18457
Claims (40)
- 【請求項１】 電気信号を伝送するためのスルーホール
付き相互接続体を製造する方法であって、 第１の非導電体層を形成するステップと、 該第１の非導電体層を通して所定数の導電体に対応する
パターン状に所定数のスルーホールを形成するステップ
と、 該非導電体層の一面から該非導電体層の他面方向に向っ
て、各該スルーホールに導電体材料を充填するステップ
と、 該第１の非導電体層上に第２の非導電体層を形成するス
テップと、 該第２の非導電体層を通して該第１の非導電体層内での
各該充填されたスルーホールのパターンに対応するパタ
ーン状に所定数のスルーホールを形成するステップと、 上記充填された各スルーホール側から上記第２の非導電
体層の他面方向に向って、該第２の非導電体層内に形成
された各該スルーホールに導電体材料を充填するステッ
プとをそなえることを特徴とする、 上記相互接続体の製造方法。 - 【請求項２】 非導電体層を形成するステップと、 該非導電体層内に所定数のスルーホールを形成するステ
ップと、 各該スルーホールに導電体材料を充填するステップとを
そなえ、 上記充填された各スルーホールによって、所定の高いア
スペクト比がえられるようになるまで、上記各ステップ
を繰返すようにした、請求項１に記載の相互接続体の製
造方法。 - 【請求項３】 該充填された各スルーホールに対する支
持構造体を形成してなる、請求項２に記載の相互接続体
の製造方法。 - 【請求項４】 該所定のアスペクト比がえられた後に、
上記各非導電体層を構成する材料を除去するステップ
と、各該非導電体層を構成する材料を別の非導電体材料
に置き換えるステップとをそなえてなる、請求項３に記
載の相互接続体の製造方法。 - 【請求項５】 該支持構造体を除去するステップをそな
えてなる、請求項４に記載の相互接続体の製造方法。 - 【請求項６】 導電性基板を形成するステップと、 該基板の表面上に第１の非導電体層を形成するステップ
と、 該第１の非導電体層を通して第１の所定数のスルーホー
ルを形成するステップと、 上記第１の各スルーホールが導電体体材料で充填される
まで、該第１の各スルーホールを通して該導電性基板上
に導電体材料をデポジットするステップと、 該第１の非導電体層の表面上に第２の非導電体層を形成
するステップと、 該充填された上記第１の各スルーホールの表面が露出さ
れるように、該第１の非導電体層内での該充填された上
記第１の各スルーホールに対応するパターン状に、該第
２の非導電体層を通して第２の所定数のスルーホールを
形成するステップと、 上記第２の各スルーホールが導電体材料で充填されるま
で、該第２の各スルーホールを通して該充填された上記
第１の各スルーホールの表面上に導電体材料をデポジッ
トするステップとをそなえ、 上記非導電体層を形成するステップと、上記所定数のス
ルーホールを形成するステップと、上記各スルーホール
が導電体材料で充填されるまで各該スルーホールを通し
て導電体材料をデポジットするステップとを繰返すよう
にしたことを特徴とする、 非導電体層を通して所定数の導電体を形成する方法。 - 【請求項７】 アスペクト比がほぼ６から１０までの範
囲となるのに十分な回数だけ、上記導電体を形成するス
テップを繰返してなる、請求項６に記載の方法。 - 【請求項８】 上記デポジットをするステップが、ケミ
カル ベーパ デポジション（ＣＶＤ）（メタル オル
ガニック ケミカル ベーパ デポジションＭＯＣＶＤ
を含む）、非電気的なメッキ、および電気メッキなどか
ら選択された手法によって、上記導電体材料をデポジッ
トするステップとされている、請求項７に記載の方法。 - 【請求項９】 熱膨張係数が該非導電体層を構成する材
料の熱膨張係数とほぼ等しくされている材料をデポジッ
トするステップをそなえている、請求項７に記載の方
法。 - 【請求項１０】 スピニング（ｓｐｉｎｎｉｎｇ）、ス
プレイイング（ｓｐｒａｙｉｎｇ）、およびコートン
コーティング（Ｃｏｒｔｏｎ ｃｏａｔｉｎｇ）などか
ら選択された手法によって、該非導電体層を構成する材
料をデポジットすることにより、上記第１、第２、およ
び相次ぐ所望層の非導電体層を形成するようにした、請
求項７に記載の方法。 - 【請求項１１】 反応性イオンエッチング、化学的エッ
チング、およびフォト・エッチングなどから選択された
エッチング手法によって、所定数のスルーホールを形成
するようにした、請求項７に記載の方法。 - 【請求項１２】 上記導電体材料の層と結合している非
導電体層と、上記導電体材料で充填された上記各スルー
ホールの終端部とに一体となるように構成される支持構
造体を形成するステップと、 上記非導電体層を構成する材料を除去するステップと、 該非導電体層を構成する材料を別の非導電体材料で置き
換えるステップとを更にそなえている、請求項６に記載
の方法。 - 【請求項１３】 上記非導電体層を通して所定数のポス
トホールを形成し、次いで各該ポストホール内に導電体
材料をデポジットすることにより所定数の導電性ポスト
を形成するように各該ポストホールを上記導電体材料で
充填することによって、上記支持構造体を形成するよう
にした、請求項１２に記載の方法。 - 【請求項１４】 上記非導電体層を構成する材料の表面
上に導電体材料をデポジットすることによって、上記各
導電性ポストと相互に接続される所定数のフレーム部材
を形成するステップをそなえている、請求項１３に記載
の方法。 - 【請求項１５】 上記フレーム部材と、上記充填された
各スルーホールの終端部とに相互接続される所定数のバ
イア支持部材を形成するステップをそなえている、請求
項１４に記載の方法。 - 【請求項１６】 スパッタリング、電気メッキ、非電気
的なメッキ、およびケミカル ベーパ デポジション
（メタル オルガニック ケミカル ベーパデポジショ
ンＭＯＣＶＤを含む）などから選択された手法によって
導電体材料をデポジットすることにより、上記導電性ポ
スト、フレーム部材およびバイア支持部材を形成するよ
うにした、請求項１５に記載の方法。 - 【請求項１７】 上記非導電体層を構成する材料を上記
別の非導電体材料で置き換えるステップ終了後、上記導
電性基板および支持構造体を除去するようにした、請求
項１２に記載の方法。 - 【請求項１８】 上記導電性基板および支持構造体を除
去するステップ終了後、上記別の非導電体材料の各表
面、および上記充填された各スルーホールの各終端部を
ポリッシュ加工するようにした、請求項１７に記載の方
法。 - 【請求項１９】 電気信号の伝送を容易にするために、
高密度のスルーホールを有する相互接続体を製造する方
法であって、 非導電体層内に所定数のスルーホールを形成するステッ
プと、 該非導電体層の一表面上にシード材料の層を付加するス
テップと、 該シード材料の層上に導電体材料をデポジットすること
によって、上記非導電体層内に形成された各該スルーホ
ールを充填するステップと、 該シード材料の層を除去するステップとをそなえること
を特徴とする、 上記相互接続体の製造方法。 - 【請求項２０】 上記非導電体層の厚み方向を通して該
非導電体層の一表面からエッチングすることによって、
上記各スルーホールを形成するようにした、請求項１９
に記載の相互接続体の製造方法。 - 【請求項２１】 熱膨張係数が上記非導電体層の熱膨張
係数とほぼ等しい導電体材料で上記各スルーホールを充
填するようにした、請求項２０に記載の相互接続体の製
造方法。 - 【請求項２２】 電気メッキ、非電気的なメッキ、およ
びケミカル ベーパデポジション（メタル オルガニッ
ク ケミカル ベーパ デポジションＭＯＣＶＤを含
む）などから選択されたデポジション手法を用いること
によって、上記導電体材料をデポジットさせるようにし
た、請求項２１に記載の相互接続体の製造方法。 - 【請求項２３】 上記非導電体層の厚み方向を通して該
非導電体層の両面からエッチングすることによって、上
記各スルーホールを形成するようにした、請求項１９に
記載の相互接続体の製造方法。 - 【請求項２４】 高密度のスルーホールを有する電気信
号伝送用の相互接続体の製造方法であって、 導電性の基板を形成するステップと、 該導電性の基板の表面上に非導電体層の少くとも一層を
付加するステップと、 該非導電体層を通して所定数のスルーホールを形成する
ステップと、 所定数のバイアを形成するために各該スルーホールに導
電体材料を充填するステップと、 該導電性の基板を除去するステップとをそなえることを
特徴とする、 上記相互接続体の製造方法。 - 【請求項２５】 熱膨張係数が上記非導電体層を構成す
る材料の熱膨張係数とほぼ等しい導電体材料で上記各ス
ルーホールを充填するようにした、請求項２４に記載の
相互接続体の製造方法。 - 【請求項２６】 非導電体層を付加するステップと、所
定数のスルーホールを形成するステップと、上記各スル
ーホールを充填するステップとを繰返して、所定のアス
ペクト比がえられるように所定数のバイアを形成するよ
うにした、請求項２５に記載の相互接続体の製造方法。 - 【請求項２７】 上記各バイアを形成することによっ
て、所定のアスペクト比がえられた後での相互接続体の
製造方法であって、 上記導電体材料の部分に結合している非導電体層と各該
バイアの終端部とに一体となるように構成される支持構
造体を形成するステップと、 該非導電体層用の材料を除去するステップと、 該非導電体層用の材料を別の非導電体材料で置き換える
ステップと、 該支持構造体および上記導電性の基板を除去するステッ
プとを更にそなえている、請求項２６に記載の相互接続
体の製造方法。 - 【請求項２８】 所定数のバイア、上記導電性の基板、
および上記支持構造体で構成される上記相互接続体用の
フレームを形成するために、上記非導電体層用の材料を
除去するようにした、請求項２７に記載の相互接続体の
製造方法。 - 【請求項２９】 上記相互接続体用のフレームに、その
フレーム全体が上記別の非導電体材料で充填されるま
で、液体状の上記別の非導電体材料を注入することによ
って、上記非導電体層を上記別の非導電体材料で置き換
えるようにした、請求項２８に記載の相互接続体の製造
方法。 - 【請求項３０】 非導電体層を付加するステップと、所
定数のスルーホールを形成するステップと、各該スルー
ホールを充填するステップとを繰返して、ほぼ６から１
０までの範囲のアスペクト比がえられるようにした、請
求項２６に記載の相互接続体の製造方法。 - 【請求項３１】 高密度のスルーホールを有することに
よって高いアスペクト比とされた、電気信号伝送用の相
互接続体に対する中間段階としてのサブアセンブリであ
って、 互に平行関係に形成された所定数のバイアと、 各該バイアと平行関係に形成された所定数の支持ポス
ト、および各該バイアの終端部に接続されて各該バイア
と垂直関係に形成された所定数の交差部材を含む導電性
フレームとをそなえることを特徴とする、 サブアセンブリ。 - 【請求項３２】 各該交差部材から離れて、各該バイア
の終端部に接続された導電性基板を更にそなえている、
請求項３１に記載のサブアセンブリ。 - 【請求項３３】 上記各バイアを取り囲む非導電体材料
層を更にそなえている、請求項３１に記載のサブアセン
ブリ。 - 【請求項３４】 高密度のスルーホールを有することに
よって高いアスペクト比とされた、電気信号伝送用の相
互接続体であって、 非導電性の本体と、 所定数の導電性バイアであって、各該バイアが先端を切
った形の円錐形を積み重ねた形状とされているものとを
そなえることを特徴とする、 相互接続体。 - 【請求項３５】 高密度のスルーホールを有する電気信
号伝送用の相互接続体であって、 非導電性の本体と、 該非導電性の本体を通して延びる所定数の導電性バイア
であって、熱膨張係数が上記非導電性の本体の熱膨張係
数とほぼ等しい導電体材料で作られたものとをそなえる
ことを特徴とする、 相互接続体。 - 【請求項３６】 上記各導電性バイアは互に平行関係に
形成されていて上記非導電性の本体を通して延びてお
り、各該バイアは第１および第２の終端部間の距離とし
て規定される長さを有しており、該第１の終端部は該非
導電性の本体の第１の表面で終結されており、一方、該
第２の終端部は該第１の表面と対向している該非導電性
の本体の第２の表面で終結されている、請求項３５に記
載の相互接続体。 - 【請求項３７】 各該バイアは第１の直径と該第１の直
径よりも大きい第２の直径とを有する、先端を切った形
の円錐形状とされており、該第１の直径は該バイアの上
記第１の終端部で規定され、一方該第２の直径は該バイ
アの上記第２の終端部で規定されている、請求項３６に
記載の相互接続体。 - 【請求項３８】 各該バイアは２つの連続的に配置され
た第１および第２の円錐形部によって規定される砂時計
（ｈｏｕｒｇｌａｓｓ）の形状とされており、各該円錐
形部は第１の比較的小さい直径と第２の比較的大きい直
径とを有し、上記各円錐形部は、上記第１の円錐形部で
の上記大きい直径が該バイアの上記第１の終端部で規定
され、上記第１の円錐形部での上記小さい直径が上記非
導電性の本体の厚みの中間部で規定されるとともに上記
第２の円錐形部での上記小さい直径とされ、一方上記第
２の円錐形部での上記大きい直径が該バイアの上記第２
の終端部で規定されるように配置されている、請求項３
６に記載の相互接続体。 - 【請求項３９】 アスペクト比がほぼ６から１０までの
範囲とされている、請求項３６に記載の相互接続体。 - 【請求項４０】 各該バイアが、その長さ方向に沿っ
て、先端を切った形の所定数の円錐形部が連続的に繰返
して配置された形状に形成されていて、各該円錐形部は
第１の比較的小さい直径と第２の比較的大きい直径とを
有しており、各該円錐形部が、第１の円錐形部での上記
小さい直径が該第１の円錐形部に隣接する第２の円錐形
部での上記大きい直径と隣接し、以下同様にして各該バ
イアの長さ全体に亘って、Ｎ番目の円錐形部での上記小
さい直径が該Ｎ番目の円錐形部に隣接する円錐形部での
上記大きい直径と隣接するように連続的に繰返して配置
されている、請求項３９に記載の相互接続体。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/054,899 US5454161A (en) | 1993-04-29 | 1993-04-29 | Through hole interconnect substrate fabrication process |
| US054899 | 1993-04-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0722100A true JPH0722100A (ja) | 1995-01-24 |
Family
ID=21994240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6091006A Pending JPH0722100A (ja) | 1993-04-29 | 1994-04-28 | スルーホールを有する相互接続体とその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5454161A (ja) |
| JP (1) | JPH0722100A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10308576A (ja) * | 1997-01-10 | 1998-11-17 | Ibiden Co Ltd | プリント配線板及びその製造方法 |
| JP2000511339A (ja) * | 1996-05-17 | 2000-08-29 | ミネソタ・マイニング・アンド・マニュファクチャリング・カンパニー | 電気および熱的異方性伝導性構造体 |
| JP2000357874A (ja) * | 1999-05-26 | 2000-12-26 | Internatl Business Mach Corp <Ibm> | 封止層を有するセラミック基板 |
| JP2006102876A (ja) * | 2004-10-05 | 2006-04-20 | Ibiden Co Ltd | ウェハ封止部材 |
| JP2009194271A (ja) * | 2008-02-18 | 2009-08-27 | Hitachi Kyowa Engineering Co Ltd | 配線基板およびその製造方法 |
| WO2009119600A1 (ja) * | 2008-03-26 | 2009-10-01 | 株式会社村田製作所 | 配線基板の製造方法及び配線基板 |
| JP2014512695A (ja) * | 2011-04-21 | 2014-05-22 | テセラ インコーポレイテッド | 成形された低ｃｔｅ誘電体を有するインターポーザ |
Families Citing this family (154)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1213756A3 (en) * | 1994-03-18 | 2005-05-25 | Hitachi Chemical Co., Ltd. | Fabrication process of semiconductor package and semiconductor package |
| TW276356B (ja) * | 1994-06-24 | 1996-05-21 | Ibm | |
| US5612511A (en) * | 1995-09-25 | 1997-03-18 | Hewlett-Packard Company | Double-sided electrical interconnect flexible circuit for ink-jet hard copy systems |
| US6492598B1 (en) * | 1995-11-30 | 2002-12-10 | Micron Technology, Inc. | Printed circuit board assembly and method for making a printed circuit board assembly |
| US5719440A (en) * | 1995-12-19 | 1998-02-17 | Micron Technology, Inc. | Flip chip adaptor package for bare die |
| US6861290B1 (en) | 1995-12-19 | 2005-03-01 | Micron Technology, Inc. | Flip-chip adaptor package for bare die |
| WO1998020533A2 (en) * | 1996-11-08 | 1998-05-14 | W.L. Gore & Associates, Inc. | Method for using photoabsorptive coatings to enhance both blind and through micro-via entrance quality |
| US6103992A (en) | 1996-11-08 | 2000-08-15 | W. L. Gore & Associates, Inc. | Multiple frequency processing to minimize manufacturing variability of high aspect ratio micro through-vias |
| US6023041A (en) * | 1996-11-08 | 2000-02-08 | W.L. Gore & Associates, Inc. | Method for using photoabsorptive coatings and consumable copper to control exit via redeposit as well as diameter variance |
| FR2766618B1 (fr) * | 1997-07-22 | 2000-12-01 | Commissariat Energie Atomique | Procede de fabrication d'un film conducteur anisotrope a inserts conducteurs |
| SG75841A1 (en) | 1998-05-02 | 2000-10-24 | Eriston Invest Pte Ltd | Flip chip assembly with via interconnection |
| US6406939B1 (en) | 1998-05-02 | 2002-06-18 | Charles W. C. Lin | Flip chip assembly with via interconnection |
| USRE43112E1 (en) | 1998-05-04 | 2012-01-17 | Round Rock Research, Llc | Stackable ball grid array package |
| SG78324A1 (en) | 1998-12-17 | 2001-02-20 | Eriston Technologies Pte Ltd | Bumpless flip chip assembly with strips-in-via and plating |
| TW444236B (en) | 1998-12-17 | 2001-07-01 | Charles Wen Chyang Lin | Bumpless flip chip assembly with strips and via-fill |
| TW396462B (en) | 1998-12-17 | 2000-07-01 | Eriston Technologies Pte Ltd | Bumpless flip chip assembly with solder via |
| JP2000286549A (ja) | 1999-03-24 | 2000-10-13 | Fujitsu Ltd | バイアコネクションを備えた基板の製造方法 |
| US6675469B1 (en) * | 1999-08-11 | 2004-01-13 | Tessera, Inc. | Vapor phase connection techniques |
| US6590283B1 (en) * | 2000-02-28 | 2003-07-08 | Agere Systems Inc. | Method for hermetic leadless device interconnect using a submount |
| JP4023076B2 (ja) * | 2000-07-27 | 2007-12-19 | 富士通株式会社 | 表裏導通基板及びその製造方法 |
| US6562709B1 (en) | 2000-08-22 | 2003-05-13 | Charles W. C. Lin | Semiconductor chip assembly with simultaneously electroplated contact terminal and connection joint |
| US6350633B1 (en) | 2000-08-22 | 2002-02-26 | Charles W. C. Lin | Semiconductor chip assembly with simultaneously electroplated contact terminal and connection joint |
| US6562657B1 (en) | 2000-08-22 | 2003-05-13 | Charles W. C. Lin | Semiconductor chip assembly with simultaneously electrolessly plated contact terminal and connection joint |
| US6660626B1 (en) | 2000-08-22 | 2003-12-09 | Charles W. C. Lin | Semiconductor chip assembly with simultaneously electrolessly plated contact terminal and connection joint |
| US6403460B1 (en) | 2000-08-22 | 2002-06-11 | Charles W. C. Lin | Method of making a semiconductor chip assembly |
| US6402970B1 (en) | 2000-08-22 | 2002-06-11 | Charles W. C. Lin | Method of making a support circuit for a semiconductor chip assembly |
| US6551861B1 (en) | 2000-08-22 | 2003-04-22 | Charles W. C. Lin | Method of making a semiconductor chip assembly by joining the chip to a support circuit with an adhesive |
| US6436734B1 (en) | 2000-08-22 | 2002-08-20 | Charles W. C. Lin | Method of making a support circuit for a semiconductor chip assembly |
| US6589594B1 (en) | 2000-08-31 | 2003-07-08 | Micron Technology, Inc. | Method for filling a wafer through-via with a conductive material |
| US6511865B1 (en) | 2000-09-20 | 2003-01-28 | Charles W. C. Lin | Method for forming a ball bond connection joint on a conductive trace and conductive pad in a semiconductor chip assembly |
| US6350386B1 (en) | 2000-09-20 | 2002-02-26 | Charles W. C. Lin | Method of making a support circuit with a tapered through-hole for a semiconductor chip assembly |
| US6350632B1 (en) | 2000-09-20 | 2002-02-26 | Charles W. C. Lin | Semiconductor chip assembly with ball bond connection joint |
| US6544813B1 (en) | 2000-10-02 | 2003-04-08 | Charles W. C. Lin | Method of making a semiconductor chip assembly with a conductive trace subtractively formed before and after chip attachment |
| US6448108B1 (en) | 2000-10-02 | 2002-09-10 | Charles W. C. Lin | Method of making a semiconductor chip assembly with a conductive trace subtractively formed before and after chip attachment |
| US7190080B1 (en) | 2000-10-13 | 2007-03-13 | Bridge Semiconductor Corporation | Semiconductor chip assembly with embedded metal pillar |
| US6949408B1 (en) | 2000-10-13 | 2005-09-27 | Bridge Semiconductor Corporation | Method of connecting a conductive trace and an insulative base to a semiconductor chip using multiple etch steps |
| US6872591B1 (en) | 2000-10-13 | 2005-03-29 | Bridge Semiconductor Corporation | Method of making a semiconductor chip assembly with a conductive trace and a substrate |
| US6908788B1 (en) | 2000-10-13 | 2005-06-21 | Bridge Semiconductor Corporation | Method of connecting a conductive trace to a semiconductor chip using a metal base |
| US6537851B1 (en) | 2000-10-13 | 2003-03-25 | Bridge Semiconductor Corporation | Method of connecting a bumped compliant conductive trace to a semiconductor chip |
| US7414319B2 (en) | 2000-10-13 | 2008-08-19 | Bridge Semiconductor Corporation | Semiconductor chip assembly with metal containment wall and solder terminal |
| US7319265B1 (en) | 2000-10-13 | 2008-01-15 | Bridge Semiconductor Corporation | Semiconductor chip assembly with precision-formed metal pillar |
| US6984576B1 (en) | 2000-10-13 | 2006-01-10 | Bridge Semiconductor Corporation | Method of connecting an additively and subtractively formed conductive trace and an insulative base to a semiconductor chip |
| US7262082B1 (en) | 2000-10-13 | 2007-08-28 | Bridge Semiconductor Corporation | Method of making a three-dimensional stacked semiconductor package with a metal pillar and a conductive interconnect in an encapsulant aperture |
| US6548393B1 (en) | 2000-10-13 | 2003-04-15 | Charles W. C. Lin | Semiconductor chip assembly with hardened connection joint |
| US7129113B1 (en) | 2000-10-13 | 2006-10-31 | Bridge Semiconductor Corporation | Method of making a three-dimensional stacked semiconductor package with a metal pillar in an encapsulant aperture |
| US7094676B1 (en) | 2000-10-13 | 2006-08-22 | Bridge Semiconductor Corporation | Semiconductor chip assembly with embedded metal pillar |
| US7071089B1 (en) | 2000-10-13 | 2006-07-04 | Bridge Semiconductor Corporation | Method of making a semiconductor chip assembly with a carved bumped terminal |
| US6492252B1 (en) | 2000-10-13 | 2002-12-10 | Bridge Semiconductor Corporation | Method of connecting a bumped conductive trace to a semiconductor chip |
| US6576539B1 (en) | 2000-10-13 | 2003-06-10 | Charles W.C. Lin | Semiconductor chip assembly with interlocked conductive trace |
| US7132741B1 (en) | 2000-10-13 | 2006-11-07 | Bridge Semiconductor Corporation | Semiconductor chip assembly with carved bumped terminal |
| US6740576B1 (en) | 2000-10-13 | 2004-05-25 | Bridge Semiconductor Corporation | Method of making a contact terminal with a plated metal peripheral sidewall portion for a semiconductor chip assembly |
| US7264991B1 (en) | 2000-10-13 | 2007-09-04 | Bridge Semiconductor Corporation | Method of connecting a conductive trace to a semiconductor chip using conductive adhesive |
| US6673710B1 (en) | 2000-10-13 | 2004-01-06 | Bridge Semiconductor Corporation | Method of connecting a conductive trace and an insulative base to a semiconductor chip |
| US6667229B1 (en) | 2000-10-13 | 2003-12-23 | Bridge Semiconductor Corporation | Method of connecting a bumped compliant conductive trace and an insulative base to a semiconductor chip |
| US6576493B1 (en) | 2000-10-13 | 2003-06-10 | Bridge Semiconductor Corporation | Method of connecting a conductive trace and an insulative base to a semiconductor chip using multiple etch steps |
| US7129575B1 (en) | 2000-10-13 | 2006-10-31 | Bridge Semiconductor Corporation | Semiconductor chip assembly with bumped metal pillar |
| US6876072B1 (en) | 2000-10-13 | 2005-04-05 | Bridge Semiconductor Corporation | Semiconductor chip assembly with chip in substrate cavity |
| US7075186B1 (en) | 2000-10-13 | 2006-07-11 | Bridge Semiconductor Corporation | Semiconductor chip assembly with interlocked contact terminal |
| US6440835B1 (en) | 2000-10-13 | 2002-08-27 | Charles W. C. Lin | Method of connecting a conductive trace to a semiconductor chip |
| US7009297B1 (en) | 2000-10-13 | 2006-03-07 | Bridge Semiconductor Corporation | Semiconductor chip assembly with embedded metal particle |
| US6699780B1 (en) | 2000-10-13 | 2004-03-02 | Bridge Semiconductor Corporation | Method of connecting a conductive trace to a semiconductor chip using plasma undercut etching |
| US6444489B1 (en) | 2000-12-15 | 2002-09-03 | Charles W. C. Lin | Semiconductor chip assembly with bumped molded substrate |
| US6653170B1 (en) | 2001-02-06 | 2003-11-25 | Charles W. C. Lin | Semiconductor chip assembly with elongated wire ball bonded to chip and electrolessly plated to support circuit |
| JP2003115650A (ja) * | 2001-10-03 | 2003-04-18 | Yazaki Corp | 回路体の製造方法および製造装置 |
| JP2003115660A (ja) * | 2001-10-05 | 2003-04-18 | Advantest Corp | 配線基板の製造方法 |
| US6818464B2 (en) * | 2001-10-17 | 2004-11-16 | Hymite A/S | Double-sided etching technique for providing a semiconductor structure with through-holes, and a feed-through metalization process for sealing the through-holes |
| JP4059085B2 (ja) * | 2003-01-14 | 2008-03-12 | 松下電器産業株式会社 | 高周波積層部品およびその製造方法 |
| EP2395598B1 (en) | 2003-03-04 | 2018-08-22 | Nuvotronics, LLC | Coaxial waveguide microstructures and methods of formation |
| AU2003901146A0 (en) * | 2003-03-12 | 2003-03-27 | Cochlear Limited | Feedthrough assembly |
| US7330357B2 (en) * | 2003-09-22 | 2008-02-12 | Intel Corporation | Integrated circuit die/package interconnect |
| US7993983B1 (en) | 2003-11-17 | 2011-08-09 | Bridge Semiconductor Corporation | Method of making a semiconductor chip assembly with chip and encapsulant grinding |
| US7538415B1 (en) | 2003-11-20 | 2009-05-26 | Bridge Semiconductor Corporation | Semiconductor chip assembly with bumped terminal, filler and insulative base |
| US7425759B1 (en) | 2003-11-20 | 2008-09-16 | Bridge Semiconductor Corporation | Semiconductor chip assembly with bumped terminal and filler |
| DE102004031878B3 (de) * | 2004-07-01 | 2005-10-06 | Epcos Ag | Elektrisches Mehrschichtbauelement mit zuverlässigem Lötkontakt |
| US7446419B1 (en) | 2004-11-10 | 2008-11-04 | Bridge Semiconductor Corporation | Semiconductor chip assembly with welded metal pillar of stacked metal balls |
| US7268421B1 (en) | 2004-11-10 | 2007-09-11 | Bridge Semiconductor Corporation | Semiconductor chip assembly with welded metal pillar that includes enlarged ball bond |
| US7750483B1 (en) | 2004-11-10 | 2010-07-06 | Bridge Semiconductor Corporation | Semiconductor chip assembly with welded metal pillar and enlarged plated contact terminal |
| US7615476B2 (en) * | 2005-06-30 | 2009-11-10 | Intel Corporation | Electromigration-resistant and compliant wire interconnects, nano-sized solder compositions, systems made thereof, and methods of assembling soldered packages |
| US7750650B2 (en) * | 2006-10-26 | 2010-07-06 | Verigy (Singapore) Pte. Ltd. | Solid high aspect ratio via hole used for burn-in boards, wafer sort probe cards, and package test load boards with electronic circuitry |
| US7494843B1 (en) | 2006-12-26 | 2009-02-24 | Bridge Semiconductor Corporation | Method of making a semiconductor chip assembly with thermal conductor and encapsulant grinding |
| US7811863B1 (en) | 2006-10-26 | 2010-10-12 | Bridge Semiconductor Corporation | Method of making a semiconductor chip assembly with metal pillar and encapsulant grinding and heat sink attachment |
| US7656256B2 (en) | 2006-12-30 | 2010-02-02 | Nuvotronics, PLLC | Three-dimensional microstructures having an embedded support member with an aperture therein and method of formation thereof |
| US7898356B2 (en) | 2007-03-20 | 2011-03-01 | Nuvotronics, Llc | Coaxial transmission line microstructures and methods of formation thereof |
| EP3104450A3 (en) | 2007-03-20 | 2016-12-28 | Nuvotronics, LLC | Integrated electronic components and methods of formation thereof |
| US8440916B2 (en) * | 2007-06-28 | 2013-05-14 | Intel Corporation | Method of forming a substrate core structure using microvia laser drilling and conductive layer pre-patterning and substrate core structure formed according to the method |
| US8258410B2 (en) | 2008-01-26 | 2012-09-04 | International Business Machines Corporation | Construction of reliable stacked via in electronic substrates—vertical stiffness control method |
| US8242593B2 (en) * | 2008-01-27 | 2012-08-14 | International Business Machines Corporation | Clustered stacked vias for reliable electronic substrates |
| US8557700B2 (en) | 2008-05-09 | 2013-10-15 | Invensas Corporation | Method for manufacturing a chip-size double side connection package |
| US8659371B2 (en) * | 2009-03-03 | 2014-02-25 | Bae Systems Information And Electronic Systems Integration Inc. | Three-dimensional matrix structure for defining a coaxial transmission line channel |
| US8955215B2 (en) | 2009-05-28 | 2015-02-17 | Hsio Technologies, Llc | High performance surface mount electrical interconnect |
| WO2011153298A1 (en) * | 2010-06-03 | 2011-12-08 | Hsio Technologies, Llc | Electrical connector insulator housing |
| WO2011139619A1 (en) | 2010-04-26 | 2011-11-10 | Hsio Technologies, Llc | Semiconductor device package adapter |
| US9536815B2 (en) | 2009-05-28 | 2017-01-03 | Hsio Technologies, Llc | Semiconductor socket with direct selective metalization |
| US9276336B2 (en) | 2009-05-28 | 2016-03-01 | Hsio Technologies, Llc | Metalized pad to electrical contact interface |
| WO2010147939A1 (en) | 2009-06-17 | 2010-12-23 | Hsio Technologies, Llc | Semiconductor socket |
| WO2010141311A1 (en) | 2009-06-02 | 2010-12-09 | Hsio Technologies, Llc | Compliant printed circuit area array semiconductor device package |
| WO2011002709A1 (en) | 2009-06-29 | 2011-01-06 | Hsio Technologies, Llc | Compliant printed circuit semiconductor tester interface |
| US8912812B2 (en) | 2009-06-02 | 2014-12-16 | Hsio Technologies, Llc | Compliant printed circuit wafer probe diagnostic tool |
| WO2010141297A1 (en) | 2009-06-02 | 2010-12-09 | Hsio Technologies, Llc | Compliant printed circuit wafer level semiconductor package |
| US8789272B2 (en) | 2009-06-02 | 2014-07-29 | Hsio Technologies, Llc | Method of making a compliant printed circuit peripheral lead semiconductor test socket |
| US9613841B2 (en) | 2009-06-02 | 2017-04-04 | Hsio Technologies, Llc | Area array semiconductor device package interconnect structure with optional package-to-package or flexible circuit to package connection |
| US9320133B2 (en) | 2009-06-02 | 2016-04-19 | Hsio Technologies, Llc | Electrical interconnect IC device socket |
| US8988093B2 (en) | 2009-06-02 | 2015-03-24 | Hsio Technologies, Llc | Bumped semiconductor wafer or die level electrical interconnect |
| WO2013036565A1 (en) | 2011-09-08 | 2013-03-14 | Hsio Technologies, Llc | Direct metalization of electrical circuit structures |
| WO2010141264A1 (en) | 2009-06-03 | 2010-12-09 | Hsio Technologies, Llc | Compliant wafer level probe assembly |
| WO2012074963A1 (en) | 2010-12-01 | 2012-06-07 | Hsio Technologies, Llc | High performance surface mount electrical interconnect |
| US8525346B2 (en) | 2009-06-02 | 2013-09-03 | Hsio Technologies, Llc | Compliant conductive nano-particle electrical interconnect |
| US8987886B2 (en) | 2009-06-02 | 2015-03-24 | Hsio Technologies, Llc | Copper pillar full metal via electrical circuit structure |
| US8928344B2 (en) | 2009-06-02 | 2015-01-06 | Hsio Technologies, Llc | Compliant printed circuit socket diagnostic tool |
| US8618649B2 (en) | 2009-06-02 | 2013-12-31 | Hsio Technologies, Llc | Compliant printed circuit semiconductor package |
| WO2014011226A1 (en) * | 2012-07-10 | 2014-01-16 | Hsio Technologies, Llc | Hybrid printed circuit assembly with low density main core and embedded high density circuit regions |
| US9414500B2 (en) | 2009-06-02 | 2016-08-09 | Hsio Technologies, Llc | Compliant printed flexible circuit |
| US9232654B2 (en) | 2009-06-02 | 2016-01-05 | Hsio Technologies, Llc | High performance electrical circuit structure |
| US9196980B2 (en) | 2009-06-02 | 2015-11-24 | Hsio Technologies, Llc | High performance surface mount electrical interconnect with external biased normal force loading |
| WO2010141303A1 (en) | 2009-06-02 | 2010-12-09 | Hsio Technologies, Llc | Resilient conductive electrical interconnect |
| US9276339B2 (en) | 2009-06-02 | 2016-03-01 | Hsio Technologies, Llc | Electrical interconnect IC device socket |
| US8610265B2 (en) | 2009-06-02 | 2013-12-17 | Hsio Technologies, Llc | Compliant core peripheral lead semiconductor test socket |
| WO2010141298A1 (en) | 2009-06-02 | 2010-12-09 | Hsio Technologies, Llc | Composite polymer-metal electrical contacts |
| US8955216B2 (en) | 2009-06-02 | 2015-02-17 | Hsio Technologies, Llc | Method of making a compliant printed circuit peripheral lead semiconductor package |
| US9318862B2 (en) | 2009-06-02 | 2016-04-19 | Hsio Technologies, Llc | Method of making an electronic interconnect |
| US9930775B2 (en) * | 2009-06-02 | 2018-03-27 | Hsio Technologies, Llc | Copper pillar full metal via electrical circuit structure |
| WO2010147934A1 (en) | 2009-06-16 | 2010-12-23 | Hsio Technologies, Llc | Semiconductor die terminal |
| US8981568B2 (en) | 2009-06-16 | 2015-03-17 | Hsio Technologies, Llc | Simulated wirebond semiconductor package |
| US8984748B2 (en) | 2009-06-29 | 2015-03-24 | Hsio Technologies, Llc | Singulated semiconductor device separable electrical interconnect |
| CN102474983A (zh) * | 2009-07-10 | 2012-05-23 | 株式会社藤仓 | 贯通布线基板及其制造方法 |
| US20110123783A1 (en) | 2009-11-23 | 2011-05-26 | David Sherrer | Multilayer build processses and devices thereof |
| US8917150B2 (en) | 2010-01-22 | 2014-12-23 | Nuvotronics, Llc | Waveguide balun having waveguide structures disposed over a ground plane and having probes located in channels |
| KR101917052B1 (ko) | 2010-01-22 | 2019-01-30 | 누보트로닉스, 인크. | 열관리 |
| WO2014011228A1 (en) * | 2012-07-10 | 2014-01-16 | Hsio Technologies, Llc | High speed circuit assembly with integral terminal and mating bias loading electrical connector assembly |
| US8758067B2 (en) | 2010-06-03 | 2014-06-24 | Hsio Technologies, Llc | Selective metalization of electrical connector or socket housing |
| US9689897B2 (en) | 2010-06-03 | 2017-06-27 | Hsio Technologies, Llc | Performance enhanced semiconductor socket |
| US9350093B2 (en) | 2010-06-03 | 2016-05-24 | Hsio Technologies, Llc | Selective metalization of electrical connector or socket housing |
| US10159154B2 (en) | 2010-06-03 | 2018-12-18 | Hsio Technologies, Llc | Fusion bonded liquid crystal polymer circuit structure |
| US8866300B1 (en) | 2011-06-05 | 2014-10-21 | Nuvotronics, Llc | Devices and methods for solder flow control in three-dimensional microstructures |
| US8814601B1 (en) | 2011-06-06 | 2014-08-26 | Nuvotronics, Llc | Batch fabricated microconnectors |
| EP2731783A4 (en) | 2011-07-13 | 2016-03-09 | Nuvotronics Llc | METHOD FOR PRODUCING ELECTRONIC AND MECHANICAL STRUCTURES |
| US20130242493A1 (en) * | 2012-03-13 | 2013-09-19 | Qualcomm Mems Technologies, Inc. | Low cost interposer fabricated with additive processes |
| US9761520B2 (en) | 2012-07-10 | 2017-09-12 | Hsio Technologies, Llc | Method of making an electrical connector having electrodeposited terminals |
| US9325044B2 (en) | 2013-01-26 | 2016-04-26 | Nuvotronics, Inc. | Multi-layer digital elliptic filter and method |
| US8884427B2 (en) | 2013-03-14 | 2014-11-11 | Invensas Corporation | Low CTE interposer without TSV structure |
| US9306255B1 (en) | 2013-03-15 | 2016-04-05 | Nuvotronics, Inc. | Microstructure including microstructural waveguide elements and/or IC chips that are mechanically interconnected to each other |
| US9306254B1 (en) | 2013-03-15 | 2016-04-05 | Nuvotronics, Inc. | Substrate-free mechanical interconnection of electronic sub-systems using a spring configuration |
| US10667410B2 (en) | 2013-07-11 | 2020-05-26 | Hsio Technologies, Llc | Method of making a fusion bonded circuit structure |
| US10506722B2 (en) | 2013-07-11 | 2019-12-10 | Hsio Technologies, Llc | Fusion bonded liquid crystal polymer electrical circuit structure |
| EP3095159A4 (en) | 2014-01-17 | 2017-09-27 | Nuvotronics, Inc. | Wafer scale test interface unit: low loss and high isolation devices and methods for high speed and high density mixed signal interconnects and contactors |
| US10674609B2 (en) | 2014-03-31 | 2020-06-02 | Mitsubishi Gas Chemical Company, Inc. | Entry sheet for drilling |
| US9646917B2 (en) | 2014-05-29 | 2017-05-09 | Invensas Corporation | Low CTE component with wire bond interconnects |
| US10847469B2 (en) | 2016-04-26 | 2020-11-24 | Cubic Corporation | CTE compensation for wafer-level and chip-scale packages and assemblies |
| EP3224899A4 (en) | 2014-12-03 | 2018-08-22 | Nuvotronics, Inc. | Systems and methods for manufacturing stacked circuits and transmission lines |
| US9559447B2 (en) | 2015-03-18 | 2017-01-31 | Hsio Technologies, Llc | Mechanical contact retention within an electrical connector |
| US10181447B2 (en) | 2017-04-21 | 2019-01-15 | Invensas Corporation | 3D-interconnect |
| US10319654B1 (en) | 2017-12-01 | 2019-06-11 | Cubic Corporation | Integrated chip scale packages |
| EP3762965A1 (en) * | 2018-03-06 | 2021-01-13 | 3M Innovative Properties Company | Automatic registration between circuit dies and interconnects |
| US12040284B2 (en) | 2021-11-12 | 2024-07-16 | Invensas Llc | 3D-interconnect with electromagnetic interference (“EMI”) shield and/or antenna |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3352730A (en) * | 1964-08-24 | 1967-11-14 | Sanders Associates Inc | Method of making multilayer circuit boards |
| GB1321010A (en) * | 1971-05-27 | 1973-06-20 | Int Electronic Res Corp | Method of manufacturing metal core printed circuit board |
| US3791858A (en) * | 1971-12-13 | 1974-02-12 | Ibm | Method of forming multi-layer circuit panels |
| JPS55156395A (en) * | 1979-05-24 | 1980-12-05 | Fujitsu Ltd | Method of fabricating hollow multilayer printed board |
| US4417393A (en) * | 1981-04-01 | 1983-11-29 | General Electric Company | Method of fabricating high density electronic circuits having very narrow conductors |
| US4348253A (en) * | 1981-11-12 | 1982-09-07 | Rca Corporation | Method for fabricating via holes in a semiconductor wafer |
| JPH0763064B2 (ja) * | 1986-03-31 | 1995-07-05 | 株式会社日立製作所 | Ｉｃ素子における配線接続方法 |
| US5069749A (en) * | 1986-07-29 | 1991-12-03 | Digital Equipment Corporation | Method of fabricating interconnect layers on an integrated circuit chip using seed-grown conductors |
| US4875982A (en) * | 1987-02-06 | 1989-10-24 | Velie Circuits, Inc. | Plating high aspect ratio holes in circuit boards |
| US4799984A (en) * | 1987-09-18 | 1989-01-24 | E. I. Du Pont De Nemours And Company | Method for fabricating multilayer circuits |
| US4806188A (en) * | 1988-03-04 | 1989-02-21 | E. I. Du Pont De Nemours And Company | Method for fabricating multilayer circuits |
| US4880684A (en) * | 1988-03-11 | 1989-11-14 | International Business Machines Corporation | Sealing and stress relief layers and use thereof |
| US4938996A (en) * | 1988-04-12 | 1990-07-03 | Ziv Alan R | Via filling by selective laser chemical vapor deposition |
| US4808273A (en) * | 1988-05-10 | 1989-02-28 | Avantek, Inc. | Method of forming completely metallized via holes in semiconductors |
| US4810332A (en) * | 1988-07-21 | 1989-03-07 | Microelectronics And Computer Technology Corporation | Method of making an electrical multilayer copper interconnect |
| JP2644845B2 (ja) * | 1988-09-21 | 1997-08-25 | 株式会社日立製作所 | セラミツク多層回路基板及びその用途 |
| JPH0795630B2 (ja) * | 1989-03-03 | 1995-10-11 | 日本電気株式会社 | 複合積層セラミック部品 |
| US5100501A (en) * | 1989-06-30 | 1992-03-31 | Texas Instruments Incorporated | Process for selectively depositing a metal in vias and contacts by using a sacrificial layer |
| JPH03150895A (ja) * | 1989-11-08 | 1991-06-27 | Hitachi Ltd | 多層回路基板及びその製造方法 |
| JPH03194875A (ja) * | 1989-12-22 | 1991-08-26 | Canon Inc | 電気的接続部材の製造方法 |
| JPH03194876A (ja) * | 1989-12-23 | 1991-08-26 | Canon Inc | 電気的接続部材の製造方法 |
| JPH03270292A (ja) * | 1990-03-20 | 1991-12-02 | Fujitsu Ltd | 多層配線板の製造方法 |
| JP2895570B2 (ja) * | 1990-05-11 | 1999-05-24 | キヤノン株式会社 | 電気的接続部材および電気回路部材 |
-
1993
- 1993-04-29 US US08/054,899 patent/US5454161A/en not_active Expired - Fee Related
-
1994
- 1994-04-28 JP JP6091006A patent/JPH0722100A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000511339A (ja) * | 1996-05-17 | 2000-08-29 | ミネソタ・マイニング・アンド・マニュファクチャリング・カンパニー | 電気および熱的異方性伝導性構造体 |
| JPH10308576A (ja) * | 1997-01-10 | 1998-11-17 | Ibiden Co Ltd | プリント配線板及びその製造方法 |
| US6986917B2 (en) | 1997-01-10 | 2006-01-17 | Ibiden Co., Ltd. | Printed wiring board and method of manufacturing the same |
| US7594320B2 (en) | 1997-01-10 | 2009-09-29 | Ibiden Co., Ltd. | Method of manufacturing printed wiring board |
| US7765692B2 (en) | 1997-01-10 | 2010-08-03 | Ibiden Co., Ltd. | Method of manufacturing printed wiring board |
| JP2000357874A (ja) * | 1999-05-26 | 2000-12-26 | Internatl Business Mach Corp <Ibm> | 封止層を有するセラミック基板 |
| JP2006102876A (ja) * | 2004-10-05 | 2006-04-20 | Ibiden Co Ltd | ウェハ封止部材 |
| JP2009194271A (ja) * | 2008-02-18 | 2009-08-27 | Hitachi Kyowa Engineering Co Ltd | 配線基板およびその製造方法 |
| WO2009119600A1 (ja) * | 2008-03-26 | 2009-10-01 | 株式会社村田製作所 | 配線基板の製造方法及び配線基板 |
| JP2014512695A (ja) * | 2011-04-21 | 2014-05-22 | テセラ インコーポレイテッド | 成形された低ｃｔｅ誘電体を有するインターポーザ |
Also Published As
| Publication number | Publication date |
|---|---|
| US5454161A (en) | 1995-10-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0722100A (ja) | スルーホールを有する相互接続体とその製造方法 | |
| US5419038A (en) | Method for fabricating thin-film interconnector | |
| US5866441A (en) | Inverted chip bonded module with high packaging efficiency | |
| US5121299A (en) | Multi-level circuit structure utilizing conductive cores having conductive protrusions and cavities therein | |
| US5904499A (en) | Package for power semiconductor chips | |
| US5342207A (en) | Electrical interconnection method and apparatus utilizing raised connecting means | |
| EP0536418B1 (en) | Method of manufacturing a semiconductor device terminal structure | |
| US8353101B2 (en) | Method of making substrate package with through holes for high speed I/O flex cable | |
| US6614110B1 (en) | Module with bumps for connection and support | |
| WO1996019829A9 (en) | Device for superheating steam | |
| US6236112B1 (en) | Semiconductor device, connecting substrate therefor, and process of manufacturing connecting substrate | |
| EP0920711A1 (en) | Interface structures for electronic devices | |
| US5724727A (en) | Method of forming electronic component | |
| JPS63503261A (ja) | チップ・キャリア及びその製造方法 | |
| JPH02277284A (ja) | 高密度バイアを埋める方法および装置 | |
| US5637925A (en) | Uses of uniaxially electrically conductive articles | |
| US6485814B1 (en) | High density thin film circuit board and method of production thereof | |
| US4743710A (en) | Coaxial interconnection boards | |
| WO1989007338A1 (en) | Uses of uniaxially electrically conductive articles | |
| US4908939A (en) | Method of making coaxial interconnection boards | |
| US6627823B1 (en) | Multilayered connection plate | |
| CN113990763A (zh) | 一种基于电铸技术的芯片封装结构及其封装方法 | |
| US6348142B1 (en) | Electroplating multi-trace circuit board substrates using single tie bar | |
| JPH0831976A (ja) | シリコン両面実装基板及びその製造方法 | |
| JP3759755B2 (ja) | 恒久的接続のために電気回路の上に隆起した金属接点を作成する方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040727 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041130 |