KR20070045894A - 적층형 반도체모듈 - Google Patents

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KR20070045894A
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semiconductor
chip
semiconductor substrate
semiconductor chip
stacked
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KR1020060036595A
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다케시 가와바타
도시유키 후쿠다
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마츠시타 덴끼 산교 가부시키가이샤
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Abstract

본 발명은, 개개의 반도체장치 신뢰성을 확인할 수 있음과 더불어 적층 시 및 적층 후에 접속불량이 생기기 어려운 고 신뢰성 적층형 반도체모듈을 제공하기 위한 것이다.
적층형 반도체모듈(100)은, 제 1 반도체기판(111)에 제 1 반도체칩(112)이 탑재된 제 1 반도체장치(110) 상에, 제 2 반도체기판(151) 상면에 제 2 반도체칩(152)이 탑재된 제 2 반도체장치(150)가 적층되어 이루어진다. 제 1 반도체기판(111) 상에 제 1 접속용 단자(116)가 형성됨과 더불어, 제 1 반도체기판(111) 하면에 외부접속용 단자(118)가 형성된다. 제 2 반도체기판(151) 하면의 제 2 반도체칩(152)과 대향하는 영역에 제 2 접속용 단자(156)가 형성된다. 제 1 접속용 단자(116)와 제 2 접속용 단자(156)는, 도전성 접속부재(180)로 접속된다.
제 1 반도체기판, 외부접속용 돌기전극

Description

적층형 반도체모듈{STACKED SEMICONDUCTOR MODULE}
도 1은, 제 1 실시예에 관한 적층형 반도체모듈의 단면도.
도 2는, 제 1 실시예의 적층형 반도체모듈을 제 2 반도체장치 쪽에서 본 평면도.
도 3은, 제 1 실시예 제 1 변형예의 적층형 반도체모듈 평면도.
도 4는, 제 1 실시예 제 2 변형예의 적층형 반도체모듈 단면도.
도 5는, 제 2 실시예에 관한 적층형 반도체모듈의 단면도.
도 6은, 제 2 실시예의 적층형 반도체모듈을 제 2 반도체장치 쪽에서 본 평면도.
도 7은, 제 2 실시예 제 1 변형예의 적층형 반도체모듈 평면도.
도 8은, 제 3 실시예에 관한 적층형 반도체모듈의 단면도.
도 9는, 제 4 실시예에 관한 적층형 반도체모듈의 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100, 100A, 100B, 200, 200A, 300, 400 : 적층형 반도체모듈
110, 210, 310, 410 : 제 1 반도체장치
111, 211, 311, 411 : 제 1 반도체기판
112, 212, 312, 412, 412A, 412B : 제 1 반도체칩
115, 155, 215, 255, 315, 355, 415, 455 : 관통도체
116, 216, 316, 416 : 제 1 접속용 단자
117, 157, 217, 257, 317, 357, 417, 457 : 칩 접속용 단자
118, 218, 318, 418 : 외부접속용 단자
119, 219, 319, 419 : 외부접속용 돌기전극
121, 161, 221, 261, 261A, 261B, 321, 361, 421, 461 :
칩 접속용 돌기전극
122, 162, 222, 262, 322, 362, 422, 462 : 수지
150, 150B, 250, 350, 450 : 제 2 반도체장치
151, 251, 351, 451 : 제 2 반도체기판
152, 152A, 252, 252A, 252B, 352, 452, 452A, 452B : 제 2 반도체칩
156, 256, 356, 456 : 제 2 접속용 단자
158, 258, 358 : 내부비어 159, 259, 359 : 내층배선
160, 160B, 260, 360 : 표층배선 171 : 전자부품
180, 280, 380, 480 : 도전성 접속부재
423, 463 : 와이어리드 424, 464 : 보호수지
본 발명은, 제 1 반도체장치 상에 제 2 반도체장치를 적층시켜 입체적으로 구성한 적층형 반도체모듈의 구조, 특히 그 실장구조에 관한 것이다.
휴대전화 또는 디지털카메라 등을 포함하는 각종 전자장치의 소형화, 고기능화의 요구에 따라, 반도체기판 상에 전자부품 특히 1개 또는 복수 개의 반도체칩이 탑재된 반도체장치가 서로 적층되어 구성되는 적층형 반도체모듈이 주목되고 있다.
적층형 반도체모듈은, 반도체장치를 서로 적층시킴으로써 회로기판 상의 점유면적을 대폭으로 작게 할 수 있다. 또한 각 반도체칩은, 반도체기판에 탑재되기 전에 번인시험까지 실시함으로써 양품으로 확인된 것만을 이용하므로, 모듈로서의 신뢰성을 보증하기 쉬워진다.
그러나, 배선이 형성된 반도체기판 상에 반도체칩을 탑재하는 방법은, 반도체칩을 반도체기판에 탑재할 때 반도체기판에 휨이 발생하기 쉬우므로, 적층된 반도체장치간의 접속신뢰성이 열화된다. 또한 다른 종류의 칩을 탑재하기가 어렵다는 문제가 있다.
이 문제에 대해 제 1 종래예로서, 제 1 반도체기판과, 이 제 1 반도체기판 상에 탑재된 제 1 반도체칩과, 제 2 반도체기판과, 이 제 2 반도체기판 상에 탑재된 제 2 반도체칩과, 제 2 반도체기판이 제 1 반도체칩 위에 유지되도록 제 2 반도체기판과 제 1 반도체기판을 접속하는 돌출전극과, 이 돌출전극의 배치영역이 포함되도록 하여 제 2 반도체칩을 봉입하는 봉입재를 구비한 구성이 개시되었다(예를 들어 특허문헌1(일특개 2004-281919호 공보) 참조).
이로써 제 2 반도체칩을 봉입하는 봉입재는, 제 2 반도체기판에서 돌출전극의 배선영역을 보강함과 더불어, 제 1 반도체기판 상에 제 2 반도체기판을 적층시 켰을 때 반도체모듈 높이의 증대를 억제할 수 있다. 또한 제 2 반도체칩이 탑재되는 제 2 반도체기판의 휨을 저감시키기가 가능해진다. 이로써 상기와 같이 하여 반도체장치가 서로 적층되어 구성되는 반도체모듈은, 제 1 반도체기판과 제 2 반도체기판 사이의 접속신뢰성 열화를 억제하면서, 반도체칩이 탑재되는 영역의 면적 절감을 도모하기가 가능해진다.
또 제 2 종래예로서, 복수의 반도체칩이 적층되어 이루어지는 적층형 모듈에 있어서, 각 반도체칩은 적층방향으로 수직이 되는 상면에, 실장 시 이용되는 실장용 단자와 품질을 검사하기 위한 검사용 단자를 구비함과 더불어, 적층방향으로 수직이 되는 하면에 인접하는 다른 반도체칩의 실장용 단자와 접속된 실장용 패드와, 검사용 단자와 전기적으로 도통한 검사용 패드를 구비한 구성이 개시되었다(예를 들어 특허문헌2(일특개 2004-281633호 공보) 참조).
이와 같이 구성된 적층형 모듈에서는, 실장이 끝난 반도체칩의 검사용 패드에, 적층되는 반도체칩의 검사용 단자를 접합시킴으로써, 실장이 끝난 반도체칩의 검사용 패드와 전기적으로 도통한 검사용 단자로부터 검사용 신호를 입력하여 검사를 실시한다. 검사결과가 양호일 경우에는, 검사필의 적층될 반도체칩을 실장이 끝난 반도체칩의 동일 평면상, 즉 적층방향으로 수직이 되는 평면상에서 기판에 대해 평행 이동시켜, 적층할 반도체칩의 실장용 단자를 실장이 끝난 반도체칩의 실장용 패드에 접속시킴으로써 적층을 실시한다.
이로써 적층할 각 반도체칩의 품질검사를 적층하기 전에 용이하게 실시할 수 있다. 또 적층할 각 반도체칩을 반도체기판에 탑재시킬 필요가 없으므로, 전체 크 기를 작게 할 수 있으며, 또한 반도체기판에 반도체칩을 탑재하기 위한 공정 수가 필요 없으므로, 제조에 필요한 시간과 수고를 줄일 수 있어, 적층모듈의 수율 향상도 가능해진다.
상기 제 1 종래예에서는, 제 2 반도체장치와 제 1 반도체장치를 접속하는 돌출전극(땜볼 범프)은, 제 2 반도체기판의 이면 쪽이며, 반도체칩 탑재영역보다 외주영역, 즉 봉입재의 배치영역에 상당하도록 접속된다. 때문에 반도체칩의 크기가 클 경우나 복수 개를 탑재하는 등의 경우에는, 제 2 반도체기판, 나아가 제 1 반도체기판의 형상도 커져, 땜볼 범프는 넓은 영역에 배치되게 된다. 이로써 외부로부터의 충격이나 열 응력 등이 가해졌을 때 접속부의 불량이 발생하기 쉬워져, 제 1 종래예의 반도체장치는 신뢰성의 저하를 초래하기 쉽다.
또 제 2 종래예에서는, 반도체기판 상에 반도체칩을 직접 적층시켜가는 구성이며, 더욱이 반도체칩에는 비어를 형성할 필요가 있다. 때문에 종래의 반도체칩에 비해 칩 면적이 커진다. 또한 반도체칩에 비어를 형성하는 가공처리가 필요하여, 반도체칩 제조공정이 복잡해진다. 이들의 결과, 반도체칩의 원가가 높아진다는 과제가 있다. 그리고 적층하기 전의 반도체칩을 번인 시험하여 신뢰성을 충분히 확인하는 것도 비교적 어렵다.
본 발명은 상기 과제를 해결하기 위해, 적층되는 반도체장치 각각의 신뢰성이 확인 가능함과 더불어, 적층 시 및 적층 후에 외부부하나 열응력 등에 의한 부하가 가해져도 접속불량이 발생하기 어려우며, 이로써 신뢰성 높은 적층형 반도체 모듈을 제공하는 것을 목적으로 한다.
본 발명에 관한 적층형 반도체모듈은, 제 1 반도체기판에 제 1 반도체칩이 탑재된 제 1 반도체장치 상에, 제 2 반도체기판 상면에 제 2 반도체칩이 탑재된 제 2 반도체장치가 적층되어 구성되는 적층형 반도체모듈을 대상으로 하고, 제 1 반도체기판 상면에 제 1 접속용 단자가 형성됨과 더불어, 제 1 반도체기판 하면에 외부접속용 단자가 형성되며, 제 2 반도체기판 하면의 제 2 반도체칩과 대향하는 영역에 제 2 접속용 단자가 형성되고, 제 1 접속용 단자와 제 2 접속용 단자는, 도전성 접속부재로 접속된다.
이 구성으로 함으로써, 제 2 접속용 단자는 제 2 반도체기판 하면에서, 제 2 반도체칩이 탑재된 영역과 대향하는 영역에 형성되므로, 제 2 접속용 단자를 제 1 반도체기판의 제 1 접속용 단자와 도전성 접속부재로 접속할 때, 강성체인 제 2 반도체칩의 특성에 의해 제 2 반도체기판 나아가 적층형 반도체모듈에서의 휨의 발생을 억제할 수 있다.
또 본 발명에 관한 적층형 반도체모듈에 있어서, 제 1 반도체칩은 제 1 반도체기판의 중앙부에 탑재되는 것이 바람직하며, 제 2 반도체칩은 제 2 반도체기판의 중앙부에 탑재되는 것이 바람직하다.
이와 같이, 제 1 반도체칩이, 제 1 접속용 단자가 형성된 제 1 반도체기판 상면의 중앙영역에 배치되어 탑재되면, 외부접속용 돌기전극을 제 1 반도체기판 전면에 격자배열 형태로 배치할 수 있으므로, 외부접속용 돌기전극의 배치 피치를 크 게 할 수 있다. 또 제 1 반도체칩이 외부접속용 돌기전극이 형성된 제 1 반도체기판 하면의 중앙영역에 배치되면, 제 1 반도체기판의 제 1 접속용 단자가 형성된 면 위에는 제 1 반도체칩이 존재하지 않으므로, 제 2 접속용 단자와 접속하기 위한 제 1 접속용 단자의 배치자유도가 커진다. 또한 제 2 반도체칩이 제 2 반도체기판의 중앙영역에 배치되면, 제 2 접속용 단자도 이 영역에 형성되게 된다. 즉 제 2 접속용 단자가 형성되는 영역은, 반도체기판을 개재하고 대향하는 면에 반도체칩이 탑재되며, 또 제 2 반도체기판의 중앙영역이다. 이로써 외부부하나 열 응력 등의 부하가 작용해도, 접속부에 가해지는 응력은 작아져, 접속불량의 발생을 억제할 수 있으므로 접속신뢰성을 대폭으로 개선할 수 있다.
또한 본 발명에 관한 적층형 반도체모듈에 있어서, 제 2 반도체칩이 탑재된 영역은, 제 1 반도체칩이 탑재된 영역보다 큰 것이 바람직하다.
이와 같이 하면, 강성체인 제 2 반도체칩의 탑재영역이 커져, 제 2 접속용 단자의 배치자유도가 증가하는 동시에 제 2 접속용 단자 수도 다수배선으로 할 수 있다.
또 본 발명에 관한 적층형 반도체모듈에 있어서, 제 2 반도체칩은, 동일 평면상에 배치된 복수 개의 반도체칩으로 구성되는 것이 바람직하며, 또 적층된 복수 개의 반도체칩으로 구성되는 것도 바람직하다. 이와 같이 제 2 반도체칩이 복수 개로 구성될 경우, 제 2 반도체칩은 제 2 반도체기판에 플립칩 방식, 와이어본딩 방식 및 TAB(Tape Automated Bonding)방식 중 적어도 한 가지 방식 또는 적어도 2 가지 방식의 조합으로 실장되어도 된다.
이와 같은 실장방식으로 하면, 예를 들어 제 2 반도체기판 상에 범프를 이용한 플립칩 방식으로 반도체칩을 실장하면, 저 임피던스의 전송선로를 얻을 수 있다. 혹은 예를 들어 와이어본딩 방식으로 실장하면, 제 2 반도체기판의 배선패턴 구성을 간략화할 수 있으며, 더욱이 범용 실장기기를 이용할 수 있는 점에서, 높은 수율과 저원가의 적층형 반도체모듈을 얻을 수 있다. 또 TAB방식으로 반도체칩을 탑재하면, 입체적인 배선이 용이할 뿐만 아니라 플립칩 방식이나 와이어본딩 방식 등과 조합시킨 실장도 용이하게 할 수 있다. 또한 반도체칩의 실장방식을, 플립칩 방식, 와이어본딩 방식 및 TAB방식 중 2 가지 방식의 조합으로 함으로써, 좁은 영역에 고밀도로 반도체칩을 실장할 수 있다.
또한 본 발명에 관한 적층형 반도체모듈에 있어서, 제 2 반도체장치와 제 2 반도체칩을 접착 및 봉입하기 위한 수지가 구성되어도 된다.
이 구성으로 하면, 수지로 피복된 제 2 반도체칩을 탑재한 영역은, 반도체칩의 강성에 수지의 강성이 더해지므로, 제 2 접속용 단자를 제 1 반도체기판의 제 1 접속용 단자와 도전성 접속부재로 접속할 때 휨의 발생을 보다 억제할 수 있다. 예를 들어 제 2 반도체칩을 와이어본딩 방식으로 실장할 경우, 와이어부까지 보호수지를 구성시키므로, 보호수지에 의한 강성이 더 부가되게 된다. 그리고 제 2 접속용 단자는 대향하는 제 2 반도체칩 탑재영역에 형성되나, 제 2 접속용 단자의 일부는 제 2 반도체칩을 제 2 반도체장치에 접착 및 봉입하기 위한 수지 영역에 형성되어도 되며, 제 2 반도체칩을 플립칩 방식으로 실장할 경우에는, 수지에 의한 필릿(fillet)을 적극적으로 형성해도 된다.
또 본 발명에 관한 적층형 반도체모듈에 있어서, 제 2 접속용 단자는 제 2 반도체칩의 둘레영역에 상당하는 영역에 격자배열형으로 배치되며, 마찬가지로 격자배열형으로 배치된 제 1 접속용 단자와 도전성 접속부재에 의해 접속되고, 그 접속하는 도전성 접속부재의 형상은 구형체, 기둥형체, 반구형체, 종(鐘)형체 등 형상은 상관없으나, 그 재료는 도전성을 갖는 물질 또는 범프라도 된다.
이러한 구성으로 하면, 소형, 박형이며 또 고밀도로 적층시킨 적층형 반도체모듈을 실현할 수 있다. 이와 같이 제 1 반도체장치와 제 2 반도체장치를 접속함으로써, 이종패키지로 구성되는 반도체장치를 적층하는 것도 가능해진다.
또한 본 발명에 관한 적층형 반도체모듈에 있어서, 제 1 반도체장치의 외부접속용 돌기전극은, 도전성 볼 또는 기둥형체 또는 제 1 반도체장치의 외부접속용 단자면 상에 형성된 도금범프 혹은 와이어범프로 이루어지며, 제 1 반도체기판 상에 격자배열형으로 배치되어도 된다.
이러한 구성으로 하면, 전자기기의 회로기판에 대해 신뢰성 좋게 접속할 수 있으며, 또한 회로기판에서의 점유면적을 작게 할 수 있으므로, 회로기판을 보다 고기능화, 소형화, 박형화할 수 있다.
또 본 발명에 관한 적층형 반도체모듈에 있어서, 제 1 반도체기판과 제 2 반도체기판은 동일 크기여도 되며, 또한 제 2 반도체기판의 제 2 반도체칩이 탑재된 면에 또 다른 전자부품이 탑재되어도 된다.
이러한 구성으로 하면, 제 2 반도체기판에 탑재되는 반도체칩의 탑재영역을 충분히 확보할 수 있을 뿐 아니라, 또 제 2 반도체칩 근방영역에 저항, 커패시터 및 인덕터 등의 전자부품을 배치할 수 있으므로, 제 2 반도체칩의 전기적 노이즈를 보다 효과적으로 억제할 수 있다. 이와 같이 제 2 반도체기판에 전자부품을 탑재함으로써, 회로기판 상에 이들 전자부품을 실장할 필요가 없어져, 회로기판을 보다 고기능화할 수 있다.
또한 본 발명에 관한 적층형 반도체모듈에 있어서, 제 1 반도체기판 및 제 2 반도체기판의 기재는, 유리에폭시수지, 폴리이미드수지, 아라미드수지, 알루미나세라믹, 질화알루미늄세라믹, 유리 및 석영 중에서 선택된 1 종류로 구성되어도 된다.
이러한 구성으로 하면, 제 1 반도체기판과 제 2 반도체기판을 동일 재료로 제작함으로써, 열팽창계수를 동일하게 할 수 있으므로 열 응력에 의한 영향을 대폭으로 저감할 수 있어, 고신뢰성의 적층형 반도체모듈을 실현할 수 있다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부 도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
(실시예)
이하, 본 발명의 실시예에 대해 도면을 참조하면서 설명하기로 한다. 단, 본 발명은 이하의 각 실시예에 한정되지 않는다. 또 각 도면에 있어서, 각각의 두께나 길이 등은 도면 작성상, 실제 형상과는 다르다. 또한 반도체칩의 전극, 반도체기판의 각 접속용 단자, 내층배선 및 표층배선의 개수 및 형상에 대해서도 실제와는 다르며, 도시하기 쉬운 개수 및 형상으로 한다. 또 동일 요소에 대해서는 설명을 생략할 경우가 있다.
제 1 실시예
도 1은, 본 발명의 제 1 실시예에 관한 적층형 반도체모듈(100)의 단면구조를 나타내며, 도 2는 적층형 반도체모듈(100)의 평면구조를 나타낸다.
적층형 반도체모듈(100)은, 제 1 반도체기판(111)에 제 1 반도체칩(112)이 탑재된 제 1 반도체장치(110) 상에, 제 2 반도체기판(151) 상면에 제 2 반도체칩(152)이 탑재된 제 2 반도체장치(150)가 적층된 구성이다.
다층배선구조를 갖는 제 1 반도체기판(111)의 상면 중앙부에는, 제 1 반도체칩(112)을 배치하는 영역이 형성되며, 제 1 반도체기판(111) 내부에는 상면에서 하면에 걸쳐 이어지는 복수의 관통도체(115)가 형성된다. 제 1 반도체기판(111)의 상면에는 제 2 반도체장치(150)를 접속하기 위한 제 1 접속용 단자(116)와, 제 1 반도체칩(112)을 접속하기 위한 칩 접속용 단자(117)가 형성되며, 이들 제 1 접속용 단자(116) 및 칩 접속용 단자(117)는, 관통도체(115)의 위 끝단과 접속된다. 제 1 접속용 단자(116)는, 제 1 반도체칩(112)의 주변영역에서 격자배열형으로 배치된다. 또 제 1 반도체기판(111)의 하면에는 외부접속용 단자(118)가 격자배열형으로 배치되며, 외부접속용 단자(118)는 관통도체(115)의 하단과 접속된다. 외부접속용 단자(118)의 하면에는, 회로기판(도시 생략)에 적층형 반도체모듈(100)을 접속하기 위한 외부접속용 돌기전극(119)이 형성된다. 격자배열(Grid Array)형이란, 표면실장형 패키지의 일종인 BGA(Ball Grid Array)와 같은 매트릭스형 배치상태를 말하나, 여기서는 평면상에 배치된 복수의 선으로 이루어지는 배치상태이다.
여기서 제 1 반도체기판(111) 상면에 형성되는 제 1 접속용 단자(116) 및 칩 접속용 단자(117)와 하면에 형성된 외부접속용 단자(118)와의 접속은, 관통도체(115)에 의한 접속 대신, 내부비어(inner via)(도시 생략), 내장배선(도시 생략), 및 제 1 반도체기판(111)의 상면 및 하면에 형성된 표층배선(도시 생략) 등으로 이루어지는 배선패턴에 의해 접속되어도 된다.
또한 제 1 접속용 단자(116), 칩 접속용 단자(117) 및 외부접속용 단자(118)의 배선패턴에 대해, 도시는 생략하나, 제 1 접속용 단자(116)가 배선패턴의 중간에 위치하는 접속, 즉 칩 접속용 단자(117), 제 1 접속용 단자(116) 및 외부접속용 단자(118) 순으로 직렬 접속되는 배선패턴으로 해도 된다. 이와 같은 구성으로 함으로써, 제 1 반도체장치(110)의 전기적 검사와 동시에 제 1 접속용 단자(116)의 도통불량 검사를 실시할 수 있으므로, 양품인 것이 확인된 제 1 반도체장치(110)만을 적층시켜가기가 가능해진다. 이로써 적층구성의 모듈로서 높은 수율로 할 수 있다.
제 1 반도체기판(111)의 기재로는, 유리에폭시수지, 폴리이미드수지, 아라미드수지, 알루미나세라믹, 질화알루미늄세라믹, 유리 또는 석영 등을 이용할 수 있으나, 다층배선구조를 저가로 제작할 수 있는 점에서 수지기재를 이용하는 것이 바람직하다.
외부접속용 돌기전극(119)은, 도전성 볼 형상 혹은 기둥형체 또는 외부접속용 단자(118) 면상에 형성된 도금범프 또는 와이어범프로 이루어지며, 제 1 반도체기판(111)에 격자배열형으로 형성된 외부접속용 단자(118) 상에 배치된다. 여기서 도금범프의 경우에는, 다각주형, 각추대형, 또는 원추대형 등이라도 된다. 도전성 볼의 경우에는, 예를 들어 주석(Sn)계 땜볼을 제 1 반도체기판(111)의 외부접속용 단자(118)에 용융(fluxing) 접착으로 고정시켜두고, 회로기판(도시 생략)과의 접속 시 동시에 외부접속용 단자(118)도 접속하도록 해도 된다. 또 주석계 땜볼 대신 도전성 수지볼을 이용해도 된다.
제 1 반도체칩(112)의 회로가 형성된 면의 주연부에 배치된 전극단자(도시 생략) 상에는, 제 1 반도체기판(111)의 칩 접속용 단자(117)에 플립칩 실장을 위한 칩 접속용 돌기전극(121)이 형성된다. 여기서 제 1 반도체칩(112)은, 실리콘단결정 기판을 이용하여, 주지의 방법으로 회로를 형성하고, 실장 전에 연마하여 얇게 한다. 단 모듈구성에 따라서는, 연마하지 않고 이용해도 되며 혹은 실리콘단결정 기판이 아닌, 화합물반도체기판이나 SOI기판 등이라도 된다.
또 제 1 반도체칩(112)과 제 1 반도체기판(111)은, 양자의 틈새에 충전된 수지(122)에 의해 접착 및 봉입되며, 수지(122) 재료로는 예를 들어 절연성 접착필름(NCF), 이방성 도전필름(ACF) 혹은 액상수지 등을 이용할 수 있다. 액상수지의 경우에는, 칩 접속용 돌기전극(121)과 칩 접속용 단자(117)를 접속한 후, 액상수지를 충전시키면 된다. 또 이방성 도전필름(ACF)은, 칩 접속용 돌기전극(121)과, 제 1 반도체기판(111)의 칩 접속용 단자(117)와의 전기적 접속을 이룰 수 있다.
제 2 반도체기판(151)은, 제 1 반도체기판(111)과 마찬가지로 다층배선 구조를 가지며, 그 상면에는 제 2 반도체칩(152)을 배치하는 영역이 형성되고, 제 2 반도체기판(151) 내부에는 상면에서 하면에 걸쳐 이어지는 복수의 관통도체(155)가 형성된다. 제 2 반도체기판(151) 하면에는 제 1 반도체장치(110)와 접속하기 위한 제 2 접속용 단자(156), 상면에는 제 2 반도체칩(152)을 접속하기 위한 칩 접속용 단자(157)가 형성되며, 제 2 접속용 단자(156)는 관통도체(155) 아래 끝단에, 칩 접속용 단자(157)는 관통도체(155)의 위 끝단에 각각 접속된다. 제 2 접속용 단자(156)는, 제 2 반도체기판(151) 하면에서 제 2 반도체칩(152)이 탑재된 영역과 제 2 반도체기판(151)을 개재하고 대향하는 영역에 형성됨과 더불어, 제 2 반도체칩(152)의 둘레영역에 상당하는 영역에 격자배열형으로 배치된다. 즉 제 2 반도체장치(150)에 있어서, 제 2 접속용 단자(156)는 제 2 반도체기판(151)을 개재하고 제 2 반도체칩(152)이 탑재된 영역 내에 형성된다.
여기서 제 2 반도체기판(151) 하면에 형성된 제 2 접속용 단자(156)와 상면에 형성된 칩 접속용 단자(157)는, 관통도체(155)에 의한 접속 대신, 내부비어(158), 내장배선(159) 및 제 2 반도체기판(151) 상면 및 하면에 형성된 표층배선(160) 등으로 이루어지는 배선패턴에 의한 접속이어도 된다.
제 2 반도체기판(151)의 기재는, 제 1 반도체기판(111)과 동일한 기재를 이용하는 것이 바람직하다. 동일 기재를 이용하여 반도체기판을 형성함으로써, 열팽창계수를 동일하게 할 수 있으므로, 열 응력을 최소한으로 할 수 있어 반도체장치로서의 신뢰성을 크게 향상시킬 수 있다.
제 1 실시예에서 제 2 반도체칩(152)의 탑재면적은, 제 1 반도체칩(112)의 탑재면적보다 크다. 또 제 2 반도체칩(152) 하면에서의 회로 주연부에 배치된 전극단자(도시 생략) 위에는, 제 2 반도체기판(151)의 칩 접속용 단자(157)에 플립칩 실장을 위한 칩 접속용 돌기전극(161)이 형성된다. 제 2 반도체칩(152)의 제 2 반 도체기판(151)에의 실장방법이나 제 2 반도체칩(152)의 형성방법에 대해서는 제 1 반도체칩(112)과 마찬가지이다.
또 제 2 반도체칩(152)과 제 2 반도체기판(151)은, 양자의 틈새에 충전된 수지(162)에 의해 접착 및 봉입되며, 그 재료는 제 1 반도체칩(112)의 경우와 마찬가지이다.
상기한 구성부품을 이용하여 제 1 반도체장치(110)는, 제 1 반도체기판(111)의 칩 접속용 단자(117)에 제 1 반도체칩(112)을 칩 접속용 돌기전극(121)으로 접속시키고, 제 1 반도체기판(111)과 제 1 반도체칩(112)의 틈새에 수지(122)를 주입시켜 가열, 가압 처리로 접착 및 봉입한다. 다음으로, 제 1 반도체기판(111)의 외부접속용 단자(118)의 면 위에 외부접속용 돌기전극(119)을 형성한다. 이로써 제 1 반도체장치(110)를 제작할 수 있다. 여기서 수지(122)로서, 이방성 도전필름(ACF)을 이용할 경우에는, 이방성 도전필름을 제 1 반도체기판(111)의 칩 접속용 단자(117) 형성영역에 부착한 후, 제 1 반도체칩(112)의 위치를 맞추고 가압, 가열 처리하면, 접속과 봉입을 동시에 실시할 수도 있다. 그리고 제 2 반도체장치(150)의 제작방법은, 외부접속용 단자(118) 및 외부접속용 돌기전극(119)의 제작 이외에는, 제 1 반도체장치(110)의 제작방법과 마찬가지이다.
이와 같이 하여 제작된 제 1 반도체장치(110)의 제 1 접속용 단자(116)가 형성된 면과, 제 2 반도체장치(150)의 제 2 접속용 단자(156)가 형성된 면을 대향시켜, 제 1 접속용 단자(116)와 제 2 접속용 단자(156)를 도전성 접속부재(180)로 접속시킴으로써 적층형 반도체모듈(100)이 구성된다.
도전성 접속부재(180)는, 본 실시예에서는 도전성을 갖는 기둥형체로 구성되나, 형상은 기둥형체에 한정됨 없이, 다각주형, 각추대형 또는 원추대형이라도 된다. 또 도전성을 갖는 기둥형체 대신 도전성 볼을 이용해도 되며, 예를 들어 주석계 땜볼 또는 수지볼을 이용해도 된다. 도전성 접속부재(180)로 도전성 수지볼을 이용할 경우는, 도전성 접착제 등으로 제 1 접속용 단자(116) 상에 미리 도전성 수지볼을 고정시키고, 제 2 접속용 단자(156)를 위치 조정하여 도전성 접착제를 경화시킴으로써, 제 1 반도체장치(110)와 제 2 반도체장치(150)가 접속된다. 여기서 도전성 접속부재(180)로는 도전성을 갖는 기둥형체나 도전성 볼 이외에 땜볼을 이용할 수도 있으며, 땜볼을 이용할 경우는, 땜볼을 가열하여 용융시킴으로써 제 1 반도체장치(110)와 제 2 반도체장치(150)를 땜 접속할 수 있다.
이와 같이 하여 구성된 적층형 반도체모듈(100)에 있어서, 제 2 반도체장치(150)의 제 2 접속용 단자(156)는, 제 2 반도체기판(151)을 개재하고 제 2 반도체칩(152)이 탑재된 영역과 대향하는 제 2 반도체기판(151)의 하면에 형성되므로, 제 2 접속용 단자(156)와 접속되는 도전성 접속부재(180) 및 도전성 접속부재(180)와 접속되는 제 1 접속용 단자(116)도, 제 2 반도체기판(151)의 제 2 반도체칩(152)이 탑재되는 영역에 배치되게 된다. 또 제 2 반도체칩(152)의 탑재영역은, 제 2 반도체기판(151)의 중앙부에 위치하므로, 제 1 반도체장치(110)와 제 2 반도체장치(150)의 접속부분은 중앙영역에 위치하게 된다. 이로써 제 2 반도체기판(151)의 휨을 억제할 수 있으며, 도전성 접속부재(180)에 의해 제 1 접속용 단자(116)를 접속할 때, 휨에 기인하는 접속불량이 발생하기 어려워진다. 또한 적층 형 반도체모듈(100)이 온도변동에 의한 열 변형이 발생했다 하더라도, 중앙영역에 있는 접속부에 가해지는 열 응력을 작게 할 수 있으므로, 적층형 반도체모듈(100)로서의 신뢰성을 대폭으로 개선하기가 가능해진다.
또 적층형 반도체모듈(100)을 구성하는 제 1 반도체장치(110) 및 제 2 반도체장치(150) 각각에 탑재되는 제 1 반도체칩(112) 및 제 2 반도체칩(152)은, 각 기판에 플립칩 방식으로 탑재되므로, 소형이며 박형의 적층형 반도체모듈(100)을 실현할 수 있다.
여기서 본 실시예의 적층형 반도체모듈(100)은, 예를 들어 제 1 반도체칩(112)이 메모리를 제어하는 제어용 IC이고, 제 2 반도체칩(152)이 메모리인 메모리모듈에 적합하다. 또 제 1 반도체칩(112)을 제어용 IC 대신 DSP로 해도 된다. 혹은 제 1 반도체칩(112)을 DSP(Digital Signal Processor)로 하고, 제 2 반도체칩(152)을 촬상소자로 한 촬상모듈에도 사용 가능하다. 이와 같이, 반도체장치를 적층함으로써 소형이며 박형을 필요로 하는 각종 모듈에 적용할 수 있다.
그리고 본 실시예에서는, 제 2 반도체칩(152)을 도 2와 같이 정방형으로 하나, 본 발명은 이와 같은 형상에 한정되는 것이 아니며, 예를 들어 도 3에 나타내는 바와 같은 장방형이라도 된다. 도 3은 본 실시예의 제 1 변형예에 관한 적층형 반도체모듈(100A)의 평면구성을 나타낸다.
적층형 반도체모듈(100A)은, 제 2 반도체장치(150)의 제 2 반도체칩(152A)이 장방형이다. 이에 따라 제 2 반도체기판(151)의 칩 접속용 단자(도시 생략)의 배치위치 일부가, 도 1 및 도 2에 나타내는 적층형 반도체모듈(100)과 달라짐에 따라, 도전성 접속부재(180) 및 제 1 접속용 단자(116)의 배치위치에 대해서도 적층형 반도체모듈(100)과 다르나, 그 이외에 대해서는 적층형 반도체모듈(100)과 동일한 구성이다. 도 3에 나타내는 바와 같이 적층형 반도체모듈(100A)에 있어서, 도전성 접속부재(180)가 제 2 반도체칩(152A)의 탑재영역만이 아닌 수지(162)가 형성된 영역과 대향하는 영역에도 형성된다. 이와 같이 제 1 반도체장치(110)와 제 2 반도체장치(150)를 접속하는 도전성 접속부재(180)가 배치되는 영역의 일부가 제 2 반도체기판(151)을 개재하고 수지(162)와 대향하는 영역에 형성되었다 하더라도, 적층형 반도체모듈(100)과 마찬가지 효과를 얻을 수 있다.
도 4는 본 실시형태의 제 2 변형예에 관한 적층형 반도체모듈(100B)의 단면구성을 나타낸다. 적층형 반도체모듈(100B)은, 제 2 반도체장치(150B)의 제 2 반도체기판(151) 상에, 제 2 반도체칩(152)만이 아닌, 그 주변영역에 수동부품 등으로 이루어지는 또 다른 전자부품(171)이 실장되는 것이 특징이다.
이에 따라, 제 2 반도체기판(151)의 표층배선(160B)에 대해서도, 도 1에 나타내는 적층형 반도체모듈(100)과는 패턴형상을 변경한다. 또한 전자부품(171)을 실장하기 위해, 제 2 반도체기판(151)의 배선구성이나 제 1 반도체기판(111)의 배선구성 등도 일부 변경한다(도시 생략).
이와 같이 제 2 반도체기판(151)에 전자부품을 실장하는 것은, 적층형 반도체모듈(100)과 마찬가지 효과를 얻을 수 있을 뿐만 아니라, 보다 더 예를 들어 노이즈방지 등에 이용되는 칩 용량 등의 전자부품(171)을 실장함으로써, 일반적으로는 회로기판에의 실장이 요구되는 전자부품의 부품점수를 삭감할 수 있다. 따라서 보다 나은 고기능, 소형이면서 박형의 적층형 반도체모듈(100B)을 실현할 수 있다.
여기서 본 제 1 실시예에서는, 제 1 반도체칩(112) 및 제 2 반도체칩(152) 모두 플립칩 방식으로 실장하는 구성으로 했으나, 예를 들어 각각 와이어본딩 방식 또는 TAB방식으로 실장해도 된다. 또 제 1 반도체칩(112) 및 제 2 반도체칩(152)의 실장방식을 각각 별도의 방식으로 실시해도 된다.
제 2 실시예
도 5는, 본 발명의 제 2 실시예에 관한 적층형 반도체모듈(200)의 단면구조를 나타내며, 도 6은 적층형 반도체모듈(200)의 평면구조를 나타낸다.
적층형 반도체모듈(200)은, 제 1 반도체기판(211)에 제 1 반도체칩(212)이 탑재된 제 1 반도체장치(210) 상에, 제 2 반도체기판(251) 상면에 제 2 반도체칩(252)이 탑재된 제 2 반도체장치(250)가 적층된 구성이다. 제 2 실시예의 특징으로서, 제 2 반도체칩(252)은 동일 면상에 배치된 복수 개의 반도체칩으로 구성된다.
다층배선구조를 갖는 제 1 반도체기판(211)의 상면 중앙부에는, 제 1 반도체칩(212)을 배치하는 영역이 형성되며, 제 1 반도체기판(211) 내부에는 상면에서 하면에 걸쳐 이어지는 복수의 관통도체(215)가 형성된다. 제 1 반도체기판(211)의 상면에는 제 2 반도체장치(250)와 접속하기 위한 제 1 접속용 단자(216)와, 제 1 반도체칩(212)을 접속하기 위한 칩 접속용 단자(217)가 형성되며, 이들 제 1 접속용 단자(216) 및 칩 접속용 단자(217)는, 관통도체(215)의 위 끝단과 접속된다. 제 1 접속용 단자(216)는, 제 1 반도체칩(212)의 주변영역에서 격자배열형으로 배치된 다. 또 제 1 반도체기판(211)의 하면에는 회로기판과 접속하기 위한 외부접속용 단자(218)가 격자배열형으로 배치되며, 외부접속용 단자(218)는 관통도체(215)의 아래 끝단과 접속된다. 외부접속용 단자(218)의 하면에는, 회로기판(도시 생략)에 적층형 반도체모듈(200)을 접속하기 위한 외부접속용 돌기전극(219)이 형성된다.
제 1 실시예와 마찬가지로, 제 1 반도체기판(211) 상면에 형성되는 제 1 접속용 단자(216) 및 칩 접속용 단자(217)와 하면에 형성된 외부접속용 단자(218)와의 접속은, 관통도체(215)에 의한 접속 대신, 내부비어(도시 생략), 내장배선(도시 생략), 및 표층배선(도시 생략) 등으로 이루어지는 배선패턴에 의해 접속되어도 된다. 이와 같이 함으로써 제 1 접속용 단자(216), 칩 접속용 단자(217) 및 외부접속용 단자(218)의 배선패턴에 대해서도, 제 1 실시예와 마찬가지로, 제 1 접속용 단자(216)를 배선패턴의 중간에 위치시키는 접속이 가능하며, 제 1 반도체장치(210)의 전기적 검사와 동시에 제 1 접속용 단자(216)의 도통불량 검사를 실시할 수 있으므로, 양품인 것이 확인된 제 1 반도체장치(210)만을 적층시켜가기가 가능해진다. 이로써 적층구성의 모듈로서의 높은 수율로 할 수 있다.
또 제 1 반도체기판(211)의 기재로는, 유리에폭시수지, 폴리이미드수지, 아라미드수지, 알루미나세라믹, 질화알루미늄세라믹, 유리 또는 석영 등을 이용할 수 있으나, 다층배선구조를 저가로 제작할 수 있는 점에서 수지기재를 이용하는 것이 바람직한 점은 제 1 실시예와 마찬가지이다. 또한 외부접속용 돌기전극(219)의 형상이나 재료에 대해서도 제 1 실시예와 마찬가지이다.
제 1 반도체칩(212)의 회로가 형성된 면의 주연부에 배치된 전극단자(도시 생략) 상에는, 제 1 반도체기판(211)의 칩 접속용 단자(217)에 플립칩 실장을 위한 칩 접속용 돌기전극(221)이 형성된다. 여기서 제 1 반도체칩(212)은, 제 1 실시예와 마찬가지로 실리콘단결정 기판을 이용하여, 주지의 방법으로 회로를 형성하고, 연마 등으로 얇게 가공된다. 단 모듈구성에 따라서는, 연마하지 않고 이용해도 되며 혹은 실리콘단결정 기판이 아닌, 화합물반도체기판이나 SOI기판 등이라도 된다. 제 1 반도체칩(212)과 제 1 반도체기판(211)의 틈새를 접착 및 봉입하기 위한 수지(222)의 재료에 대해서도 제 1 실시예와 마찬가지이다.
제 2 반도체기판(251)은, 제 1 반도체기판(211)과 마찬가지로 다층배선 구조를 가지며, 그 상면에는 2개의 제 2 반도체칩(252)(252A 및 252B)을 배치하는 영역이 형성되고, 제 2 반도체기판(251) 내부에는 상면에서 하면에 걸쳐 이어지는 복수의 관통도체(255)가 형성된다. 제 2 반도체기판(251) 하면에는 제 1 반도체장치(210)와 접속하기 위한 제 2 접속용 단자(256), 상면에는 제 2 반도체칩(252)을 접속하기 위한 칩 접속용 단자(257)가 형성되며, 제 2 접속용 단자(256)는 관통도체(255) 아래 끝단에, 칩 접속용 단자(257)는 관통도체(255)의 위 끝단에 각각 접속된다. 제 2 접속용 단자(256)는, 제 2 반도체기판(251) 하면에서 제 2 반도체칩(252)이 탑재된 영역과 제 2 반도체기판(251)을 개재하고 대향하는 영역에 형성됨과 더불어, 제 2 반도체칩(252)의 둘레영역에 상당하는 영역에 격자배열형으로 배치된다.
여기서 제 2 반도체기판(251) 하면에 형성된 제 2 접속용 단자(256)와 상면에 형성된 칩 접속용 단자(257)는, 관통도체(255)에 의한 접속 대신, 내부비 어(258), 내장배선(259) 및 표층배선(260) 등으로 이루어지는 배선패턴에 의한 접속이어도 된다.
또한 제 2 반도체기판(251)의 기재는, 제 1 반도체기판(211)과 동일한 기재를 이용하는 것이 바람직하다. 동일 기재를 이용하여 반도체기판을 형성함으로써, 열팽창계수를 동일하게 할 수 있으므로, 열 응력을 최소한으로 할 수 있어 반도체장치로서의 신뢰성을 크게 향상시킬 수 있다.
제 2 실시예에서 제 2 반도체칩(252)은 제 2 반도체(252A) 및 제 2 반도체(252B) 2개의 반도체칩으로 구성되며, 이들 2개의 반도체칩은 제 2 반도체기판(251) 상면의 거의 중앙영역에 서로가 최소의 틈새를 갖도록 배치되는 것이 특징이다. 그리고 제 2 반도체칩(252)도 제 1 반도체칩(212)과 마찬가지로 주지의 공법으로 형성된다.
제 2 반도체칩(252)과 제 2 반도체기판(251)의 틈새 및 제 2 반도체칩 252A와 252B의 틈새는, 모두 양자의 틈새에 충전된 수지(262)에 의해 접착 및 봉입되며, 제 2 반도체칩(252A, 252B)과는 수지(262)를 개재하고 연속적으로 배치된다. 이때 제 2 반도체칩(252A, 252B)을 종합한 점유영역은, 제 1 반도체칩(212)의 점유영역보다 크며, 제 2 반도체기판(251)과 제 1 반도체기판(211)은 거의 같은 크기이다. 여기서 수지(262)의 재료는 제 1 반도체장치(210)에 이용한 수지(222)와 같으며, 제 1 실시예와 마찬가지이다.
또 제 2 반도체칩(252A, 252B)은, 이들 하면에서의 회로 주연부에 배치된 전극단자(도시 생략)에 제 2 반도체기판(251)의 칩 접속용 단자(257)에 플립칩 실장 을 위한 칩 접속용 돌기전극(261)(261A 및 261B)이 각각 형성된다.
상기한 구성부품을 이용한, 제 1 반도체장치(210)의 제작방법 및 제 2 반도체장치(250)의 제작방법은, 제 1 실시예와 마찬가지이며 제 1 반도체장치(210)의 제 1 접속용 단자(216)와 제 2 반도체장치(250)의 제 2 접속용 단자(256)를 도전성 접속부재(280)로 접속시킴으로써 적층형 반도체모듈(200)이 구성되는 방법에 대해서도 제 1 실시예와 마찬가지이다.
이와 같이 하여 구성된 적층형 반도체모듈(200)에 있어서, 도 5 및 도 6에 나타내는 바와 같이, 제 2 접속용 단자(256)는, 제 2 반도체기판(251)을 개재하고 제 2 반도체칩(252A 및 252B)이 평면형상으로 탑재된 영역과 대향하는 제 2 반도체기판(251)의 하면에 격자배열형으로 배치된다. 이와 같은 구성으로 함으로써 휨을 작게 할 수 있으므로, 제 2 반도체장치(250)를 제 1 반도체장치(210)에 적층시킬 경우에, 접속불량이 발생하기 어렵게 할 수 있다. 또 적층형 반도체모듈(200)이 온도변동의 영향을 받아도 열 응력을 작게 할 수 있으므로, 접속부의 불량이 발생하기 어려워 높은 신뢰성을 가진 모듈을 실현할 수 있다.
여기서 본 실시예에서 제 2 반도체칩(252)은 한쪽 칩(252A) 및 다른 쪽 칩(252B)의 2개 반도체칩으로 구성되는 예에 대해 설명했으나, 본 발명은 2개의 반도체칩에 한정되지 않으며, 제 2 반도체칩(252)은 3개 이상으로 구성되어도 된다. 또 제 2 반도체기판(251) 상에는, 제 2 반도체칩(252)만이 아닌 또 다른 전자부품이 탑재되어도 된다.
또 본 실시예에서, 도전성 접속부재(280)는 제 2 반도체칩(252)의 탑재영역 에 형성했으나, 도 7에 나타내는 바와 같이 수지(262)를 포함하는 영역 내라도 된다. 도 7은 본 실시예의 제 1 변형예에 관한 적층형 반도체모듈(200A)의 평면구성을 나타낸다. 이와 같이 도전성 접속부재(280)는 제 2 반도체칩(252)의 점유영역으로부터 일부가 벗어난 형성이나, 이 벗어난 부분은, 제 2 반도체기판(251)을 개재하고 수지(262)가 형성된 영역 내이다. 그리고 제 2 반도체기판(251)은, 제 1 반도체기판(211)(도시 생략)과 거의 동일한 형상이며, 도전성 접속부재(280)의 배치장소가 달라짐에 따른 제 1 접속용 단자(216)와 제 2 접속용 단자(256)의 배치장치소 이외에 대해서는 본 실시예의 적층형 반도체모듈(200)과 동일한 구성이다.
또 제 2 실시예에서는, 제 1 반도체칩(212) 및 제 2 반도체칩(252) 모두 플립칩 방식으로 실장되는 구성을 했으나, 예를 들어 각각 와이어본딩 방식으로 실장해도 되며, TAB방식으로 실장해도 된다. 또한 제 1 반도체칩(212)과 제 2 반도체칩(252)의 실장방식을 각각 다른 방식으로 실시해도 된다. 그리고 제 2 반도체칩(252A 및 252B)에 대해서도, 각각 별개의 방식으로 실장해도 된다.
제 3 실시예
도 8은, 본 발명의 제 3 실시예에 관한 적층형 반도체모듈(300)의 단면구조를 나타낸다.
적층형 반도체모듈(300)은, 제 1 반도체기판(311)의 하면에 제 1 반도체칩(312)이 탑재된 제 1 반도체장치(310) 상에, 제 2 반도체기판(351) 상면에 제 2 반도체칩(352)이 탑재된 제 2 반도체장치(350)가 적층된 구성이다. 제 3 실시예의 특징은, 제 1 반도체칩(312)이 제 1 반도체기판(311) 하면에 배치되는 점이다.
다층배선 구조를 갖는 제 1 반도체기판(311)의 하면 중앙부에는, 제 1 반도체칩(312)을 배치하는 영역이 형성되며, 제 1 반도체기판(311) 내부에는 상면에서 하면에 걸쳐 이어지는 복수의 관통도체(315)가 형성된다. 제 1 반도체기판(311) 상면에는, 제 2 반도체장치(350)와 접속하기 위한 제 1 접속용 단자(316)가 형성되며, 관통도체(315) 위 끝단과 접속된다. 또 제 1 반도체기판(311)의 하면에는, 제 1 반도체칩(312)을 접속하기 위한 칩 접속용 단자(317)와, 회로기판과 접속하기 위한 외부접속용 단자(318)가 형성되며, 이들 칩 접속용 단자(317)와 외부접속용 단자(318)는, 관통도체(315)의 아래 끝단과 접속된다. 외부접속용 단자(318)는, 제 1 반도체칩(312) 주변에 격자형 배열로 배치되며, 외부접속용 단자(318) 하면에는 회로기판(도시 생략)에 적층형 반도체모듈(300)을 접속하기 위한 외부접속용 돌기전극(319)이 형성된다.
제 1 실시예와 마찬가지로, 제 1 반도체기판(311) 상면에 형성된 제 1 접속용 단자(316)와 하면에 형성된 칩 접속용 단자(317) 및 외부접속용 단자(318)의 접속은, 관통도체(315) 대신 내부비어(도시 생략), 내장배선(도시 생략) 및 표층배선(도시 생략) 등으로 이루어지는 배선패턴에 의해 각각 필요한 단자끼리 서로 접속되어도 된다. 이와 같이 함으로써 제 1 실시예와 마찬가지로, 제 1 반도체장치(310)의 전기적 검사와, 제 1 접속용 단자(316)의 도통불량 검사가 동시에 이루어져, 양품임이 확인된 제 1 반도체장치(310)만을 적층시켜가기가 가능해지므로, 적층구성 모듈로서의 높은 수율로 할 수 있다.
제 2 반도체기판(351)은, 제 1 반도체기판(311)과 마찬가지로 다층배선구조 를 가지며, 그 상면에는 제 2 반도체칩(352)을 배치하는 영역이 형성되고, 제 2 반도체기판(351) 내부에는 상면부터 하면에 걸쳐 이어지는 복수의 관통도체(355)가 형성된다. 제 2 반도체기판(351) 하면에는, 제 1 반도체장치(310)와 접속하기 위한 제 2 접속용 단자(356), 상면에는 제 2 반도체칩(352)을 접속시키기 위한 칩 접속용 단자(357)가 형성되며, 제 2 접속용 단자(356)는 관통도체(355) 아래 끝단에, 칩 접속용 단자(357)는 관통도체(355)의 위 끝단에 각각 접속된다. 제 2 접속용 단자(356)는 제 2 반도체기판(351) 하면에서, 제 2 반도체칩(352)이 탑재되는 영역과 제 2 반도체기판(351)을 개재하고 대향하는 영역에 형성됨과 더불어, 제 2 반도체칩(352)의 둘레영역에 상당하는 영역에 격자배열형으로 배치된다.
여기서 제 2 반도체기판(351) 하면에 형성된 제 2 접속용 단자(356)와 상면에 형성된 칩 접속용 단자(357)는, 관통도체(355)에 의한 접속 대신 내부비어(358), 내장배선(359) 및 표층배선(360) 등으로 이루어지는 배선패턴에 의한 접속이어도 된다.
제 1 반도체기판(311)과 제 2 반도체기판(351)의 기재는 제 1 실시예와 마찬가지로, 제 1 반도체기판(311)과 제 2 반도체기판(351)의 기재를 동일한 것으로 하는 것이 바람직하다. 동일 기재를 이용하여 반도체기판을 형성함으로써, 열팽창계수를 동일하게 할 수 있으므로 열 응력을 최소한으로 할 수 있어 반도체장치로서의 신뢰성을 크게 향상시킬 수 있다.
제 1 반도체칩(312) 및 제 2 반도체칩(352)에 있어서, 회로가 형성된 면의 주연부에 배치된 전극단자(도시 생략)가 형성된 면 위에 각각 제 1 반도체기 판(311)과 제 2 반도체기판(351)의 플립칩 실장을 위해, 칩 접속용 돌기전극(321) 및 칩 접속용 돌기전극(361)이 형성된다. 또 제 1 반도체칩(312)과 제 1 반도체기판(311)의 틈새 및 제 2 반도체칩(352)과 제 2 반도체기판(351)의 틈새는, 각각 양자의 틈새에 충전된 수지(322) 및 수지(362)에 의해 접착 및 봉입되며, 이들 수지(322 및 362)의 재료는 제 1 실시예와 마찬가지이다.
상기한 구성부품을 이용한, 제 1 반도체장치(310) 및 제 2 반도체장치(350)의 제작방법은 제 1 실시예와 마찬가지이며, 제 1 반도체장치(310)의 제 1 접속용 단자(316)와 제 2 반도체장치(350)의 제 2 접속용 단자(356)를 도전성 접속부재(380)로 접속시켜 적층형 반도체모듈(300)이 구성되는 방법에 대해서도 제 1 실시예와 마찬가지이다.
이와 같은 구성으로 이루어지는 적층형 반도체모듈(300)은, 도전성 접속부재(380)가 제 2 반도체기판(351)을 개재하고 제 2 반도체칩(352)이 탑재된 영역과 대향하는 제 2 반도체기판(351)의 하면에 형성되므로 휨이 작아진다. 따라서 제 2 반도체장치(350)를 제 1 반도체장치(310)에 적층시킬 경우, 접속불량이 발생하기 어렵게 할 수 있다. 또 이 적층형 반도체모듈(300)이 온도변동의 영향을 받아도 접속부에 가해지는 열 응력이 작아지므로, 접속부의 불량이 발생하기 어려워 높은 신뢰성을 가진 모듈을 실현할 수 있다.
또 제 1 반도체칩(312)은, 제 1 반도체기판(311)의 외부접속용 단자(318)와 동일 면상에 탑재되며, 제 2 반도체장치(350)와의 접속면 상에는 탑재되지 않으므로, 제 2 반도체장치(350)를 도전성 접속부재(380)로 제 1 반도체장치(310)에 적층 시키는 작업공정을 용이하게 실시할 수 있다. 또한 제 1 접속용 단자(316)를 배치하는 위치에 제약이 없어지는 점에서, 설계 자유도를 대폭으로 확대하기가 가능하다.
또 제 2 반도체장치(350)의 제 2 반도체기판(351) 위에는, 제 2 반도체칩(352)만이 아닌, 또 다른 전자부품을 실장시켜도 되며, 이와 같이 하면, 보다 고기능의 적층형 반도체모듈(300)을 실현할 수 있다. 또한 제 2 반도체칩(352)은 복수 개의 반도체칩으로 구성되어도 된다.
여기서 본 제 3 실시예에서는, 제 1 반도체칩(312) 및 제 2 반도체칩(352) 모두 플립칩 방식으로 실장하는 구성으로 했으나, 예를 들어 각각 와이어본딩 방식으로 실장해도 되며, TAB방식으로 실장해도 된다. 또 제 1 반도체칩(312)과 제 2 반도체칩(352)의 실장방식을 각각 별도의 방식으로 실시해도 된다.
제 4 실시예
도 9는, 본 발명의 제 4 실시예에 관한 적층형 반도체모듈(400)의 단면구조를 나타낸다. 적층형 반도체모듈(400)은, 제 1 반도체기판(411)에 제 1 반도체칩(412)이 탑재된 제 1 반도체장치(410) 상에, 제 2 반도체기판(451) 상면에 제 2 반도체칩(452)이 탑재된 제 2 반도체장치(450)가 적층된 구성이다. 제 4 실시예의 특징은, 제 2 반도체칩(452)이 복수 개의 반도체칩을 적층시켜 제 2 반도체기판(451)에 탑재되는 동시에, 제 1 반도체칩(412)도 복수 개의 반도체칩을 적층시켜 제 1 반도체기판(411)에 탑재되는 구성이다.
다층배선 구조를 갖는 제 1 반도체기판(411) 상면에는, 제 1 반도체칩(412) 을 배치하는 영역이 형성되며, 제 1 반도체기판(411) 내부에는 상면에서 하면에 걸쳐 이어지는 복수의 관통도체(415)가 형성된다. 제 1 반도체기판(411) 상면에는, 제 2 반도체장치(450)와 접속하기 위한 제 1 접속용 단자(416)와 제 1 반도체칩(412)을 접속하기 위한 칩 접속용 단자(417)가 형성되며, 이들 제 1 접속용 단자(416) 및 칩 접속용 단자(417)는, 관통도체(415)의 위 끝단과 접속된다. 제 1 접속용 단자(416)는, 제 1 반도체칩(412) 주변영역에 격자배열형으로 배치된다. 또 제 1 반도체기판(411) 하면에는, 회로기판(도시 생략)과 접속하기 위한 외부접속용 단자(418)가 격자배열형으로 배치되며, 외부접속용 단자(418)는 관통도체(415)의 아래 끝단과 접속된다. 외부접속용 단자(418) 하면에는 회로기판(도시 생략)에 적층형 반도체모듈(400)을 접속하기 위한 외부접속용 돌기전극(419)이 형성된다.
제 1 실시예와 마찬가지로, 제 1 반도체기판(411) 상면에 형성된 제 1 접속용 단자(416) 및 칩 접속용 단자(417)와 하면에 형성된 외부접속용 단자(418)의 접속은, 관통도체(415)에 의한 접속 대신 내부비어(도시 생략), 내장배선(도시 생략) 및 표층배선(도시 생략) 등으로 이루어지는 배선패턴에 의해 접속되어도 된다. 이와 같이 함으로써 제 1 접속용 단자(416)와 칩 접속용 단자(417) 및 외부접속용 단자(418)의 배선패턴에 대해서도 제 1 실시예와 마찬가지로, 제 1 접속용 단자(416)를 배선패턴 중간에 위치시키는 접속이 가능해지며, 제 1 반도체장치(410)의 전기적 검사와 동시에 제 1 접속용 단자(416)의 도통불량 검사가 이루어지므로, 양품임이 확인된 제 1 반도체장치(410)만을 적층시켜가기가 가능해진다. 이로써 적층구성 모듈로서의 높은 수율로 할 수 있다.
제 4 실시예에서 제 1 반도체칩(412)은, 제 1 반도체칩(412A)과 제 1 반도체칩(412B)의 2개 반도체칩으로 구성되며, 이들 2개의 반도체칩이 제 1 반도체기판(411) 상면에 적층되는 것이 특징의 하나이다. 제 1 반도체칩(412A) 하면에서의 회로 주연부에 배치된 전극단자(도시 생략) 상에는, 제 1 반도체기판(411) 상면에 있는 칩 접속용 단자(417)에 제 1 반도체칩(412A)을 플립칩 실장하기 위한 칩 접속용 돌기전극(421)이 형성된다. 제 1 반도체기판(411)과 제 1 반도체칩(412A)은 양자의 틈새에 충전된 수지(422)에 의해 접착 및 봉입되며, 제 1 반도체칩(412A)과 제 1 반도체칩(412B)은 접착제를 이용하여 제 1 반도체칩(412A) 상에 제 1 반도체칩(412B)이 접착 고정된다. 제 1 반도체기판(411)의 칩 접속용 단자(417)와 제 1 반도체칩(412B)의 전극단자(도시 생략)는 와이어리드(423)에 의해 와이어본딩 방식으로 접속되며, 제 1 반도체칩(412B)과 와이어리드(423)를 보호하기 위한 보호수지(424)가 형성된다.
제 2 반도체기판(451)은, 제 1 반도체기판(411)과 마찬가지로 다층배선구조를 가지며, 그 상면에는 제 2 반도체칩(452)을 배치하는 영역이 형성되고, 제 2 반도체기판(451) 내부에는 상면으로부터 하면에 걸쳐 이어지는 복수의 관통도체(455)가 형성된다. 제 2 반도체기판(451) 하면에는, 제 1 반도체장치(410)와 접속하기 위한 제 2 접속용 단자(456), 상면에는 제 2 반도체칩(452)을 접속시키기 위한 칩 접속용 단자(457)가 형성되며, 제 2 접속용 단자(456)는 관통도체(455) 아래 끝단에, 칩 접속용 단자(457)는 관통도체(455)의 위 끝단에 각각 접속된다. 제 2 접속용 단자(456)는 제 2 반도체기판(451) 하면에서, 제 2 반도체칩(452)이 탑재되는 영역과 제 2 반도체기판(451)을 개재하고 대향하는 영역에 형성됨과 더불어, 제 2 반도체칩(452)의 둘레영역에 상당하는 영역에 격자형 배열로 배치된다.
여기서 도시하지는 않으나, 제 2 반도체기판(451) 하면에 형성된 제 2 접속용 단자(456)와 상면에 형성된 칩 접속용 단자(457)의 접속은, 관통도체(455)에 의한 접속 대신 내부비어(도시 생략), 내장배선(도시 생략) 및 표층배선(도시 생략) 등으로 이루어지는 배선패턴에 의한 접속이어도 됨은 제 1 실시예와 마찬가지이다.
제 4 실시예에서, 제 2 반도체칩(452)은 제 2 반도체칩(452A)과 제 2 반도체칩(452B)의 2개 반도체칩으로 구성되며, 이들 2개의 반도체칩이 제 2 반도체기판(451) 상면에 적층되는 것이 특징이다. 제 2 반도체칩(452A) 하면에서의 회로 주연부에 배치된 전극단자(도시 생략) 상에는, 제 2 반도체기판(451) 상면에 있는 칩 접속용 단자(457)에 제 2 반도체칩(452A)을 플립칩 실장하기 위한 칩 접속용 돌기전극(461)이 형성된다. 제 2 반도체기판(451)과 제 2 반도체칩(452A)은 양자의 틈새에 충전된 수지(462)에 의해 접착 및 봉입되며, 제 2 반도체칩(452A)과 제 2 반도체칩(452B)은 접착제를 이용하여 제 2 반도체칩(452A) 상에 제 2 반도체칩(452B)이 접착 고정된다. 제 2 반도체기판(451)의 칩 접속용 단자(457)와 제 2 반도체칩(452B)의 전극단자(도시 생략)는 와이어리드(463)에 의해 와이어본딩 방식으로 접속되며, 제 2 반도체칩(452B)과 와이어리드(463)를 보호하기 위한 보호수지(464)가 형성된다. 또 제 2 반도체기판(451)에는 제 2 반도체칩(452)만이 아닌, 또 다른 전자부품을 실장시켜도 된다.
본 실시예에서는, 도 9에 나타내는 바와 같이 제 2 반도체칩(452A) 상에 적 층되는 제 2 반도체칩(452B)을 제 2 반도체칩(452A)보다 큰 형상으로 하나, 제 2 반도체칩(452A) 쪽을 크게 해도 되며, 제 2 반도체칩(452A)과 제 2 반도체칩(452B) 중 적어도 어느 한쪽이, 제 1 반도체칩(412)의 점유면적보다 큰 것이 필요하다. 단 두 개의 제 2 반도체칩(452A와 452B)이 동일 형상을 갖지 않을 경우는, 두 제 2 반도체칩(452A와 452B) 중 큰 쪽을 제 2 반도체칩(452) 탑재영역으로 하고, 그 둘레영역과 제 2 반도체기판(451)을 개재하고 대향하는 영역에 제 2 접속용 단자(456)를 격자형 배열로 배치하면 된다.
제 1 반도체기판(411)과 제 2 반도체기판(451)의 기재는, 유리에폭시수지, 폴리이미드수지, 아라미드수지, 알루미나세라믹, 질화알루미늄세라믹, 유리 또는 석영 등을 이용할 수 있으나, 다층배선구조를 저가로 제작할 수 있는 점에서 수지기재를 이용하는 것이 바람직하다. 또 제 1 반도체기판(411)의 기재와 제 2 반도체기판(451)의 기재를 동일 기재를 이용하여 형성함으로써, 열팽창계수를 동일하게 할 수 있어 열 응력을 최소한으로 할 수 있으므로 반도체장치로서의 신뢰성을 크게 향상시킬 수 있다.
또 제 1 반도체칩(412A)과 제 1 반도체칩(412B)은, 각각 동일한 실리콘 단결정기판 상에 형성된 반도체소자일 필요는 없으며, 한쪽이 실리콘기판을 이용하고 다른 쪽이 화합물 반도체기판을 이용한 것이라도 된다. 또한 SOI기판을 이용한 것이라도 된다. 이 점은 제 2 반도체칩(452A)과 제 2 반도체칩(452B)에 있어서도 마찬가지이다.
상기한 구성부품을 이용한, 제 1 반도체장치(410)의 제작방법 및 제 2 반도 체장치(450)의 제작방법은 제 1 실시예와 마찬가지이며, 제 1 반도체장치(410)의 제 1 접속용 단자(416)와 제 2 반도체장치(450)의 제 2 접속용 단자(456)를 도전성 접속부재(480)로 접속시킴으로써 적층형 반도체모듈(400)이 구성되는 방법에 대해서도 제 1 실시예와 마찬가지이다. 또 도전성 접속부재(480)의 재료 및 접속법에 대해서도 제 1 실시예와 마찬가지이다.
이와 같이 하여 구성된 적층형 반도체모듈(400)은, 제 1 반도체기판(411)에 탑재된 제 1 반도체칩(412)과 제 2 반도체기판(451) 상에 탑재된 제 2 반도체칩(452)이, 각각 2개의 반도체칩을 적층시켜 구성됨으로써, 보다 고기능의 모듈을 실현할 수 있다. 또 이와 같은 구성으로 해도, 도전성 접속부재(480)에 의해 제 1 반도체장치(410)와 제 2 반도체장치(450)를 접속하는 경우에, 휨에 의한 접속불량이 발생하기 어렵게 할 수 있다. 또 적층형 반도체모듈(400)이 온도변동의 영향을 받았다 하더라도, 접속부에 발생하는 열 응력을 작게 할 수 있으므로, 접속부에 접속불량을 발생시키기 어렵게 할 수 있어, 높은 신뢰성의 적층형 반도체모듈을 실현할 수 있다.
여기서 본 실시예에서는, 제 1 반도체칩(412) 및 제 2 반도체칩(452) 모두 적층 시에 하부가 될 각각의 반도체칩을 플립칩 방식, 상부가 될 반도체칩을 와이어본딩 방식으로 실장하는 구성으로 했으나, 본 발명은 이에 한정됨 없이, 하부가 될 반도체칩을 플립칩 방식, 상부가 될 반도체칩을 TAB방식에 의해 각각 실장해도 된다. 혹은 상하부 양 반도체칩을 TAB방식으로 실장해도 된다. 또 제 1 반도체칩(412)과 제 2 반도체칩(452)의 실장방식을 각각 별도의 방식으로 실시해도 된다.
본 발명에 관한 적층형 반도체모듈에 의하면, 적층되는 반도체장치의 신뢰성을 확인 가능함과 더불어, 적층 시 및 적층 후에 외부부하나 열 응력이 부가되어도 접속불량이 쉬이 발생하지 않으므로 신뢰성이 높아진다.
또 본 발명의 적층형 반도체모듈은, 2개의 반도체장치 적층 시 혹은 적층형 반도체모듈의 회로기판에의 탑재 시에 발생하는 열적 응력에 기인하는 휨을 작게 할 수 있어 접속불량을 방지할 수 있다. 또한 모듈에 온도변동이 가해져도, 열적응력에 의한 접속부 불량이 발생하기 어려워 높은 신뢰성을 갖는 모듈을 실현할 수 있으므로, 휴대전화나 디지털카메라 등의 전자기기 분야에 유용하다.

Claims (5)

  1. 제 1 반도체기판에 제 1 반도체칩이 탑재된 제 1 반도체장치 상에, 제 2 반도체기판 상면에 제 2 반도체칩이 탑재된 제 2 반도체장치가 적층되어 구성되는 적층형 반도체모듈에 있어서,
    상기 제 1 반도체기판 상면에 제 1 접속용 단자가 형성됨과 더불어, 상기 제 1 반도체기판 하면에 외부접속용 단자가 형성되며,
    상기 제 2 반도체기판 하면의 상기 제 2 반도체칩과 대향하는 영역에 제 2 접속용 단자가 형성되고,
    상기 제 1 접속용 단자와 상기 제 2 접속용 단자는, 도전성 접속부재로 접속되는 것을 특징으로 하는 적층형 반도체모듈.
  2. 제 1 항에 있어서,
    상기 제 1 반도체칩은 상기 제 1 반도체기판의 중앙부에 탑재되는 것을 특징으로 하는 적층형 반도체모듈.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 반도체칩이 탑재된 영역은, 상기 제 1 반도체칩이 탑재된 영역보다 큰 것을 특징으로 하는 적층형 반도체모듈.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 반도체칩은, 동일 평면상에 배치된 복수 개의 반도체칩으로 이루어지는 것을 특징으로 하는 적층형 반도체모듈.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 반도체칩은, 적층된 복수 개의 반도체칩으로 이루어지는 것을 특징으로 하는 적층형 반도체모듈.
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