KR102258101B1 - 패키지 온 패키지와 이를 포함하는 모바일 컴퓨팅 장치 - Google Patents

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    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
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Abstract

패키지 온 패키지가 개시된다. 상기 패키지 온 패키지는 제1PCB와, 제1PCB에 부착된 제1칩 다이와 제2칩 다이를 포함하는 하부 패키지와, 제2PCB와 상기 제2PCB에 부착된 제3칩 다이를 포함하고, 상기 하부 패키지의 위에 가로놓인 상부 패키지와, 상기 제1PCB와 상기 제2PCB 사이에 전기적으로 접속되고, 상기 하부 패키지의 변들 중에서 서로 마주보는 두 개의 변들 주위에만 형성된 제1스택 연결 솔더 볼들과 제2스택 연결 솔더 볼들을 포함한다.

Description

패키지 온 패키지와 이를 포함하는 모바일 컴퓨팅 장치{PACKAGE ON PACKAGE AND MOBILE COMPUTING DEVICE HAVING THE SAME}
본 발명의 개념에 따른 실시 예는 패키지 온 패키지에 관한 것으로, 하부 패키지와 상부 패키지를 스택하기 위해 사용되는 스택 연결 볼들을 상기 하부 패키지의 인쇄 회로 기판에 부착된 칩 다이들을 포함하는 보호 물질의 변들 중에서 마주보는 두 개의 변들 주위에만 배치하는 패키지 온 패키지와 이를 포함하는 모바일 컴퓨팅 장치에 관한 것이다.
반도체 칩의 패키징은 칩 다이를 외부 시스템에 연결하기 위한 중간 단계 과정을 의미한다.
최근에 스마트폰과 태블릿 PC와 같은 휴대용 장치의 사용이 증가함에 따라, 휴대용 장치를 제조하는 제조사는 좀더 가볍고 좀더 작은 크기를 갖는 상기 휴대용 장치를 개발하고 있다. 상기 휴대용 장치에는 상당히 많은 집적 회로들이 사용되고, 상기 집적 회로들 각각은 반도체 패키지로 패키징되고 있다.
패키지 온 패키지(package on package(PoP))는 시스템 보드의 공간을 절약하고, 휴대용 전자 장치의 크기를 줄이기 위해 스마트폰과 태블릿 PC의 제조에서 필수가 되고 있다. 특히, 메모리 패키지(예컨대, 상부 패키지)는 인쇄 회로 기판 (printed circuit board(PCB))의 표면 면적을 줄이기 위해 로직 패키지(예컨대, 하부 패키지)의 위(over)에 스택(stack)된다.
복수의 패키지 온 패키지들을 포함하는 휴대용 전자 장치의 크기를 줄이기 위해, 상기 복수의 패키지 온 패키지들 각각의 크기와 높이는 줄어들어야 한다.
본 발명이 이루고자 하는 기술적인 과제는 크기와 높이를 줄이기 위해 하부 패키지와 상부 패키지를 스택하기 위해 사용되는 스택 연결 볼들을 상기 하부 패키지의 인쇄 회로 기판에 부착된 칩 다이들을 포함하는 보호 물질의 변들 중에서 마주보는 두 개의 변들 주위에만 배치하는 패키지 온 패키지와 이를 포함하는 모바일 컴퓨팅 장치를 제공하는 것이다.
본 발명의 실시 예에 따른 패키지 온 패키지는 제1인쇄 회로 기판(printed circuit board(PCB))와, 제1PCB에 부착된 제1칩 다이와 제2칩 다이를 포함하는 하부 패키지와, 제2PCB와 상기 제2PCB에 부착된 제3칩 다이를 포함하고 상기 하부 패키지의 위(over)에 가로놓인(overlay) 상부 패키지와, 상기 제1PCB와 상기 제2PCB 사이에 전기적으로 접속되고, 상기 하부 패키지의 변들 중에서 서로 마주보는 두 개의 변들 주위에만 형성된 제1스택 연결 솔더 볼들과 제2스택 연결 솔더 볼들을 포함한다.
상기 제1칩 다이는 모뎀 칩 다이이고, 상기 제2칩 다이는 DRAM 칩 다이 또는 슈도(pseudo) SRAM 칩 다이이고, 상기 하부 패키지는 SiP(system in package)이다.
실시 예들에 따라, 상기 제1칩 다이는 제1범프들을 통해 플립-칩 구조로 상기 제1PCB에 부착되고, 상기 제2칩 다이는 제2범프들을 통해 상기 플립-칩 구조로 상기 제1PCB에 부착된다.
다른 실시 예들에 따라, 상기 제1칩 다이는 제1범프들을 통해 플립-칩 구조로 상기 제1PCB에 부착되고, 상기 제2칩 다이는 제2범프들을 통해 상기 플립-칩 구조로 상기 제1PCB에 부착되고, 상기 제1칩 다이와 상기 제1PCB 사이의 빈 공간과 상기 제2칩 다이와 상기 제1PCB 사이의 빈 공간은 캐피러리 언더필(capillary underfill(CUF)) 물질로 채워진다.
다른 실시 예들에 따라, 상기 제1칩 다이는 제1범프들을 통해 플립-칩 구조로 상기 제1PCB에 부착되고, 상기 제2칩 다이는 제2범프들을 통해 상기 플립-칩 구조로 상기 제1PCB에 부착되고, 상기 제1칩 다이와 상기 제1PCB 사이의 빈 공간, 상기 제2칩 다이와 상기 제1PCB 사이의 빈 공간, 상기 제1칩 다이, 및 상기 제2칩 다이는 몰디드 언더필 (molded underfill(MUF)) 물질로 밀봉처리(encapsulate)된다.
다른 실시 예들에 따라, 상기 제1칩 다이는 범프들을 통해 플립-칩 구조로 상기 제1PCB에 부착되고 상기 제2칩 다이는 와이어 본딩을 통해 상기 제1PCB에 부착되고, 상기 제1칩 다이와 상기 제1PCB 사이의 빈 공간, 상기 제1칩 다이, 및 상기 제2칩 다이는 몰디드 언더필 물질로 밀봉처리된다.
상기 패키지 온 패키지는 상기 상부 패키지는 상기 제2PCB에 부착되고 상기 제3칩 다이의 작동을 제어하는 메모리 컨트롤러를 더 포함하고, 상기 제3칩 다이는 플래시-기반 메모리 칩 다이이다.
실시 예들에 따라, 상기 제3칩 다이와 상기 메모리 컨트롤러의 작동들을 위한 모든 신호들과 모든 공급 전압들은 상기 제1스택 연결 솔더 볼들만을 통해 전송된다. 상기 제2스택 연결 솔더 볼들 각각은 전기적으로 플로팅 상태이다.
다른 실시 예들에 따라, 상기 제3칩 다이와 상기 메모리 컨트롤러의 작동들을 위한 모든 신호들과, 상기 제3칩 다이와 상기 메모리 컨트롤러 중에서 적어도 하나의 작동을 위한 일부의 제1공급 전압들은 상기 제1스택 연결 솔더 볼들을 통해 전송되고, 상기 제3칩 다이와 상기 메모리 컨트롤러 중에서 상기 적어도 하나의 작동을 위한 나머지 일부의 제2공급 전압들은 상기 제2스택 연결 솔더 볼들을 통해 전송된다.
상기 제1PCB의 하부 면에 부착된 솔더 볼들을 통해 입력된 상기 제2공급 전압들은 상기 제1PCB를 통해 상기 하부 패키지와 상기 제2스택 연결 솔더 볼들로 전송된다.
상기 제1칩 다이와 상기 제2칩 다이는 상기 제1PCB 내부에 형성된 신호 라인들만을 통해 신호들을 주거나 받는다.
본 발명의 실시 예에 따른 모바일 컴퓨팅 장치는 시스템 보드와, 상기 시스템 보드에 부착된 제1패키지와, 상기 시스템 보드에 부착되고 상기 시스템 보드를 통해 상기 제1패키지로 제1공급 전압들을 공급하는 전력 관리 IC를 포함한다.
상기 제1패키지는 제1PCB와, 제1PCB에 부착된 제1칩 다이와 제2칩 다이를 포함하는 하부 패키지와, 제2PCB와 상기 제2PCB에 부착된 제3칩 다이를 포함하고 상기 하부 패키지의 위(over)에 가로놓인(overlay) 상부 패키지와, 상기 제1PCB와 상기 제2PCB 사이에 전기적으로 접속되고, 상기 하부 패키지의 변들 중에서 서로 마주보는 두 개의 변들 주위에만 형성된 제1스택 연결 솔더 볼들과 제2스택 연결 솔더 볼들을 포함한다.
상기 제1칩 다이는 모뎀 칩 다이이고, 상기 제2칩 다이는 DRAM 칩 다이 또는 슈도(pseudo) SRAM 칩 다이이고, 상기 하부 패키지는 SiP(system in package)이다.
상기 부 패키지는 상기 제2PCB에 부착되고 상기 제3칩 다이의 작동을 제어하는 메모리 컨트롤러를 더 포함하고, 상기 제3칩 다이는 플래시-기반 메모리 칩 다이이다.
실시 예들에 따라, 상기 제3칩 다이와 상기 메모리 컨트롤러의 작동들을 위한 모든 신호들과 상기 제3칩 다이와 상기 메모리 컨트롤러의 작동들 위한 상기 제1공급 전압들 모두는 상기 제1스택 연결 솔더 볼들만을 통해 전송된다.
상기 모바일 컴퓨팅 장치는 상기 시스템 보드에 부착되고 애플리케이션 프로세서 칩 다이를 포함하는 제2패키지를 더 포함하고, 상기 PMIC는 상기 시스템 보드를 통해 상기 애플리케이션 프로세서 칩 다이로 제2공급 전압들을 공급하고, 상기 시스템 보드는 상기 애플리케이션 프로세서 칩 다이와 상기 제1패키지 사이에서 주고받는 신호들을 전송하는 신호 라인들을 포함하고, 상기 신호 라인들은 상기 제1PCB를 통해 상기 제1스택 연결 솔더 볼들 중에서 대응되는 스택 연결 솔더 볼들에 접속되다.
상기 시스템 보드는 접지 라인을 포함하고, 상기 제1공급 전압들은 작동 전압들과 접지 전압을 포함하고, 상기 제1스택 연결 솔더 볼들 중에서 상기 접지 전압에 관련된 연결 솔더 볼은 상기 제1PCB를 통해 상기 접지 라인에 접속되고, 상기 작동 전압들은 상기 제1PCB를 통해 상기 제1스택 연결 솔더 볼들 중에서 해당하는 연결 솔더 볼들로 공급된다.
다른 실시 예들에 따라, 상기 제3칩 다이와 상기 메모리 컨트롤러의 작동들을 위한 모든 신호들과, 상기 제1공급 전압들 중에서 상기 제3칩 다이와 상기 메모리 컨트롤러 중에서 적어도 하나의 작동을 위한 제2공급 전압들은 상기 제1스택 연결 솔더 볼들만을 통해 전송되고, 상기 제1공급 전압들 중에서 상기 적어도 하나의 작동을 위한 제3공급 전압들은 상기 제2스택 연결 솔더 볼들 중에서 일부 연결 솔더 볼들만을 통해 전송되고, 상기 제1PCB의 하부 면에 부착된 솔더 볼들을 통해 입력된 상기 제3공급 전압들은 상기 제1PCB를 통해 상기 하부 패키지와 상기 일부 연결 솔더 볼들로 전송된다.
상기 모바일 컴퓨팅 장치는 상기 시스템 보드에 부착되고 애플리케이션 프로세서 칩 다이를 포함하는 제2패키지를 더 포함하고, 상기 PMIC는 상기 시스템 보드를 통해 상기 애플리케이션 프로세서 칩 다이로 제4공급 전압들을 공급하고, 상기 시스템 보드는 상기 애플리케이션 프로세서 칩 다이와 상기 제1패키지 사이에서 주고받는 신호들을 전송하는 신호 라인들을 포함하고, 상기 신호 라인들은 상기 제1PCB를 통해 상기 제1스택 연결 솔더 볼들 중에서 대응되는 스택 연결 솔더 볼들에 접속된다.
상기 시스템 보드는 접지 라인을 포함하고, 상기 제2공급 전압들은 제1작동 전압들과 접지 전압을 포함하고, 상기 제3공급 전압들은 제2작동 전압들과 상기 접지 전압을 포함하고, 상기 제1스택 연결 솔더 볼들 중에서 상기 접지 전압에 관련된 연결 솔더 볼들은 상기 제1PCB를 통해 상기 접지 라인에 접속되고, 상기 제1작동 전압들은 상기 제1PCB를 통해 상기 제1스택 연결 솔더 볼들 중에서 해당하는 연결 솔더 볼들로 공급되고, 상기 제2작동 전압들은 상기 제1PCB를 통해 상기 일부 연결 솔더 볼들 중에서 해당하는 연결 솔더 볼들로 공급된다.
본 발명의 실시 예에 따른 패키지 온 패키지는 하부 패키지와 상부 패키지를 스택하기 위해 사용되는 스택 연결 볼들을 상기 하부 패키지의 인쇄 회로 기판에 부착된 칩 다이들을 포함하는 보호 물질의 변들 중에서 마주보는 두 개의 변들 주위에만 배치할 수 있는 효과가 있다.
본 발명의 실시 예에 따른 상기 패키지 온 패키지는 상기 상부 패키지에 포함된 적어도 하나의 칩 다이의 작동에 필요한 모든 패드들을 상기 스택 연결 볼들 중에서 제1스택 연결 볼들에만 접속할 수 있는 효과가 있다.
따라서, 본 발명의 실시 예에 따른 상기 패키지 온 패키지의 크기와 높이를 줄일 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1부터 도 14는 본 발명의 실시 예에 따른 하부 패키지들의 단면도들을 나타낸다.
도 15부터 도 18은 본 발명의 실시 예들에 따른 하부 패키지와, 상부 패키지를 포함하는 패키지 온 패키지들의 단면도들을 나타낸다.
도 19와 도 20은 본 발명의 다른 실시 예들에 따른 하부 패키지와, 상부 패키지를 포함하는 패키지 온 패키지들의 단면도들을 나타낸다.
도 21은 본 발명의 실시 예에 따라 하부 패키지의 마주보는 두 개의 변들의 주위에 배치되는 제1스택 연결 솔더 볼들과 제2스택 연결 솔더 볼들의 구현 예를 나타내는 평면도이다.
도 22와 도 23은 레이저 드릴 기술을 이용하여 노출된 제1스택 연결 솔더 볼들과 제2스택 연결 솔더 볼들을 포함하는 하부 패키지들의 단면도들이다.
도 24는 본 발명의 실시 예에 따른 모바일 컴퓨팅 장치에 포함되는 패키지 어셈블리의 단면도를 나타내다.
도 25는 도 24에 도시된 패키지 어셈블리를 포함하는 모바일 컴퓨팅 장치의 블록도이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
도 1부터 도 14는 본 발명의 실시 예에 따른 하부 패키지들의 단면도들을 나타낸다.
도 1을 참조하면, 하부 패키지(bottom package; 100A)는 제1인쇄 회로 기판 (printed circuit board(PCB); 110)과, 각각이 제1PCB(110)의 상부 면(top surface)의 위(on)에 부착된 제1칩 다이(130)와 제2칩 다이(140)를 포함할 수 있다. 제1PCB(110)의 하부 면(bottom surface)에는 솔더 볼들(solder balls; 112)이 부착될 수 있다. 솔더 볼들(112 또는 131)은 범프들, 솔더 펌프들, 또는 구리 범프들(copper bumps)을 의미할 수 있다. 솔더 볼들(112)은 솔더 볼들(11~14)을 포함한다.
본 명세서에 기재된 솔더 볼들, 범프들, 솔더 범프들, 또는 구리 범프들은 접속재들(interconnections)의 실시 예들이다. 솔더 볼(112)은 패드(pad)를 통해 제1PCB (110)의 하부 면에 부착될 수 있다. 전도성을 갖는 패드는 핀(pin) 또는 랜드 패드(land pad)를 의미할 수 있다.
칩 다이는 칩(chip), 또는 다이(die)를 의미할 수 있다. 실시 예에 따라, 도 1부터 도 14에 도시된 하부 패키지(100A~100J, 100A-1, 100B-1, 100C-1, 및 100D-1)는 SiP(system in package)로 구현될 수 있으나 이에 한정되는 것은 아니다.
제1칩 다이(130)는 플립-칩(flip-chip) 구조로 제1PCB(110)에 부착될 수 있다. 실시 예들에 따라, 제1칩 다이(130)는 솔더 볼들(131)을 통해 제1PCB(110)에 부착될 수 있다.
실시 예들에 따라, 제1칩 다이(130)는 모뎀(modem) 칩 다이 또는 WCDMA (Wideband Code Division Multiple Access) 통신 방식을 지원하는 모뎀 칩 다이로 구현될 수 있으나 이에 한정되는 것은 아니다.
솔더 볼들(131)을 통해 제1칩 다이(130)가 제1PCB(110)에 부착됨에 따라, 제1PCB(110)의 상부와 제1칩 다이(130) 사이의 빈 공간에는 언더필 물질(under fill material; 133)이 채워질 수 있다. 예컨대, 언더필 물질(133)은 캐피러리 언더필 (capillary underfill(CUF)) 공정을 통해 채워질 수 있다. 따라서, CUF 공정을 통해 빈 공간에 채워지는 언더필 물질을 CUF 물질이라 한다.
제2칩 다이(140)는 다이 부착 물질(die attach meterial; 141)을 통해 제1PCB(110)에 부착될 수 있다. 실시 예들에 따라, 다이 부착 물질(141)은 필름 (film) 또는 액체 에폭시 접착제(liquid epoxy adhesive) 일 수 있으나 이에 한정되는 것은 아니다. 실시 예에 따라, 제2칩 다이(140)는 DRAM(dynamic random access memory) 칩 다이 또는 슈도 SRAM(pseudo static random access memory) 칩 다이로 구현될 수 있으나 이에 한정되는 것은 아니다. 슈도 SRAM은 SRAM 인터페이스를 갖는 DRAM 마이크로 코어를 포함할 수 있다.
제2칩 다이(140)는 와이어 본딩(wire bonding)을 이용하여 제1PCB(110)에 접촉될 수 있다. 또한, 제2칩 다이(140)는 와이어들(413)을 이용하여 제1PCB(110)와 신호들을 주거나 받을 수 있다.
제1칩 다이(130)와 제2칩 다이(140)는 나란히(side by side) 제1PCB(110)에 부착될 수 있다.
도 1에서는 제1칩 다이(130)가 플립-칩 구조로 제1PCB(110)에 부착되고, 제2칩 다이(140)가 다이 부착 물질(141)을 통해 제1PCB(110)에 부착되는 실시 예가 도시되어 있으나 이에 한정되는 것은 아니다.
제1칩 다이(130)와 제2칩 다이(140)는 제1PCB(110) 내부에 구현된 신호 라인들(SL)을 통해서 전기적으로 접속될 수 있다. 따라서, 제1칩 다이(130)와 제2칩 다이(140)는 신호 라인들(SL)을 통해 신호들을 주거나 받을 수 있다.
공급 전압들(supply voltages)은 작동(operation) 전압과 접지 전압을 포함할 수 있다. 상기 공급 전압들은 파워를 의미할 수 있다.
제1작동 전압(VDD1)은 솔더 볼(11)과 제1PCB(110)을 통해 제1칩 다이(130)로 공급될 수 있고 접지 전압(VSS)은 솔더 볼(13)과 제1PCB(110)를 통해 제1칩 다이(130)로 공급될 수 있다. 제2작동 전압(VDD2)은 솔더 볼(12)과 제1PCB(110)을 통해 제2칩 다이(140)로 공급될 수 있고 접지 전압(VSS)은 솔더 볼(14)과 제1PCB (110)를 통해 제2칩 다이(140)로 공급될 수 있다.
즉, 제1칩 다이(130)의 공급 전압들(VDD1과 VSS)과 관련된 컨택들(contacts) 또는 핀들(pins)은 솔더 볼들(11과 13)을 통해 핀-아웃(pin-out) 될 수 있고, 제2칩 다이(140)의 공급 전압들(VDD2과 VSS)과 관련된 컨택들 또는 핀들은 솔더 볼들 (12와 14)을 통해 핀-아웃될 수 있다.
도 2를 참조하면, 하부 패키지(100B)는 제1PCB(110)에 부착된 제1칩 다이 (130)와 제2칩 다이(140)를 포함한다. 도 1과 도 2를 참조하면, 제1PCB(110)에 부착된 제1칩 다이(130)와 제2칩 다이(140)는 솔더 볼(16)과 제1PCB(110)를 통해 작동 전압(VDD)을 공급받을 수 있고 솔더 볼(17)과 제1PCB(110)를 통해 접지 전압 (VSS)을 공급받을 수 있다. 즉, 제1칩 다이(130)와 제2칩 다이(140) 각각의 공급 전압들(VDD과 VSS)과 관련된 컨택들 또는 핀들은 솔더 볼들(16과 17)을 통해 핀-아웃 될 수 있다.
도 3을 참조하면, 하부 패키지(100C)는 제1칩 다이(130) 위(on or over)에 적층된 제2칩 다이(140)를 포함할 수 있다. 제2칩 다이(140)는 다이 부착 물질 (141)을 통해 제1칩 다이(130)의 바닥 면의 위(over)에 적층될 수 있다.
제2칩 다이(140)는 와이어들과 패드들을 통해 제1PCB(110)에 접속될 수 있다. 즉, 제2칩 다이(140)는 와이어 본딩을 통해 제1PCB(110)에 접속될 수 있다.
제1칩 다이(130)와 제2칩 다이(140)는 제1PCB(110) 내부에 구현된 신호 라인들(SL)을 통해 접속될 수 있다. 따라서, 제1칩 다이(130)와 제2칩 다이(140)는 제1PCB(110) 내부에 구현된 신호 라인들(SL)을 신호들을 주거나 받을 수 있다.
제1작동 전압(VDD1)은 솔더 볼(21)을 통해 제1칩 다이(130)로 공급될 수 있고 접지 전압(VSS)은 솔더 볼(23)을 통해 제1칩 다이(130)로 공급될 수 있다. 제2작동 전압(VDD2)은 솔더 볼(22)을 통해 제2칩 다이(140)로 공급될 수 있고 접지 전압(VSS)은 솔더 볼(24)을 통해 제2칩 다이(140)로 공급될 수 있다.
도 3과 도 4를 참조하면, 하부 패키지(100D)는 제1칩 다이(130) 위(on or over)에 적층된 제2칩 다이(140)를 포함한다. 제1PCB(110)에 부착된 제1칩 다이 (130)와 제2칩 다이(140)는 솔더 볼(26)를 통해 작동 전압(VDD)을 공급받고 솔더 볼(27)을 통해 접지 전압(VSS)을 공급받는다.
도 5를 참조하면, 하부 패키지(100E)는 제1PCB(110)에 부착된 제1칩 다이 (130)와 제2칩 다이(140)를 포함한다. 제1칩 다이(130)와 제2칩 다이(140) 각각은 플립-칩 구조로 제1PCB(110)에 부착될 수 있다. 제2칩 다이(140)는 솔더 볼들 (131a)을 통해 제1PCB(110)에 부착될 수 있다. 제1PCB(110)의 상부와 제2칩 다이 (140) 사이의 빈 공간은 언더필 물질(133a)로 채워질 수 있다. 언더필 물질(133a)은 CUF 물질일 수 있다.
제1칩 다이(130)와 제2칩 다이(140)는 제1PCB(110) 내부에 구현된 신호 라인들(SL)을 신호들을 주거나 받을 수 있다.
제1작동 전압(VDD1)은 솔더 볼(31)을 통해 제1칩 다이(130)로 공급되고 접지 전압(VSS)은 솔더 볼(33)를 통해 제1칩 다이(130)로 공급된다. 제2작동 전압(VDD2)은 솔더 볼(32)을 통해 제2칩 다이(140)로 공급되고 접지 전압(VSS)은 솔더 볼(34)을 통해 제2칩 다이(140)로 공급된다.
도 6을 참조하면, 하부 패키지(100F)는 제1PCB(110)에 부착된 제1칩 다이 (130)와 제2칩 다이(140)를 포함한다. 제PCB(110)에 부착된 제1칩 다이(130)와 제2칩 다이(140)는 솔더 볼(36)을 통해 작동 전압(VDD)을 공급받고 솔더 볼(37)을 통해 접지 전압(VSS)을 공급받는다.
도 7을 참조하면, 하부 패키지(100G)는 제1PCB(110)에 부착된 제1칩 다이 (130)와 제2칩 다이(140)를 포함한다. 제1칩 다이(130)와 제2칩 다이(140) 각각은 플립-칩 구조로 제1PCB(110)에 부착된다.
제1칩 다이(130)와 제2칩 다이(140)은 몰디드 언더필(molded underfill(MUF)) 공정을 통해 MUF 물질(MOLD)로 몰딩될 수 있다. 이때, 제1칩 다이 (130)와 제2칩 다이(140) 각각과 제1PCB(110) 사이의 빈 공간도 MUF 물질(MOLD)로 채워질 수 있다. 예컨대, MUF 물질(MOLD)은 에폭시 몰딩 컴파운드(epoxy molding compound(EMC))일 수 있으나 이에 한정되는 것은 아니다.
제1작동 전압(VDD1)은 솔더 볼(41)을 통해 제1칩 다이(130)로 공급되고 접지 전압(VSS)은 솔더 볼(43)을 통해 제1칩 다이(130)로 공급된다. 제2작동 전압(VDD2)은 솔더 볼(42)을 통해 제2칩 다이(140)로 공급되고 접지 전압(VSS)은 솔더 볼(44)을 통해 제2칩 다이(140)로 공급된다.
도 8을 참조하면, 하부 패키지(100H)는 제1PCB(110)에 부착된 제1칩 다이 (130)와 제2칩 다이(140)를 포함한다. 제1칩 다이(130)와 제2칩 다이(140) 각각은 플립-칩 구조로 제1PCB(110)에 부착된다. 제1칩 다이(130)와 제2칩 다이(140)은 MUF 물질(MOLD)로 몰딩될 수 있다. 이때, 제1칩 다이(130)와 제2칩 다이(140) 각각과 제1PCB(110) 사이의 빈 공간도 MUF 물질(MOLD)로 채워질 수 있다.
제1PCB(110)에 부착된 제1칩 다이(130)와 제2칩 다이(140)는 솔더 볼(46)을 통해 작동 전압(VDD)을 공급받고 솔더 볼(47)을 통해 접지 전압(VSS)을 공급받는다.
도 9를 참조하면, 하부 패키지(100I)는 제1PCB(110)에 부착된 제1칩 다이 (130)와 제2칩 다이(140)를 포함한다. 제1칩 다이(130)와 제2칩 다이(140) 각각은 플립-칩 구조로 제1PCB(110)에 부착된다.
제1칩 다이(130)와 제1PCB(110) 사이의 빈 공간은 CUF 공정을 통해 언더필 물질(133)로 채워질 수 있고, 제2칩 다이(140)와 제1PCB(110) 사이의 빈 공간은 CUF 공정을 통해 언더필 물질(133a)로 채워질 수 있다. 제1칩 다이(130)의 주변과 제2칩 다이(140)의 주변은 MUF 공정을 통해 MUF 물질(MOLD)로 밀봉처리 (encapsulate)될 수 있다.
제1작동 전압(VDD1)은 솔더 볼(51)을 통해 제1칩 다이(130)로 공급될 수 있고 접지 전압(VSS)은 솔더 볼(53)을 통해 제1칩 다이(130)로 공급될 수 있다. 제2작동 전압(VDD2)은 솔더 볼(52)을 통해 제2칩 다이(140)로 공급될 수 있고 접지 전압(VSS)은 솔더 볼(54)을 통해 제2칩 다이(140)로 공급될 수 있다.
도 10을 참조하면, 하부 패키지(100J)는 제1PCB(110)에 부착된 제1칩 다이 (130)와 제2칩 다이(140)를 포함한다. 제1칩 다이(130)와 제2칩 다이(140) 각각은 플립-칩 구조로 제1PCB(110)에 부착된다. 제1칩 다이(130)와 제2칩 다이(140)는 CUF 공정과 MUF 공정을 통해 밀봉처리(encapsulate)될 수 있다.
제1PCB(110)에 부착된 제1칩 다이(130)와 제2칩 다이(140)는 솔더 볼(56)을 통해 작동 전압(VDD)을 공급받고 솔더 볼(57)을 통해 접지 전압(VSS)을 공급받는다.
도 1과 도 11을 참조면, 하부 패키지(100A-1)는 플립-칩 구조로 제1PCB(110)에 부착된 제1칩 다이(130)와, 와이어 본딩을 통해 제1PCB(110)에 접속된 제2칩 다이(140)를 포함한다.
제1칩 다이(130)와 제2칩 다이(140)는 MUF 공정을 통해 형성된 보호 물질 (150)로 에워싸일 수 있다. 예컨대, 보호 물질(150)은 에폭시 몰딩 컴파운드(epoxy molding compound(EMC))일 수 있으나 이에 한정되는 것은 아니다.
도 2와 도 12를 참조하면, 하부 패키지(100B-1)는 플립-칩 구조로 제1PCB (110)에 부착된 제1칩 다이(130)와, 와이어 본딩을 통해 제1PCB(110)에 접속된 제2칩 다이(140)를 포함한다. 제1칩 다이(130)와 제2칩 다이(140)는 MUF 공정을 통해 형성된 보호 물질(150)로 에워싸일 수 있다. 예컨대, 보호 물질(150)은 EMC일 수 있으나 이에 한정되는 것은 아니다.
도 3과 도 13을 참조하면, 하부 패키지(100C-1)는 제1칩 다이(130) 위(on or over)에 적층된 제2칩 다이(140)를 포함한다. 제1칩 다이(130)와 제2칩 다이(140)는 MUF 공정을 통해 형성된 보호 물질(150)로 에워싸일 수 있다. 예컨대, 보호 물질(150)은 EMC일 수 있으나 이에 한정되는 것은 아니다.
도 4와 도 14를 참조하면, 하부 패키지(100D-1)는 제1칩 다이(130) 위(on or over)에 적층된 제2칩 다이(140)를 포함한다. 제1칩 다이(130)와 제2칩 다이(140)는 MUF 공정을 통해 형성된 보호 물질(150)로 에워싸일 수 있다. 예컨대, 보호 물질(150)은 EMC일 수 있으나 이에 한정되는 것은 아니다.
도 15부터 도 18은 본 발명의 실시 예들에 따른 하부 패키지와, 상부 패키지를 포함하는 패키지 온 패키지들의 단면도들을 나타낸다.
도 11과 도 15를 참조하면, 상부 패키지(TPG)의 제2PCB(170)는 접속재들 (160), 예컨대, 스택 연결 솔더 볼들(160)을 통해 제1PCB(110)에 전기적으로 접속될 수 있다. 도 17에 도시된 바와 같이, 스택 연결 솔더 볼들(160)은 제1스택 연결 솔더 볼들(SJB1)과 제2스택 연결 솔더 볼들(SJB2)을 포함할 수 있다. 상술한 바와 같이, 스택 연결 솔더 볼은 제1PCB(110)의 상부 면에 형성된 패드와 제2PCB(170)의 하부 면에 형성된 패드 사이에 접속될 수 있다.
상부 패키지(TPG)는 하부 패키지(100A-1)의 위(over)에 적층될 수 있다.
상부 패키지(TPG)는 제2PCB(170)에 부착된 적어도 하나의 제3칩 다이를 포함할 수 있다. 도 15부터 도 18에서는 설명의 편의를 위해, 4개의 제3칩 다이들(173, 177, 181, 및 185)와 4개의 다이 부착 물질들(171, 175, 179, 및 183)이 도시되어 있으나 이에 한정되지 않는다. 따라서, 상부 패키지(TPG)에 포함되는 제3칩 다이들의 개수와 다이 부착 물질들의 개수는 실시 예들에 따라 다양하게 변경될 수 있다.
4개의 제3칩 다이들(173, 177, 181, 및 185) 각각은 플래시-기반 메모리 칩 다이, 예컨대, NAND 플래시 칩 다이 또는 NOR 플래시 칩 다이일 수 있으나 이에 한정되는 것은 아니다. 4개의 제3칩 다이들(173, 177, 181, 및 185) 각각은 와이어들 (187)을 통해 서로 접속될 수 있다. 또한, 4개의 제3칩 다이들(173, 177, 181, 및 185) 각각은 와이어들(187)을 통해 제2PCB(170)와 신호들을 주거나 받을 수 있다.
다이 부착 물질들(171, 175, 179, 및 183) 각각은 필름 또는 액체 에폭시 접착제일 수 있으나 이에 한정되는 것은 아니다.
상부 패키지(TPG)는 다이 부착 물질(189-1)을 이용하여 제2PCB(170)에 부착된 메모리 컨트롤러(189-2)를 더 포함할 수 있다. 4개의 제3칩 다이들(173, 177, 181, 및 185) 각각이 NAND 플래시 칩 다이일 때, 메모리 컨트롤러(189-2)는 NAND 플래시 컨트롤러일 수 있다. 메모리 컨트롤러(189-2)는 와이어들(189-3)을 통해 제2PCB(170)와 신호들을 주거나 받을 수 있다.
4개의 제3칩 다이들(173, 177, 181, 및 185), 메모리 컨트롤러(189-2), 및 와이어들(187과 189-3)은 보호 물질(190)에 의해 몰드될 수 있다. 보호 물질(190)은 MUF 공정을 통해 형성될 수 있으나 이에 한정되는 것은 아니다. 예컨대, 보호 물질(190)은 EMC일 수 있으나 이에 한정되는 것은 아니다.
도 17은 도 15에 도시된 하부 패키지(100A-1)와 상부 패키지(TPG)를 포함하는 패키지 온 패키지를 A-방향에서 보았을 때의 단면도이다. 즉, 도 17은 패키지 온 패키지에 대한 정면 단면도이도, 도 19는 상기 패키지 온 패키지에 대한 측면 단면도이다.
도 21은 본 발명의 실시 예에 따라 하부 패키지의 마주보는 두 개의 변들의 주위에 배치되는 제1스택 연결 솔더 볼들과 제2스택 연결 솔더 볼들의 구현 예를 나타내는 평면도이다.
도 17과 도 21을 참조하면, 제1스택 연결 솔더 볼들(SJB1)과 제2스택 연결 솔더 볼들(SJB2)은 제1칩 다이(130)와 제2칩 다이(140)를 포함하는 보호 물질(150)의 4개의 변들 중에서 서로 마주보는 2개의 변들의 주위에만 형성될 수 있다. 즉, 제1스택 연결 솔더 볼들(SJB1)과 제2스택 연결 솔더 볼들(SJB2)은 나비(butterfly) 구조로 형성될 수 있다.
도 17을 참조하면, 상부 패키지(TPG)에 포함된 제3칩 다이들(173, 177, 181, 및 185) 중에서 적어도 하나의 작동들과 메모리 컨트롤러(189-2)의 작동들에 필요한 공급 전압들(예컨대, VDD3과 VSS)과 신호들(SIG)을 전송하는 패드들은 제1스택 연결 솔더 볼들(SJB1)과 제1PCB(110)을 통해 솔더 볼들(112) 중에서 적어도 2개의 솔더 볼들을 통해 핀-아웃될 수 있다.
또한, 제3칩 다이들(173, 177, 181, 및 185) 중에서 적어도 하나의 작동들에 필요한 공급 전압들(예컨대, 작동 전압과 접지 전압)을 전송하는 패드들만이 제2스택 연결 솔더 볼들(SJB2) 중에서 적어도 두 개의 연결 솔더 볼들을 통해 제1PCB (110) 내부의 메탈 라인들에 접속될 수 있다.
작동 전압(VDD, VDD1, 또는 VDD2)과 접지 전압(VSS)은 대응되는 솔더 볼들을 통해 제1칩 다이(130), 제2칩 다이(140), 및 제3칩 다이들(173, 177, 181, 및 185) 중에서 적어도 하나로 공급될 수 있다.
도 18을 참조하면, 하부 패키지(100A-1')와 상부 패키지(TPG) 사이에 접속된 제2스택 연결 솔더 볼들(SJB2)은 어떠한 작동 전압들과 어떠한 신호들도 전송하지 않을 수 있다. 이때, 제2스택 연결 솔더 볼들(SJB2)은 전기적 플로팅 상태라고 부를 수 있다.
작동 전압(VDD, VDD1, 또는 VDD2)과 접지 전압(VSS)은 대응되는 솔더 볼들을 통해 제1칩 다이(130)와 제2칩 다이(140)로만 공급될 수 있다.
본 명세서에서 각 작동 전압(VDD, VDD1, VDD2, 및 VDD3)은 하나 또는 그 이상의 작동 전압들을 집합적으로(collectively) 의미하는 것으로서, 각 작동 전압 (VDD, VDD1, VDD2, 및 VDD3)을 전송하는 솔더 볼은 하나 또는 그 이상의 솔더 볼들을 집합적으로 나타낸다. 또한, 신호들(SIG)을 전송하는 솔더 볼은 복수의 신호들을 전송하는 솔더 볼들을 집합적으로 나타낸다.
도 19와 도 20은 본 발명의 다른 실시 예들에 따른 하부 패키지와, 상부 패키지를 포함하는 패키지 온 패키지들의 단면도들을 나타낸다.
패키지 온 패키지는 도 1부터 도 14를 참조하여 설명된 제1칩 다이(130)와 제2칩 다이(140)를 포함하는 하부 패키지(100A~100J, 100A-1, 100B-1, 100C-1, 또는 100D-1, 집합적으로 "100")와 도 15를 참조하여 설명된 상부 패키지(TPG)를 포함할 수 있다. 실시 예들에 따라, 패키지 온 패키지에 포함될 하부 패키지의 구조는 상기 패키지 온 패키지에 대한 설계 사양에 따라 다양하게 변경될 수 있다.
도 19를 참조하면, 제3칩 다이들(173, 177, 181, 및 185) 중에서 적어도 하나의 작동들에 필요한 공급 전압들(예컨대, 작동 전압과 접지 전압)을 전송하는 패드들만이 제2스택 연결 솔더 볼들(SJB2) 중에서 적어도 두 개의 연결 솔더 볼들을 통해 제1PCB(110) 내부의 메탈 라인들에 접속될 수 있다.
제2스택 연결 솔더 볼들(SJB2) 중에서 적어도 두 개의 연결 솔더 볼들은 독립적으로 제1PCB(110)의 솔더 볼들을 통해 핀-아웃되지 않는다. 따라서, 작동 전압 (VDD, VDD1, 또는 VDD2)과 접지 전압(VSS)은 칩 다이들(130과 140)을 포함하는 하브 패키지(100)로 공급됨과 동시에 상부 패키지(TPG)로 공급될 수 있다.
도 20을 참조하면, 하부 패키지(100)와 상부 패키지(TPG) 사이에 접속된 제2스택 연결 솔더 볼들(SJB2)은 어떠한 작동 전압들과 어떠한 신호들도 전송하지 않을 수 있다.
도 17부터 도 20을 참조하면, 상부 패키지(TPG)에 포함된 제3칩 다이들(173, 177, 181, 및 185)의 작동들과 메모리 컨트롤러(189-2)의 작동들에 필요한 신호들 (SIG)을 전송하는 제1패드들 모두는 제1스택 연결 솔더 볼들(SJB1)에만 접속될 수 있다.
도 17과 도 19에 도시된 바와 같이, 상부 패키지(TPG)에 포함된 제3칩 다이들(173, 177, 181, 및 185)의 작동들 및/또는 메모리 컨트롤러(189-2)의 작동들에 필요한 공급 전압들(VDD3과 VSS)을 전송하는 제2패드들은 제1스택 연결 솔더 볼들 (SJB1)에 접속되고, 상부 패키지(TPG)에 포함된 제3칩 다이들(173, 177, 181, 및 185)의 작동들 및/또는 메모리 컨트롤러(189-2)의 작동들에 필요한 공급 전압들 (VDD, VDD1, 및 VDD2 중에서 적어도 하나와, VSS)을 전송하는 제3패드들은 제2스택 연결 솔더 볼들(SJB2)에 접속될 수 있다. 이때, 제2패드들의 개수는 제3패드들의 개수보다 많을 수 있다.
도 18과 도 20에 도시된 바와 같이, 상부 패키지(TPG)에 포함된 제3칩 다이들(173, 177, 181, 및 185)의 작동들과 메모리 컨트롤러(189-2)의 작동들에 필요한 공급 전압들(VDD3과 VSS)을 전송하는 제2패드들은 제1스택 연결 솔더 볼들(SJB1)에만 접속되고, 제2스택 연결 솔더 볼들(SJB2)은 전기적으로 플로팅 상태를 유지할 수 있다.
도 21에 도시된 바와 같이, 제1스택 연결 솔더 볼들(SJB1)과 제2스택 연결 솔더 볼들(SJB2)은 마주보는 두 개의 변들의 주위에만 배치된다. 상부 패키지(TPG)로 전송되는 신호들(SIG) 또는 상부 패키지(TPG)로부터 전송된 신호들(SIG)은 제1스택 연결 솔더 볼들(SJB1)만을 통해 전송될 수 있다.
도 22와 도 23은 레이저 드릴 기술을 이용하여 노출된 제1스택 연결 솔더 볼들과 제2스택 연결 솔더 볼들을 포함하는 하부 패키지들의 단면도들이다.
도 22에서 제1칩 다이(130)는 대응되는 제1솔더 볼들을 통해 입력된 공급 전압들을 수신하고, 제2칩 다이(140)는 대응되는 제2솔더 볼들을 통해 입력된 공급 전압들을 수신한다. 도 23에서, 제1칩 다이(130)는 대응되는 공통 솔더 볼들을 통해 입력된 공급 전압들을 수신하고, 제2칩 다이(140)는 상기 공통 솔더 볼들을 통해 입력된 공급 전압들을 수신한다.
도 22와 도 23에 도시된 바와 같이, 각 하부 패키지(100-1과 100-2)에 포함된 제1칩 다이(130), 제2칩 다이(140), 솔더 볼들(131), 및 와이어들(143)은 보호 물질(150)에 몰딩된 후, 제1스택 연결 솔더 볼들(SJB1)과 제2스택 연결 솔더 볼들 (SJB2)에 접속될 수 있는 솔더 볼들(145)은 레이저 드릴 비아 기술을 이용하여 노출될 수 있다.
따라서, 레이저 드릴된 비아들에 의해 노출된 솔더 볼들(145)은 적외선 리플로우(IR reflow)에 의해 제1스택 연결 솔더 볼들(SJB1)과 제2스택 연결 솔더 볼들 (SJB2)에 전기적으로 접속될 수 있다. 솔더 볼들(145)은 제1PCB(110)의 상부 면에 형성될 수 있다.
도 24는 본 발명의 실시 예에 따른 모바일 컴퓨팅 장치에 포함되는 패키지 어셈블리의 단면도를 나타내다.
도 1부터 도 24를 참조하면, 모바일 컴퓨팅 장치에 포함되는 패키지 어셈블리(200)는 시스템 보드(210), 하부 패키지(100)와 상부 패키지(TPG)를 포함하는 패키지 온 패키지(또는 제1패키지), 전력 관리 IC(205), 및 제2패키지(230)를 포함할 수 있다. 예컨대, 시스템 보드(210)는 PCB의 기능을 수행할 수 있다.
본 명세서에서 설명되는 모바일 컴퓨팅 장치는 이동 전화기, 스마트 폰, 태블릿 PC, 모바일 인터넷 장치(mobile internet device(MID)), 웨어러블 장치(또는 웨어러블 컴퓨터), 랩-탑(lap-top) 컴퓨터, 사물 인터넷(internet of things(IoT)) 장치, 또는 만물 인터넷(internet of everything(IoE)) 장치로 구현될 수 있다.
제1패키지는 솔더 볼들(112)을 통해 시스템 보드(210)에 부착될 수 있다. 전력 관리 IC(205)는 대응되는 솔더 볼들을 통해 시스템 보드(210)에 부착될 수 있다. 제2패키지(230)는 솔더 볼들(231)을 통해 시스템 보드(210)에 부착될 수 있다.
전력 관리 IC(205)로부터 출력된 제1공급 전압들(PW1)은 시스템 보드(210)에 내장된 제1전압 라인들, 솔더 볼들(112) 중에서 대응되는 솔더 볼들, 및 제1PCB (110)를 통해 제1스택 연결 솔더 볼들(SJB1) 중에서 적어도 하나로 공급될 수 있다.
전력 관리 IC(205)로부터 출력된 제2공급 전압들(PW2)은 시스템 보드(210)에 내장된 제2전압 라인들과 솔더 볼들(231) 중에서 적어도 하나를 통해 제2패키지 (230)로 공급될 수 있다.
전력 관리 IC(205)로부터 출력된 제3공급 전압들(PW3)은 시스템 보드(210)에 내장된 제3전압 라인들과 대응되는 솔더 볼들을 통해 무선 칩 다이(250)로 공급될 수 있다.
제1스택 연결 솔더 볼들(SJB1) 중에서 해당하는 연결 솔더 볼들을 통해 출력된 신호들은 시스템 보드(210)에 내장된 신호 라인들(SL1)을 통해 제2패키지(230)로 전송될 수 있고, 제2패키지(230)로부터 출력된 신호들은 시스템 보드(210)에 내장된 신호 라인들(SL1)을 통해 제1스택 연결 솔더 볼들(SJB1) 중에서 해당하는 연결 솔더 볼들로 전송될 수 있다.
제1패키지에 포함된 제1칩 다이(130)는 시스템 보드(210)에 내장된 신호 라인들(SL2)을 통해 무선 칩 다이(250)와 신호들을 주거나 받을 수 있다.
제1패키지, 전력 관리 IC(205), 제2패키지(230), 및 무선 칩 다이(250) 각각의 접지 라인은 시스템 보드(210)에 내장된 접지 라인(GND)에 접속될 수 있다. 제1패키지의 접지 라인은 제1칩 다이(130)의 접지 라인, 제2칩 다이(140)의 접지 라인, 및 제3칩 다이들(173, 177, 181, 및 185) 각각의 접지 라인에 접속될 수 있다.
제2패키지(230)는 솔더 볼들(231)을 통해 시스템 보드(210)에 접속된 제3PCB (233)와, 제3PCB(233)와 연결재들을 통해 접속된 제4칩 다이(235), 제4칩 다이 (235)를 보호하는 보호 물질(237), 제3PCB(233)와 제4PCB(241)를 연결하는 연결재들(239)을 포함할 수 있다.
연결재들(239)은 스택 연결 솔더 볼들을 의미할 수 있다. 실시 예에 따라, 제4칩 다이(235)는 플립-칩 구조로 제3PCB(233)에 부착될 수 있다. 다른 실시 예에 따라, 제4칩 다이(235)는 다이 부착 물질을 이용하여 제3PCB(233)에 부착될 수 있다. 이때, 제4칩 다이(235)는 와이어들을 통해 제3PCB(233)와 신호들을 주거나 받을 수 있다.
실시 예에 따라, 제4칩 다이(235)는 애플리케이션 프로세서(application processor) 칩 다이 또는 SoC를 의미할 수 있으나 이에 한정되는 것은 아니다.
제2패키지(230)는 제5칩 다이(243)를 더 포함하고, 제5칩 다이(243)는 제4PCB(241)의 위(on)에 부착될 수 있다. 실시 예에 따라, 제5칩 다이(243)는 휘발성 메모리 칩 다이 또는 불휘발성 메모리 칩 다이를 의미할 수 있다. 예컨대, 제5칩 다이(243)는 DRAM 칩 다이로 구현될 수 있다.
실시 예에 따라, 제5칩 다이(243)는 플립-칩 구조로 제4PCB(241)에 부착될 수 있다. 다른 실시 예에 따라, 제5칩 다이(243)는 다이 부착 물질을 이용하여 제4PCB(241)에 부착될 수 있다. 이때, 제5칩 다이(243)는 와이어들을 통해 제4PCB(241)와 신호들을 주거나 받을 수 있다. 제2패키지(230)는 제5칩 다이(243)를 보호하기 위해 보호 물질(245)을 더 포함할 수 있다. 실시 예에 따라, 제2패키지 (230)는 패키지 온 패키지로 구현될 수 있다.
각 보호 물질(237과 245)은 EMC로 구현될 수 있다. 제3PCB(233)와 제4칩 다이(235) 사이의 공간은 캐피러리 언더필(capillary underfill(CUF)) 공정을 통해 언더필 물질에 채워질 수 있다.
도 25는 도 24에 도시된 어셈블리를 포함하는 모바일 컴퓨팅 장치의 블록도이다. 도 24와 도 25를 참조하면, 모바일 컴퓨팅 장치(300)는 하부 패키지(100), 상부 패키지(TPG), PMIC(205), 애플리케이션 프로세서(235), DRAM(243), RFIC (250), 및 디스플레이(310)를 포함할 수 있다.
PMIC(205)는 하부 패키지(100), 상부 패키지(TPG), 애플리케이션 프로세서 (235), DRAM(243), RFIC(250), 및 디스플레이(310) 각각으로 해당하는 공급 전압들을 공급할 수 있다.
하부 패키지(100)의 구조와 상부 패키지(TPG)의 구조는 도 1부터 도 24를 참조하여 설명한 바와 같다.
애플리케이션 프로세서(235)는 DRAM(243)에 대한 라이트 작동과 리드 작동을 제어할 수 있다. 애플리케이션 프로세서(235)는 디스플레이(310)에서 디스플레이될 디스플레이 데이터를 디스플레이(310)로 전송할 수 있다.
애플리케이션 프로세서(235)는 제1패키지(100)에 포함된 제1칩 다이(130) 및/또는 제2칩 다이(140)의 작동을 제어할 수 있다. 애플리케이션 프로세서(235)는 상부 패키지(TPG)에 포함된 메모리 컨트롤러(189-2) 및/또는 제3칩 다이들(173, 177, 181, 및 185)의 작동을 제어할 수 있다. 애플리케이션 프로세서(235)는 RFIC (250)의 작동을 제어할 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100, 100A~100J, 100A-1, 100B-1, 100C-1, 및 100D-1: 하부 패키지
110: 제1PCB
130: 제1칩 다이
140: 제2칩 다이
170: 제2PCB
173, 177, 181, 및 185: 제3칩 다이
210: 시스템 보드
235: 제4칩 다이
243: 제5칩 다이
SJB1: 제1스택 연결 솔더 볼들
SJB2: 제2스택 연결 솔더 볼들

Claims (20)

  1. 제1인쇄 회로 기판(printed circuit board(PCB));
    제1PCB에 부착된 제1칩 다이와 제2칩 다이를 포함하는 하부 패키지;
    제2PCB와 상기 제2PCB에 부착된 제3칩 다이를 포함하고, 상기 하부 패키지의 위(over)에 가로놓인(overlay) 상부 패키지; 및
    상기 제1PCB와 상기 제2PCB 사이에 전기적으로 접속되고, 상기 하부 패키지의 변들 중에서 서로 마주보는 두 개의 변들 주위에만 형성된 제1스택 연결 솔더 볼들과 제2스택 연결 솔더 볼들을 포함하고,
    상기 상부 패키지는 상기 제2PCB에 부착되고 상기 제3칩 다이의 작동을 제어하는 메모리 컨트롤러를 더 포함하고,
    상기 제3칩 다이와 상기 메모리 컨트롤러의 작동들을 위한 모든 신호들과 모든 공급 전압들은 상기 제1스택 연결 솔더 볼들만을 통해 전송되는 것을 특징으로 하는 패키지 온 패키지.
  2. 제1항에 있어서,
    상기 제1칩 다이는 모뎀 칩 다이이고,
    상기 제2칩 다이는 DRAM 칩 다이 또는 슈도(pseudo) SRAM 칩 다이이고,
    상기 하부 패키지는 SiP(system in package)인 패키지 온 패키지.
  3. 제1항에 있어서,
    상기 제1칩 다이는 제1범프들을 통해 플립-칩 구조로 상기 제1PCB에 부착되고, 상기 제2칩 다이는 제2범프들을 통해 상기 플립-칩 구조로 상기 제1PCB에 부착된 패키지 온 패키지.
  4. 제1항에 있어서,
    상기 제1칩 다이는 제1범프들을 통해 플립-칩 구조로 상기 제1PCB에 부착되고, 상기 제2칩 다이는 제2범프들을 통해 상기 플립-칩 구조로 상기 제1PCB에 부착되고,
    상기 제1칩 다이와 상기 제1PCB 사이의 빈 공간과 상기 제2칩 다이와 상기 제1PCB 사이의 빈 공간은 캐피러리 언더필(capillary underfill(CUF)) 물질로 채워지는 패키지 온 패키지.
  5. 제1항에 있어서,
    상기 제1칩 다이는 제1범프들을 통해 플립-칩 구조로 상기 제1PCB에 부착되고, 상기 제2칩 다이는 제2범프들을 통해 상기 플립-칩 구조로 상기 제1PCB에 부착되고,
    상기 제1칩 다이와 상기 제1PCB 사이의 빈 공간, 상기 제2칩 다이와 상기 제1PCB 사이의 빈 공간, 상기 제1칩 다이, 및 상기 제2칩 다이는 몰디드 언더필 (molded underfill(MUF)) 물질로 밀봉처리(encapsulate)되는 패키지 온 패키지.
  6. 제1항에 있어서,
    상기 제1칩 다이는 범프들을 통해 플립-칩 구조로 상기 제1PCB에 부착되고 상기 제2칩 다이는 와이어 본딩을 통해 상기 제1PCB에 부착되고,
    상기 제1칩 다이와 상기 제1PCB 사이의 빈 공간, 상기 제1칩 다이, 및 상기 제2칩 다이는 몰디드 언더필 물질로 밀봉처리되는 패키지 온 패키지.
  7. 제1항에 있어서,
    상기 제3칩 다이는 플래시-기반 메모리 칩 다이인 패키지 온 패키지.
  8. 삭제
  9. 제1항에 있어서,
    상기 제2스택 연결 솔더 볼들 각각은 전기적으로 플로팅 상태인 패키지 온 패키지.
  10. 삭제
  11. 삭제
  12. 제1항에 있어서,
    상기 제1칩 다이와 상기 제2칩 다이는 상기 제1PCB 내부에 형성된 신호 라인들만을 통해 신호들을 주거나 받는 패키지 온 패키지.
  13. 시스템 보드;
    상기 시스템 보드에 부착된 제1패키지; 및
    상기 시스템 보드에 부착되고 상기 시스템 보드를 통해 상기 제1패키지로 제1공급 전압들을 공급하는 전력 관리 IC를 포함하고,
    상기 제1패키지는,
    제1PCB;
    제1PCB에 부착된 제1칩 다이와 제2칩 다이를 포함하는 하부 패키지;
    제2PCB와 상기 제2PCB에 부착된 제3칩 다이를 포함하고, 상기 하부 패키지의 위(over)에 가로놓인(overlay) 상부 패키지; 및
    상기 제1PCB와 상기 제2PCB 사이에 전기적으로 접속되고, 상기 하부 패키지의 변들 중에서 서로 마주보는 두 개의 변들 주위에만 형성된 제1스택 연결 솔더 볼들과 제2스택 연결 솔더 볼들을 포함하고,
    상기 상부 패키지는 상기 제2PCB에 부착되고 상기 제3칩 다이의 작동을 제어하는 메모리 컨트롤러를 더 포함하고,
    상기 제3칩 다이와 상기 메모리 컨트롤러의 작동들을 위한 모든 신호들과 상기 제3칩 다이와 상기 메모리 컨트롤러의 작동들 위한 상기 제1공급 전압들 모두는 상기 제1스택 연결 솔더 볼들만을 통해 전송되는 것을 특징으로 하는 모바일 컴퓨팅 장치.
  14. 제13항에 있어서,
    상기 제1칩 다이는 모뎀 칩 다이이고,
    상기 제2칩 다이는 DRAM 칩 다이 또는 슈도(pseudo) SRAM 칩 다이이고,
    상기 하부 패키지는 SiP(system in package)인 모바일 컴퓨팅 장치.
  15. 제14항에 있어서,
    상기 제3칩 다이는 플래시-기반 메모리 칩 다이인 모바일 컴퓨팅 장치.
  16. 삭제
  17. 제13항에 있어서, 상기 모바일 컴퓨팅 장치는,
    상기 시스템 보드에 부착되고 애플리케이션 프로세서 칩 다이를 포함하는 제2패키지를 더 포함하고,
    상기 전력 관리 IC는 상기 시스템 보드를 통해 상기 애플리케이션 프로세서 칩 다이로 제2공급 전압들을 공급하고,
    상기 시스템 보드는 상기 애플리케이션 프로세서 칩 다이와 상기 제1패키지 사이에서 주고받는 신호들을 전송하는 신호 라인들을 포함하고,
    상기 신호 라인들은 상기 제1PCB를 통해 상기 제1스택 연결 솔더 볼들 중에서 대응되는 스택 연결 솔더 볼들에 접속되는 모바일 컴퓨팅 장치.
  18. 제17항에 있어서,
    상기 시스템 보드는 접지 라인을 포함하고,
    상기 제1공급 전압들은 작동 전압들과 접지 전압을 포함하고,
    상기 제1스택 연결 솔더 볼들 중에서 상기 접지 전압에 관련된 연결 솔더 볼은 상기 제1PCB를 통해 상기 접지 라인에 접속되고,
    상기 작동 전압들은 상기 제1PCB를 통해 상기 제1스택 연결 솔더 볼들 중에서 해당하는 연결 솔더 볼들로 공급되는 모바일 컴퓨팅 장치.
  19. 삭제
  20. 삭제
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