KR20190067839A - 오버몰드 구조를 갖는 양면 라디오-주파수 패키지 - Google Patents

오버몰드 구조를 갖는 양면 라디오-주파수 패키지 Download PDF

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KR20190067839A
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KR
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overmold
solder balls
mold connections
sided
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KR1020197012988A
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하워드 이. 첸
로버트 프란시스 다르보
호앙 몽 뉘엔
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스카이워크스 솔루션즈, 인코포레이티드
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    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/107—Indirect electrical connections, e.g. via an interposer, a flexible substrate, using TAB
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    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
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    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49805—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
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    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
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    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
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Abstract

하나 이상의 컴포넌트들을 수납하도록 구성된 패키징 기판을 포함하는 패키징된 라디오-주파수 디바이스가 개시되고, 패키징 기판은 제1 면 및 제2 면을 포함한다. 차폐된 패키지는 패키징 기판의 제1 면 상에서 구현될 수도 있고, 차폐된 패키지는 제1 회로 및 제1 오버몰드 구조체를 포함할 수도 있고, 차폐된 패키지는 제1 회로의 적어도 부분에 대한 라디오-주파수 차폐를 제공하도록 구성될 수도 있다. 관통-몰드 접속들의 세트는 패키징 기판의 제2 면 상에서 구현될 수도 있고, 관통-몰드 접속들의 세트는 패키징 기판의 제2 면 상에서 장착 용적을 정의할 수도 있다. 디바이스는 장착 용적 내에서 구현된 컴포넌트, 및 컴포넌트 또는 관통-몰드 접속들의 세트 중의 하나 이상을 실질적으로 봉지화하는 제2 오버몰드 구조체를 포함할 수도 있다.

Description

오버몰드 구조체를 갖는 양면 라디오-주파수 패키지
관련 출원(들)에 대한 상호-참조
이 출원은 [DUAL-SIDED RADIO-FREQUENCY PACKAGE WITH OVERMOLD STRUCTURE]라는 명칭으로 2016년 10월 4일자로 출원된 미국 가출원 제62/404,015호, 및 [RADIO-FREQUENCY DEVICE WITH DUAL-SIDED OVERMOLD STRUCTURE]라는 명칭으로 2016년 10월 4일자로 출원된 미국 가출원 제62/404,022호, 및 [CIRCUITS AND METHODS RELATED TO RADIO-FREQUENCY DEVICES WITH DUAL-SIDED OVERMOLD STRUCTURE]라는 명칭으로 2016년 10월 4일자로 출원된 미국 가출원 제62/404,029호에 대한 우선권을 주장하고, 그 각각의 개시내용은 이로써, 그 전체적으로 본원에 참조로 명백히 포함된다.
본 개시내용은 일반적으로 회로 디바이스들의 패키징에 관한 것이다.
본 개시내용은 라디오-주파수(radio-frequency)(RF) 모듈들과 같은 패키징된 전자 모듈들의 제작에 관한 것이다. 라디오-주파수(RF) 애플리케이션들에서, RF 회로들 및 관련된 디바이스들은 패키징된 모듈에서 구현될 수 있다. 이러한 패키징된 모듈은 그 다음으로, 전화 보드(phone board)와 같은 회로 보드 상에서 장착될 수 있다.
일부 구현예들에 따르면, 본 개시내용은 패키징된 라디오-주파수(RF) 디바이스에 관한 것이다. 패키징된 라디오-주파수 디바이스는 하나 이상의 컴포넌트(component)들을 수납하도록 구성된 패키징 기판 - 패키징 기판은 제1 면 및 제2 면을 포함함 - 을 포함한다. 패키징된 라디오-주파수 디바이스는 패키징 기판의 제1 면 상에서 구현된 차폐된 패키지(shielded package) - 차폐된 패키지는 제1 회로 및 제1 오버몰드 구조체(overmold structure)를 포함하고, 차폐된 패키지는 제1 회로의 적어도 부분에 대한 라디오-주파수 차폐를 제공하도록 구성됨 - 를 또한 포함한다. 패키징된 라디오-주파수 디바이스는 패키징 기판의 제2 면 상에서 구현된 관통-몰드 접속(through-mold connection)들의 세트 - 관통-몰드 접속들의 세트는 패키징 기판의 제2 면 상에서 장착 용적(mounting volume)을 정의함 -, 장착 용적 내에서 구현된 컴포넌트, 및 컴포넌트 또는 관통-몰드 접속들의 세트 중의 하나 이상을 실질적으로 봉지화(encapsulate)하는 제2 오버몰드 구조체를 더 포함한다.
일부 실시예들에서, 관통-몰드 접속들의 세트의 적어도 부분은 제2 오버몰드 구조체를 통해 노출된다. 일부 실시예들에서, 관통-몰드 접속들의 세트는 금속성 재료(metallic material)를 포함한다. 일부 실시예들에서, 관통-몰드 접속들의 세트는 패키징된 라디오-주파수 디바이스가 회로 보드 상에서 장착되는 것을 허용하도록 구성된 필러(pillar)들의 세트를 포함한다. 일부 실시예들에서, 패키징 기판의 제1 및 제2 면들은 패키징된 라디오-주파수 디바이스가 회로 보드 상에서 장착되도록 배향될 때에 각각 상부 및 하부 면들에 대응한다. 일부 실시예들에서, 관통-몰드 접속들의 세트는 패키징된 라디오-주파수 디바이스가 회로 보드 상에서 장착되는 것을 허용하도록 구성된 볼 그리드 어레이(ball grid array)를 포함한다.
일부 실시예들에서, 볼 그리드 어레이는 패키징 기판의 하부 면 상에서 장착된 컴포넌트를 부분적으로 또는 완전히 둘러싸도록 배열된 솔더 볼(solder ball)들의 제1 그룹을 포함한다. 일부 실시예들에서, 볼 그리드 어레이는 솔더 볼들의 제1 그룹을 부분적으로 또는 완전히 둘러싸도록 배열된 솔더 볼들의 제2 그룹을 더 포함한다. 일부 실시예들에서, 솔더 볼들의 제1 그룹의 적어도 일부는 제1 회로의 입력 및 출력 노드들에 전기적으로 접속된다. 일부 실시예들에서, 솔더 볼들의 제2 그룹의 각각은 패키징 기판 내의 접지 평면에 전기적으로 접속된다.
일부 실시예들에서, 솔더 볼들의 제1 그룹은 패키징 기판의 하부 면 상에서 장착된 컴포넌트 주위의 직사각형 주연부(perimeter)를 형성한다. 일부 실시예들에서, 솔더 볼들의 제2 그룹은 솔더 볼들의 제1 그룹 주위의 직사각형 주연부를 형성한다.
일부 실시예들에서, 패키징 기판은 라미네이트 기판(laminate substrate)을 포함한다. 일부 실시예들에서, 패키징 기판은 세라믹 기판(ceramic substrate)을 포함한다. 일부 실시예들에서, 세라믹 기판은 저온 동시 소성 세라믹 기판(low-temperature co-fired ceramic substrate)을 포함한다.
일부 실시예들에서, 제1 오버몰드 구조체는 제1 회로를 실질적으로 봉지화한다. 일부 실시예들에서, 차폐된 패키지는 제1 오버몰드 구조체 상에서 구현된 상부 전도성 층 - 상부 전도성 층은 패키징 기판 내의 접지 평면에 전기적으로 접속됨 - 을 더 포함한다. 일부 실시예들에서, 상부 전도성 층과 접지 평면 사이의 전기적 접속은 제1 오버몰드 구조체 내의 하나 이상의 전도체들을 통해 달성된다.
일부 실시예들에서, 하나 이상의 전도체들은 제1 회로의 적어도 부분에 대한 RF 차폐 기능성을 제공하기 위하여 제1 회로에 대하여 배열된 차폐 와이어본드(shielding wirebond)들을 포함한다. 일부 실시예들에서, 하나 이상의 전도체들은 패키징 기판 상에서 장착된 하나 이상의 표면-장착 기술 디바이스(surface-mount technology device)들 - 하나 이상의 표면-장착 기술 디바이스들은 제1 회로의 적어도 부분에 대한 라디오-주파수 차폐 기능성을 제공하기 위하여 제1 회로에 대하여 배열됨 - 을 포함한다.
일부 실시예들에서, 상부 전도성 층과 접지 평면 사이의 전기적 접속은 제1 오버몰드 구조체의 하나 이상의 면들 상에서 구현된 등각 전도성 코팅(conformal conductive coating)을 통해 달성된다. 일부 실시예들에서, 등각 전도성 코팅은 패키징 기판의 대응하는 하나 이상의 면들로 연장된다.
일부 실시예들에서, 패키징 기판은 등각 전도성 코팅과의 전기적 접속을 형성하기 위하여 각각이 패키징 기판의 대응하는 면에서 노출된 부분을 가지는 하나 이상의 전도성 피처(conductive feature)들 - 각각의 전도성 피처는 기판 패키징 내의 접지 평면에 추가로 접속됨 - 을 포함한다.
일부 실시예들에서, 상부 전도성 층은 등각 전도성 층이다. 일부 실시예들에서, 등각 전도성 층은 제1 오버몰드 구조체의 모두 4 개의 측부들 및 패키징 기판의 모두 4 개의 측부들을 실질적으로 커버(cover)한다. 일부 실시예들에서, 등각 전도성 코팅은 제1 오버몰드 구조체의 하나 이상의 면들 상에서 구현된다. 일부 실시예들에서, 등각 전도성 층은 제1 오버몰드 구조체의 모두 4 개의 측부들을 실질적으로 커버한다.
일부 실시예들에서, 컴포넌트는 표면-장착 기술 디바이스를 포함한다. 일부 실시예들에서, 표면-장착 기술 디바이스는 수동형 디바이스 또는 능동형 라디오-주파수 디바이스를 포함한다. 일부 실시예들에서, 컴포넌트는 다이(die)를 포함한다. 일부 실시예들에서, 다이는 반도체 다이를 포함한다. 일부 실시예들에서, 반도체 다이는 제1 회로에 의한 라디오-주파수 신호들의 프로세싱을 용이하게 하도록 구성된다.
본 개시내용은 또한, 무선 디바이스에 관한 것이다. 무선 디바이스는 복수의 패키징된 모듈들을 수납하도록 구성된 회로 보드를 포함한다. 무선 디바이스는 회로 보드 상에서 장착된 차폐된 라디오-주파수 모듈 - 라디오-주파수 모듈은 복수의 컴포넌트들을 수납하도록 구성된 패키징 기판을 포함하고, 패키징 기판은 제1 면 및 제2 면을 포함하고, 라디오-주파수 모듈은 패키징 기판의 제1 면 상에서 구현된 차폐된 패키지를 더 포함하고, 차폐된 패키지는 제1 회로 및 제1 오버몰드 구조체를 포함하고, 차폐된 패키지는 제1 회로의 적어도 부분에 대한 라디오-주파수 차폐를 제공하도록 구성되고, 라디오-주파수 모듈은 패키징 기판의 제2 면 상에서 구현된 관통-몰드 접속들의 세트를 더 포함하고, 관통-몰드 접속들의 세트는 패키징 기판의 제2 면 상에서 장착 용적을 정의하고, 라디오-주파수 모듈은 장착 용적 내에서 구현된 컴포넌트, 및 컴포넌트 또는 관통-몰드 접속들의 세트 중의 하나 이상을 실질적으로 봉지화하는 제2 오버몰드 구조체를 더 포함함 - 을 더 포함한다.
본 개시내용은 또한, 패키징된 라디오-주파수(RF) 디바이스들을 제조하기 위한 방법에 관한 것이다. 방법은 복수의 컴포넌트들을 수납하도록 구성된 패키징 기판 - 패키징 기판은 제1 면 및 제2 면을 포함함 - 을 제공하는 단계를 포함한다. 방법은 패키징 기판의 제1 면 상에서 차폐된 패키지 - 차폐된 패키지는 제1 회로 및 제1 오버몰드 구조체를 포함하고, 차폐된 패키지는 제1 회로의 적어도 부분에 대한 RF 차폐를 제공하도록 구성됨 - 를 형성하는 단계를 더 포함한다. 방법은 패키징 기판의 제2 면 상에서 컴포넌트를 장착하는 단계, 및 관통-몰드 접속들의 세트가 컴포넌트에 대하여 위치결정되도록, 패키징 기판의 제2 면 상에서 관통-몰드 접속들의 세트를 배열하는 단계를 더 포함한다. 방법은 컴포넌트 및 관통-몰드 접속들의 세트 상부에 제2 오버몰드 구조체를 형성하는 단계, 및 제2 오버몰드 구조체의 부분을 제거하는 단계를 또한 포함한다.
일부 실시예들에서, 제2 오버몰드 구조체의 부분을 제거하는 단계는 제2 오버몰드 구조체의 부분을 절제(ablate)하는 단계를 포함한다. 일부 실시예들에서, 제2 오버몰드 구조체의 부분을 절제하는 단계는 제2 오버몰드 구조체를 통해 관통-몰드 접속들의 세트를 노출시킨다. 일부 실시예들에서, 제2 오버몰드 구조체의 부분을 제거하는 단계는 관통-몰드 접속들의 세트의 부분들을 제거하는 단계를 포함한다. 일부 실시예들에서, 제2 오버몰드 구조체의 부분을 제거하는 단계는 관통-몰드 접속들의 세트로부터 오버몰드 재료의 막을 제거하는 단계를 포함한다. 일부 실시예들에서, 제2 오버몰드 구조체의 부분을 제거하는 단계는 관통-몰드 접속들의 세트를 둘러싸는 에어리어(area)들에서의 오버몰드 재료를 제거하는 단계를 포함한다.
일부 실시예들에서, 제1 오버몰드 구조체는 제1 회로를 실질적으로 봉지화한다. 일부 실시예들에서, 관통-몰드 접속들의 세트는 금속성 재료를 포함한다. 일부 실시예들에서, 관통-몰드 접속들의 세트는 패키징된 RF 디바이스가 회로 보드 상에서 장착되는 것을 허용하도록 구성된다. 일부 실시예들에서, 관통-몰드 접속들의 세트를 배열하는 단계는 패키징 기판의 하부 면 상에서 장착된 컴포넌트를 부분적으로 또는 완전히 둘러싸기 위하여 관통-몰드 접속들의 제1 그룹을 배열하는 단계를 포함한다. 일부 실시예들에서, 관통-몰드 접속들의 세트를 배열하는 단계는 관통-몰드 접속들의 제1 그룹을 부분적으로 또는 완전히 둘러싸기 위하여 관통-몰드 접속들의 제2 그룹을 배열하는 단계를 더 포함한다.
일부 실시예들에서, 방법은 관통-몰드 접속들의 제1 그룹의 적어도 일부를 제1 회로의 입력 및 출력 노드들에 전기적으로 접속하는 단계를 더 포함한다. 일부 실시예들에서, 방법은 관통-몰드 접속들의 제2 그룹의 적어도 일부를 패키징 기판 내의 접지 평면에 전기적으로 접속하는 단계를 더 포함한다.
일부 실시예들에서, 패키징 기판은 라미네이트 기판을 포함한다. 일부 실시예들에서, 패키징 기판은 세라믹 기판을 포함한다. 일부 실시예들에서, 세라믹 기판은 저온 동시 소성 세라믹(low-temperature co-fired ceramic)(LTCC) 기판을 포함한다.
본 개시내용은 또한, 패키징된 라디오-주파수(RF) 디바이스들을 제조하기 위한 방법에 관한 것이다. 방법은 패키징 기판 패널 - 패키징 기판 패널은 제1 면 및 제2 면을 포함함 - 에 유닛들의 어레이를 제공하는 단계, 및 패키징된 패널을 산출하기 위하여, 그리고 각각의 유닛이 제1 회로 및 제1 오버몰드 구조체를 포함하도록, 패키징 기판 패널의 제1 면 상에서 패키지를 형성하는 단계를 포함한다. 방법은 양면 패널을 산출하기 위하여 패키징 기판의 제2 면 - 패키징 기판의 제2 면은 제2 컴포넌트 및 제2 오버몰드 구조체를 포함함 - 상에서 적어도 하나의 프로세싱 동작을 수행하는 단계를 더 포함한다. 방법은 복수의 개별적인 양면 패키지들을 산출하기 위하여 양면 패널을 싱귤레이팅(singulating)하는 단계, 및 등각 차폐 층이 개별적인 양면 패키지의 상부 표면 및 적어도 하나의 측벽을 커버하도록, 프레임에서 배열된 개별적인 양면 패키지들의 각각에 대한 등각 차폐 층을 형성하는 단계를 또한 포함한다.
일부 실시예들에서, 제2 면 상에서의 적어도 하나의 프로세싱 동작은 패키징 기판의 제2 면 상에서 각각의 유닛에 대한 컴포넌트를 장착하는 단계를 포함한다. 일부 실시예들에서, 제2 면 상에서의 적어도 하나의 프로세싱 동작은 패키징 기판의 제2 면 상의 컴포넌트에 대하여 각각의 유닛에 대한 관통-몰드 접속들의 세트를 배열하는 단계를 더 포함한다. 일부 실시예들에서, 제2 면 상에서의 적어도 하나의 프로세싱 동작은 컴포넌트 및 관통-몰드 접속들의 세트 상부에 제2 오버몰드 구조체를 형성하는 단계를 더 포함한다. 일부 실시예들에서, 제2 면 상에서의 적어도 하나의 프로세싱 동작은 제2 오버몰드 구조체의 부분을 제거하는 단계를 더 포함한다.
일부 실시예들에서, 제2 오버몰드 구조체의 부분을 제거하는 단계는 제2 오버몰드 구조체의 부분을 절제하는 단계를 포함한다. 일부 실시예들에서, 제2 오버몰드 구조체의 부분을 절제하는 단계는 제2 오버몰드 구조체를 통해 관통-몰드 접속들의 세트를 노출시킨다. 일부 실시예들에서, 제2 오버몰드 구조체의 부분을 제거하는 단계는 관통-몰드 접속들의 세트의 부분들을 제거하는 단계를 포함한다. 일부 실시예들에서, 제2 오버몰드 구조체의 부분을 제거하는 단계는 관통-몰드 접속들의 세트로부터 오버몰드 재료의 막을 제거하는 단계를 포함한다. 일부 실시예들에서, 제2 오버몰드 구조체의 부분을 제거하는 단계는 관통-몰드 접속들의 세트를 둘러싸는 에어리어들에서의 오버몰드 재료를 제거하는 단계를 포함한다.
일부 실시예들에서, 관통-몰드 접속들의 세트는 볼 그리드 어레이(ball grid array)(BGA)를 포함한다. 일부 실시예들에서, 등각 차폐 층은 개별적인 양면 패키지의 측벽들의 전부를 실질적으로 커버한다. 일부 실시예들에서, 개별적인 양면 패키지들의 각각은 테이프(tape)에 의해 프레임 상에서 유지된다. 일부 실시예들에서, 등각 차폐 층의 형성은 스퍼터 퇴적 프로세스(sputter deposition process)를 포함한다.
일부 실시예들에서, 프레임은 직사각형 어레이에서 개별적인 양면 패키지들을 유지하도록 구성된 직사각형 형상을 가진다. 일부 실시예들에서, 프레임은 스퍼터 퇴적 프로세스를 위하여 적합한 웨이퍼-유사 포맷(wafer-like format)을 가진다. 일부 실시예들에서, 개별적인 양면 패키지들은 웨이퍼-유사 프레임 상의 선택된 링 영역에서 배열된다.
본 개시내용은 패키징된 라디오-주파수(RF) 디바이스들을 제조하기 위한 방법에 관한 것이다. 방법은 복수의 컴포넌트들을 수납하도록 구성된 패키징 기판 - 패키징 기판은 제1 면 및 제2 면을 포함함 - 을 제공하는 단계, 및 패키징 기판의 제1 면 상에서 차폐된 패키지 - 차폐된 패키지는 제1 회로 및 제1 오버몰드 구조체를 포함하고, 차폐된 패키지는 제1 회로의 적어도 부분에 대한 RF 차폐를 제공하도록 구성됨 - 를 형성하는 단계를 포함한다. 방법은 패키징 기판의 제2 면 상에서 부품을 장착하는 단계, 및 컴포넌트 상부에 제2 오버몰드 구조체를 형성하는 단계를 더 포함한다. 방법은 제2 오버몰드 구조체에서 공동(cavity)들의 세트 - 공동들의 세트는 컴포넌트에 대하여 위치결정됨 - 를 형성하는 단계, 및 제2 오버몰드 구조체에서의 공동들의 세트에서 관통-몰드 접속들의 세트를 형성하는 단계를 포함한다.
일부 실시예들에서, 차폐된 패키지는 제1 회로를 실질적으로 봉지화하는 제2 오버몰드 구조체를 포함한다. 일부 실시예들에서, 관통-몰드 접속들의 세트는 금속성 재료를 포함한다. 일부 실시예들에서, 관통-몰드 접속들의 세트는 패키징된 RF 디바이스가 회로 보드 상에서 장착되는 것을 허용하도록 구성된다.
일부 실시예들에서, 공동들의 세트를 형성하는 단계는 패키징 기판의 하부 면 상에서 장착된 컴포넌트를 부분적으로 또는 완전히 둘러싸기 위하여 공동들 비아(via)들의 제1 그룹을 형성하는 단계를 포함한다. 일부 실시예들에서, 공동들의 세트를 형성하는 단계는 공동들의 제1 그룹을 부분적으로 또는 완전히 둘러싸기 위하여 공동들의 제2 그룹을 형성하는 단계를 더 포함한다. 일부 실시예들에서, 방법은 관통-몰드 접속들의 세트의 적어도 일부를 패키징 기판 내의 접지 평면에 전기적으로 접속하는 단계를 더 포함한다. 일부 실시예들에서, 방법은 관통-몰드 접속들의 세트 상에서 추가적인 전도성 재료를 형성하는 단계를 더 포함한다.
일부 실시예들에서, 패키징 기판은 라미네이트 기판을 포함한다. 일부 실시예들에서, 패키징 기판은 세라믹 기판을 포함한다. 일부 실시예들에서, 세라믹 기판은 저온 동시 소성 세라믹(LTCC) 기판을 포함한다.
본 개시내용은 또한, 패키징된 라디오-주파수(RF) 디바이스들을 제조하기 위한 방법에 관한 것이다. 방법은 패키징 기판 패널 - 패키징 기판 패널은 제1 면 및 제2 면을 포함함 - 에 유닛들의 어레이를 제공하는 단계, 및 패키징된 패널을 산출하기 위하여, 그리고 각각의 유닛이 제1 회로 및 제1 오버몰드 구조체를 포함하도록, 패키징 기판 패널의 제1 면 상에서 패키지를 형성하는 단계를 포함한다. 방법은 양면 패널을 산출하기 위하여 패키징 기판의 제2 면 - 패키징 기판의 제2 면은 제2 컴포넌트 및 제2 오버몰드 구조체를 포함함 - 상에서 적어도 하나의 프로세싱 동작을 수행하는 단계, 및 복수의 개별적인 양면 패키지들을 산출하기 위하여 양면 패널을 싱귤레이팅하는 단계를 더 포함한다.
일부 실시예들에서, 방법은 등각 차폐 층이 개별적인 양면 패키지의 상부 표면 및 적어도 하나의 측벽을 커버하도록, 프레임에서 배열된 개별적인 양면 패키지들의 각각에 대한 등각 차폐 층을 형성하는 단계를 더 포함한다.
일부 실시예들에서, 제2 면 상에서의 적어도 하나의 프로세싱 동작은 패키징 기판의 제2 면 상에서 각각의 유닛에 대한 컴포넌트를 장착하는 단계를 포함한다. 일부 실시예들에서, 제2 면 상에서의 적어도 하나의 프로세싱 동작은 컴포넌트 상부에 제2 오버몰드 구조체를 형성하는 단계를 더 포함한다. 일부 실시예들에서, 제2 면 상에서의 적어도 하나의 프로세싱 동작은 제2 오버몰드 구조체에서 공동들의 세트 - 공동들의 세트는 컴포넌트에 대하여 위치결정됨 - 를 형성하는 단계를 더 포함한다. 일부 실시예들에서, 제2 면 상에서의 적어도 하나의 프로세싱 동작은 제2 오버몰드 구조체에서의 공동들의 세트에서 관통-몰드 접속들의 세트를 형성하는 단계를 더 포함한다.
일부 실시예들에서, 관통-몰드 접속들의 세트는 볼 그리드 어레이(BGA)를 포함한다. 일부 실시예들에서, 등각 차폐 층은 개별적인 양면 패키지의 측벽들의 전부를 실질적으로 커버한다. 일부 실시예들에서, 개별적인 양면 패키지들의 각각은 테이프에 의해 프레임 상에서 유지된다. 일부 실시예들에서, 등각 차폐 층의 형성은 스퍼터 퇴적 프로세스를 포함한다.
일부 실시예들에서, 프레임은 직사각형 어레이에서 개별적인 양면 패키지들을 유지하도록 구성된 직사각형 형상을 가진다. 일부 실시예들에서, 프레임은 스퍼터 퇴적 프로세스를 위하여 적합한 웨이퍼-유사 포맷을 가진다. 일부 실시예들에서, 개별적인 양면 패키지들은 웨이퍼-유사 프레임 상의 선택된 링 영역에서 배열된다.
도 1은 일부 구현예들에 따라, 차폐된 패키지 및 그것에 장착된 하부 컴포넌트를 가지는 양면 패키지를 예시한다.
도 2는 일부 구현예들에 따라, 차폐된 패키지 및 차폐된 패키지의 하면 상에서 정의된 용적 내에 장착된 하나 이상의 하부 컴포넌트들을 가지는 양면 패키지를 예시한다.
도 3은 일부 구현예들에 따라, 배선-차폐된 패키지로서의 차폐된 패키지를 예시한다.
도 4는 일부 구현예들에 따라, 상부 전도성 층과 패키징 기판 내의 접지 평면 사이의 전기적 접속을 제공하는 비-배선 컴포넌트(non-wire component)를 가지는 차폐된 패키지를 예시한다.
도 5는 일부 구현예들에 따라, 패키징 기판 내의 접지 평면에 전기적으로 접속되는 등각 전도성 층을 가지는 차폐된 패키지를 예시한다.
도 6a는 일부 구현예들에 따라, 양면 패키지의 측면도를 예시한다.
도 6b는 일부 구현예들에 따라, 양면 패키지의 하면도를 예시한다.
도 6c는 일부 구현예들에 따라, 차폐 기능성을 제공하도록 구성된 양면 패키지의 측면도를 예시한다.
도 6d는 일부 구현예들에 따라, 차폐 기능성을 제공하도록 구성된 양면 패키지의 하면도를 예시한다.
도 7a는 일부 구현예들에 따라, BGA-장착된 디바이스 및 솔더 볼들을 구현하는 양면 패키지를 예시한다.
도 7b는 일부 구현예들에 따라, BGA-장착된 디바이스 및 필러들을 구현하는 양면 패키지를 예시한다.
도 8a는 일부 구현예들에 따라, 복수의 하부 컴포넌트들을 구현하는 양면 패키지를 예시한다.
도 8b는 일부 구현예들에 따라, 복수의 하부 컴포넌트들을 구현하는 양면 패키지를 예시한다.
도 9a 내지 도 9l은 일부 구현예들에 따라, 양면 패키지들을 구현하기 위한 제작 프로세스들의 다양한 스테이지들을 예시한다.
도 10a 내지 도 10l은 일부 구현예들에 따라, 양면 패키지들을 구현하기 위한 제작 프로세스들의 다양한 스테이지들을 예시한다.
도 11a 내지 도 11m은 일부 구현예들에 따라, 양면 패키지들을 구현하기 위한 제작 프로세스들의 다양한 스테이지들을 예시한다.
도 12a 내지 도 12f는 일부 구현예들에 따라, 양면 패키지들을 구현하기 위한 제작 프로세스들의 다양한 스테이지들을 예시한다.
도 13a 내지 도 13c는 일부 구현예들에 따라, 등각 차폐를 갖지 않는 양면 패키지들을 형성하는 다양한 스테이지들을 예시한다.
도 14a 내지 도 14d는 일부 구현예들에 따라, 프레임 캐리어를 갖는 개별적인 패키지들을 프로세싱하는 다양한 스테이지들을 예시한다.
도 15는 일부 구현예들에 따라, 패키징 기판 상에서 장착된 하나 이상의 표면-장착 기술 디바이스들을 가지는 양면 패키지를 예시한다.
도 16은 일부 구현예들에 따라, 패키징 기판 상에서 장착된 하나 이상의 표면-장착 기술 디바이스들을 가지는 또 다른 양면 패키지를 예시한다.
도 17은 일부 구현예들에 따라, 패키징 기판 상에서 장착된 하나 이상의 표면-장착 기술 디바이스들을 가지는 또 다른 양면 패키지를 예시한다.
도 18a는 일부 구현예들에 따라, 양면 패키지의 하면의 하향식(top-down) 사시도를 예시한다.
도 18b는 일부 구현예들에 따라, 양면 패키지의 하면의 하향식 사시도를 예시한다.
도 18c는 일부 구현예들에 따라, 양면 패키지의 하면의 부분의 상향식(bottom-up) 클로즈업(close-up) 사시도를 예시한다.
도 19는 일부 구현예들에 따라, 다이버시티 수신 모듈(diversity receive module)로서 구현된 양면 패키지를 예시한다.
도 20은 일부 구현예들에 따라, 무선 디바이스에서 구현된 양면 패키지를 예시한다.
본원에서 제공된 주제들은 만약 있다면, 오직 편리성을 위한 것이고, 청구된 발명의 범위 또는 의미에 반드시 영향을 주는 것은 아니다.
본 개시내용은 라디오-주파수(RF) 모듈들과 같은 패키징된 전자 모듈들의 제작에 관한 것이다. 라디오-주파수(RF) 애플리케이션들에서, RF 회로들 및 관련된 디바이스들은 패키징된 모듈에서 구현될 수 있다. 이러한 패키징된 모듈은 그 다음으로, 전화 보드(phone board)와 같은 회로 보드 상에서 장착될 수 있다.
도 1은 차폐된 패키지(102) 및 그것에 장착된 하부 컴포넌트(104)를 가지는 양면 패키지(100)를 도시한다. 설명의 목적을 위하여, 차폐된 패키지(102)의 하부 면은 전화 보드와 같은 회로 보드 상으로 장착되어야 하는 패키징 기판의 면(103)을 포함할 수 있다. 도 1에서 별도로 도시되지 않지만, 차폐된 패키지(102)는 (도 1에서 도시된 바와 같이 배향될 때) 이러한 패키징 기판 및 그 상부 면 상에서 장착된 하나 이상의 상부 컴포넌트들을 포함할 수 있다는 것이 이해될 것이다. 따라서, 양면 속성은 기판 상부에 장착된 이러한 상부 컴포넌트(들) 및 기판 하부에 장착된 하부 컴포넌트(들)를 포함할 수 있다.
설명의 목적을 위하여, 하부 컴포넌트는 기판 및/또는 회로 보드 상에서 장착될 수 있는 임의의 디바이스를 포함할 수 있다는 것이 이해될 것이다. 이러한 디바이스는 RF 신호들의 프로세싱을 용이하게 하는 능동형 라디오-주파수(RF) 디바이스 또는 수동형 디바이스일 수 있다. 비-제한적인 예들로서, 이러한 디바이스는 반도체 다이와 같은 다이, 집적된 수동형 디바이스(integrated passive device)(IPD), 표면-장착 기술(surface-mount technology)(SMT) 디바이스 등을 포함할 수 있다. 일부 실시예들에서, 본원에서 설명된 바와 같은 하부 컴포넌트는 예를 들어, 기판을 통해 하나 이상의 상부 컴포넌트에 전기적으로 결합될 수 있다.
도 2는 일부 실시예들에서, 하나 이상의 하부 컴포넌트들이 일반적으로, 차폐된 패키지의 하면 상에서 정의된 용적 내에서 차폐된 패키지 하부에 장착될 수 있다는 것을 도시한다. 하나의 실시예에서, 관통-몰드 접속들(예컨대, 하나 이상의 관통-몰드 접속들)의 세트는 차폐된 패키지(102)의 하면(예컨대, 도 1에서 예시된 면(103)) 상에서 구현될 수도 있고, 형성될 수도 있고, 위치될 수도 있고, 및/또는 위치결정될 수도 있다. 관통-몰드 접속들의 세트는 차폐된 패키지(102)의 하면 상에서 용적을 정의할 수도 있다. 도 2에서, 차폐된 패키지(102) 하부의 용적(108)은 차폐된 패키지(102)의 하면 및 볼 그리드 어레이(BGA)의 솔더 볼들(106)에 의해 정의되도록 도시된다. BGA는 관통-몰드 접속들의 세트일 수도 있다. 예를 들어, BGA의 각각의 솔더 볼(106)은 관통-몰드 접속들의 세트에서의 관통-몰드 접속일 수도 있다. 관통-몰드 접속들의 다른 예들은 솔더 볼들, 필러들, 열(column)들, 포스트(post)들, 페데스탈(pedestal)들 등을 포함하지만, 이것으로 제한되지는 않는다. 본원에서 설명된 관통-몰드 접속들은 컨택 피처(contact feature)들로서 또한 지칭될 수도 있다. 솔더 볼들(106)은 양면 패키지(100)가 전화 보드와 같은 회로 보드(110) 상에서 장착되는 것을 허용하도록 도시된다. 솔더 볼들(106)은 회로 보드(110)에 장착될 때, 회로 보드(110)의 상부 표면과 하부 컴포넌트(104)를 위한 차폐된 패키지(102)의 하부 표면 사이에서 충분한 수직 공간이 있도록 구성될 수 있다. 도 2에서 예시된 바와 같이, 용적(108)은 오버몰드(105)로 적어도 부분적으로 충전된다. 오버몰드(105)는 하부 컴포넌트(104)를 실질적으로 봉지화한다. 하나의 실시예에서, 솔더 볼들(106)의 적어도 부분은 오버몰드(105)를 통해 노출될 수도 있다. 솔더 볼들(106)의 적어도 부분을 노출시키는 것은 오버몰드(105)를 통한 접속(예컨대, 전기적 및/또는 열적 접속)을 제공할 수도 있다. 예를 들어, 솔더 볼들(106)은 하부 컴포넌트(104) 및/또는 차폐 패키지(102)에서의 컴포넌트들로의 접속(예컨대, 전기적 접속)을 제공할 수도 있다. 하나의 실시예에서, 솔더(또는 다른 전도성 재료)는 회로 보드(110)와의 접속(예컨대, 전기적 접속)을 형성하기 위하여 솔더 볼들(106)의 노출된 부분에 도포(apply)될 수도 있다. 오버몰드(105)는 오버몰드 구조체로서 또한 지칭될 수도 있다. 하나의 실시예에서, 오버몰드(105) 및/또는 솔더 볼들(106)(예컨대, 솔더 볼들(106)의 노출된 부분들)은 랜드 그리드 어레이(land grid array)(LGA) 유형/스타일 패키지를 형성할 수도 있다.
솔더 볼(106)의 클로즈업 도면은 도 2에서 또한 예시된다. 솔더 볼(106)의 클로즈업 도면에서 예시된 바와 같이, 차폐된 패키지의 하단은 패드(pad)(115)를 포함한다. 패드(115)는 솔더 볼(106)과 차폐 패키지(102)의 컴포넌트들 및/또는 하부 컴포넌트(104) 사이의 전기적 및/또는 열적 전도성을 제공할 수도 있는 금속성 패드(또는 일부 다른 재료)일 수도 있다. 솔더 마스크(solder mask)(114)는 솔더 볼(106)이 형성될 수도 있는 위치를 정의하기 위하여 패드(115)의 부분들 상부에 퇴적될 수도 있다. 솔더 볼(106)은 패드(115) 및 솔더 마스크(114) 상부에 형성(예컨대, 구현, 형성, 낙하 등)될 수도 있다.
양면 패키지(100)는 솔더 볼(106)을 이용하여 회로 보드(110) 상에서 설치될 수도 있다. 솔더 볼(106)은 접속(116)을 통해 회로 보드(110)에 부착될 수도 있다(예컨대, 회로 보드(110)에 설치, 장착, 고정될 수도 있는 등과 같음). 솔더 볼(106)의 클로즈업 도면에서 예시된 바와 같이, 접속(116)은 솔더 재료(121) 및 패드(119)를 포함할 수도 있다. 솔더 재료(121)는 양면 패키지(100)가 회로 보드에 부착될 때에 패드(119) 상으로 퇴적/용융되는 솔더 볼(106)로부터의 솔더 재료일 수도 있다. 예를 들어, 리플로우(reflow) 프로세스 동안에, 솔더 재료(121)를 형성하기 위한 솔더 볼(106)의 적어도 부분을 용융시키기 위하여 열이 가해질 수도 있다. 솔더 재료(121)는 솔더 볼(106) 상부에 형성되고, 구현되고, 퇴적되는 등과 같은 추가적인 재료를 또한 포함할 수도 있다. 예를 들어, 솔더 재료(121)는 도 13b 및 도 13c에서 예시되고 이하에서 더 상세하게 논의된 솔더 재료(118)를 포함할 수도 있다. 패드(119)는 회로 보드(110)의 일부일 수도 있다. 패드(119)는 양면 패키지(100)와 회로 보드(110)에 부착된 다른 컴포넌트들/회로들(도면들에서 예시되지 않음) 사이의 전기적 및/또는 열적 전도성을 제공할 수도 있다. 하나의 실시예에서, 패드(119)는 솔더 재료를 포함할 수도 있다.
도 2에서 예시된 바와 같이, 오버몰드(105)는 (회로 보드(110)를 향해 하향으로 대면하는) 표면(112)을 가진다. 하나의 실시예에서, 표면(112)은 회로 보드(110)의 표면(113)과 접촉하지 않을 수도 있다(예컨대, 물리적으로 터치하지 않을 수도 있음). 도 2에서 예시된 바와 같이, 갭(109)은 표면(112)과 표면(113) 사이에서 존재한다. 하나의 실시예에서, 갭(109)은 플렉싱(flexing) 또는 낙하로 인해 양면 패키지(100)의 선형 변위들이 있을 때에 하부 컴포넌트(104)를 손상으로부터 보호하는 것을 도울 수도 있다. 예를 들어, 갭(109)은 양면 패키지(100)가 회로 보드(100) 상에서 설치될 때에 하부 컴포넌트(104)를 손상으로부터 보호하는 것을 도울 수도 있다(예컨대, 양면 패키지의 설치/장착 동안에, 하부 컴포넌트(104)가 회로 보드(110)의 표면(113)과 접촉하는 것을 방지할 수도 있음). 하부 컴포넌트(104)를 커버하는 오버몰드 재료(105)의 부분은 플렉싱 또는 낙하로 인해 양면 패키지(100)의 선형 변위들이 있을 때에 손상으로부터의 추가적인 보호를 제공할 수도 있다. 예를 들어, 오버몰드 재료(105)는 또한, 하부 컴포넌트(104)가 양면 패키지의 설치/장착 동안에 회로 보드(110)의 표면(113)과 접촉하는 것을 방지할 수도 있다. 또 다른 실시예에서, 갭(109)은 또한, 양면 패키지(100)가 회로 보드(110) 상에서 설치될 때에, 양면 패키지가 프로세스/제조 변동들에 적응하는 것을 허용할 수도 있다. 예를 들어, 상이한 온도들은 양면 패키지의 설치 동안에 솔더 볼(106)을 용융시키기 위하여 이용될 수도 있다. 갭(109)은 솔더 볼(106)의 솔더 재료가 회로 보드(110)의 패드(119)와 적절하게 본딩(bond)하는 것을 여전히 허용하면서 (오버몰드(105)의) 표면(112)과 (회로 보드(110)의) 표면(113) 사이의 충분한 거리를 제공함으로써, 양면 패키지가 적절하게 설치되는 것을 보장하는 것을 도울 수도 있다. 일부 실시예들에서, 오버몰드(105) 및/또는 갭(109)은 컴포넌트(104)가 (회로 보드(110)의) 표면(113)과 접촉하는 것을 방지할 수도 있지만, 양면 패키지(100) 및/또는 컴포넌트(104)는 컴포넌트(104)가 표면(113)과 접촉하더라도 여전히 적절하게 동작/기능할 수도 있다. 예를 들어, 컴포넌트(104)는 회로 보드(110)의 표면(113)과 접촉한 후에도 비손상되고 및/또는 동작가능하게 유지될 수도 있다.
이러한 구성을 가지는 양면 패키지들의 제작에 관련된 예들은 더 상세하게 본원에서 설명된다. 이러한 예들은 솔더 볼들의 맥락에서 설명되지만, 충분한 수직 공간을 제공하는 다른 유형들의 접속 피처들이 또한 사용될 수 있다는 것이 이해될 것이다. 본원에서 개시된 실시에들, 예들, 구성들, 및/또는 구현예들은 솔더 볼들 및/또는 BGA를 지칭할 수도 있지만, 본 기술분야에서의 통상의 기술자는 솔더 볼들 및/또는 BGA가 관통-몰드 접속들의 예들인 것을 이해한다. 본 기술분야에서의 통상의 기술자는 다른 유형들의 관통-몰드 접속들(예컨대, 필러들, 열들 등)이 차폐된 패키지의 하면 상에서 용적을 정의하기 위하여 이용될 수도 있고 오버몰드가 (차폐된 패키지의 하면 상에서의) 용적에서 구현될 수도 있다는 것을 이해한다. 하나의 실시예에서, 관통-몰드 접속(또는 관통-몰드 접속들의 세트)은 차폐된 패키지의 하면 상에서 용적을 정의하기 위하여 이용될 수도 있고 및/또는 표면 위의 차폐된 패키지를 지지하기 위하여 이용될 수도 있는 임의의 구조체 및/또는 컴포넌트일 수도 있다.
BGA를 갖는 양면 패키지들의 예들
도 3 내지 도 6은 BGA들을 가지는 양면 패키지들의 비-제한적인 예들을 도시한다. 도 3 내지 도 5는 사용될 수 있는 차폐된 패키지들의 구성들의 예들을 도시한다. 도 6a 및 도 6b는 구현될 수 있는 BGA 구성의 예를 도시한다. 도 6c 및 도 6d는 구현될 수 있는 필러 기반(예컨대, 포스트, 열) 구성의 예를 도시한다.
도 3은 일부 실시예들에서, 도 2의 차폐된 패키지(102)가 배선-차폐된 패키지(wire-shielded package)(120)일 수 있다는 것을 도시한다. 배선-차폐된 패키지(120)는 패키징 기판(122)(예컨대, 라미네이트 기판) 및 그 상에서 장착된 복수의 컴포넌트들을 포함하도록 도시된다. 예를 들어, 제1 컴포넌트(124)는 패키징 기판(122)의 상부 표면 상에서 장착되는 것으로 도시되고, 컴포넌트(124)와 패키징 기판(122) 사이의 전기적 접속들은 예를 들어, 와이어본드들(128)에 의해 용이하게 될 수 있다. 또 다른 예에서, 제2 컴포넌트(126)는 다이-부착 구성(die-attach configuration)으로 패키징 기판(122)의 상부 표면 상에서 장착되도록 도시된다. 컴포넌트(126)와 패키징 기판(122) 사이의 전기적 접속들은 예를 들어, 다이-부착 피처(die-attach feature)들에 의해 용이하게 될 수 있다.
도 3의 예에서, 복수의 차폐 배선들(130)(예컨대, 차폐 와이어본드들)은 패키징 기판(122) 상부에 제공되도록 도시된다. 이러한 차폐 배선들(130)은 패키징 기판(122) 내의 접지 평면(도시되지 않음)에 전기적으로 접속될 수 있다. 차폐 배선들(130) 뿐만 아니라 장착된 컴포넌트들(124, 126)은 오버몰드(132)에 의해 봉지화되도록 도시된다. 오버몰드(132)의 상부 표면은 차폐 배선들(130)의 상부 부분들을 노출시키도록 구성될 수 있고, 상부 전도성 층(134)은 그 상에서 형성될 수 있다. 따라서, 상부 전도성 층(134), 차폐 배선들(130), 및 접지 평면의 조합은 차폐된 용적 또는 영역을 정의할 수 있다. 이러한 구성은 차폐된 패키지(120)의 내부 및 외부의 영역들 사이에서, 및/또는 차폐된 패키지(120) 내에 양자 모두 있는 영역들 사이에서 차폐 기능성을 제공하도록 구현될 수 있다. 이러한 차폐에 관한 추가적인 세부사항들은 예를 들어, 모든 목적들을 위하여 그 전체적으로 참조로 명백히 편입되는 [SEMICONDUCTOR PACKAGE WITH INTEGRATED INTERFERENCE SHIELDING AND METHOD OF MANUFACTURE THEREOF]라는 명칭의 미국 특허 제8,373,264호에서 발견될 수 있다.
도 3의 예에서, 솔더 볼들(106)의 어레이는 하면 용적을 정의하기 위하여 패키징 기판(122)의 하면 상에서 구현되도록 도시된다. 하부 컴포넌트(104)는 이러한 하면 용적 내에서 장착됨으로써, 양면 패키지(100)를 형성하도록 도시된다. 오버몰드(105)는 솔더 볼들(106)에 의해 형성된(예컨대, BGA와 같은 관통-몰드 접속들의 세트에 의해 형성된) (하부 컴포넌트(104)가 위치되는) 하면 용적에서 형성될 수도 있고 및/또는 구현될 수도 있다. 하나의 실시예에서, 오버몰드(105)는 하부 컴포넌트(104)의 적어도 부분을 봉지화할 수도 있다. 예를 들어, 오버몰드(105)는 하부 컴포넌트(104)를 완전히 또는 부분적으로 봉지화할 수도 있다. 또 다른 실시예에서, 오버몰드(105)는 솔더 볼들(106)(예컨대, 관통-몰드 접속들)의 적어도 부분을 봉지화할 수도 있다. 예를 들어, 오버몰드(105)는 솔더 볼들(106)을 완전히 또는 부분적으로 봉지화할 수도 있다. 도 3에서, 양면 패키지(100)는 전화 보드와 같은 회로 보드(110) 상에서 장착되도록 도시된다. 위에서 논의된 바와 같이, 오버몰드(105) 및/또는 솔더 볼들(106)(예컨대, 솔더 볼들(106)의 노출된 부분들)은 랜드 그리드 어레이(LGA) 유형/스타일 패키지를 형성할 수도 있다. 도 3에서 예시된 바와 같이, 솔더 볼들(106)은 반원형 형상(semicircular shape)을 가질 수도 있다. 예를 들어, 솔더 볼들(106)의 하단 부분은 반원형 형상을 형성하기 위하여 제거될 수도 있다. 솔더 볼들(106)의 반원형 형상은 이하에서 더 상세하게 논의된 바와 같이, 제조 프로세스 동안에 형성될 수도 있다.
도 3에서 예시된 바와 같이, 양면 패키지(100)는 접속들(116)을 통해 회로 보드(110)에 부착될 수도 있다. 솔더 볼들(106) 및 접속들(116)의 클로즈업 도면, 및 (솔더볼들(106) 및 접속들(116)의) 추가적인 세부사항들은 도 2와 함께 위에서 예시/논의된다. 또한, 도 3에서 예시된 바와 같이, 갭(109)은 회로 보드(110)의 표면(112)과 표면(113) 사이에서 존재한다. 갭(109)은 위에서 논의된 바와 같이, 플렉싱 또는 낙하로 인해 양면 패키지(100)의 선형 변위들이 있을 때에 하부 컴포넌트(104)를 손상으로부터 보호하는 것을 도울 수도 있다. 갭(109)은 또한, 위에서 논의된 바와 같이, 양면 패키지(100)가 회로 보드(110) 상에서 설치될 때에, 양면 패키지가 프로세스/제조 변동들에 적응하는 것을 허용할 수도 있다.
도 4는 일부 실시예들에서, 도 2의 차폐된 패키지(102)가 상부 전도성 층(154)과 패키징 기판(142)(예컨대, 라미네이트 기판) 내의 접지 평면(도시되지 않음) 사이의 전기적 접속을 제공하는 비-배선 컴포넌트(150)를 가지는 차폐된 패키지(140)일 수 있다는 것을 도시한다. 컴포넌트(150)에 추가하여, 패키징 기판(142)은 그 상에 장착된 복수의 컴포넌트들을 가지도록 도시된다. 예를 들어, 제1 컴포넌트(144)는 패키징 기판(142)의 상부 표면 상에서 장착되는 것으로 도시되고, 컴포넌트(144)와 패키징 기판(142) 사이의 전기적 접속들은 예를 들어, 와이어본드들(148)에 의해 용이하게 될 수 있다. 또 다른 예에서, 제2 컴포넌트(146)는 다이-부착 구성으로 패키징 기판(142)의 상부 표면 상에서 장착되도록 도시된다. 컴포넌트(146)와 패키징 기판(142) 사이의 전기적 접속들은 예를 들어, 다이-부착 피처들에 의해 용이하게 될 수 있다.
도 4의 예에서, 컴포넌트(150)는 상부 전도성 층(154)과 패키징 기판(142) 내의 접지 평면(도시되지 않음) 사이의 전기적 접속을 제공하도록 도시된다. 컴포넌트(150) 뿐만 아니라 장착된 컴포넌트들(144, 146)은 오버몰드(152)에 의해 봉지화되도록 도시된다. 오버몰드(152)의 상부 표면은 컴포넌트(150)의 상부 부분을 노출시키도록 구성될 수 있고, 상부 전도성 층(154)은 이러한 노출된 부분 뿐만 아니라, 오버몰드(152)의 나머지 상부 표면을 커버할 수 있다. 따라서, 상부 전도성 층(154), 컴포넌트(150), 및 접지 평면의 조합은 차폐된 용적 또는 영역을 정의할 수 있다. 이러한 구성은 차폐된 패키지(140)의 내부 및 외부의 영역들 사이에서, 및/또는 차폐된 패키지(140) 내에 양자 모두 있는 영역들 사이에서 차폐 기능성을 제공하도록 구현될 수 있다. 이러한 차폐에 관한 추가적인 세부사항들은 예를 들어, 그 전체적으로 참조로 명백히 편입되는 [APPARATUS AND METHODS RELATED TO CONFORMAL COATING IMPLEMENTED WITH SURFACE MOUNT DEVICES]라는 명칭으로 2014년 4월 14일자로 출원된 미국 특허 출원 제14/252,719호에서 발견될 수 있다.
도 4의 예에서, 솔더 볼들(106)의 어레이는 하면 용적을 정의하기 위하여 패키징 기판(142)의 하면 상에서 구현되도록 도시된다. 하부 컴포넌트(104)는 이러한 하면 용적 내에서 장착됨으로써, 양면 패키지(100)를 형성하도록 도시된다. 오버몰드(105)는 솔더 볼들(106)에 의해 형성된(예컨대, BGA와 같은 관통-몰드 접속들의 세트에 의해 형성된) (하부 컴포넌트(104)가 위치되는) 하면 용적에서 형성될 수도 있고 및/또는 구현될 수도 있다. 하나의 실시예에서, 오버몰드(105)는 하부 컴포넌트(104)의 적어도 부분을 봉지화할 수도 있다. 예를 들어, 오버몰드(105)는 하부 컴포넌트(104)를 완전히 또는 부분적으로 봉지화할 수도 있다. 또 다른 실시예에서, 오버몰드(105)는 솔더 볼들(106)(예컨대, 관통-몰드 접속들)의 적어도 부분을 봉지화할 수도 있다. 예를 들어, 오버몰드(105)는 솔더 볼들(106)을 완전히 또는 부분적으로 봉지화할 수도 있다. 도 4에서, 양면 패키지(100)는 전화 보드와 같은 회로 보드(110) 상에서 장착되도록 도시된다. 위에서 논의된 바와 같이, 오버몰드(105) 및/또는 솔더 볼들(106)(예컨대, 솔더 볼들(106)의 노출된 부분들)은 랜드 그리드 어레이(LGA) 유형/스타일 패키지를 형성할 수도 있다. 도 4에서 예시된 바와 같이, 솔더 볼들(106)은 반원형 형상을 가질 수도 있다. 예를 들어, 솔더 볼들(106)의 하단 부분은 반원형 형상을 형성하기 위하여 제거될 수도 있다. 솔더 볼들(106)의 반원형 형상은 이하에서 더 상세하게 논의된 바와 같이, 제조 프로세스 동안에 형성될 수도 있다.
도 4에서 예시된 바와 같이, 양면 패키지(100)는 접속들(116)을 통해 회로 보드(110)에 부착될 수도 있다. 솔더 볼들(106) 및 접속들(116)의 클로즈업 도면, 및 (솔더볼들(106) 및 접속들(116)의) 추가적인 세부사항들은 도 2와 함께 위에서 예시/논의된다. 또한, 도 3에서 예시된 바와 같이, 갭(109)은 회로 보드(110)의 표면(112)과 표면(113) 사이에서 존재한다. 갭(109)은 위에서 논의된 바와 같이, 플렉싱 또는 낙하로 인해 양면 패키지(100)의 선형 변위들이 있을 때에 하부 컴포넌트(104)를 손상으로부터 보호하는 것을 도울 수도 있다. 갭(109)은 또한, 위에서 논의된 바와 같이, 양면 패키지(100)가 회로 보드(110) 상에서 설치될 때에, 양면 패키지가 프로세스/제조 변동들에 적응하는 것을 허용할 수도 있다.
도 5는 일부 실시예들에서, 도 2의 차폐된 패키지(102)가 패키징 기판(162)(예컨대, 라미네이트 기판 또는 세라믹 기판) 내의 접지 평면(도시되지 않음)에 전기적으로 접속되는 등각 전도성 층(174)을 가지는 차폐된 패키지(160)일 수 있다는 것을 도시한다. 패키징 기판(162)은 그 상에서 장착된 복수의 컴포넌트들을 가지도록 도시된다. 예를 들어, 제1 컴포넌트(164)는 패키징 기판(162)의 상부 표면 상에서 장착되는 것으로 도시되고, 컴포넌트(164)와 패키징 기판(162) 사이의 전기적 접속들은 예를 들어, 와이어본드들(168)에 의해 용이하게 될 수 있다. 또 다른 예에서, 제2 컴포넌트(166)는 다이-부착 구성으로 패키징 기판(162)의 상부 표면 상에서 장착되도록 도시된다. 컴포넌트(166)와 패키징 기판(162) 사이의 전기적 접속들은 예를 들어, 다이-부착 피처들에 의해 용이하게 될 수 있다.
도 5의 예에서, 장착된 컴포넌트들(164, 166)은 오버몰드(172)에 의해 봉지화되도록 도시된다. 등각 전도성 층(174)은 오버몰드(172)의 상부 표면 뿐만 아니라, 오버몰드(172) 및 패키징 기판(162)의 면들에 의해 정의된 측벽들(예컨대, 모두 4 개의 측벽들)을 일반적으로 커버하도록 도시된다. 패키징 기판(162)은 패키징 기판의 면들 상에서 노출되고, 또한, 접지 평면(도시되지 않음)에 전기적으로 접속된 부분들을 가지는 전도성 피처들(170)을 포함함으로써, 등각 전도성 층(174)과 접지 평면 사이의 전기적 접속들을 제공하도록 도시된다. 따라서, 등각 전도성 층(174) 및 접지 평면의 조합은 차폐된 용적 또는 영역을 정의할 수 있다. 이러한 구성은 차폐된 패키지(160)의 하나 이상의 면들 상에서 차폐 기능성을 제공하도록 구현될 수 있다. 이러한 차폐에 관한 추가적인 세부사항들은 예를 들어, 모든 목적들을 위하여 그 전체적으로 참조로 명백히 또한 편입되는 [DEVICES AND METHODS RELATED TO PACKAGING OF RADIO-FREQUENCY DEVICES ON CERAMIC SUBSTRATES]라는 명칭으로 2014년 10월 30일자로 출원된 미국 특허 출원 제14/528,447호에서 발견될 수 있다. 일부 실시예들에서, 오버몰드(172)는 존재하지 않을 수도 있다(예컨대, 오버몰드(172)는 임의적일 수도 있음). 예를 들어, 패키징 기판(162)이 세라믹 기판일 때, 오버몰드(172)는 존재하지 않을 수도 있다.
도 5의 예에서, 솔더 볼들(106)의 어레이는 하면 용적을 정의하기 위하여 패키징 기판(162)의 하면 상에서 구현되도록 도시된다. 하부 컴포넌트(104)는 이러한 하면 용적 내에서 장착됨으로써, 양면 패키지(100)를 형성하도록 도시된다. 오버몰드(105)는 솔더 볼들(106)에 의해 형성된(예컨대, BGA와 같은 관통-몰드 접속들의 세트에 의해 형성된) (하부 컴포넌트(104)가 위치되는) 하면 용적에서 형성될 수도 있고 및/또는 구현될 수도 있다. 하나의 실시예에서, 오버몰드(105)는 하부 컴포넌트(104)의 적어도 부분을 봉지화할 수도 있다. 예를 들어, 오버몰드(105)는 하부 컴포넌트(104)를 완전히 또는 부분적으로 봉지화할 수도 있다. 또 다른 실시예에서, 오버몰드(105)는 솔더 볼들(106)(예컨대, 관통-몰드 접속들)의 적어도 부분을 봉지화할 수도 있다. 예를 들어, 오버몰드(105)는 솔더 볼들(106)을 완전히 또는 부분적으로 봉지화할 수도 있다. 도 5에서, 양면 패키지(100)는 전화 보드와 같은 회로 보드(110) 상에서 장착되도록 도시된다. 위에서 논의된 바와 같이, 오버몰드(105) 및/또는 솔더 볼들(106)(예컨대, 솔더 볼들(106)의 노출된 부분들)은 랜드 그리드 어레이(LGA) 유형/스타일 패키지를 형성할 수도 있다. 도 5에서 예시된 바와 같이, 솔더 볼들(106)은 반원형 형상을 가질 수도 있다. 예를 들어, 솔더 볼들(106)의 하단 부분은 반원형 형상을 형성하기 위하여 제거될 수도 있다. 솔더 볼들(106)의 반원형 형상은 이하에서 더 상세하게 논의된 바와 같이, 제조 프로세스 동안에 형성될 수도 있다.
도 5에서 예시된 바와 같이, 양면 패키지(100)는 접속들(116)을 통해 회로 보드(110)에 부착될 수도 있다. 솔더 볼들(106) 및 접속들(116)의 클로즈업 도면, 및 (솔더볼들(106) 및 접속들(116)의) 추가적인 세부사항들은 도 2와 함께 위에서 예시/논의된다. 또한, 도 3에서 예시된 바와 같이, 갭(109)은 회로 보드(110)의 표면(112)과 표면(113) 사이에서 존재한다. 갭(109)은 위에서 논의된 바와 같이, 플렉싱 또는 낙하로 인해 양면 패키지(100)의 선형 변위들이 있을 때에 하부 컴포넌트(104)를 손상으로부터 보호하는 것을 도울 수도 있다. 갭(109)은 또한, 위에서 논의된 바와 같이, 양면 패키지(100)가 회로 보드(110) 상에서 설치될 때에, 양면 패키지가 프로세스/제조 변동들에 적응하는 것을 허용할 수도 있다.
도 3 내지 도 5의 예들에서, 솔더 볼들(106)은 차폐된 패키지의 하면에서 주연부를 형성하는 단일 행(single row)으로 구현되는 것으로서 도시된다. 이러한 솔더 볼들이 라디오-주파수(RF) 신호들의 프로세싱을 위한 입력 및/또는 출력으로서 사용될 경우에, 이러한 입력/출력 솔더 볼들과 양면 패키지(100)의 외부의 위치들 사이의 차폐를 제공하는 것이 바람직할 수도 있다. 또한, 다른 실시예들에서, 도 3, 도 4, 및/또는 도 5의 차폐 피처들 중의 임의의 것이 조합될 수도 있다는 것이 이해될 것이다. 예를 들어, 도 3에서 예시된 차폐 배선들(130), 도 4에서 예시된 컴포넌트(150), 및 도 5에서 예시된 등각 전도성 층(174) 중의 2 개 이상이 조합될 수도 있다.
도 6a 및 도 6b는 이러한 차폐 기능성을 제공하도록 구성된 양면 패키지(100)의 측면 및 하면도들을 도시한다. 도 6a 및 도 6b의 예에서는, 솔더 볼들의 2 개의 행들이 구현될 수 있다. 솔더 볼들(106a)의 내부 행은 RF 신호들의 입력 및/또는 출력을 위하여, 또는 차폐가 희망되는 임의의 다른 입력/출력을 위하여 사용될 수 있다. 솔더 볼들(106b)의 외부 행은 예를 들어, 양면 패키지(100)의 접지를 위하여 사용될 수 있고, 차폐된 패키지(102)의 접지 평면에 전기적으로 접속될 수 있다. 따라서, 솔더 볼들(106b)의 외부 행은 솔더 볼들(106a)의 내부 행을 위한 차폐를 제공할 수 있다. 솔더 볼들(106b)의 외부 행은 하부 컴포넌트(104)를 위한 차폐를 또한 제공할 수 있다.
도 6a 및 도 6b의 예에서, 솔더 볼들(106a, 106b)의 내부 및 외부 행들의 각각은 차폐된 패키지(102)의 하면 상에서 전체 주연부를 형성하도록 도시된다. 그러나, 솔더 볼들(106a, 106b)의 내부 및 외부 행들 중의 어느 하나 또는 양자는 희망된 기능성들을 달성하기 위하여 필요하거나 희망된 바와 같이 부분적 주연부(들)를 형성할 수 있다는 것이 이해될 것이다. 예를 들어, 차폐가 오직 하나의 면 상에서 희망될 경우에, 솔더 볼들(106b)의 외부 행의 전체 주연부는 필요하지 않을 수도 있다. 따라서, 솔더 볼들(106b)의 외부 행의 하나 이상의 면들이 이러한 차폐 기능성을 제공하도록 구현될 수 있다. 또 다른 예에서, 입력/출력 접속들(예컨대, RF 입력/출력, 제어 신호들, 전력)은 솔더 볼들(106a)의 내부 행의 전체 주연부를 필요로 하지 않을 수도 있다. 따라서, 솔더 볼들(106a)의 내부 행은 차폐된 패키지(102)의 하면 상에서 부분적 주연부를 형성할 수 있다. 또한, 도 6a 및 도 6b의 예들은 오버몰드(예컨대, 도 2에서 예시된 오버몰드(105))가 차폐된 패키지(102)의 하면 상에서 구현되고 및/또는 형성되기 전의 양면 패키지(100)의 도면들을 예시할 수도 있다.
도 6c 및 도 6d는 이러한 차폐 기능성을 제공하도록 구성된 양면 패키지(100)의 측면 및 하면도들을 도시한다. 도 6c 및 도 6d의 예에서는, 필러들(예컨대, 열들, 포스트들 등)의 2 개의 행들이 구현될 수 있다. 필러들(111a)의 내부 행은 RF 신호들의 입력 및/또는 출력을 위하여, 또는 차폐가 희망되는 임의의 다른 입력/출력을 위하여 사용될 수 있다. 필러들(111b)의 외부 행은 예를 들어, 양면 패키지(100)의 접지를 위하여 사용될 수 있고, 차폐된 패키지(102)의 접지 평면에 전기적으로 접속될 수 있다. 따라서, 필러들(111b)의 외부 행은 필러들(111a)의 내부 행을 위한 차폐를 제공할 수 있다. 필러들(111b)의 외부 행은 하부 컴포넌트(104)를 위한 차폐를 또한 제공할 수 있다.
도 6c 및 도 6d의 예에서, 필러들(111a, 111b)의 내부 및 외부 행들의 각각은 차폐된 패키지(102)의 하면 상에서 전체 주연부를 형성하도록 도시된다. 그러나, 필러들(111a, 111b)의 내부 및 외부 행들 중의 어느 하나 또는 양자는 희망된 기능성들을 달성하기 위하여 필요하거나 희망된 바와 같이 부분적 주연부(들)를 형성할 수 있다는 것이 이해될 것이다. 예를 들어, 차폐가 오직 하나의 면 상에서 희망될 경우에, 필러들(111b)의 외부 행의 전체 주연부는 필요하지 않을 수도 있다. 따라서, 필러들(111b)의 외부 행의 하나 이상의 면들이 이러한 차폐 기능성을 제공하도록 구현될 수 있다. 또 다른 예에서, 입력/출력 접속들(예컨대, RF 입력/출력, 제어 신호들, 전력)은 필러들(111a)의 내부 행의 전체 주연부를 필요로 하지 않을 수도 있다. 따라서, 필러들(111a)의 내부 행은 차폐된 패키지(102)의 하면 상에서 부분적 주연부를 형성할 수 있다. 또한, 도 6c 및 도 6d의 예들은 오버몰드(예컨대, 도 2에서 예시된 오버몰드(105))가 차폐된 패키지(102)의 하면 상에서 구현되고 및/또는 형성되기 전의 양면 패키지(100)의 도면들을 예시할 수도 있다.
양면 패키지들에서의 추가적인 피처들의 예들
도 7a는 도 2의 BGA-기반 예와 유사한 양면 패키지(100)를 예시한다. 오버몰드(105)는 솔더 볼들에 의해 형성된(예컨대, BGA와 같은 관통-몰드 접속들의 세트에 의해 형성된) (하부 컴포넌트(104)가 위치되는) 하면 용적에서 형성될 수도 있고 및/또는 구현될 수도 있다. 하나의 실시예에서, 오버몰드(105)는 하부 컴포넌트(104)의 적어도 부분을 봉지화할 수도 있다. 예를 들어, 오버몰드(105)는 하부 컴포넌트(104)를 완전히 또는 부분적으로 봉지화할 수도 있다. 또 다른 실시예에서, 오버몰드(105)는 솔더 볼들(예컨대, 관통-몰드 접속들)의 적어도 부분을 봉지화할 수도 있다. 예를 들어, 오버몰드(105)는 솔더 볼들을 완전히 또는 부분적으로 봉지화할 수도 있다. 위에서 논의된 바와 같이, 오버몰드(105) 및/또는 솔더 볼들(106)(예컨대, 솔더 볼들(106)의 노출된 부분들)은 랜드 그리드 어레이(LGA) 유형/스타일 패키지를 형성할 수도 있다. 도 7a에서 예시된 바와 같이, 솔더 볼들(106)은 반원형 형상을 가질 수도 있다. 예를 들어, 솔더 볼들(106)의 하단 부분(예컨대, 하단 절반)은 반원형 형상을 형성하기 위하여 제거될 수도 있다. 솔더 볼들(106)의 반원형 형상은 이하에서 더 상세하게 논의된 바와 같이, 제조 프로세스 동안에 형성될 수도 있다. 하나의 실시예에서, 오버몰드(105)를 통해 솔더 볼들(106)의 부분을 노출시키는 것은 솔더 볼들(106)이 양면 패키지(100)의 컴포넌트들로의 접속(예컨대, 관통-몰드 접속, 전기적 접속)을 제공하는 것을 허용할 수도 있다. 솔더 볼들(106)의 클로즈업 도면 및 (솔더 볼들(106)의) 추가적인 세부사항들은 도 2와 함께 위에서 예시/논의된다.
도 7b는 양면 패키지(100)의 필러-기반 예를 예시한다. 오버몰드(105)는 필러들(111)(예컨대, 관통-몰드 접속들)에 의해 형성된 (하부 컴포넌트(104)가 위치되는) 하면 용적에서 형성될 수도 있고 및/또는 구현될 수도 있다. 하나의 실시예에서, 오버몰드(105)는 하부 컴포넌트(104)의 적어도 부분을 봉지화할 수도 있다. 예를 들어, 오버몰드(105)는 하부 컴포넌트(104)를 완전히 또는 부분적으로 봉지화할 수도 있다. 또 다른 실시예에서, 오버몰드(105)는 필러들(111)의 적어도 부분을 봉지화할 수도 있다. 필러들(111)의 부분들(예컨대, 필러들(111)의 상부 표면들)은 오버몰드(105)를 통해 노출될 수도 있다. 위에서 논의된 바와 같이, 오버몰드(105) 및/또는 필러들(111)은 랜드 그리드 어레이(LGA) 유형/스타일 패키지를 형성할 수도 있다. 하나의 실시예에서, 오버몰드(105)를 통해 필러들(111)의 부분을 노출시키는 것은 필러들(111)이 양면 패키지(100)의 컴포넌트들로의 접속(예컨대, 관통-몰드 접속, 전기적 접속)을 제공하는 것을 허용할 수도 있다.
도 8a는 일부 실시예들에서, 양면 패키지가 복수의 하부 컴포넌트들을 포함할 수 있다는 것을 도시한다. 도 8a에서, 양면 패키지(100)는 도 2의 BGA-기반 예와 유사하다. 양면 패키지(100)는 차폐된 패키지(102)의 하면에 장착된 2 개의 하부 컴포넌트들(104a, 104b)을 포함하도록 도시된다. 오버몰드(105)는 솔더 볼들에 의해 형성된(예컨대, BGA와 같은 관통-몰드 접속들의 세트에 의해 형성된) (하부 컴포넌트들(104a 및 104b)이 위치되는) 하면 용적에서 형성될 수도 있고 및/또는 구현될 수도 있다. 하나의 실시예에서, 오버몰드(105)는 하부 컴포넌트(104)의 적어도 부분을 봉지화할 수도 있다. 예를 들어, 오버몰드(105)는 하부 컴포넌트(104)를 완전히 또는 부분적으로 봉지화할 수도 있다. 또 다른 실시예에서, 오버몰드(105)는 솔더 볼들(예컨대, 관통-몰드 접속들)의 적어도 부분을 봉지화할 수도 있다. 예를 들어, 오버몰드(105)는 솔더 볼들을 완전히 또는 부분적으로 봉지화할 수도 있다. 위에서 논의된 바와 같이, 오버몰드(105) 및/또는 솔더 볼들(106)(예컨대, 솔더 볼들(106)의 노출된 부분들)은 랜드 그리드 어레이(LGA) 유형/스타일 패키지를 형성할 수도 있다. 도 8a에서 예시된 바와 같이, 솔더 볼들(106)은 반원형 형상을 가질 수도 있다. 예를 들어, 솔더 볼들(106)의 하단 부분은 반원형 형상을 형성하기 위하여 제거될 수도 있다. 솔더 볼들(106)의 반원형 형상은 이하에서 더 상세하게 논의된 바와 같이, 제조 프로세스 동안에 형성될 수도 있다. 하나의 실시예에서, 오버몰드(105)를 통해 솔더 볼들(106)의 부분을 노출시키는 것은 솔더 볼들(106)이 양면 패키지(100)의 컴포넌트들로의 접속(예컨대, 관통-몰드 접속, 전기적 접속)을 제공하는 것을 허용할 수도 있다. 솔더 볼들(106)의 클로즈업 도면 및 (솔더 볼들(106)의) 추가적인 세부사항들은 도 2와 함께 위에서 예시/논의된다.
도 8b는 일부 실시예들에서, 양면 패키지가 복수의 하부 컴포넌트들을 포함할 수 있다는 것을 도시한다. 도 8b에서, 양면 패키지(100)는 필러-기반 예일 수도 있다. 양면 패키지(100)는 차폐된 패키지(102)의 하면에 장착된 2 개의 하부 컴포넌트들(104a, 104b)을 포함하도록 도시된다. 오버몰드(105)는 필러들(111)(예컨대, 관통-몰드 접속들)에 의해 형성된 (하부 컴포넌트들(104a 및 104b)이 위치되는) 하면 용적에서 형성될 수도 있고 및/또는 구현될 수도 있다. 하나의 실시예에서, 오버몰드(105)는 하부 컴포넌트(104)의 적어도 부분을 봉지화할 수도 있다. 예를 들어, 오버몰드(105)는 하부 컴포넌트(104)를 완전히 또는 부분적으로 봉지화할 수도 있다. 또 다른 실시예에서, 오버몰드(105)는 솔더 볼들의 적어도 부분을 봉지화할 수도 있다. 필러들(111)의 부분들(예컨대, 필러들(111)의 상부 표면들)은 오버몰드(105)를 통해 노출될 수도 있다. 위에서 논의된 바와 같이, 오버몰드(105) 및/또는 필러들(111)은 랜드 그리드 어레이(LGA) 유형/스타일 패키지를 형성할 수도 있다. 하나의 실시예에서, 오버몰드(105)를 통해 필러들(111)의 부분을 노출시키는 것은 필러들(111)이 양면 패키지의 컴포넌트들로의 접속(예컨대, 관통-몰드 접속, 전기적 접속)을 제공하는 것을 허용할 수도 있다.
다른 추가적인 특징들, 변동들, 또는 그 임의의 조합이 또한 구현될 수 있다.
양면 패키지들의 제작에 관련된 예들
도 9 내지 도 14는 양면 패키지들이 어떻게 제작될 수 있는지의 예들을 도시한다. 본원에서 설명된 바와 같이, 이러한 예들은 양면 패키지들의 대량-생산을 용이하게 할 수 있다.
도 9 내지 도 13은 양면 피처들의 실질적으로 전부가 분리되어야 할(to-be-separated) 유닛들이 분리(또한, 싱귤레이팅된 것으로서 지칭됨)되기 전에, 분리되어야 할 유닛들의 어레이를 가지는 패널 포맷에서 구현될 수 있는 제작 프로세스의 다양한 스테이지들을 도시한다. BGA-기반 및/또는 필러(예컨대, 열, 포스트들 등) 기반 양면 패키지들의 맥락에서 설명되지만, 도 9 내지 도 13의 제작 기법의 하나 이상의 피처들은 다른 유형들의 장착 피처들을 가지는 양면 패키지들의 제작을 위하여 또한 구현될 수 있다는 것이 이해될 것이다. 일부 구현예들에서, 도 9 내지 도 14의 제작 프로세스들은 예를 들어, 도 3, 도 4, 도 5, 도 7a, 도 7b, 도 8a, 도 8b, 도 15, 도 16, 및/또는 도 17을 참조하여 본원에서 설명된 양면 패키지들의 제조를 위하여 사용될 수 있다.
도 9a를 참조하면, 제작 상태(250a)는 복수의 싱귤레이팅되어야 할(to-be-singulated) 유닛들을 가지는 패널(252)을 포함할 수 있다. 예를 들어, 싱귤레이션(singulation)은 싱귤레이팅된 개별적인 유닛들을 산출하기 위하여 파선 라인들(260)에 의해 도시된 경계들에서 발생할 수 있다. 패널(252)은 상부 부분들(집합적으로 256으로서 표시됨)이 그 상에 형성되는 기판 패널(254)을 포함하도록 도시된다. 이러한 상부-부분 패널의 각각의 유닛은 도 3, 도 4, 및/또는 도 5를 참조하여 본원에서 설명된 다양한 파트들을 포함할 수 있다. 예를 들어, 이러한 상부-부분 패널의 각각의 유닛은 도 3, 도 4, 및/또는 도 5의 차폐 피처들을 포함할 수도 있다. 이러한 파트들은 기판 패널(254) 상에서 장착되거나 구현된 다양한 컴포넌트들 및 차폐 구조체들을 포함할 수 있다. 상부-부분 패널(256)은 다수의 개별적인 유닛들을 위한 공통 층으로서 형성될 수 있는 오버몰드 층을 또한 포함할 수 있다. 공통 오버몰드 층과 유사하게, 상부 전도성 층(258)은 다수의 개별적인 유닛들을 커버하도록 형성될 수 있다.
도 9b를 참조하면, 제작 상태(262a)는 그 하면이 상향으로 대면하도록 반전되는 도 9a의 패널(252)을 포함할 수 있다. 이러한 반전된 배향은 개별적인 유닛들이 패널에서 여전히 부착되는 동안에, 하면의 프로세싱을 허용할 수 있다.
도 9c를 참조하면, 제작 상태(263a)는 기판(254)의 (상향으로 대면하고 있는) 하면 상의 각각의 유닛에 대하여 부착되는 하부 컴포넌트(104)를 포함할 수 있다. 제작 상태(263a)는 기판(254)의 (상향으로 대면하고 있는) 하면 상의 각각의 유닛에 대하여 형성되는 솔더 볼들(106)의 어레이를 또한 포함할 수도 있다. 이러한 단계는 싱귤레이팅되어야 할 양면 유닛들의 어레이를 산출하도록 도시된다. 하부 컴포넌트(104)는 솔더 볼들(106)의 어레이가 형성된 후에 (하면 상의) 각각의 유닛에 대하여 부착될 수도 있거나, 그 반대도 마찬가지라는 것이 이해될 것이다. (하면 상의 각각의 유닛에 대한) 하부 컴포넌트 및 솔더 볼들(106)의 어레이는 실질적으로 동시에 부착될 수도 있고, 구현될 수도 있고, 및/또는 형성될 수도 있다는 것이 또한 이해될 것이다.
도 9d를 참조하면, 제작 상태(264a)는 기판(254)의 (상향으로 대면하고 있는) 하면 상에서 오버몰드(105)를 구현하고 및/또는 형성하는 것을 포함할 수 있다. 하나의 실시예에서, 오버몰드(105)는 제작 상태(264a)에서 하부 컴포넌트(104) 및 솔더 볼들(106)(예컨대, 관통-몰드 접속들)을 완전히 봉지화할 수도 있다.
도 9e를 참조하면, 제작 상태(266a)는 오버몰드(105)의 적어도 부분을 제거하는 것을 포함할 수 있다. 예를 들어, 오버몰드(105)의 외향 표면(예컨대, 상부 표면)은 제거될 수도 있다. 오버몰드(105)의 적어도 부분을 제거하는 것은 오버몰드(105)를 통해 솔더들 볼들(106)을 노출시킬 수도 있다. 예를 들어, 오버몰드(105)는 오버몰드(105)의 부분이 제거된 후에 솔더 볼들(106)을 부분적으로 봉지화할 수도 있다. 오버몰드(105)의 부분은 다양한 상이한 유형들의 프로세스들 및/또는 방법들을 이용하여 제거될 수도 있다. 예를 들어, 오버몰드(105)는 (솔더 볼들(106)의 부분을 노출시키기 위하여) 오버몰드(105)의 부분을 제거하도록 (연마제 표면(abrasive surface)으로) 그라인딩(grind)될 수도 있다. 또 다른 예에서, 오버몰드(105)의 부분은 (솔더 볼들(106)의 부분을 노출시키기 위하여) 오버몰드(105)의 부분을 용융시키고 및/또는 태우기 위한 레이저를 이용하여 제거될 수도 있다. 추가의 예에서, 오버몰드(105)의 부분은 절제될 수도 있다. 예를 들어, 입자들(예컨대, 물 입자들, 모래 입자들 등)의 스트림은 오버몰드(105)의 부분을 침식(erode)시키기 위하여 이용될 수도 있다. 하나의 실시예에서, 오버몰드(105)의 부분을 제거하는 것은 솔더 볼들(106)의 부분을 또한 제거할 수도 있다. 예를 들어, 오버몰드(105)를 절제하는 것은 도 9e 및 도 9f에서 예시된 반원형 형상을 형성하기 위하여 솔더 볼들(106)의 상단 부분들을 제거할 수도 있다. 이것은 또한, 오버몰드(105)를 통해 솔더 볼들(106)의 부분을 노출시킬 수도 있고, 솔더 볼들(106)이 오버몰드(105)를 통해 접속(예컨대, 전기적 접속)을 제공하는 것을 허용할 수도 있다.
도 9f를 참조하면, 제작 상태(268a)는 회로 보드들에 장착되는 것이 실질적으로 준비된 복수의 양면 패키지들(100)을 산출하기 위하여 싱귤레이팅되는 개별적인 유닛들을 포함할 수 있다. 이러한 싱귤레이션 프로세스는 패널(252)이 (도 9e의 예에서 도시된 바와 같이) 그 반전된 배향에 있는 동안에, 또는 패널(252)이 (예컨대, 도 9a의 예에서와 같이) 그 직립 배향에 있는 동안에 달성될 수 있다는 것이 이해될 것이다. 솔더 볼들(106)의 클로즈업 도면 및 (솔더 볼들(106)의) 추가적인 세부사항들은 도 2와 함께 위에서 예시/논의된다.
도 9g를 참조하면, 제작 상태(250b)는 복수의 싱귤레이팅되어야 할 유닛들을 가지는 패널(252)을 포함할 수 있다. 예를 들어, 싱귤레이션은 싱귤레이팅된 개별적인 유닛들을 산출하기 위하여 파선 라인들(260)에 의해 도시된 경계들에서 발생할 수 있다. 패널(252)은 상부 부분들(집합적으로 256으로서 표시됨)이 그 상에 형성되는 기판 패널(254)을 포함하도록 도시된다. 이러한 상부-부분 패널의 각각의 유닛은 도 3, 도 4, 및/또는 도 5를 참조하여 본원에서 설명된 다양한 파트들을 포함할 수 있다. 예를 들어, 이러한 상부-부분 패널의 각각의 유닛은 도 3, 도 4, 및/또는 도 5의 차폐 피처들을 포함할 수도 있다. 이러한 파트들은 기판 패널(254) 상에서 장착되거나 구현된 다양한 컴포넌트들 및 차폐 구조체들을 포함할 수 있다. 상부-부분 패널(256)은 다수의 개별적인 유닛들을 위한 공통 층으로서 형성될 수 있는 오버몰드 층을 또한 포함할 수 있다. 공통 오버몰드 층과 유사하게, 상부 전도성 층(258)은 다수의 개별적인 유닛들을 커버하도록 형성될 수 있다.
도 9h를 참조하면, 제작 상태(262b)는 그 하면이 상향으로 대면하도록 반전되는 도 9a의 패널(252)을 포함할 수 있다. 이러한 반전된 배향은 개별적인 유닛들이 패널에서 여전히 부착되는 동안에, 하면의 프로세싱을 허용할 수 있다.
도 9i를 참조하면, 제작 상태(263b)는 기판(254)의 (상향으로 대면하고 있는) 하면 상의 각각의 유닛에 대하여 부착되는 하부 컴포넌트(104)를 포함할 수 있다. 제작 상태(263b)는 기판(254)의 (상향으로 대면하고 있는) 하면 상의 각각의 유닛에 대하여 형성되는 필러들(111)의 어레이를 또한 포함할 수도 있다. 이러한 단계는 싱귤레이팅되어야 할 양면 유닛들의 어레이를 산출하도록 도시된다. 하부 컴포넌트(104)는 필러들(111)의 어레이가 형성된 후에 (하면 상의) 각각의 유닛에 대하여 부착될 수도 있거나, 그 반대도 마찬가지라는 것이 이해될 것이다. (하면 상의 각각의 유닛에 대한) 하부 컴포넌트 및 필러들(111)의 어레이는 실질적으로 동시에 부착될 수도 있고, 구현될 수도 있고, 및/또는 형성될 수도 있다는 것이 또한 이해될 것이다. 필러들(111)은 구리 필러 범핑(copper pillar bumping)과 같은 다양한 방법들, 프로세스들, 기술들 등을 이용하여 형성될 수도 있다.
도 9j를 참조하면, 제작 상태(264b)는 기판(254)의 (상향으로 대면하고 있는) 하면 상에서 오버몰드(105)를 구현하고 및/또는 형성하는 것을 포함할 수 있다. 하나의 실시예에서, 오버몰드(105)는 제작 상태(264b)에서 하부 컴포넌트(104) 및 필러들(111)(예컨대, 관통-몰드 접속들)을 완전히 봉지화할 수도 있다.
도 9k를 참조하면, 제작 상태(266b)는 오버몰드(105)의 적어도 부분을 제거하는 것을 포함할 수 있다. 예를 들어, 오버몰드(105)의 외향 표면(예컨대, 상부 표면)은 제거될 수도 있다. 오버몰드(105)의 적어도 부분을 제거하는 것은 오버몰드(105)를 통해 솔더들 볼들(106)을 노출시킬 수도 있다. 예를 들어, 오버몰드(105)는 오버몰드(105)의 부분이 제거된 후에 솔더 볼들(106)을 부분적으로 봉지화할 수도 있다. 오버몰드(105)의 부분은 다양한 상이한 유형들의 프로세스들 및/또는 방법들을 이용하여 제거될 수도 있다. 예를 들어, 오버몰드(105)는 (솔더 볼들(106)의 부분을 노출시키기 위하여) 오버몰드(105)의 부분을 제거하도록 (연마제 표면으로) 그라인딩될 수도 있다. 또 다른 예에서, 오버몰드(105)의 부분은 (솔더 볼들(106)의 부분을 노출시키기 위하여) 오버몰드(105)의 부분을 용융시키고 및/또는 태우기 위한 레이저를 이용하여 제거될 수도 있다. 추가의 예에서, 오버몰드(105)의 부분은 절제될 수도 있다. 예를 들어, 입자들(예컨대, 물 입자들, 모래 입자들 등)의 스트림은 오버몰드(105)의 부분을 침식시키기 위하여 이용될 수도 있다. 하나의 실시예에서, 오버몰드(105)의 부분을 제거하는 것은 필러들(111)의 부분을 또한 제거할 수도 있다. 예를 들어, 오버몰드(105)를 절제하는 것은 필러들(111)의 상단 부분들을 제거할 수도 있다. 이것은 또한, 오버몰드(105)를 통해 필러들(111)의 부분을 노출시킬 수도 있고, 필러들(111)이 오버몰드(105)를 통해 접속(예컨대, 전기적 접속)을 제공하는 것을 허용할 수도 있다.
도 9l을 참조하면, 제작 상태(268b)는 회로 보드들에 장착되는 것이 실질적으로 준비된 복수의 양면 패키지들(100)을 산출하기 위하여 싱귤레이팅되는 개별적인 유닛들을 포함할 수 있다. 이러한 싱귤레이션 프로세스는 패널(252)이 (도 9k의 예에서 도시된 바와 같이) 그 반전된 배향에 있는 동안에, 또는 패널(252)이 (예컨대, 도 9g의 예에서와 같이) 그 직립 배향에 있는 동안에 달성될 수 있다는 것이 이해될 것이다.
본원에서 설명된 바와 같이, 양면 패키지들의 측벽들이 차폐를 위하여 사용되지 않기 때문에, 기판 패널의 상부 및 하부 면들의 대부분 또는 전부의 이러한 프로세싱이 달성될 수 있다. 그러나, 하나 이상의 측벽들이 차폐 피처들을 포함할 때, 차폐에 관련된 프로세싱의 적어도 일부는 노출된 대응하는 측벽들로 구현될 필요가 있다. 일부 실시예들(예컨대, 모두 4 개의 측벽들이 차폐 피처들을 포함할 경우)에서, 적어도 일부 프로세싱은 싱귤레이팅된 유닛들 상에서 수행될 필요가 있다.
개별적인 유닛들의 프로세싱에 관련된 예들
도 9a 내지 도 9l, 도 10 내지 도 10l, 도 11a 내지 도 11m, 도 12a 내지 도 12f, 및 도 13a 내지 도 13c를 참조하여 설명된 예들에서는, 양면 패키지들의 제작에서의 실질적으로 모든 단계들이 개별적인 유닛들이 싱귤레이팅되기 전에 패널 포맷에서 수행될 수 있다. 도 14a 내지 도 14d의 예들에 대하여, 각각의 유닛 상에서의 전도성 층의 형성은 싱귤레이션 단계/프로세스 후에 수행될 수도 있다.
도 10 내지 도 10l, 도 11a 내지 도 11m, 도 12a 내지 도 12f, 도 13a 내지 도 13c, 및 도 14a 내지 도 14d는 등각-차폐된 양면 패키지들을 제조하기 위한 프로세스에 관련된 예들을 도시한다. 이러한 프로세스에서, 싱귤레이션은 프로세스 단계들(예컨대, 하부 컴포넌트의 장착 및 BGA의 형성)이 패키징 기판의 하면 상에서 수행된 후에 수행될 수 있다. 더 상세하게, 도 10 내지 도 10l, 도 11a 내지 도 11m, 도 12a 내지 도 12f, 및 도 13a 내지 도 13c는 등각 차폐를 갖지 않는 양면 패키지들의 형성으로 이어지는 다양한 예의 상태들을 도시한다. 도 14a 내지 도 14d는 등각 차폐가 이러한 양면 패키지들에 대하여 어떻게 형성될 수 있는지에 관련된 예들을 도시한다.
일부 실시예들에서, 도 10a 내지 도 10f의 예들의 프로세스 단계들은 도 9a 내지 도 9f의 예들과 유사할 수 있지만, 전도성 층(258)을 갖지 않는다. 도 10a를 참조하면, 제작 상태(350a)는 복수의 싱귤레이팅되어야 할 유닛들을 가지는 패널(352)을 포함할 수 있다. 예를 들어, 싱귤레이션은 싱귤레이팅된 개별적인 유닛들을 산출하기 위하여 파선 라인들(360)에 의해 도시된 경계들에서 발생할 수 있다. 패널(352)은 상부 부분들(집합적으로 356으로서 표시됨)이 그 상에 형성되는 기판 패널(354)을 포함하도록 도시된다. 이러한 상부-부분 패널의 각각의 유닛은 도 3, 도 4, 및 도 5의 임의의 조합을 참조하여 본원에서 설명된 다양한 파트들을 포함할 수 있다. 이러한 파트들은 기판 패널(354) 상에서 장착되거나 구현된 다양한 컴포넌트들 및 차폐 구조체들을 포함할 수 있다. 상부-부분 패널(356)은 다수의 개별적인 유닛들을 위한 공통 층으로서 형성될 수 있는 오버몰드 층을 또한 포함할 수 있다. 도 10a의 예에서, 전도성 피처들(378)은 기판 패널(354) 내에서 구현되도록 도시된다. 각각의 전도성 피처(378)는 대응하는 경계(360)를 가로지를 수 있어서, 분리가 경계(360)에서 발생할 때, 기판의 2 개의 노출된 측벽들의 각각은 절단되었던 전도성 피처(378)의 노출된 부분을 포함한다. 이러한 절단된 전도성 피처의 각각은 대응하는 기판 내의 접지 평면(도시되지 않음)에 전기적으로 접속된다.
도 10b를 참조하면, 제작 상태(362a)는 그 하면이 상향으로 대면하도록 반전되는 도 10a의 패널(352)을 포함할 수 있다. 이러한 반전된 배향은 개별적인 유닛들이 패널에서 여전히 부착되는 동안에, 하면의 프로세싱을 허용할 수 있다.
도 10c를 참조하면, 제작 상태(364a)는 기판(354)의 (상향으로 대면하고 있는) 하면 상의 각각의 유닛에 대하여 부착되는 하부 컴포넌트(104)를 포함할 수 있다. 제작 상태(364a)는 기판(354)의 (상향으로 대면하고 있는) 하면 상의 각각의 유닛에 대하여 형성되는 솔더 볼들(106)의 어레이를 또한 포함할 수 있다. 하부 컴포넌트(104)는 솔더 볼들(106)의 어레이가 형성된 후에 (하면 상의) 각각의 유닛에 대하여 부착될 수도 있거나, 그 반대도 마찬가지라는 것이 이해될 것이다. (하면 상의 각각의 유닛에 대한) 하부 컴포넌트(104) 및 솔더 볼들(106)의 어레이는 실질적으로 동시에 부착될 수도 있고, 구현될 수도 있고, 및/또는 형성될 수도 있다는 것이 또한 이해될 것이다.
도 10d를 참조하면, 제작 상태(366a)는 솔더 볼들(106)의 어레이 및 하부 컴포넌트들(104) 상부에 오버몰드(105)를 구현하는 것을 포함할 수 있다. 하나의 실시예에서, 오버몰드(105)는 제작 상태(366a)에서 하부 컴포넌트(104) 및 솔더 볼들(106)(예컨대, 관통-몰드 접속들)을 완전히 봉지화할 수도 있다.
도 10e를 참조하면, 제작 상태(367a)는 오버몰드(105)의 적어도 부분을 제거하는 것을 포함할 수 있다. 예를 들어, 오버몰드(105)의 외향 표면(예컨대, 상부 표면)은 제거될 수도 있다. 오버몰드(105)의 적어도 부분을 제거하는 것은 오버몰드(105)를 통해 솔더들 볼들(106)을 노출시킬 수도 있다. 예를 들어, 오버몰드(105)는 오버몰드(105)의 부분이 제거된 후에 솔더 볼들(106)을 부분적으로 봉지화할 수도 있다. 오버몰드(105)의 부분은 다양한 상이한 유형들의 프로세스들 및/또는 방법들을 이용하여 제거될 수도 있다. 예를 들어, 오버몰드(105)는 (솔더 볼들(106)의 부분을 노출시키기 위하여) 오버몰드(105)의 부분을 제거하도록 (연마제 표면으로) 그라인딩될 수도 있다. 또 다른 예에서, 오버몰드(105)의 부분은 (솔더 볼들(106)의 부분을 노출시키기 위하여) 오버몰드(105)의 부분을 용융시키고 및/또는 태우기 위한 레이저를 이용하여 제거될 수도 있다. 추가의 예에서, 오버몰드(105)의 부분은 절제될 수도 있다. 예를 들어, 입자들(예컨대, 물 입자들, 모래 입자들 등)의 스트림은 오버몰드(105)의 부분을 침식시키기 위하여 이용될 수도 있다. 이러한 단계는 싱귤레이팅되어야 할 비-차폐된 양면 유닛들의 어레이를 산출하도록 도시된다. 하나의 실시예에서, 오버몰드(105)의 부분을 제거하는 것은 솔더 볼들(106)의 부분을 또한 제거할 수도 있다. 예를 들어, 오버몰드(105)를 절제하는 것은 도 10e 및 도 10f에서 예시된 반원형 형상을 형성하기 위하여 솔더 볼들(106)의 상단 부분들을 제거할 수도 있다. 이것은 또한, 오버몰드(105)를 통해 솔더 볼들(106)의 부분을 노출시킬 수도 있고, 솔더 볼들(106)이 오버몰드(105)를 통해 접속(예컨대, 전기적 접속)을 제공하는 것을 허용할 수도 있다.
도 10f를 참조하면, 제작 상태(368a)는, 등각 차폐 프로세스 단계들을 위하여 실질적으로 준비되거나, 또는 차폐가 필요하지 않을 경우에, 회로 보드들에 장착되는 것이 실질적으로 준비된 복수의 비-차폐된 양면 패키지들(370)을 산출하기 위하여 싱귤레이팅되는 개별적인 유닛들을 포함할 수 있다. 위에서 설명된 바와 같이, 양면 패키지들(370)의 각각은 측벽들을 포함하고; 각각의 측벽은 절단된 전도성 피처(378)의 노출된 부분을 포함하도록 도시된다. 일부 실시예들에서, 이러한 싱귤레이션 프로세스는 패널(352)이 (도 10e의 예에서 도시된 바와 같이) 그 반전된 배향에 있는 동안에, 또는 패널(352)이 (예컨대, 도 10a의 예에서와 같이) 그 직립 배향에 있는 동안에 달성될 수 있다. 솔더 볼들(106)의 클로즈업 도면 및 (솔더 볼들(106)의) 추가적인 세부사항들은 도 2와 함께 위에서 예시/논의된다.
일부 실시예들에서, 도 10g 내지 도 10l의 예들의 프로세스 단계들은 도 9g 내지 도 9l의 예들과 유사할 수 있지만, 전도성 층(258)을 갖지 않는다. 도 10g를 참조하면, 제작 상태(350b)는 복수의 싱귤레이팅되어야 할 유닛들을 가지는 패널(352)을 포함할 수 있다. 예를 들어, 싱귤레이션은 싱귤레이팅된 개별적인 유닛들을 산출하기 위하여 파선 라인들(360)에 의해 도시된 경계들에서 발생할 수 있다. 패널(352)은 상부 부분들(집합적으로 356으로서 표시됨)이 그 상에 형성되는 기판 패널(354)을 포함하도록 도시된다. 이러한 상부-부분 패널의 각각의 유닛은 도 3, 도 4, 및 도 5의 임의의 조합을 참조하여 본원에서 설명된 다양한 파트들을 포함할 수 있다. 이러한 파트들은 기판 패널(354) 상에서 장착되거나 구현된 다양한 컴포넌트들 및 차폐 구조체들을 포함할 수 있다. 상부-부분 패널(356)은 다수의 개별적인 유닛들을 위한 공통 층으로서 형성될 수 있는 오버몰드 층을 또한 포함할 수 있다. 도 10g의 예에서, 전도성 피처들(378)은 기판 패널(354) 내에서 구현되도록 도시된다. 각각의 전도성 피처(378)는 대응하는 경계(360)를 가로지를 수 있어서, 분리가 경계(360)에서 발생할 때, 기판의 2 개의 노출된 측벽들의 각각은 절단되었던 전도성 피처(378)의 노출된 부분을 포함한다. 이러한 절단된 전도성 피처의 각각은 대응하는 기판 내의 접지 평면(도시되지 않음)에 전기적으로 접속된다.
도 10h를 참조하면, 제작 상태(362b)는 그 하면이 상향으로 대면하도록 반전되는 도 10g의 패널(352)을 포함할 수 있다. 이러한 반전된 배향은 개별적인 유닛들이 패널에서 여전히 부착되는 동안에, 하면의 프로세싱을 허용할 수 있다.
도 10i를 참조하면, 제작 상태(364b)는 기판(354)의 (상향으로 대면하고 있는) 하면 상의 각각의 유닛에 대하여 부착되는 하부 컴포넌트(104)를 포함할 수 있다. 제작 상태(364b)는 기판(354)의 (상향으로 대면하고 있는) 하면 상의 각각의 유닛에 대하여 형성되는 필러들(111)의 어레이를 또한 포함할 수 있다. 하부 컴포넌트(104)는 필러들(111)의 어레이가 형성된 후에 (하면 상의) 각각의 유닛에 대하여 부착될 수도 있거나, 그 반대도 마찬가지라는 것이 이해될 것이다. (하면 상의 각각의 유닛에 대한) 하부 컴포넌트(104) 및 필러들(111)의 어레이는 실질적으로 동시에 부착될 수도 있고, 구현될 수도 있고, 및/또는 형성될 수도 있다는 것이 또한 이해될 것이다.
도 10j를 참조하면, 제작 상태(366b)는 필러들(111)의 어레이 및 하부 컴포넌트들(104) 상부에 오버몰드(105)를 구현하는 것을 포함할 수 있다. 하나의 실시예에서, 오버몰드(105)는 제작 상태(366b)에서 하부 컴포넌트(104) 및 필러들(111)(예컨대, 관통-몰드 접속들)을 완전히 봉지화할 수도 있다.
도 10k를 참조하면, 제작 상태(367b)는 오버몰드(105)의 적어도 부분을 제거하는 것을 포함할 수 있다. 예를 들어, 오버몰드(105)의 외향 표면(예컨대, 상부 표면)은 제거될 수도 있다. 오버몰드(105)의 적어도 부분을 제거하는 것은 오버몰드(105)를 통해 필러들(111)을 노출시킬 수도 있다. 예를 들어, 오버몰드(105)는 오버몰드(105)의 부분이 제거된 후에 필러들(111)을 부분적으로 봉지화할 수도 있다. 오버몰드(105)의 부분은 다양한 상이한 유형들의 프로세스들 및/또는 방법들을 이용하여 제거될 수도 있다. 예를 들어, 오버몰드(105)는 (필러들(111)의 부분을 노출시키기 위하여) 오버몰드(105)의 부분을 제거하도록 (연마제 표면으로) 그라인딩될 수도 있다. 또 다른 예에서, 오버몰드(105)의 부분은 (필러들(111)의 부분을 노출시키기 위하여) 오버몰드(105)의 부분을 용융시키고 및/또는 태우기 위한 레이저를 이용하여 제거될 수도 있다. 추가의 예에서, 오버몰드(105)의 부분은 절제될 수도 있다. 예를 들어, 입자들(예컨대, 물 입자들, 모래 입자들 등)의 스트림은 오버몰드(105)의 부분을 침식시키기 위하여 이용될 수도 있다. 이러한 단계는 싱귤레이팅되어야 할 비-차폐된 양면 유닛들의 어레이를 산출하도록 도시된다. 하나의 실시예에서, 오버몰드(105)의 부분을 제거하는 것은 필러들(111)의 부분을 또한 제거할 수도 있다. 예를 들어, 오버몰드(105)를 절제하는 것은 필러들(111)의 상단 부분들을 제거할 수도 있다. 이것은 또한, 오버몰드(105)를 통해 필러들(111)의 부분을 노출시킬 수도 있고, 필러들(111)이 오버몰드(105)를 통해 접속(예컨대, 전기적 접속)을 제공하는 것을 허용할 수도 있다.
도 10l을 참조하면, 제작 상태(368a)는, 등각 차폐 프로세스 단계들을 위하여 실질적으로 준비되거나, 또는 차폐가 필요하지 않을 경우에, 회로 보드들에 장착되는 것이 실질적으로 준비된 복수의 비-차폐된 양면 패키지들(370)을 산출하기 위하여 싱귤레이팅되는 개별적인 유닛들을 포함할 수 있다. 위에서 설명된 바와 같이, 양면 패키지들(370)의 각각은 측벽들을 포함하고; 각각의 측벽은 절단된 전도성 피처(378)의 노출된 부분을 포함하도록 도시된다. 일부 실시예들에서, 이러한 싱귤레이션 프로세스는 패널(352)이 (도 10k의 예에서 도시된 바와 같이) 그 반전된 배향에 있는 동안에, 또는 패널(352)이 (예컨대, 도 10g의 예에서와 같이) 그 직립 배향에 있는 동안에 달성될 수 있다.
도 11a 내지 도 11g는 등각 차폐를 갖지 않는 양면 패키지들의 형성으로 이어지는 다양한 예의 상태들을 도시한다. 도 11a를 참조하면, 제작 상태(1105)는 복수의 싱귤레이팅되어야 할 유닛들을 가지는 패널(352)을 포함할 수 있다. 예를 들어, 싱귤레이션은 싱귤레이팅된 개별적인 유닛들을 산출하기 위하여 파선 라인들(360)에 의해 도시된 경계들에서 발생할 수 있다. 패널(352)은 상부 부분들(집합적으로 356으로서 표시됨)이 그 상에 형성되는 기판 패널(354)을 포함하도록 도시된다. 이러한 상부-부분 패널의 각각의 유닛은 도 3, 도 4, 및 도 5의 임의의 조합을 참조하여 본원에서 설명된 다양한 파트들을 포함할 수 있다. 이러한 파트들은 기판 패널(354) 상에서 장착되거나 구현된 다양한 컴포넌트들 및 차폐 구조체들을 포함할 수 있다. 상부-부분 패널(356)은 다수의 개별적인 유닛들을 위한 공통 층으로서 형성될 수 있는 오버몰드 층을 또한 포함할 수 있다. 도 11a의 예에서, 전도성 피처들(378)은 기판 패널(354) 내에서 구현되도록 도시된다. 각각의 전도성 피처(378)는 대응하는 경계(360)를 가로지를 수 있어서, 분리가 경계(360)에서 발생할 때, 기판의 2 개의 노출된 측벽들의 각각은 절단되었던 전도성 피처(378)의 노출된 부분을 포함한다. 이러한 절단된 전도성 피처의 각각은 대응하는 기판 내의 접지 평면(도시되지 않음)에 전기적으로 접속된다.
도 11b를 참조하면, 제작 상태(1110)는 그 하면이 상향으로 대면하도록 반전되는 도 11a의 패널(352)을 포함할 수 있다. 이러한 반전된 배향은 개별적인 유닛들이 패널에서 여전히 부착되는 동안에, 하면의 프로세싱을 허용할 수 있다.
도 11c를 참조하면, 제작 상태(1115)는 기판(354)의 (상향으로 대면하고 있는) 하면 상의 각각의 유닛에 대하여 부착되는 하부 컴포넌트(104)를 포함할 수 있다. 예를 들어, 하부 컴포넌트(104)는 기판(354)의 하면에 장착될 수도 있고, 설치될 수도 있는 등과 같다. 하부 컴포넌트(104)는 기판에 직접적으로 부착될 수도 있거나, 기판(354) 상의 다른 컴포넌트들(예컨대, 하나 이상의 금속 패드들)에 부착될 수도 있다.
도 11d를 참조하면, 제작 상태(1120)는 하부 컴포넌트들(104) 상부에 오버몰드(105)를 구현하는 것을 포함할 수 있다. 하나의 실시예에서, 오버몰드(105)는 제작 상태(1120)에서 하부 컴포넌트(104)를 완전히 봉지화할 수도 있다.
도 11e를 참조하면, 제작 상태(1125)는 오버몰드(105)에서 복수의 공동들(1126)(예컨대, 구멍(hole)들, 공극(void)들, 공간들, 갭들 등)을 형성하는 것을 포함할 수 있다. 공동들(1126)은 부분적 원뿔 형상(예컨대, 제거된 원뿔의 상단 및 하단 부분들을 갖는 원뿔 형상)을 가질 수도 있다. 도 11e에서 예시된 바와 같이, 공동들(1126)은 측면으로부터 관측될 때(예컨대, 프로파일 도면)에 사다리꼴 형상을 가질 수도 있다. 본 기술분야에서의 통상의 기술자는 공동들(1126)이 다양한 크기들 및/또는 형상들을 가질 수도 있다는 것을 이해한다. 예를 들어, 공동들(1126)은 원통형 형상, 정육면체 형상, 사다리꼴 프리즘 형상 등일 수도 있다. 하나의 실시예들에서, 공동들(1126)은 레이저(예컨대, 레이저 드릴(laser drill))를 이용하여 형성될 수도 있다. 예를 들어, 레이저는 공동들(1126)을 형성하기 위하여 오버몰드(105)의 부분들을 태우고 및/또는 용융시키기 위하여 이용될 수도 있다. 본 기술분야에서의 통상의 기술자는 다양한 다른 방법들, 프로세스들, 및/또는 동작들이 공동들(1126)을 형성하기 위하여 이용될 수도 있다는 것을 이해한다.
도 11f를 참조하면, 제작 상태(1130)는 공동들(1126) 내에서 복수의 솔더 볼들(106)(예컨대, 관통-몰드 접속들)을 형성하는 것을 포함할 수 있다. 예를 들어, 솔더 재료(예컨대, 어떤 온도에서 용융될 수도 있는 전도성 재료)는 공동들(1126) 내로 퇴적될 수도 있다. 하나의 실시예에서, 솔더 볼들(106)의 높이는 오버몰드(105)의 높이보다 더 낮을 수도 있다. 또 다른 실시예에서, 솔더 볼들의 높이는 오버몰드(105)의 높이와 동일(또는 실질적으로 동일)할 수도 있다. 또 다른 실시예에서, 솔더의 높이는 오버몰드(105)의 높이보다 더 높을 수도 있다. 도 11f에서 예시된 바와 같이, 오버몰드(105)와 솔더 볼들(106)의 상단 사이의 갭이 있을 수도 있다. 예를 들어, 공동들(1126)의 측부들(예컨대, 공동들(1126)의 측벽들)의 각도는 오버몰드(105)와 솔더 볼들(106)의 상단 사이의 갭으로 귀착될 수도 있다. 이것은 공동들(1126)의 형상/크기 및 솔더 볼들(106)의 형상/크기에 기인할 수도 있다. 다른 실시예들에서, 오버몰드(105)와 솔더 볼들(106)의 상단 사이의 갭은 공동들(1126)의 형상/크기 및 솔더 볼들(106)의 형상/크기에 기초하여 더 클 수도 있거나, 더 작을 수도 있거나, 또는 존재하지 않을 수도 있다.
도 11g를 참조하면, 제작 상태(1135)는, 등각 차폐 프로세스 단계들을 위하여 실질적으로 준비되거나, 또는 차폐가 필요하지 않을 경우에, 회로 보드들에 장착되는 것이 실질적으로 준비된 복수의 비-차폐된 양면 패키지들(1190)을 산출하기 위하여 싱귤레이팅되는 개별적인 유닛들을 포함할 수 있다. 위에서 설명된 바와 같이, 양면 패키지들(1190)의 각각은 측벽들을 포함하고; 각각의 측벽은 절단된 전도성 피처(378)의 노출된 부분을 포함하도록 도시된다. 일부 실시예들에서, 이러한 싱귤레이션 프로세스는 패널(352)이 (도 11f의 예에서 도시된 바와 같이) 그 반전된 배향에 있는 동안에, 또는 패널(352)이 (예컨대, 도 11a의 예에서와 같이) 그 직립 배향에 있는 동안에 달성될 수 있다. 솔더 볼들(106)의 클로즈업 도면 및 (솔더 볼들(106)의) 추가적인 세부사항들은 도 2와 함께 위에서 예시/논의된다.
도 11h 내지 도 11m은 등각 차폐를 갖지 않는 양면 패키지들의 형성으로 이어지는 다양한 예의 상태들을 도시한다. 도 11h를 참조하면, 제작 상태(1155)는 복수의 싱귤레이팅되어야 할 유닛들을 가지는 패널(352)을 포함할 수 있다. 예를 들어, 싱귤레이션은 싱귤레이팅된 개별적인 유닛들을 산출하기 위하여 파선 라인들(360)에 의해 도시된 경계들에서 발생할 수 있다. 패널(352)은 상부 부분들(집합적으로 356으로서 표시됨)이 그 상에 형성되는 기판 패널(354)을 포함하도록 도시된다. 이러한 상부-부분 패널의 각각의 유닛은 도 3, 도 4, 및 도 5의 임의의 조합을 참조하여 본원에서 설명된 다양한 파트들을 포함할 수 있다. 이러한 파트들은 기판 패널(354) 상에서 장착되거나 구현된 다양한 컴포넌트들 및 차폐 구조체들을 포함할 수 있다. 상부-부분 패널(356)은 다수의 개별적인 유닛들을 위한 공통 층으로서 형성될 수 있는 오버몰드 층을 또한 포함할 수 있다. 도 11h의 예에서, 전도성 피처들(378)은 기판 패널(354) 내에서 구현되도록 도시된다. 각각의 전도성 피처(378)는 대응하는 경계(360)를 가로지를 수 있어서, 분리가 경계(360)에서 발생할 때, 기판의 2 개의 노출된 측벽들의 각각은 절단되었던 전도성 피처(378)의 노출된 부분을 포함한다. 이러한 절단된 전도성 피처의 각각은 대응하는 기판 내의 접지 평면(도시되지 않음)에 전기적으로 접속된다.
도 11i를 참조하면, 제작 상태(1160)는 그 하면이 상향으로 대면하도록 반전되는 도 11a의 패널(352)을 포함할 수 있다. 이러한 반전된 배향은 개별적인 유닛들이 패널에서 여전히 부착되는 동안에, 하면의 프로세싱을 허용할 수 있다.
도 11j를 참조하면, 제작 상태(1165)는 기판(254)의 (상향으로 대면하고 있는) 하면 상의 각각의 유닛에 대하여 부착되는 하부 컴포넌트(104)를 포함할 수 있다. 제작 상태(1165)는 기판(254)의 (상향으로 대면하고 있는) 하면 상의 각각의 유닛에 대하여 형성되는 솔더 볼들(106)의 어레이를 또한 포함할 수도 있다. 이러한 단계는 싱귤레이팅되어야 할 양면 유닛들의 어레이를 산출하도록 도시된다. 하부 컴포넌트(104)는 솔더 볼들(106)의 어레이가 형성된 후에 (하면 상의) 각각의 유닛에 대하여 부착될 수도 있거나, 그 반대도 마찬가지라는 것이 이해될 것이다. (하면 상의 각각의 유닛에 대한) 하부 컴포넌트 및 솔더 볼들(106)의 어레이는 실질적으로 동시에 부착될 수도 있고, 구현될 수도 있고, 및/또는 형성될 수도 있다는 것이 또한 이해될 것이다.
도 11k를 참조하면, 제작 상태(1170)는 하부 컴포넌트들(104) 및 솔더 볼들(106) 상부에 오버몰드(105)를 구현하는 것을 포함할 수 있다. 하나의 실시예에서, 오버몰드(105)는 제작 상태(1120)에서 하부 컴포넌트(104)를 완전히 봉지화할 수도 있다. 또 다른 실시예에서, 오버몰드(105)는 솔더 볼들(106)을 완전히 봉지화할 수도 있다. 예를 들어, 오버몰드(105)의 높이는 솔더 볼들(106)의 높이보다 더 높을 수도 있다. 추가의 실시예에서, 오버몰드(105)의 높이는 솔더 볼들의 높이와 동일(또는 실질적으로 동일)할 수도 있다.
도 11l을 참조하면, 제작 상태(1125)는 솔더 볼들(106)의 주위에(예컨대, 관통-몰드 접속들 주위에) 있는 에어리어들에서 오버몰드(105)의 부분들을 제거하는 것을 포함할 수 있다. 예를 들어, (솔더 볼(106)을 중심으로 둔) 원형 에어리어에서의 오버몰드(105)의 부분들은 제거될 수도 있다(예컨대, 솔더 볼(106)을 중심으로 둔 오버몰드(105)의 원형 부분은 제거될 수도 있음). 도 11l에서 예시된 바와 같이, 오버몰드(105)와 솔더 볼들(106)의 상단 사이의 갭이 있을 수도 있다. 본 기술분야에서의 통상의 기술자는 제거되는 오버몰드(105)의 부분들이 다양한 크기들 및/또는 형상들을 가질 수도 있다는 것을 이해한다. 예를 들어, 솔더 볼(106)을 중심으로 둔 오버몰드의 정사각형 형상 부분은 제거될 수도 있다. 하나의 실시예에서, 오버몰드(105)의 부분들은 레이저(예컨대, 레이저 드릴)를 이용하여 제거될 수도 있다. 예를 들어, 레이저는 솔더 볼들(106) 주위의 에어리어들에서의 오버몰드(105)의 부분들을 태우고 및/또는 용융시키기 위하여 이용될 수도 있다. 본 기술분야에서의 통상의 기술자는 다양한 다른 방법들, 프로세스들, 및/또는 동작들이 오버몰드(105)의 부분들을 제거하기 위하여 이용될 수도 있다는 것을 이해한다. 도 11l에서 예시된 바와 같이, 오버몰드(105)와 솔더 볼들(106)의 상단 사이의 갭이 있을 수도 있다. 다른 실시예들에서, 오버몰드(105)와 솔더 볼들(106)의 상단 사이의 갭은 더 클 수도 있거나, 더 작을 수도 있거나, 또는 존재하지 않을 수도 있다.
도 11m을 참조하면, 제작 상태(1135)는, 등각 차폐 프로세스 단계들을 위하여 실질적으로 준비되거나, 또는 차폐가 필요하지 않을 경우에, 회로 보드들에 장착되는 것이 실질적으로 준비된 복수의 비-차폐된 양면 패키지들(1195)을 산출하기 위하여 싱귤레이팅되는 개별적인 유닛들을 포함할 수 있다. 위에서 설명된 바와 같이, 양면 패키지들(1195)의 각각은 측벽들을 포함하고; 각각의 측벽은 절단된 전도성 피처(378)의 노출된 부분을 포함하도록 도시된다. 일부 실시예들에서, 이러한 싱귤레이션 프로세스는 패널(352)이 (도 11l의 예에서 도시된 바와 같이) 그 반전된 배향에 있는 동안에, 또는 패널(352)이 (예컨대, 도 11h의 예에서와 같이) 그 직립 배향에 있는 동안에 달성될 수 있다. 솔더 볼들(106)의 클로즈업 도면 및 (솔더 볼들(106)의) 추가적인 세부사항들은 도 2와 함께 위에서 예시/논의된다.
도 12a 내지 도 12f는 등각 차폐를 갖지 않는 양면 패키지들의 형성으로 이어지는 다양한 예의 상태들을 도시한다. 도 12a를 참조하면, 제작 상태(1205)는 복수의 싱귤레이팅되어야 할 유닛들을 가지는 패널(352)을 포함할 수 있다. 예를 들어, 싱귤레이션은 싱귤레이팅된 개별적인 유닛들을 산출하기 위하여 파선 라인들(360)에 의해 도시된 경계들에서 발생할 수 있다. 패널(352)은 상부 부분들(집합적으로 356으로서 표시됨)이 그 상에 형성되는 기판 패널(354)을 포함하도록 도시된다. 이러한 상부-부분 패널의 각각의 유닛은 도 4, 도 5, 및 도 5의 임의의 조합을 참조하여 본원에서 설명된 다양한 파트들을 포함할 수 있다. 이러한 파트들은 기판 패널(354) 상에서 장착되거나 구현된 다양한 컴포넌트들 및 차폐 구조체들을 포함할 수 있다. 상부-부분 패널(356)은 다수의 개별적인 유닛들을 위한 공통 층으로서 형성될 수 있는 오버몰드 층을 또한 포함할 수 있다. 도 12a의 예에서, 전도성 피처들(378)은 기판 패널(354) 내에서 구현되도록 도시된다. 각각의 전도성 피처(378)는 대응하는 경계(360)를 가로지를 수 있어서, 분리가 경계(360)에서 발생할 때, 기판의 2 개의 노출된 측벽들의 각각은 절단되었던 전도성 피처(378)의 노출된 부분을 포함한다. 이러한 절단된 전도성 피처의 각각은 대응하는 기판 내의 접지 평면(도시되지 않음)에 전기적으로 접속된다.
도 12b를 참조하면, 제작 상태(1210)는 그 하면이 상향으로 대면하도록 반전되는 도 12a의 패널(352)을 포함할 수 있다. 이러한 반전된 배향은 개별적인 유닛들이 패널에서 여전히 부착되는 동안에, 하면의 프로세싱을 허용할 수 있다.
도 12c를 참조하면, 제작 상태(1265)는 기판(254)의 (상향으로 대면하고 있는) 하면 상의 각각의 유닛에 대하여 부착되는 하부 컴포넌트(104)를 포함할 수 있다. 제작 상태(1265)는 기판(254)의 (상향으로 대면하고 있는) 하면 상의 각각의 유닛에 대하여 형성되는 솔더 볼들(106)의 어레이를 또한 포함할 수도 있다. 이러한 단계는 싱귤레이팅되어야 할 양면 유닛들의 어레이를 산출하도록 도시된다. 하부 컴포넌트(104)는 솔더 볼들(106)의 어레이가 형성된 후에 (하면 상의) 각각의 유닛에 대하여 부착될 수도 있거나, 그 반대도 마찬가지라는 것이 이해될 것이다. (하면 상의 각각의 유닛에 대한) 하부 컴포넌트 및 솔더 볼들(106)의 어레이는 실질적으로 동시에 부착될 수도 있고, 구현될 수도 있고, 및/또는 형성될 수도 있다는 것이 또한 이해될 것이다.
도 12d를 참조하면, 제작 상태(1270)는 하부 컴포넌트들(104) 및 솔더 볼들(106) 상부에 오버몰드(105)를 구현하는 것을 포함할 수 있다. 하나의 실시예에서, 오버몰드(105)는 제작 상태(1220)에서 하부 컴포넌트(104)를 완전히 봉지화할 수도 있다. 오버몰드(105)는 또한, 솔더 볼들(106)을 실질적으로 봉지화할 수도 있다. 예를 들어, 솔더 볼(106)의 클로즈업 도면에서 예시된 바와 같이, 오버몰드(105)의 높이는 솔더 볼(106)의 높이보다 더 짧을 수도 있지만, 대다수의 솔더 볼(106)은 오버몰드(105)에 의해 봉지화될 수도 있다. 하나의 실시예에서, 오버몰드 재료의 층(117)(예컨대, 막, 코팅, 얇은 시트 등)은 오버몰드(105)가 하부 컴포넌트들(104) 및 솔더 볼들(106) 상부에 구현된 후에 솔더 볼들(106)의 상단들 상에서 퇴적될 수도 있다.
도 12e를 참조하면, 제작 상태(1225)는 솔더 볼들(106)의 상단들로부터 층(117)(예컨대, 오버몰드 재료의 막)을 제거하는 것을 포함할 수 있다. 예를 들어, 레이저는 솔더 볼(106)의 상단으로부터 층(117)을 태우고 및/또는 용융시키기 위하여 이용될 수도 있다. 본 기술분야에서의 통상의 기술자는 다양한 다른 방법들, 프로세스들, 및/또는 동작들이 층(117)을 형성하기 위하여 이용될 수도 있다는 것을 이해한다. 도 12e에서 예시된 바와 같이, 층(117)을 제거한 후에, 오버몰드(105)와 솔더 볼들(106)의 상단 사이의 갭이 있을 수도 있다. 다른 실시예들에서, 오버몰드(105)와 솔더 볼들(106)의 상단 사이의 갭은 더 클 수도 있거나, 더 작을 수도 있거나, 또는 존재하지 않을 수도 있다.
도 12f를 참조하면, 제작 상태(1230)는, 등각 차폐 프로세스 단계들을 위하여 실질적으로 준비되거나, 또는 차폐가 필요하지 않을 경우에, 회로 보드들에 장착되는 것이 실질적으로 준비된 복수의 비-차폐된 양면 패키지들(1290)을 산출하기 위하여 싱귤레이팅되는 개별적인 유닛들을 포함할 수 있다. 위에서 설명된 바와 같이, 양면 패키지들(1290)의 각각은 측벽들을 포함하고; 각각의 측벽은 절단된 전도성 피처(378)의 노출된 부분을 포함하도록 도시된다. 일부 실시예들에서, 이러한 싱귤레이션 프로세스는 패널(352)이 (도 12e의 예에서 도시된 바와 같이) 그 반전된 배향에 있는 동안에, 또는 패널(352)이 (예컨대, 도 12a의 예에서와 같이) 그 직립 배향에 있는 동안에 달성될 수 있다. 솔더 볼들(106)의 클로즈업 도면 및 (솔더 볼들(106)의) 추가적인 세부사항들은 도 2와 함께 위에서 예시/논의된다.
도 13a 내지 도 13c는 등각 차폐를 갖지 않는 양면 패키지들의 형성으로 이어지는 다양한 예의 상태들을 도시한다. 도 13a를 참조하면, 제작 상태(1305)는 위에서 논의된 바와 같이, 기판 패널(354) 상에서 구현된 솔더 볼들(106), 컴포넌트들(104), 및 오버몰드(105)를 갖는 패널(352)을 포함할 수도 있다. 상부 부분들(집합적으로 356으로서 표시됨)은 위에서 논의된 바와 같이, 기판 패널(354) 상에서 형성될 수도 있다. 예를 들어, 패널(352)은 도 11f에서 예시된 제작 상태(1130), 도 11l에서 예시된 제작 상태(1175), 및/또는 도 12e에서 예시된 제작 상태(12e)로부터 기인할 수도 있다. 도 13a의 예에서, 전도성 피처들(378)은 기판 패널(354) 내에서 구현되도록 도시된다. 각각의 전도성 피처(378)는 대응하는 경계(360)를 가로지를 수 있어서, 분리가 경계(360)에서 발생할 때, 기판의 2 개의 노출된 측벽들의 각각은 절단되었던 전도성 피처(378)의 노출된 부분을 포함한다. 이러한 절단된 전도성 피처의 각각은 대응하는 기판 내의 접지 평면(도시되지 않음)에 전기적으로 접속된다.
도 13b를 참조하면, 제작 상태(1310)는 솔더 볼들(106) 상부에 전도성 재료(118)를 형성하고, 퇴적시키고, 구현하는 것 등을 포함할 수도 있다. 예를 들어, 추가적인 솔더 볼들은 솔더 볼들(106) 상부에 형성될 수도 있다. 또 다른 예에서, 솔더 재료는 솔더 볼들(106) 상부에 스크린 인쇄(screen print)될 수도 있다. 추가적인 전도성 재료는 양면 패키지들을 표면에(예컨대, 회로 보드에) 부착하기 위하여 이용될 수도 있다. 추가적인 전도성 재료는 양면 패키지들의 컴포넌트들/회로들 및/또는 다른 컴포넌트들/회로들 사이(예컨대, 회로 보드 상에서 위치된 컴포넌트들/회로들 사이)의 전기적 접속들 및/또는 열적 전도성을 또한 제공할 수도 있다.
도 13c를 참조하면, 제작 상태(1315)는, 등각 차폐 프로세스 단계들을 위하여 실질적으로 준비되거나, 또는 차폐가 필요하지 않을 경우에, 회로 보드들에 장착되는 것이 실질적으로 준비된 복수의 비-차폐된 양면 패키지들(1390)을 산출하기 위하여 싱귤레이팅되는 개별적인 유닛들을 포함할 수 있다. 위에서 설명된 바와 같이, 양면 패키지들(1390)의 각각은 측벽들을 포함하고; 각각의 측벽은 절단된 전도성 피처(378)의 노출된 부분을 포함하도록 도시된다. 일부 실시예들에서, 이러한 싱귤레이션 프로세스는 패널(352)이 (도 13a의 예에서 도시된 바와 같이) 그 반전된 배향에 있는 동안에, 또는 패널(352)이 그 직립 배향에 있는 동안에 달성될 수 있다. 솔더 볼들(106)의 클로즈업 도면 및 (솔더 볼들(106)의) 추가적인 세부사항들은 도 2와 함께 위에서 예시/논의된다.
등각 코팅에 관련된 예들
도 14a 내지 도 14d는 프레임 캐리어(frame carrier)(300)를 갖는 도 10d의 비-차폐된 양면 패키지들(370)과 같은 개별적인 유닛들을 프로세싱하기 위하여 구현될 수 있는 프로세스의 다양한 상태들을 도시한다. 도 14a를 참조하면, 제작 상태(380)는 접착제 층(320) 상부에 위치결정(화살표(382))되는 복수의 비-차폐된 양면 패키지들(370)을 포함할 수 있다. 접착제 층(320)의 예들은 아교(glue)의 층, 페이스트(paste)의 층, 에폭시/에폭시 수지의 층 등을 포함할 수도 있다. 접착제 층(320)은 프레임 캐리어(300)의 표면(321)(예컨대, 프레임 캐리어(300)의 상부 표면) 상부에 퇴적될 수도 있다. 솔더 볼들(106)의 클로즈업 도면 및 (솔더 볼들(106)의) 추가적인 세부사항들은 도 2와 함께 위에서 예시/논의된다.
도 14b를 참조하면, 제작 상태(383)는 솔더 볼들(106) 및/또는 패키징 기판의 하면 상의 오버몰드(예컨대, 도 2에서 예시된 오버몰드(105))의 표면이 표면(321)과 계합(예컨대, 접촉)하도록 위치결정된 비-차폐된 양면 패키지들(370)을 포함할 수 있다. 도 14b에서 예시된 바와 같이, 솔더 볼들(106)은 접착제 층(320)의 표면과 계합할 수도 있다. 양면 패키지들(370)의 하부 표면과 표면(321) 사이의 이러한 계합은 388로서 표시된다. 또한, 도 14b에서 예시된 바와 같이, 패키징 기판의 하면 상의 오버몰드(105)는 접착제 층(320)과 계합할 수도 있다(예컨대, 접착제 층(320)과 접촉할 수도 있음). 패키징 기판의 하면 상의 오버몰드(105)와 접착제 층(320) 사이의 이러한 계합은 386으로서 표시된다.
일단 개별적인 비-차폐된 양면 패키지들(370)이 이러한 방식으로 배열된다면, 후속 단계들의 일부 또는 전부가 유닛들이 패널 포맷인 것과 같은 방식들로 수행될 수 있다. 유리하게도, 이러한 단계들은 각각의 비-차폐된 양면 패키지(370)의 상부 표면 및 측벽들(390) 상에서의 등각 차폐 층의 형성을 포함할 수 있다. 더 상세하게는, 그리고 본원에서 설명된 바와 같이, 판(304)에 대한 비-차폐된 양면 패키지(370)의 포지션(position)은 측벽들(390)이 스퍼터 퇴적(sputter deposition)과 같은 기법들에 의한 금속 퇴적을 위하여 실질적으로 완전히 노출되는 것을 허용한다. 도 14b에서 추가로 도시된 바와 같이, 비-차폐된 양면 패키지들(370)은 그 안에 위치결정된 비-차폐된 양면 패키지들(370)이 측벽들(390) 상에서의 금속의 효과적인 스퍼터 퇴적을 용이하게 하기 위하여 충분히 이격되도록 배열될 수 있다.
도 14c는 등각 전도성 층(385)이 형성되었던 제작 상태(384)를 도시한다. 이러한 등각 전도성 층(385)은 각각의 양면 패키지의 상부 표면 및 측벽들(390)을 커버하도록 도시된다. 등각 전도성 층(385)의 측벽 부분은 (궁극적으로, 접지 평면(도시되지 않음)에 접속되는) 전도성 피처들(378)과 전기적 접촉함으로써, 양면 패키지를 위한 RF 차폐를 형성하도록 추가로 도시된다.
도 14d는 차폐된 양면 패키지들(100)이 프레임 캐리어(300)로부터 제거(화살표(387))되는 제작 상태(386)를 도시한다. 따라서, 누군가는 등각 차폐를 갖는 결과적인 양면 패키지들(100)이 상이한 프로세스들에 의해 획득될 수 있다는 것을 알 수 있다. 예를 들어, 도 14d를 참조하여 설명된 바와 같은 등각 차폐를 갖는 양면 패키지들(100)은 도 14d의 (등각 차폐를 갖는) 양면 패키지들(100)과 유사하다. 따라서, 프로세스 단계들에서의 다른 변동들이 구현될 수 있다는 것이 이해될 것이다.
하나의 실시예에서, 접착제 층(320)의 부분들은 차폐된 양면 패키지들(100)이 제거될 때(도면들에서 도시되지 않음)에 차폐된 양면 패키지들(100)에 부착된 상태로 유지될 수도 있다(예컨대, 고착될 수도 있음). 차폐된 양면 패키지들(100)에 부착된 상태로 유지되는 접착제 층(320)의 부분들은 더 이후의 프로세스에서 제거될 수도 있다. 예를 들어, 차폐된 양면 패키지들(100)에 부착된 상태로 유지되는 접착제 층(320)의 부분들은 세정 프로세스(cleaning process) 동안에 제거될 수도 있다.
양면 패키지들에 관련된 제품들의 예들
본원에서 설명된 바와 같이, 차폐된 패키지 및 양면 패키지의 하부 컴포넌트는 컴포넌트들의 상이한 조합들을 포함할 수 있다. 도 15는 일부 실시예들에서, 양면 패키지(100)가 패키징 기판(402) 상에서 장착된 하나 이상의 표면-장착 기술(SMT) 디바이스들(400)을 가지는 차폐된 패키지(102)를 포함할 수 있다는 것을 도시한다. 도 15에서 추가로 도시된 바와 같이, 하나 이상의 반도체 다이(104)는 패키징 기판(402) 하부에 장착될 수 있다. 본원에서 설명된 바와 같이, 이러한 하나 이상의 다이는 솔더 볼들(106)의 어레이에 의해 일반적으로 정의된 영역 내에서 장착될 수 있다.
본원에서 추가로 설명된 바와 같이, 오버몰드(404)는 SMT 디바이스(들)(404)를 실질적으로 봉지화하기 위하여, 그리고 차폐 기능성들을 용이하게 하기 위하여, 패키징 기판(402) 상부에 형성될 수 있다. 차폐된 패키지(102)는 본원에서 설명된 바와 같은 하나 이상의 차폐 피처들을 포함할 수 있다는 것이 이해될 것이다. 오버몰드(105)는 솔더 볼들(106)에 의해 형성된(예컨대, BGA와 같은 관통-몰드 접속들의 세트에 의해 형성된) (반도체 다이(104)가 위치되는) 하면 용적에서 형성될 수도 있고 및/또는 구현될 수도 있다. 하나의 실시예에서, 오버몰드(105)는 반도체 다이(104)의 적어도 부분을 봉지화할 수도 있다. 예를 들어, 오버몰드(105)는 반도체 다이(104)를 완전히 또는 부분적으로 봉지화할 수도 있다. 또 다른 실시예에서, 오버몰드(105)는 솔더 볼들(106)(예컨대, 관통-몰드 접속들)의 적어도 부분을 봉지화할 수도 있다. 예를 들어, 오버몰드(105)는 솔더 볼들(106)을 완전히 또는 부분적으로 봉지화할 수도 있다. 위에서 논의된 바와 같이, 오버몰드(105) 및/또는 솔더 볼들(106)(예컨대, 솔더 볼들(106)의 노출된 부분들)은 랜드 그리드 어레이(LGA) 유형/스타일 패키지를 형성할 수도 있다. 솔더 볼들(106)의 클로즈업 도면 및 (솔더 볼들(106)의) 추가적인 세부사항들은 도 2와 함께 위에서 예시/논의된다.
도 16은 도 15의 양면 패키지의 더 구체적인 예일 수 있는 양면 패키지(100)를 도시한다. 도 16의 예에서, SMT 디바이스(들)는 오버몰드(404)에 의해 봉지화되는 하나 이상의 필터들 및/또는 필터-기반 디바이스들(400)일 수 있다. 또한, 패키징 기판(402) 하부에 장착된 반도체 다이(104)는 RF 증폭기(들) 및/또는 스위치(들)를 가지는 다이일 수 있다. 따라서, 이러한 양면 패키지는 RF 신호들의 송신 및/또는 수신을 용이하게 하도록 구성된 상이한 모듈들로서 구현될 수 있다. 예를 들어, 양면 패키지(100)는 전력 증폭기(power amplifier)(PA) 모듈, 저잡음 증폭기(low-noise amplifier)(LNA) 모듈, 프론트-엔드 모듈(front-end module)(FEM), 스위칭 모듈 등으로서 구현될 수 있다. 오버몰드(105)는 솔더 볼들(106)에 의해 형성된(예컨대, BGA와 같은 관통-몰드 접속들의 세트에 의해 형성된) (반도체 다이(104)가 위치되는) 하면 용적에서 형성될 수도 있고 및/또는 구현될 수도 있다. 하나의 실시예에서, 오버몰드(105)는 반도체 다이(104)의 적어도 부분을 봉지화할 수도 있다. 예를 들어, 오버몰드(105)는 반도체 다이(104)를 완전히 또는 부분적으로 봉지화할 수도 있다. 또 다른 실시예에서, 오버몰드(105)는 솔더 볼들(106)(예컨대, 관통-몰드 접속들)의 적어도 부분을 봉지화할 수도 있다. 예를 들어, 오버몰드(105)는 솔더 볼들(106)을 완전히 또는 부분적으로 봉지화할 수도 있다. 위에서 논의된 바와 같이, 오버몰드(105) 및/또는 솔더 볼들(106)(예컨대, 솔더 볼들(106)의 노출된 부분들)은 랜드 그리드 어레이(LGA) 유형/스타일 패키지를 형성할 수도 있다. 솔더 볼들(106)의 클로즈업 도면 및 (솔더 볼들(106)의) 추가적인 세부사항들은 도 2와 함께 위에서 예시/논의된다.
도 17은 도 16의 양면 패키지의 더 구체적인 예일 수 있는 양면 패키지(100)를 도시한다. 도 17의 예에서, 패키징 기판(402) 하부에 장착된 반도체 다이(104)는 하나 이상의 LNA들 및 하나 이상의 스위치들을 가지는 다이일 수 있다. 일부 실시예들에서, 이러한 양면 패키지는 예를 들어, LNA 모듈을 포함하는, LNA-관련된 기능성들을 가지는 모듈로서 구현될 수 있다. 오버몰드(105)는 솔더 볼들(106)에 의해 형성된(예컨대, BGA와 같은 관통-몰드 접속들의 세트에 의해 형성된) (반도체 다이(104)가 위치되는) 하면 용적에서 형성될 수도 있고 및/또는 구현될 수도 있다. 하나의 실시예에서, 오버몰드(105)는 반도체 다이(104)의 적어도 부분을 봉지화할 수도 있다. 예를 들어, 오버몰드(105)는 반도체 다이(104)를 완전히 또는 부분적으로 봉지화할 수도 있다. 또 다른 실시예에서, 오버몰드(105)는 솔더 볼들(106)(예컨대, 관통-몰드 접속들)의 적어도 부분을 봉지화할 수도 있다. 예를 들어, 오버몰드(105)는 솔더 볼들(106)을 완전히 또는 부분적으로 봉지화할 수도 있다. 위에서 논의된 바와 같이, 오버몰드(105) 및/또는 솔더 볼들(106)(예컨대, 솔더 볼들(106)의 노출된 부분들)은 랜드 그리드 어레이(LGA) 유형/스타일 패키지를 형성할 수도 있다. 솔더 볼들(106)의 클로즈업 도면 및 (솔더 볼들(106)의) 추가적인 세부사항들은 도 2와 함께 위에서 예시/논의된다.
도 18a는 일부 실시예들에 따라, 양면 패키지(1805)의 하면의 하향식 사시도를 예시한다. 하나의 실시예에서, 양면 패키지(1805)는 도 9a 내지 도 9l 및 도 10a 내지 도 10l에서 예시된 제작/제조 프로세스로부터 기인할 수도 있다. 양면 패키지는 위에서 논의된 바와 같이, 상부 부분(집합적으로 356으로서 표시됨)이 그 상에서 형성되는 기판을 포함한다. 솔더 볼들(106) 및 오버몰드(105)는 위에서 논의된 바와 같이, 상부 부분(356)의 표면 상에서 구현될 수도 있다. 솔더 볼들(106)은 영역(1806) 주위에서 배열될 수도 있다. 컴포넌트(예컨대, 위에서 논의된 컴포넌트(104))는 영역(1806)에서의 오버몰드(105) 하부에 위치될 수도 있다. 솔더 볼들(106)은 솔더 볼들(106)이 영역(1806) 주위의 직사각형 주연부를 형성하도록 배열될 수도 있다. 예를 들어, 솔더 볼들의 제1 그룹은 영역(1806) 주위의 직사각형 주연부(예컨대, 솔더 볼들(106)의 내부 직사각형 주연부)를 형성할 수도 있다. 솔더 볼들(106)의 제2 그룹은 솔더 볼들(106)의 제1 그룹 주위의 직사각형 주연부(예컨대, 솔더 볼들(106)의 외부 직사각형 주연부)를 형성할 수도 있다.
도 18a에서 예시된 바와 같이, 솔더 볼들(106)은 오버몰드(105)를 통해 노출된다. 예를 들어, 위에서 논의된 바와 같이, 오버몰드(105)의 부분들이 제작/제조 프로세스/상태 동안에 제거될 때, 솔더 볼들(106)의 부분들이 제거될 수도 있다. 솔더 볼들(106)의 나머지 부분들의 상단은 오버몰드(105)의 부분들이 제거된 후에 가시적일 수도 있다.
도 18b는 일부 실시예들에 따라, 양면 패키지(1810)의 하면의 하향식 사시도를 예시한다. 하나의 실시예에서, 양면 패키지(1810)는 도 11a 내지 도 11m 및 도 12a 내지 도 12f에서 예시된 제작/제조 프로세스로부터 기인할 수도 있다. 양면 패키지는 위에서 논의된 바와 같이, 상부 부분(집합적으로 356으로서 표시됨)이 그 상에서 형성되는 기판을 포함한다. 솔더 볼들(106) 및 오버몰드(105)는 위에서 논의된 바와 같이, 상부 부분(356)의 표면 상에서 구현될 수도 있다. 솔더 볼들(106)은 영역(1811) 주위에서 배열될 수도 있다. 컴포넌트(예컨대, 위에서 논의된 컴포넌트(104))는 영역(1811)에서의 오버몰드(105) 하부에 위치될 수도 있다. 솔더 볼들(106)은 솔더 볼들(106)이 영역(1811) 주위의 직사각형 주연부를 형성하도록 배열될 수도 있다. 예를 들어, 솔더 볼들의 제1 그룹은 영역(1811) 주위의 직사각형 주연부(예컨대, 솔더 볼들(106)의 내부 직사각형 주연부)를 형성할 수도 있다. 솔더 볼들(106)의 제2 그룹은 솔더 볼들(106)의 제1 그룹 주위의 직사각형 주연부(예컨대, 솔더 볼들(106)의 외부 직사각형 주연부)를 형성할 수도 있다.
도 18a에서 예시된 바와 같이, 솔더 볼들(106)은 오버몰드(105)를 통해 노출된다. 또한, 예시된 바와 같이, 각각의 솔더 볼(106) 주위의 영역들에서의(예컨대, 각각의 솔더 볼(106) 주위의 원형 영역에서의) 오버몰드(105)의 부분들은 위에서 논의된 바와 같이 제거되었다. 각각의 솔더 볼(106) 주위의 영역들에서의 오버몰드(105)의 부분들을 제거하는 것은 위에서 논의된 바와 같이, 각각의 솔더 볼(106)과 오버몰드(105) 사이의 갭(예컨대, 원환체(torus)/도우넛(donut) 형상 갭))을 생성할 수도 있다.
도 18c는 일부 실시예들에 따라, 양면 패키지(1815)의 하면의 부분의 상향식 클로즈업 사시도를 예시한다. 하나의 실시예에서, 양면 패키지(1810)는 도 13a 내지 도 13c에서 예시된 제작/제조 프로세스로부터 기인할 수도 있다. 양면 패키지는 위에서 논의된 바와 같이, 상부 부분(집합적으로 356으로서 표시됨)이 그 상에서 형성되는 기판을 포함한다. 솔더 볼들 및 오버몰드(105)는 위에서 논의된 바와 같이, 상부 부분(356)의 표면 상에서 구현될 수도 있다. 추가적인 전도성 재료(118)는 도 13a 내지 도 13c와 함께 위에서 논의된 바와 같이, 솔더 볼들의 상부에 형성될 수도 있고, 구현될 수도 있고, 퇴적될 수도 있는 등과 같다. 추가적인 전도성 재료(118)는 오버몰드(105)의 표면 위에서 돌출하는 돔 형상(dome shape)으로 귀착될 수도 있다. 예를 들어, 전도성 재료(118)의 높이는 오버몰드(105)의 높이보다 더 클 수도 있다.
본원에서 설명된 예들, 실시예들, 구현예들, 및/또는 구성들은 모듈의 표면의 중간에 위치결정된 컴포넌트(예컨대, 도 1에서 예시된 컴포넌트(104))를 예시할 수도 있고, 컴포넌트 주위에 위치결정된 관통-몰드 접속들(예컨대, 컨택 피처들, 솔더 볼들, 필러들 등)을 예시할 수도 있지만, 본 기술분야에서의 통상의 기술자는 관통-몰드 접속들 및/또는 컴포넌트들의 포지션들, 크기들, 위치결정/배치들, 및/또는 수가 변동될 수도 있다는 것을 이해한다. 예를 들어, 컴포넌트는 모듈의 표면 중간에서 위치되지 않을 수도 있고, 모듈의 표면의 외부 에지(예컨대, 좌측 에지)를 따라 위치될 수도 있다. 또 다른 예에서, 관통-몰드 접속들(예컨대, 솔더 볼들, 필러들, 컨택 피처들 등)은 모듈의 표면 중간에 위치될 수도 있다(예컨대, 컴포넌트(104)가 도 6b에서 위치되는 곳에서 위치될 수도 있음).
도 19 및 도 20은 도면들에서 예시된 양면 패키지(100)가 무선 디바이스들에서 어떻게 구현될 수 있는지의 예들을 도시한다. 도 19는 일부 실시예들에서, 본원에서 설명된 바와 같은 하나 이상의 피처들을 가지는 양면 패키지가 다이버시티 수신(diversity receive)(RX) 모듈(100)로서 구현될 수 있다는 것을 도시한다. 이러한 모듈은 신호 경로(422)에서의 손실들 및/또는 잡음을 최소화하거나 감소시키기 위하여 다이버시티 안테나(420)에 상대적으로 근접하게 구현될 수 있다.
다이버시티 RX 모듈(100)은 스위치들(410 및 412) 뿐만 아니라, LNA들(414)이 패키징 기판 아래에 장착되는 반도체 다이(104로서 도시됨)에서 구현되도록 구성될 수 있다. 필터들(400)은 본원에서 설명된 바와 같은 이러한 패키징 기판 상에서 장착될 수 있다.
도 19에서 추가로 도시된 바와 같이, 다이버시티 RX 모듈(100)에 의해 프로세싱된 RX 신호들은 신호 경로(424)를 통해 트랜시버로 라우팅될 수 있다. 신호 경로(424)가 상대적으로 길고 손실이 있는 무선 애플리케이션들에서, 안테나(420)에 근접한 다이버시티 RX 모듈(100)의 전술한 구현예는 다수의 바람직한 피처들을 제공할 수 있다.
도 20은 일부 실시예에서, 본원에서 설명된 바와 같은 하나 이상의 피처들을 가지는 양면 패키지가 다른 유형들의 LNA 애플리케이션들에서 구현될 수 있다는 것을 도시한다. 예를 들어, 도 20의 일 예의 무선 디바이스(500)에서, LNA 또는 LNA-관련된 모듈(100)은 본원에서 설명된 바와 같은 양면 패키지로서 구현될 수 있고, 이러한 모듈은 주 안테나(524)와 함께 사용될 수 있다.
도 20의 일 예의 LNA 모듈(100)은 예를 들어, 하나 이상의 LNA들(104), 바이어스/로직 회로(432), 및 대역-선택 스위치(430)를 포함할 수 있다. 이러한 회로들의 일부 또는 전부는 LNA 모듈(100)의 패키징 기판 하부에 장착되는 반도체 다이에서 구현될 수 있다. 이러한 LNA 모듈에서, 듀플렉서(duplexer)들(400)의 일부 또는 전부는 본원에서 설명된 바와 같은 하나 이상의 피처들을 가지는 양면 패키지를 형성하기 위하여 패키징 기판 상에서 장착될 수 있다.
도 20은 일 예의 무선 디바이스(500)와 연관된 다양한 피처들을 추가로 도시한다. 도 20에서 구체적으로 도시되지 않았지만, 도 19의 다이버시티 RX 모듈(100)은 LNA 모듈(100) 또는 그 임의의 조합 대신에, LNA 모듈(100)을 갖는 무선 디바이스(500) 내에 포함될 수 있다. 본원에서 설명된 바와 같은 하나 이상의 피처들을 가지는 양면 패키지는 비-LNA 모듈로서 무선 디바이스(500)에서 구현될 수 있다는 것이 또한 이해될 것이다.
일 예의 무선 디바이스(500)에서, 복수의 PA들을 가지는 전력 증폭기(PA) 회로(518)는 증폭된 RF 신호를 (듀플렉서들(400)을 통해) 스위치(430)에 제공할 수 있고, 스위치(430)는 증폭된 RF 신호를 안테나(524)로 라우팅할 수 있다. PA 회로(518)는 알려진 방식들로 구성될 수 있고 동작될 수 있는 트랜시버(514)로부터 비증폭된 RF 신호를 수신할 수 있다.
트랜시버(514)는 수신된 신호들을 프로세싱하도록 또한 구성될 수 있다. 이러한 수신된 신호들은 듀플렉서들(400)을 통해 안테나(524)로부터 LNA(104)로 라우팅될 수 있다. LNA(104)의 다양한 동작들은 바이어스/로직 회로(432)에 의해 용이하게 될 수 있다.
트랜시버(514)는 사용자를 위하여 적합한 데이터 및/또는 음성 신호들과, 트랜시버(514)를 위하여 적합한 RF 신호들 사이의 변환을 제공하도록 구성되는 기저대역 서브-시스템(510)과 상호작용하도록 도시된다. 트랜시버(514)는 무선 디바이스(500)의 동작을 위한 전력을 관리하도록 구성되는 전력 관리 컴포넌트(506)에 접속되도록 또한 도시된다. 이러한 전력 관리 컴포넌트는 기저대역 서브-시스템(510)의 동작들을 또한 제어할 수 있다.
기저대역 서브-시스템(510)은 사용자에게 제공되고 사용자로부터 수신된 음성 및/또는 데이터의 다양한 입력 및 출력을 용이하게 하기 위하여 사용자 인터페이스(502)에 접속되도록 도시된다. 기저대역 서브-시스템(510)은 또한, 무선 디바이스의 동작을 용이하게 하기 위한 데이터 및/또는 명령들을 저장하고, 및/또는 사용자를 위한 정보의 저장을 제공하도록 구성되는 메모리(504)에 접속될 수 있다.
다수의 다른 무선 디바이스 구성들은 본원에서 설명된 하나 이상의 피처들을 사용할 수 있다. 예를 들어, 무선 디바이스는 멀티-대역 디바이스일 필요가 없다. 또 다른 예에서, 무선 디바이스는 다이버시티 안테나와 같은 추가적인 안테나들과, Wi-Fi, 블루투스(Bluetooth), 및 GPS와 같은 추가적인 접속성 피처들을 포함할 수 있다.
일반적인 논평들
문맥이 명백하게 이와 다르게 요구하지 않으면, 설명 및 청구항들의 전반에 걸쳐, 단어들 "포함한다(comprise)", "포함하는(comprising)" 등은 배타적(exclusive)이거나 포괄적(exhaustive) 의미와는 반대로, 포함적(inclusive) 의미; 즉, "포함하지만, 이것으로 제한되지는 않는" 의 의미로 해석되어야 한다. 본원에서 일반적으로 이용된 바와 같은 단어 "결합된(coupled)"은, 직접적으로 접속될 수도 있거나, 하나 이상의 중간 엘리먼트들을 통해 접속될 수도 있는 2 개 이상의 엘리먼트들을 지칭한다. 추가적으로, 단어들 "본원에서(herein)", "위에서(above)", "이하에서(below)" 및 유사한 중요성의 단어들은 이 출원에서 이용될 때, 이 출원의 임의의 특정한 부분들이 아니라, 전체로서의 이 출원을 지칭할 것이다. 문맥이 허용할 경우에, 단수 또는 복수를 이용하는 위의 상세한 설명에서의 단어들은 각각 복수 또는 단수를 또한 포함할 수도 있다. 2 개 이상의 항목들의 리스트에 관련된 단어 "또는(or)"은, 단어가 단어의 다음의 해독들의 전부를 포괄한다: 리스트에서의 항목들 중의 임의의 것, 리스트에서의 항목들의 전부, 및 리스트에서의 항목들의 임의의 조합.
발명의 실시예들의 위의 상세한 설명은 포괄적이도록 의도되거나, 발명을 위에서 개시된 정확한 형태로 제한하도록 의도된 것이 아니다. 발명의 특정 실시예들 및 발명을 위한 예들은 예시적인 목적들을 위하여 위에서 설명되어 있지만, 관련 기술분야의 통상의 기술자들이 인식하는 바와 같이, 발명의 범위 내에서 다양한 등가의 수정들이 가능하다. 예를 들어, 프로세스들 또는 블록들은 주어진 순서로 제시되지만, 대안적인 실시예들은 상이한 순서로, 단계들을 가지는 루틴들을 수행할 수도 있거나 블록들을 가지는 시스템들을 채용할 수도 있고, 일부 프로세스들 또는 블록들은 삭제될 수도 있고, 이동될 수도 있고, 추가될 수도 있고, 하위분할될 수도 있고, 조합될 수도 있고, 및/또는 수정될 수도 있다. 이 프로세스들 또는 블록들의 각각은 다양한 상이한 방법들로 구현될 수도 있다. 또한, 프로세스들 또는 블록들은 직렬로 수행되는 것으로서 때때로 도시되지만, 이 프로세스들 또는 블록들은 그 대신에 병렬로 수행될 수도 있거나, 상이한 시간들에서 수행될 수도 있다.
본원에서 제공된 발명의 교시사항들은 반드시 위에서 설명된 시스템이 아니라, 다른 시스템들에 적용될 수 있다. 위에서 설명된 다양한 실시예들의 엘리먼트들 및 액트(act)들은 추가의 실시예들을 제공하기 위하여 조합될 수 있다.
발명들의 일부 실시예들이 설명되었지만, 이 실시예들은 오직 예로서 제시되었고, 개시내용의 범위를 제한하도록 의도된 것이 아니다. 실제로, 본원에서 설명된 신규한 방법들 및 시스템들은 다양한 다른 형태들로 구체화될 수도 있고; 또한, 본원에서 설명된 방법들 및 시스템들의 형태에서의 다양한 생략들, 치환들, 및 변경들은 개시내용의 사상으로부터 이탈하지 않으면서 행해질 수도 있다. 첨부 청구항들 및 그 등가물들은 개시내용의 범위 및 사상 내에 속하는 바와 같은 이러한 형태들 또는 수정들을 포괄하도록 의도된다.

Claims (91)

  1. 패키징된 라디오-주파수(radio-frequency) 디바이스로서,
    하나 이상의 컴포넌트(component)를 수납하도록 구성된 패키징 기판 - 상기 패키징 기판은 제1 면 및 제2 면을 포함함 -;
    상기 패키징 기판의 상기 제1 면 상에서 구현된 차폐된 패키지(shielded package) - 상기 차폐된 패키지는 제1 회로 및 제1 오버몰드 구조체(overmold structure)를 포함하고, 상기 차폐된 패키지는 상기 제1 회로의 적어도 부분에 대한 라디오-주파수 차폐를 제공하도록 구성됨 -;
    상기 패키징 기판의 상기 제2 면 상에서 구현된 관통-몰드 접속(through-mold connection)들의 세트 - 상기 관통-몰드 접속들의 세트는 상기 패키징 기판의 상기 제2 면 상에서 장착 용적(mounting volume)을 정의함 -;
    상기 장착 용적 내에서 구현된 컴포넌트; 및
    상기 컴포넌트 또는 상기 관통-몰드 접속들의 세트 중의 하나 이상을 실질적으로 봉지화(encapsulate)하는 제2 오버몰드 구조체
    를 포함하는, 라디오-주파수 디바이스.
  2. 제1항에 있어서,
    상기 관통-몰드 접속들의 세트의 적어도 부분은 상기 제2 오버몰드 구조체를 통해 노출되는, 라디오-주파수 디바이스.
  3. 제1항에 있어서,
    상기 관통-몰드 접속들의 세트는 금속성 재료를 포함하는, 라디오-주파수 디바이스.
  4. 제1항에 있어서,
    상기 관통-몰드 접속들의 세트는 상기 패키징된 라디오-주파수 디바이스가 회로 보드 상에서 장착되는 것을 허용하도록 구성된 필러(pillar)들의 세트를 포함하는, 라디오-주파수 디바이스.
  5. 제1항에 있어서,
    상기 패키징 기판의 상기 제1 및 제2 면들은 상기 패키징된 라디오-주파수 디바이스가 회로 보드 상에서 장착되도록 배향될 때에 각각 상부 및 하부 면들에 대응하는, 라디오-주파수 디바이스.
  6. 제1항에 있어서,
    상기 관통-몰드 접속들의 세트는 상기 패키징된 라디오-주파수 디바이스가 회로 보드 상에서 장착되는 것을 허용하도록 구성된 볼 그리드 어레이(ball grid array)를 포함하는, 라디오-주파수 디바이스.
  7. 제6항에 있어서,
    상기 볼 그리드 어레이는 상기 패키징 기판의 하부 면 상에서 장착된 상기 컴포넌트를 부분적으로 또는 완전히 둘러싸도록 배열된 솔더 볼(solder ball)들의 제1 그룹을 포함하는, 라디오-주파수 디바이스.
  8. 제7항에 있어서,
    상기 볼 그리드 어레이는 상기 솔더 볼들의 제1 그룹을 부분적으로 또는 완전히 둘러싸도록 배열된 솔더 볼들의 제2 그룹을 더 포함하는, 라디오-주파수 디바이스.
  9. 제8항에 있어서,
    상기 솔더 볼들의 제1 그룹의 적어도 일부는 상기 제1 회로의 입력 및 출력 노드들에 전기적으로 접속되는, 라디오-주파수 디바이스.
  10. 제9항에 있어서,
    상기 솔더 볼들의 제2 그룹의 각각은 상기 패키징 기판 내의 접지 평면에 전기적으로 접속되는, 라디오-주파수 디바이스.
  11. 제10항에 있어서,
    상기 솔더 볼들의 제1 그룹은 상기 패키징 기판의 하부 면 상에서 장착된 상기 컴포넌트 주위의 직사각형 주연부(perimeter)를 형성하는, 라디오-주파수 디바이스.
  12. 제11항에 있어서,
    상기 솔더 볼들의 제2 그룹은 상기 솔더 볼들의 제1 그룹 주위의 직사각형 주연부를 형성하는, 라디오-주파수 디바이스.
  13. 제1항에 있어서,
    상기 패키징 기판은 라미네이트 기판(laminate substrate)을 포함하는, 라디오-주파수 디바이스.
  14. 제1항에 있어서,
    상기 패키징 기판은 세라믹 기판(ceramic substrate)을 포함하는, 라디오-주파수 디바이스.
  15. 제14항에 있어서,
    상기 세라믹 기판은 저온 동시 소성 세라믹 기판(low-temperature co-fired ceramic substrate)을 포함하는, 라디오-주파수 디바이스.
  16. 제1항에 있어서,
    상기 제1 오버몰드 구조체는 상기 제1 회로를 실질적으로 봉지화하는, 라디오-주파수 디바이스.
  17. 제16항에 있어서,
    상기 차폐된 패키지는 상기 제1 오버몰드 구조체 상에서 구현된 상부 전도성 층 - 상기 상부 전도성 층은 상기 패키징 기판 내의 접지 평면에 전기적으로 접속됨 - 을 더 포함하는, 라디오-주파수 디바이스.
  18. 제17항에 있어서,
    상기 상부 전도성 층과 접지 평면 사이의 전기적 접속은 상기 제1 오버몰드 구조체 내의 하나 이상의 전도체를 통해 달성되는, 라디오-주파수 디바이스.
  19. 제18항에 있어서,
    상기 하나 이상의 전도체는 상기 제1 회로의 적어도 부분에 대한 RF 차폐 기능성을 제공하기 위하여 상기 제1 회로에 대하여 배열된 차폐 와이어본드(shielding wirebond)들을 포함하는, 라디오-주파수 디바이스.
  20. 제18항에 있어서,
    상기 하나 이상의 전도체는 상기 패키징 기판 상에서 장착된 하나 이상의 표면-장착 기술 디바이스(surface-mount technology device) - 상기 하나 이상의 표면-장착 기술 디바이스는 상기 제1 회로의 적어도 부분에 대한 라디오-주파수 차폐 기능성을 제공하기 위하여 상기 제1 회로에 대하여 배열됨 - 를 포함하는, 라디오-주파수 디바이스.
  21. 제17항에 있어서,
    상기 상부 전도성 층과 접지 평면 사이의 전기적 접속은 상기 제1 오버몰드 구조체의 하나 이상의 면 상에서 구현된 등각 전도성 코팅(conformal conductive coating)을 통해 달성되는, 라디오-주파수 디바이스.
  22. 제21항에 있어서,
    상기 등각 전도성 코팅은 상기 패키징 기판의 대응하는 하나 이상의 면으로 연장되는, 라디오-주파수 디바이스.
  23. 제22항에 있어서,
    상기 패키징 기판은 등각 전도성 코팅과의 전기적 접속을 형성하기 위하여 각각이 상기 패키징 기판의 상기 대응하는 면에서 노출된 부분을 가지는 하나 이상의 전도성 피처(conductive feature) - 각각의 전도성 피처는 상기 기판 패키징 내의 상기 접지 평면에 추가로 접속됨 - 를 포함하는, 라디오-주파수 디바이스.
  24. 제23항에 있어서,
    상기 상부 전도성 층은 등각 전도성 층인, 라디오-주파수 디바이스.
  25. 제24항에 있어서,
    상기 등각 전도성 층은 상기 제1 오버몰드 구조체의 모두 4 개의 측부들 및 상기 패키징 기판의 모두 4 개의 측부들을 실질적으로 커버(cover)하는, 라디오-주파수 디바이스.
  26. 제21항에 있어서,
    상기 등각 전도성 코팅은 상기 제1 오버몰드 구조체의 하나 이상의 면 상에서 구현되는, 라디오-주파수 디바이스.
  27. 제24항에 있어서,
    상기 등각 전도성 층은 상기 제1 오버몰드 구조체의 모두 4 개의 측부들을 실질적으로 커버하는, 라디오-주파수 디바이스.
  28. 제1항에 있어서,
    상기 컴포넌트는 표면-장착 기술 디바이스를 포함하는, 라디오-주파수 디바이스.
  29. 제28항에 있어서,
    상기 표면-장착 기술 디바이스는 수동형 디바이스 또는 능동형 라디오-주파수 디바이스를 포함하는, 라디오-주파수 디바이스.
  30. 제1항에 있어서,
    상기 컴포넌트는 다이(die)를 포함하는, 라디오-주파수 디바이스.
  31. 제30항에 있어서,
    상기 다이는 반도체 다이를 포함하는, 라디오-주파수 디바이스.
  32. 제31항에 있어서,
    상기 반도체 다이는 상기 제1 회로에 의한 라디오-주파수 신호들의 프로세싱을 용이하게 하도록 구성되는, 라디오-주파수 디바이스.
  33. 무선 디바이스로서,
    복수의 패키징된 모듈들을 수납하도록 구성된 회로 보드; 및
    상기 회로 보드 상에서 장착된 차폐된 라디오-주파수 모듈 - 상기 라디오-주파수 모듈은 복수의 컴포넌트들을 수납하도록 구성된 패키징 기판을 포함하고, 상기 패키징 기판은 제1 면 및 제2 면을 포함하고, 상기 라디오-주파수 모듈은 상기 패키징 기판의 상기 제1 면 상에서 구현된 차폐된 패키지를 더 포함하고, 상기 차폐된 패키지는 제1 회로 및 제1 오버몰드 구조체를 포함하고, 상기 차폐된 패키지는 상기 제1 회로의 적어도 부분에 대한 라디오-주파수 차폐를 제공하도록 구성되고, 상기 라디오-주파수 모듈은 상기 패키징 기판의 상기 제2 면 상에서 구현된 관통-몰드 접속들의 세트를 더 포함하고, 상기 관통-몰드 접속들의 세트는 상기 패키징 기판의 상기 제2 면 상에서 장착 용적을 정의하고, 상기 라디오-주파수 모듈은 상기 장착 용적 내에서 구현된 컴포넌트, 및 상기 컴포넌트 또는 상기 관통-몰드 접속들의 세트 중의 하나 이상을 실질적으로 봉지화하는 제2 오버몰드 구조체를 더 포함함 -
    을 포함하는, 무선 디바이스.
  34. 패키징된 라디오-주파수 디바이스들을 제조하기 위한 방법으로서,
    복수의 컴포넌트들을 수납하도록 구성된 패키징 기판 - 상기 패키징 기판은 제1 면 및 제2 면을 포함함 - 을 제공하는 단계;
    상기 패키징 기판의 상기 제1 면 상에서 차폐된 패키지 - 상기 차폐된 패키지는 제1 회로 및 제1 오버몰드 구조체를 포함하고, 상기 차폐된 패키지는 상기 제1 회로의 적어도 부분에 대한 라디오-주파수 차폐를 제공하도록 구성됨 - 를 형성하는 단계;
    상기 패키징 기판의 상기 제2 면 상에서 컴포넌트를 장착하는 단계;
    관통-몰드 접속들의 세트가 상기 컴포넌트에 대하여 위치결정되도록, 상기 패키징 기판의 상기 제2 면 상에서 상기 관통-몰드 접속들의 세트를 배열하는 단계;
    상기 컴포넌트 및 상기 관통-몰드 접속들의 세트 상부에 제2 오버몰드 구조체를 형성하는 단계; 및
    상기 제2 오버몰드 구조체의 부분을 제거하는 단계
    를 포함하는, 방법.
  35. 제34항에 있어서,
    상기 제2 오버몰드 구조체의 상기 부분을 제거하는 단계는 상기 제2 오버몰드 구조체의 상기 부분을 절제하는 단계를 포함하는, 방법.
  36. 제35항에 있어서,
    상기 제2 오버몰드 구조체의 상기 부분을 절제하는 단계는 상기 제2 오버몰드 구조체를 통해 상기 관통-몰드 접속들의 세트를 노출시키는, 방법.
  37. 제36항에 있어서,
    상기 제2 오버몰드 구조체의 상기 부분을 제거하는 단계는 상기 관통-몰드 접속들의 세트의 부분들을 제거하는 단계를 포함하는, 방법.
  38. 제34항에 있어서,
    상기 제2 오버몰드 구조체의 상기 부분을 제거하는 단계는 상기 관통-몰드 접속들의 세트로부터 오버몰드 재료의 막을 제거하는 단계를 포함하는, 방법.
  39. 제34항에 있어서,
    상기 제2 오버몰드 구조체의 상기 부분을 제거하는 단계는 상기 관통-몰드 접속들의 세트를 둘러싸는 에어리어(area)들에서의 오버몰드 재료를 제거하는 단계를 포함하는, 방법.
  40. 제34항에 있어서,
    상기 제1 오버몰드 구조체는 상기 제1 회로를 실질적으로 봉지화하는, 방법.
  41. 제34항에 있어서,
    상기 관통-몰드 접속들의 세트는 금속성 재료를 포함하는, 방법.
  42. 제34항에 있어서,
    상기 관통-몰드 접속들의 세트는 상기 패키징된 RF 디바이스가 회로 보드 상에서 장착되는 것을 허용하도록 구성되는, 방법.
  43. 제34항에 있어서,
    상기 관통-몰드 접속들의 세트를 배열하는 단계는 상기 패키징 기판의 하부 면 상에서 장착된 상기 컴포넌트를 부분적으로 또는 완전히 둘러싸기 위하여 관통-몰드 접속들의 제1 그룹을 배열하는 단계를 포함하는, 방법.
  44. 제43항에 있어서,
    상기 관통-몰드 접속들의 세트를 배열하는 단계는 상기 관통-몰드 접속들의 제1 그룹을 부분적으로 또는 완전히 둘러싸기 위하여 관통-몰드 접속들의 제2 그룹을 배열하는 단계를 더 포함하는, 방법.
  45. 제44항에 있어서,
    상기 관통-몰드 접속들의 제1 그룹의 적어도 일부를 상기 제1 회로의 입력 및 출력 노드들에 전기적으로 접속하는 단계를 더 포함하는, 방법.
  46. 제45항에 있어서,
    상기 관통-몰드 접속들의 제2 그룹의 적어도 일부를 상기 패키징 기판 내의 접지 평면에 전기적으로 접속하는 단계를 더 포함하는, 방법.
  47. 제34항에 있어서,
    상기 패키징 기판은 라미네이트 기판을 포함하는, 방법.
  48. 제34항에 있어서,
    상기 패키징 기판은 세라믹 기판을 포함하는, 방법.
  49. 제48항에 있어서,
    상기 세라믹 기판은 저온 동시 소성 세라믹 기판을 포함하는, 방법.
  50. 패키징된 라디오-주파수 디바이스들을 제조하기 위한 방법으로서,
    패키징 기판 패널 - 상기 패키징 기판 패널은 제1 면 및 제2 면을 포함함 - 에 유닛들의 어레이를 제공하는 단계;
    패키징된 패널을 산출하기 위하여, 그리고 각각의 유닛이 제1 회로 및 제1 오버몰드 구조체를 포함하도록, 상기 패키징 기판 패널의 상기 제1 면 상에서 패키지를 형성하는 단계;
    양면 패널을 산출하기 위하여 상기 패키징 기판의 상기 제2 면 - 상기 패키징 기판의 상기 제2 면은 제2 컴포넌트 및 제2 오버몰드 구조체를 포함함 - 상에서 적어도 하나의 프로세싱 동작을 수행하는 단계;
    복수의 개별적인 양면 패키지들을 산출하기 위하여 상기 양면 패널을 싱귤레이팅하는 단계; 및
    등각 차폐 층(conformal shielding layer)이 상기 개별적인 양면 패키지의 상부 표면 및 적어도 하나의 측벽을 커버하도록, 프레임에서 배열된 상기 개별적인 양면 패키지들의 각각에 대한 등각 차폐 층을 형성하는 단계
    를 포함하는, 방법.
  51. 제50항에 있어서,
    상기 제2 면 상에서의 상기 적어도 하나의 프로세싱 동작은 상기 패키징 기판의 상기 제2 면 상에서 각각의 유닛에 대한 컴포넌트를 장착하는 단계를 포함하는, 방법.
  52. 제51항에 있어서,
    상기 제2 면 상에서의 상기 적어도 하나의 프로세싱 동작은 상기 패키징 기판의 상기 제2 면 상의 상기 컴포넌트에 대하여 각각의 유닛에 대한 관통-몰드 접속들의 세트를 배열하는 단계를 더 포함하는, 방법.
  53. 제52항에 있어서,
    상기 제2 면 상에서의 상기 적어도 하나의 프로세싱 동작은 상기 컴포넌트 및 상기 관통-몰드 접속들의 세트 상부에 상기 제2 오버몰드 구조체를 형성하는 단계를 더 포함하는, 방법.
  54. 제53항에 있어서,
    상기 제2 면 상에서의 상기 적어도 하나의 프로세싱 동작은 상기 제2 오버몰드 구조체의 부분을 제거하는 단계를 더 포함하는, 방법.
  55. 제54항에 있어서,
    상기 제2 오버몰드 구조체의 상기 부분을 제거하는 단계는 상기 제2 오버몰드 구조체의 상기 부분을 절제하는 단계를 포함하는, 방법.
  56. 제55항에 있어서,
    상기 제2 오버몰드 구조체의 상기 부분을 절제하는 단계는 상기 제2 오버몰드 구조체를 통해 상기 관통-몰드 접속들의 세트를 노출시키는, 방법.
  57. 제56항에 있어서,
    상기 제2 오버몰드 구조체의 상기 부분을 제거하는 단계는 상기 관통-몰드 접속들의 세트의 부분들을 제거하는 단계를 포함하는, 방법.
  58. 제54항에 있어서,
    상기 제2 오버몰드 구조체의 상기 부분을 제거하는 단계는 상기 관통-몰드 접속들의 세트로부터 오버몰드 재료의 막을 제거하는 단계를 포함하는, 방법.
  59. 제54항에 있어서,
    상기 제2 오버몰드 구조체의 상기 부분을 제거하는 단계는 상기 관통-몰드 접속들의 세트를 둘러싸는 에어리어들에서의 오버몰드 재료를 제거하는 단계를 포함하는, 방법.
  60. 제52항에 있어서,
    상기 관통-몰드 접속들의 세트는 볼 그리드 어레이를 포함하는, 방법.
  61. 제50항에 있어서,
    상기 등각 차폐 층은 상기 개별적인 양면 패키지의 상기 측벽들의 전부를 실질적으로 커버하는, 방법.
  62. 제50항에 있어서,
    상기 개별적인 양면 패키지들의 각각은 테이프에 의해 상기 프레임 상에서 유지되는, 방법.
  63. 제50항에 있어서,
    상기 등각 차폐 층의 형성은 스퍼터 퇴적 프로세스(sputter deposition process)를 포함하는, 방법.
  64. 제50항에 있어서,
    상기 프레임은 직사각형 어레이에서 상기 개별적인 양면 패키지들을 유지하도록 구성된 직사각형 형상을 가지는, 방법.
  65. 제63항에 있어서,
    상기 프레임은 상기 스퍼터 퇴적 프로세스를 위하여 적합한 웨이퍼-유사 포맷(wafer-like format)을 가지는, 방법.
  66. 제65항에 있어서,
    상기 개별적인 양면 패키지들은 웨이퍼-유사 프레임 상의 선택된 링 영역에서 배열되는, 방법.
  67. 패키징된 라디오-주파수 디바이스들을 제조하기 위한 방법으로서,
    복수의 컴포넌트들을 수납하도록 구성된 패키징 기판 - 상기 패키징 기판은 제1 면 및 제2 면을 포함함 - 을 제공하는 단계;
    상기 패키징 기판의 상기 제1 면 상에서 차폐된 패키지 - 상기 차폐된 패키지는 제1 회로 및 제1 오버몰드 구조체를 포함하고, 상기 차폐된 패키지는 상기 제1 회로의 적어도 부분에 대한 라디오-주파수 차폐를 제공하도록 구성됨 - 를 형성하는 단계;
    상기 패키징 기판의 상기 제2 면 상에서 컴포넌트를 장착하는 단계;
    상기 컴포넌트 상부에 제2 오버몰드 구조체를 형성하는 단계;
    상기 제2 오버몰드 구조체에서 공동(cavity)들의 세트 - 상기 공동들의 세트는 상기 컴포넌트에 대하여 위치결정됨 - 를 형성하는 단계; 및
    상기 제2 오버몰드 구조체에서의 상기 공동들의 세트에서 관통-몰드 접속들의 세트를 형성하는 단계
    를 포함하는, 방법.
  68. 제67항에 있어서,
    상기 차폐된 패키지는 상기 제1 회로를 실질적으로 봉지화하는 제2 오버몰드 구조체를 포함하는, 방법.
  69. 제67항에 있어서,
    상기 관통-몰드 접속들의 세트는 금속성 재료를 포함하는, 방법.
  70. 제67항에 있어서,
    상기 관통-몰드 접속들의 세트는 상기 패키징된 라디오-주파수 디바이스가 회로 보드 상에서 장착되는 것을 허용하도록 구성되는, 방법.
  71. 제67항에 있어서,
    상기 공동들의 세트를 형성하는 단계는 상기 패키징 기판의 하부 면 상에서 장착된 상기 컴포넌트를 부분적으로 또는 완전히 둘러싸기 위하여 공동들 비아(via)들의 제1 그룹을 형성하는 단계를 포함하는, 방법.
  72. 제71항에 있어서,
    상기 공동들의 세트를 형성하는 단계는 상기 공동들의 제1 그룹을 부분적으로 또는 완전히 둘러싸기 위하여 공동들의 제2 그룹을 형성하는 단계를 더 포함하는, 방법.
  73. 제72항에 있어서,
    상기 관통-몰드 접속들의 세트의 적어도 일부를 상기 제1 회로의 입력 및 출력 노드들에 전기적으로 접속하는 단계를 더 포함하는, 방법.
  74. 제73항에 있어서,
    상기 관통-몰드 접속들의 세트의 적어도 일부를 상기 패키징 기판 내의 접지 평면에 전기적으로 접속하는 단계를 더 포함하는, 방법.
  75. 제67항에 있어서,
    상기 패키징 기판은 라미네이트 기판을 포함하는, 방법.
  76. 제67항에 있어서,
    상기 패키징 기판은 세라믹 기판을 포함하는, 방법.
  77. 제76항에 있어서,
    상기 세라믹 기판은 저온 동시 소성 세라믹 기판을 포함하는, 방법.
  78. 제67항에 있어서,
    상기 관통-몰드 접속들의 세트 상에서 추가적인 전도성 재료를 형성하는 단계를 더 포함하는, 방법.
  79. 패키징된 라디오-주파수 디바이스들을 제조하기 위한 방법으로서,
    패키징 기판 패널 - 상기 패키징 기판 패널은 제1 면 및 제2 면을 포함함 - 에 유닛들의 어레이를 제공하는 단계;
    패키징된 패널을 산출하기 위하여, 그리고 각각의 유닛이 제1 회로 및 제1 오버몰드 구조체를 포함하도록, 상기 패키징 기판 패널의 상기 제1 면 상에서 패키지를 형성하는 단계;
    양면 패널을 산출하기 위하여 상기 패키징 기판의 상기 제2 면 - 상기 패키징 기판의 상기 제2 면은 제2 컴포넌트 및 제2 오버몰드 구조체를 포함함 - 상에서 적어도 하나의 프로세싱 동작을 수행하는 단계; 및
    복수의 개별적인 양면 패키지들을 산출하기 위하여 상기 양면 패널을 싱귤레이팅하는 단계
    를 포함하는, 방법.
  80. 제79항에 있어서,
    등각 차폐 층이 상기 개별적인 양면 패키지의 상부 표면 및 적어도 하나의 측벽을 커버하도록, 프레임에서 배열된 상기 개별적인 양면 패키지들의 각각에 대한 등각 차폐 층을 형성하는 단계를 더 포함하는, 방법.
  81. 제80항에 있어서,
    상기 제2 면 상에서의 상기 적어도 하나의 프로세싱 동작은 상기 패키징 기판의 상기 제2 면 상에서 각각의 유닛에 대한 컴포넌트를 장착하는 단계를 포함하는, 방법.
  82. 제81항에 있어서,
    상기 제2 면 상에서의 상기 적어도 하나의 프로세싱 동작은 상기 컴포넌트 상부에 제2 오버몰드 구조체를 형성하는 단계를 더 포함하는, 방법.
  83. 제82항에 있어서,
    상기 제2 면 상에서의 상기 적어도 하나의 프로세싱 동작은 상기 제2 오버몰드 구조체에서 공동들의 세트 - 상기 공동들의 세트는 상기 컴포넌트에 대하여 위치결정됨 - 를 형성하는 단계를 더 포함하는, 방법.
  84. 제83항에 있어서,
    상기 제2 면 상에서의 상기 적어도 하나의 프로세싱 동작은 상기 제2 오버몰드 구조체에서의 상기 공동들의 세트에서 관통-몰드 접속들의 세트를 형성하는 단계를 더 포함하는, 방법.
  85. 제84항에 있어서,
    상기 관통-몰드 접속들의 세트는 볼 그리드 어레이를 포함하는, 방법.
  86. 제80항에 있어서,
    상기 등각 차폐 층은 상기 개별적인 양면 패키지의 상기 측벽들의 전부를 실질적으로 커버하는, 방법.
  87. 제80항에 있어서,
    상기 개별적인 양면 패키지들의 각각은 테이프에 의해 상기 프레임 상에서 유지되는, 방법.
  88. 제80항에 있어서,
    상기 등각 차폐 층의 형성은 스퍼터 퇴적 프로세스를 포함하는, 방법.
  89. 제80항에 있어서,
    상기 프레임은 직사각형 어레이에서 상기 개별적인 양면 패키지들을 유지하도록 구성된 직사각형 형상을 가지는, 방법.
  90. 제88항에 있어서,
    상기 프레임은 상기 스퍼터 퇴적 프로세스를 위하여 적합한 웨이퍼-유사 포맷을 가지는, 방법.
  91. 제90항에 있어서,
    상기 개별적인 양면 패키지들은 웨이퍼-유사 프레임 상의 선택된 링 영역에서 배열되는, 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220254179A1 (en) * 2020-12-07 2022-08-11 Skyworks Solutions, Inc. Systems, devices and methods related to character recognition in fabrication of packaged modules

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190067839A (ko) 2016-10-04 2019-06-17 스카이워크스 솔루션즈, 인코포레이티드 오버몰드 구조를 갖는 양면 라디오-주파수 패키지
US10553542B2 (en) * 2017-01-12 2020-02-04 Amkor Technology, Inc. Semiconductor package with EMI shield and fabricating method thereof
US11233014B2 (en) * 2017-01-30 2022-01-25 Skyworks Solutions, Inc. Packaged module having a ball grid array with grounding shielding pins for electromagnetic isolation, method of manufacturing the same, and wireless device comprising the same
US20180226271A1 (en) * 2017-01-31 2018-08-09 Skyworks Solutions, Inc. Control of under-fill using a film during fabrication for a dual-sided ball grid array package
WO2020090557A1 (ja) 2018-11-02 2020-05-07 株式会社村田製作所 高周波モジュール、送信電力増幅器および通信装置
JP2021052379A (ja) * 2019-09-20 2021-04-01 株式会社村田製作所 高周波モジュールおよび通信装置
JP2021093607A (ja) * 2019-12-09 2021-06-17 株式会社村田製作所 高周波モジュール及び通信装置
WO2021131775A1 (ja) * 2019-12-27 2021-07-01 株式会社村田製作所 モジュール
JP2021132346A (ja) * 2020-02-21 2021-09-09 株式会社村田製作所 高周波モジュール及び通信装置
JP2021145288A (ja) 2020-03-13 2021-09-24 株式会社村田製作所 高周波モジュールおよび通信装置
JP2021175053A (ja) * 2020-04-22 2021-11-01 株式会社村田製作所 高周波モジュールおよび通信装置
JP2021197569A (ja) * 2020-06-09 2021-12-27 株式会社村田製作所 高周波モジュールおよび通信装置
CN111613614B (zh) * 2020-06-29 2022-03-25 青岛歌尔智能传感器有限公司 系统级封装结构和电子设备
US11152707B1 (en) * 2020-07-02 2021-10-19 International Business Machines Corporation Fast radio frequency package
US11601065B1 (en) * 2021-08-30 2023-03-07 Texas Instruments Incorporated Power converter module
US20230115846A1 (en) * 2021-10-13 2023-04-13 Skyworks Solutions, Inc. Electronic Package and Method for Manufacturing an Electronic Package
US20240087999A1 (en) * 2022-09-12 2024-03-14 Skyworks Solutions, Inc. Packaging substrate having metal posts

Family Cites Families (78)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6194250B1 (en) * 1998-09-14 2001-02-27 Motorola, Inc. Low-profile microelectronic package
US6856013B1 (en) * 1999-02-19 2005-02-15 Micron Technology, Inc. Integrated circuit packages, ball-grid array integrated circuit packages and methods of packaging an integrated circuit
US6415977B1 (en) 2000-08-30 2002-07-09 Micron Technology, Inc. Method and apparatus for marking and identifying a defective die site
DE10295940B4 (de) * 2001-01-31 2013-04-04 Sony Corp. Verfahren zur Herstellung einer Halbleitereinrichtung mit einem plattenförmigen Schaltungsblock
US7372151B1 (en) 2003-09-12 2008-05-13 Asat Ltd. Ball grid array package and process for manufacturing same
US7345361B2 (en) * 2003-12-04 2008-03-18 Intel Corporation Stackable integrated circuit packaging
US7656047B2 (en) * 2005-01-05 2010-02-02 Advanced Semiconductor Engineering, Inc. Semiconductor device package and manufacturing method
US7521297B2 (en) * 2006-03-17 2009-04-21 Stats Chippac Ltd. Multichip package system
TWI336502B (en) 2006-09-27 2011-01-21 Advanced Semiconductor Eng Semiconductor package and semiconductor device and the method of making the same
JP2008091638A (ja) * 2006-10-02 2008-04-17 Nec Electronics Corp 電子装置およびその製造方法
CN101617400A (zh) * 2007-01-31 2009-12-30 富士通微电子株式会社 半导体器件及其制造方法
EP2009692A1 (en) * 2007-06-29 2008-12-31 TDK Corporation Electronic module and fabrication method thereof
US7777351B1 (en) 2007-10-01 2010-08-17 Amkor Technology, Inc. Thin stacked interposer package
US8350367B2 (en) * 2008-02-05 2013-01-08 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with electromagnetic interference shielding
US8373264B2 (en) * 2008-07-31 2013-02-12 Skyworks Solutions, Inc. Semiconductor package with integrated interference shielding and method of manufacture thereof
JP5324191B2 (ja) 2008-11-07 2013-10-23 ルネサスエレクトロニクス株式会社 半導体装置
TWI499024B (zh) * 2009-01-07 2015-09-01 Advanced Semiconductor Eng 堆疊式多封裝構造裝置、半導體封裝構造及其製造方法
US9299648B2 (en) * 2009-03-04 2016-03-29 Stats Chippac Ltd. Integrated circuit packaging system with patterned substrate and method of manufacture thereof
US8067306B2 (en) 2010-02-26 2011-11-29 Stats Chippac Ltd. Integrated circuit packaging system with exposed conductor and method of manufacture thereof
JP2010219210A (ja) * 2009-03-16 2010-09-30 Renesas Electronics Corp 半導体装置およびその製造方法
US7863100B2 (en) * 2009-03-20 2011-01-04 Stats Chippac Ltd. Integrated circuit packaging system with layered packaging and method of manufacture thereof
JP5714564B2 (ja) * 2009-03-30 2015-05-07 クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ 上部ポストパッシベーション技術および底部構造技術を使用する集積回路チップ
US8222538B1 (en) 2009-06-12 2012-07-17 Amkor Technology, Inc. Stackable via package and method
US9922955B2 (en) * 2010-03-04 2018-03-20 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming package-on-package structure electrically interconnected through TSV in WLCSP
US8299595B2 (en) * 2010-03-18 2012-10-30 Stats Chippac Ltd. Integrated circuit package system with package stacking and method of manufacture thereof
US8378476B2 (en) * 2010-03-25 2013-02-19 Stats Chippac Ltd. Integrated circuit packaging system with stacking option and method of manufacture thereof
US9159708B2 (en) * 2010-07-19 2015-10-13 Tessera, Inc. Stackable molded microelectronic packages with area array unit connectors
TW201214653A (en) * 2010-09-23 2012-04-01 Siliconware Precision Industries Co Ltd Package structure capable of discharging static electricity and preventing electromagnetic wave interference
KR101711045B1 (ko) * 2010-12-02 2017-03-02 삼성전자 주식회사 적층 패키지 구조물
US8557629B1 (en) 2010-12-03 2013-10-15 Amkor Technology, Inc. Semiconductor device having overlapped via apertures
US8445990B2 (en) * 2010-12-10 2013-05-21 Stats Chippac, Ltd. Semiconductor device and method of forming an inductor within interconnect layer vertically separated from semiconductor die
US8508045B2 (en) * 2011-03-03 2013-08-13 Broadcom Corporation Package 3D interconnection and method of making same
US9064781B2 (en) 2011-03-03 2015-06-23 Broadcom Corporation Package 3D interconnection and method of making same
KR101128063B1 (ko) * 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
US9679836B2 (en) 2011-11-16 2017-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods for forming the same
US8552548B1 (en) 2011-11-29 2013-10-08 Amkor Technology, Inc. Conductive pad on protruding through electrode semiconductor device
KR101332332B1 (ko) * 2011-12-27 2013-11-22 앰코 테크놀로지 코리아 주식회사 전자파 차폐수단을 갖는 반도체 패키지 및 그 제조 방법
US8823180B2 (en) * 2011-12-28 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package on package devices and methods of packaging semiconductor dies
KR20130084866A (ko) 2012-01-18 2013-07-26 삼성전자주식회사 양면이 몰딩된 반도체 패키지
US20130249101A1 (en) * 2012-03-23 2013-09-26 Stats Chippac, Ltd. Semiconductor Method of Device of Forming a Fan-Out PoP Device with PWB Vertical Interconnect Units
US10049964B2 (en) 2012-03-23 2018-08-14 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming a fan-out PoP device with PWB vertical interconnect units
US9837303B2 (en) * 2012-03-23 2017-12-05 STATS ChipPAC Pte. Ltd. Semiconductor method and device of forming a fan-out device with PWB vertical interconnect units
US9842798B2 (en) 2012-03-23 2017-12-12 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming a PoP device with embedded vertical interconnect units
US8810024B2 (en) 2012-03-23 2014-08-19 Stats Chippac Ltd. Semiconductor method and device of forming a fan-out PoP device with PWB vertical interconnect units
KR20130123958A (ko) * 2012-05-04 2013-11-13 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9385006B2 (en) * 2012-06-21 2016-07-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming an embedded SOP fan-out package
KR20140023112A (ko) * 2012-08-17 2014-02-26 삼성전자주식회사 반도체 패키지를 포함하는 전자 장치 및 그 제조 방법
US9355444B2 (en) * 2012-09-28 2016-05-31 Skyworks Solutions, Inc. Systems and methods for processing packaged radio-frequency modules identified as being potentially defective
US9799592B2 (en) * 2013-11-19 2017-10-24 Amkor Technology, Inc. Semicondutor device with through-silicon via-less deep wells
US9165876B2 (en) 2013-03-11 2015-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package structure and methods for forming the same
US9788466B2 (en) 2013-04-16 2017-10-10 Skyworks Solutions, Inc. Apparatus and methods related to ground paths implemented with surface mount devices
KR101994715B1 (ko) * 2013-06-24 2019-07-01 삼성전기주식회사 전자 소자 모듈 제조 방법
KR101983142B1 (ko) 2013-06-28 2019-08-28 삼성전기주식회사 반도체 패키지
US9941240B2 (en) * 2013-07-03 2018-04-10 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor chip scale package and manufacturing method thereof
KR20150009826A (ko) * 2013-07-17 2015-01-27 삼성전자주식회사 소자 내장형 패키지 기판 및 이를 포함하는 반도체 패키지
US9564937B2 (en) 2013-11-05 2017-02-07 Skyworks Solutions, Inc. Devices and methods related to packaging of radio-frequency devices on ceramic substrates
KR102157551B1 (ko) * 2013-11-08 2020-09-18 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US9559064B2 (en) 2013-12-04 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Warpage control in package-on-package structures
KR102186203B1 (ko) * 2014-01-23 2020-12-04 삼성전자주식회사 패키지 온 패키지 장치 및 이의 제조 방법
US9613933B2 (en) 2014-03-05 2017-04-04 Intel Corporation Package structure to enhance yield of TMI interconnections
US9793244B2 (en) 2014-07-11 2017-10-17 Intel Corporation Scalable package architecture and associated techniques and configurations
KR101616625B1 (ko) 2014-07-30 2016-04-28 삼성전기주식회사 반도체 패키지 및 그 제조방법
US20160099192A1 (en) * 2014-07-31 2016-04-07 Skyworks Solutions, Inc. Dual-sided radio-frequency package having ball grid array
US20160035593A1 (en) 2014-07-31 2016-02-04 Skyworks Solutions, Inc. Devices and methods related to support for packaging substrate panel having cavities
US20160111375A1 (en) 2014-10-17 2016-04-21 Tango Systems, Inc. Temporary bonding of packages to carrier for depositing metal layer for shielding
KR102258101B1 (ko) 2014-12-05 2021-05-28 삼성전자주식회사 패키지 온 패키지와 이를 포함하는 모바일 컴퓨팅 장치
JP2016119331A (ja) 2014-12-18 2016-06-30 マイクロン テクノロジー， インク． 半導体装置及び半導体装置の製造方法
US9786623B2 (en) * 2015-03-17 2017-10-10 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming PoP semiconductor device with RDL over top package
US10109593B2 (en) * 2015-07-23 2018-10-23 Apple Inc. Self shielded system in package (SiP) modules
KR102412611B1 (ko) 2015-08-03 2022-06-23 삼성전자주식회사 인쇄회로기판(pcb)과 그 제조방법, 및 그 pcb를 이용한 반도체 패키지 제조방법
KR102647496B1 (ko) 2015-09-30 2024-03-15 스카이워크스 솔루션즈, 인코포레이티드 실드된 모듈들의 제조에 관한 디바이스들 및 방법들
US10163871B2 (en) * 2015-10-02 2018-12-25 Qualcomm Incorporated Integrated device comprising embedded package on package (PoP) device
US9721903B2 (en) * 2015-12-21 2017-08-01 Apple Inc. Vertical interconnects for self shielded system in package (SiP) modules
JP2017200183A (ja) 2016-04-29 2017-11-02 スカイワークス ソリューションズ, インコーポレイテッドSkyworks Solutions, Inc. 遮蔽されたダイバーシティ受信モジュール
US20170345862A1 (en) 2016-05-26 2017-11-30 Semiconductor Components Industries, Llc Semiconductor package with interposer
KR20190067839A (ko) 2016-10-04 2019-06-17 스카이워크스 솔루션즈, 인코포레이티드 오버몰드 구조를 갖는 양면 라디오-주파수 패키지
US10497656B2 (en) 2017-01-30 2019-12-03 Skyworks Solutions, Inc. Dual-sided module with land-grid array (LGA) footprint
US20180226271A1 (en) 2017-01-31 2018-08-09 Skyworks Solutions, Inc. Control of under-fill using a film during fabrication for a dual-sided ball grid array package

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220254179A1 (en) * 2020-12-07 2022-08-11 Skyworks Solutions, Inc. Systems, devices and methods related to character recognition in fabrication of packaged modules

Also Published As

Publication number Publication date
KR20230132883A (ko) 2023-09-18
CN110024115A (zh) 2019-07-16
WO2018067578A1 (en) 2018-04-12
US20200321287A1 (en) 2020-10-08
US10607944B2 (en) 2020-03-31
CN110024115B (zh) 2024-02-02
US20180096949A1 (en) 2018-04-05
US20180096951A1 (en) 2018-04-05
US11961805B2 (en) 2024-04-16
US20180096950A1 (en) 2018-04-05
US11127690B2 (en) 2021-09-21
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