KR20130084866A - 양면이 몰딩된 반도체 패키지 - Google Patents

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KR20130084866A
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Abstract

반도체 패키지는 서로 마주보는 제1 면 및 제2 면을 갖는 기판, 상기 제1 면 상에 형성된 제1 반도체 칩, 상기 제1 면 상에 형성되며 상기 제1 반도체 칩을 밀봉하는 제1 봉지재, 상기 제2 면 상에 형성된 제2 봉지재, 상기 제2 봉지재를 관통하도록 상기 제2 면 상에 형성되며 일단이 상기 제2 면과 접하는 제1 외부 접속 단자, 및 상기 제1 외부 접속 단자의 타단에 부착된 제2 외부 접속 단자를 포함한다.

Description

양면이 몰딩된 반도체 패키지{Semiconductor package with double side molded}
본 발명은 양면이 몰딩된 반도체 패키지에 관한 것이다.
반도체 패키지의 경박화 및 단소화 경향에 따라, 로우 프로파일(low profile)을 가지는 패키지가 개발되고 있다. 예컨대, 반도체 패키지는 기판의 한쪽 면이 EMC(Epoxy Molding Compound)로 몰딩된 구조를 가질 수 있다.
그런데, 기판과 EMC 사이의 열팽창 계수(CTE; Coefficient of thermal expansion)의 미스매치(mismatch)로 인하여, 온도 변화에 따라 반도체 패키지의 휨 현상(warpage)이 발생한다. 반도체 패키지의 휨 현상이 심화되면, 반도체 패키지의 품질이 저하될 수 있다. 그러므로, 반도체 패키지의 휨 현상의 발생을 감소시키는 것이 필요하다.
본 발명이 해결하려는 과제는, 반도체 패키지의 양면을 몰딩하여 휨 현상의 발생을 감소시킬 수 있는 반도체 패키지를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 패키지의 일 실시예는 서로 마주보는 제1 면 및 제2 면을 갖는 기판, 상기 제1 면 상에 형성된 제1 반도체 칩, 상기 제1 면 상에 형성되며 상기 제1 반도체 칩을 밀봉하는 제1 봉지재, 상기 제2 면 상에 형성된 제2 봉지재, 상기 제2 봉지재를 관통하도록 상기 제2 면 상에 형성되며 일단이 상기 제2 면과 접하는 제1 외부 접속 단자, 및 상기 제1 외부 접속 단자의 타단에 부착된 제2 외부 접속 단자를 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 패키지의 다른 실시예는 서로 마주보는 제1 면 및 제2 면을 갖는 기판, 상기 제1 면 상에 형성된 제1 반도체 칩, 상기 제2 면 상에 형성되며, 일단이 상기 제2 면과 접하고 측면의 일부가 오목한 접속 단자, 및 상기 제1 및 제2 면 상에 각각 형성되며 상기 반도체 칩과 상기 접속 단자를 각각 밀봉하는 제1 및 제2 봉지재를 포함하되, 상기 접속 단자의 타단은 상기 제2 봉지재로부터 돌출된다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 패키지의 단면도이다.
도 2는 도 1의 제2 접속 단자의 단면도이다.
도 3 내지 도 5는 본 발명의 제1 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 중간 구조물의 단면도들이다.
도 6은 본 발명의 제2 실시예에 따른 반도체 패키지의 단면도이다.
도 7은 본 발명의 제3 실시예에 따른 반도체 패키지의 단면도이다.
도 8은 본 발명의 제4 실시예에 따른 반도체 패키지의 단면도이다.
도 9는 본 발명의 제5 실시예에 따른 반도체 패키지의 단면도이다.
도 10은 본 발명의 제6 실시예에 따른 반도체 패키지의 단면도이다.
도 11은 본 발명의 제7 실시예에 따른 반도체 패키지의 단면도이다.
도 12는 본 발명의 제1 실시예에 따른 반도체 시스템을 보여주는 평면도이다.
도 13은 본 발명의 제2 실시예에 따른 반도체 시스템을 보여주는 블록도이다.
도 14는 본 발명의 제3 실시예에 따른 반도체 시스템을 보여주는 블록도이다.
도 15는 본 발명의 제3 실시예에 따른 반도체 시스템이 적용되는 전자 기기의 예를 도시한 것이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1 및 도 2를 참조하여, 본 발명의 제1 실시예에 따른 반도체 패키지를 설명한다. 도 1은 본 발명의 제1 실시예에 따른 반도체 패키지의 단면도이다. 도 2는 도 1의 제2 접속 단자의 단면도이다.
도 1 및 도 2를 참조하면, 반도체 패키지(1)는 기판(10), 제1 반도체 칩(20), 제1 및 제2 봉지재(30, 40), 제1 및 제2 접속 단자(25, 50)를 포함할 수 있다.
기판(10)은 예컨대, 인쇄회로기판(PCB; Printed Circuit Board)일 수 있지만, 이에 제한되지 않는다. 기판(10)은 서로 마주보는 제1 면(10-1) 및 제2 면(10-2)을 가진다. 구체적으로, 기판(10)은 제1 및 제2 솔더 레지스트층(11, 13)가 코어 절연층(12)의 양면에 각각 형성된 구조를 가질 수 있다. 예컨대, 기판(10)의 제1 면(10-1) 상에는 제1 솔더 레지스트층(11)이 위치할 수 있고, 기판(10)의 제2 면(10-2) 상에는 제2 솔더 레지스트층(13)이 위치할 수 있다.
제1 및 제2 솔더 레지스트층(11, 13)은 솔더 레지스트(solder-resist)로 형성될 수 있다. 그리고, 코어 절연층(12)은 절연 물질로 형성될 수 있다.
기판(10)의 제2 면(10-2) 상에는 볼 랜드(15)가 형성될 수 있다. 볼 랜드(15)는 제2 솔더 레지스트층(13)에 의해 외부로 노출될 수 있다. 도 1에 도시되지는 않았지만, 기판(10)의 제1 면(10-1) 상에도 볼 랜드가 형성될 수 있다.
제1 반도체 칩(20)은 기판(10)의 제1 면(10-1) 상에 형성될 수 있다. 구체적으로, 제1 반도체 칩(20)은 기판(10)의 제1 면(10-1) 상에 플립 칩(flip chip) 본딩 방식으로 실장될 수 있다. 그리고, 제1 반도체 칩(20)은 제1 접속 단자(25)를 통해서 기판(10)과 전기적으로 연결될 수 있다. 제1 반도체 칩(20)은 예컨대, DRAM이나 플래시 등의 메모리 칩이거나, 컨트롤러 등을 구성하는 로직 칩일 수 있지만, 이에 제한되지 않는다.
제1 접속 단자(25)는 전도성 볼 또는 솔더 볼(solder ball)일 수 있으나, 이에 한정되지 않는다. 또한, 제1 접속 단자(25)는, 예컨대, 전도성 범프(conductive bump), 전도성 스페이서(conductive spacer), 및 핀 그리드 어레이(PGA; Pin Grid Array) 중 어느 하나 일 수도 있다.
제1 봉지재(30)는 기판(10)의 제1 면(10-1) 상에 형성되며, 제1 반도체 칩(20)을 밀봉할 수 있다. 구체적으로, 제1 봉지재(30)는 기판(10)의 제1 면(10-1) 및 제1 반도체 칩(20)을 덮도록 형성될 수 있고, 제1 반도체 칩(20)과 기판(10)의 제1 면(10-1) 사이의 공간은 제1 봉지재(30)로 채워질 수 있다. 다만, 이에 제한되지 않으며, 제1 봉지재(30)는 제1 반도체 칩(20)의 상면을 노출시키도록 형성될 수도 있다.
제2 봉지재(40)는 기판(10)의 제2 면(10-2) 상에 형성되며, 제2 접속 단자(50)를 밀봉할 수 있다. 다만, 제2 봉지재(40)는 제2 접속 단자(50)의 일부 영역만을 밀봉할 수 있으며, 제2 접속 단자(50)의 다른 일부 영역은 제2 봉지재(40)로부터 돌출될 수 있다. 구체적으로, 제2 봉지재(40)는 기판(10)의 제2 면(10-2)을 덮고, 제1 외부 접속 단자(51)의 측면을 둘러싸도록 형성될 수 있다. 다만, 제2 봉지재(40)는 제2 외부 접속 단자(55)의 측면은 둘러싸지 않을 수 있다.
제2 봉지재(40)는 서로 마주보는 제3 면(40-1) 및 제4 면(40-2)을 가진다. 제2 봉지재(40)의 제3 면(40-1)은 기판(10)의 제2 면(10-2)과 접할 수 있다. 제2 봉지재(40)의 제4 면(40-2)과 제1 외부 접속 단자(51)의 타단(51-2)은, 후술하는 그라인딩(grinding) 공정 단계에서 동시에 그라인딩되어 형성될 수 있다. 즉, 제2 봉지재(40)의 제4 면(40-2)과 제1 외부 접속 단자(51)의 타단(51-2)은 그라인딩된 면일 수 있다. 그러므로, 기판(10)의 제2 면(10-2)으로부터 제2 봉지재(40)의 제4 면(40-2)까지의 거리(H1)는, 기판(10)의 제2 면(10-2)으로부터 제1 외부 접속 단자(51)의 타단(51-2)까지의 거리(H2)와 실질적(substantially)으로 동일할 수 있다.
제1 봉지재(30)의 두께는 제2 봉지재(40)의 두께보다 두꺼울 수 있지만, 이에 제한되지 않는다. 그리고, 제1 및 제2 봉지재(30, 40)는 예컨대, 에폭시 몰딩 컴파운드(EMC; Epoxy Molding Compound)를 포함할 수 있지만, 이에 제한되지 않는다.
제2 접속 단자(50)는 기판(10)의 제2 면(10-2) 상에 형성될 수 있다. 구체적으로, 제2 접속 단자(50)의 일단이 볼 랜드(15)에 접할 수 있다. 그리고, 제2 접속 단자(50)의 타단은 제2 봉지재(40)로부터 돌출될 수 있다. 또한, 제2 접속 단자(50)는 측면의 일부 영역(52)은 오목할 수 있다. 예컨대, 제2 접속 단자(50)의 측면은 요철 형상 또는 엠보싱(embossing) 형상일 수 있다.
제2 접속 단자(50)는 제1 외부 접속 단자(51)와 제2 외부 접속 단자(55)를 포함할 수 있다. 제1 외부 접속 단자(51)는, 제2 봉지재(40)를 관통하도록 기판(10)의 제2 면(10-2) 상에 형성되며, 일단(51-1)이 기판(10)의 제2 면(10-2)과 접할 수 있다. 구체적으로, 제1 외부 접속 단자(51)의 일단(51-1)은 볼 랜드(15)에 접할 수 있다. 그리고, 제1 외부 접속 단자(51)의 측면은 제2 봉지재(40)에 의해 둘러싸일 수 있다. 제2 외부 접속 단자(55)는, 제1 외부 접속 단자(51)의 타단(51-2)에 부착될 수 있다. 그리고, 제2 외부 접속 단자(55)의 측면은 제2 봉지재(40)에 의해 둘러싸이지 않을 수 있다. 즉, 제2 접속 단자(50) 중 제2 봉지재(40)로부터 돌출된 부분은 제2 외부 접속 단자(55)일 수 있다.
제1 외부 접속 단자(51)의 타단(51-2)의 면은, 상술한 바와 같이 그라인딩된 면이기 때문에 평평한 면일 수 있다. 그리고, 제2 외부 접속 단자(55)는 제1 외부 접속 단자(51)의 타단(51-2)에 접하도록 형성될 수 있다. 제2 외부 접속 단자(55)는 리플로우(reflow) 공정 단계를 통해 제1 외부 접속 단자(51)에 부착될 수 있다. 제1 외부 접속 단자(51)와 제2 외부 접속 단자(55)가 접하는 부분(52)은 상대적으로 오목할 수 있다. 그리고, 제1 외부 접속 단자(51)의 측면과 제2 외부 접속 단자(55)의 측면이 서로 이어져서 요철 형상 또는 엠보싱 형상을 이룰 수 있다.
결과적으로, 제2 외부 접속 단자(55)는, 기판(10)의 볼 랜드(15) 상에 제1 외부 접속 단자(51)와 제2 외부 접속 단자(55)가 차례로 적층된 구조를 가질 수 있다.
제2 접속 단자(50), 제1 및 제2 외부 접속 단자(51, 55)는 전도성 볼 또는 솔더 볼일 수 있으나, 이에 한정되지 않는다. 또한, 제2 접속 단자(50), 제1 및 제2 외부 접속 단자(51, 55)는, 예컨대, 전도성 범프, 전도성 스페이서, 및 핀 그리드 어레이 중 어느 하나 일 수도 있다.
상술한 바와 같이, 본 발명의 제1 실시예에 따른 반도체 패키지(1)의 기판(10)은, 제1 및 제2 면(10-1, 10-2)이 각각 제1 및 제2 봉지재(30, 40)에 의해 몰딩되었다. 반도체 패키지(1)는 양면이 몰딩된 기판(10)을 포함하기 때문에, 반도체 패키지(1)의 휨 현상(warpage)의 발생을 감소시킬 수 있다.
기판의 한쪽 면만 봉지재에 의해 몰딩이 된 경우, 기판과 봉지재 사이의 열팽창 계수(CTE; Coefficient of thermal expansion)의 미스매치(mismatch)로 인하여, 온도 변화에 따라 반도체 패키지가 열팽창 계수가 큰 쪽으로 휘는 휨 현상이 문제될 수 있다. 그러나, 반도체 패키지(1)는 기판(10)의 양면을 동일한 열팽창 계수를 가지는 제1 및 제2 봉지재(30, 40)로 몰딩하였다. 기판(10)과 제1 및 제2 봉지재(30, 40)의 열팽창 계수가 다르더라도, 기판(10)의 양면에 동일한 열팽창 계수를 가지는 제1 및 제2 봉지재(30, 40)가 위치하기 때문에, 휨 현상 밸런스(warpage balance)를 확보할 수 있다. 그러므로, 온도 변화가 있더라도, 반도체 패키지(1)가 특정한 방향으로 휘는 정도를 감소시킬 수 있다.
그리고, 본 발명의 제1 실시예에 따른 반도체 패키지(1)의 제2 접속 단자(50)는 제1 및 제2 외부 접속 단자(51, 55)로 구성되기 때문에, 파인 피치(fine pitch)를 구현하기 용이할 수 있다. 반도체 패키지(1)는, 예컨대 패키지 온 패키지(Package-on-Package)의 상부 패키지(top package)로 사용될 수 있기 때문에, 제2 접속 단자(50)는 일정 높이 이상의 높이를 가질 것이 요구된다. 다만, 솔더 볼의 경우, 높이가 감소하면 이에 비례하여 솔더 볼의 폭도 좁아질 수 있다. 그러므로, 하나의 솔더 볼을 이용하여 일정한 높이를 확보하는 것 보다, 상대적으로 낮은 높이의 솔더 볼을 여러 개 적층하여 일정한 높이를 확보하는 것이, 파인 피치를 구현하는데 유리할 수 있다. 본 발명의 제1 실시예에 따른 반도체 패키지(1)에서, 제2 접속 단자(50)는 상대적으로 적은 폭을 가지는 두 개의 제1 및 제2 외부 접속 단자(51, 55)로 구성되기 때문에, 원하는 높이를 확보하면서 파인 피치를 구현하기 유리할 수 있다.
도 1, 도 3 내지 도 5를 참조하여, 본 발명의 제1 실시예에 따른 반도체 패키지의 제조 방법을 설명한다. 도 3 내지 도 5는 본 발명의 제1 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 중간 구조물의 단면도들이다.
우선, 도 3을 참조하여, 기판(10)의 제1 면(10-1) 상에 제1 반도체 칩(20)을 형성하고, 제1 봉지재(30)를 이용하여 제1 반도체 칩(20)을 밀봉할 수 있다. 그리고, 기판(10)의 제2 면(10-2) 상에 제1 외부 접속 단자(51a)를 형성할 수 있다. 구체적으로, 기판(10)의 볼 랜드(15)에 제1 외부 접속 단자(51a)를 부착할 수 있다.
이어서, 도 4를 참조하여, 기판(10)의 제2 면(10-2) 상에 제2 봉지재(40a)를 형성할 수 있다. 구체적으로, 기판(10)의 제2 면(10-2) 및 제1 외부 접속 단자(51a)를 밀봉하도록, 제2 봉지재(40a)를 형성할 수 있다.
이어서, 도 5를 참조하여, 제1 외부 접속 단자(51)가 노출될 때까지 제2 봉지재(40)를 그라인딩할 수 있다. 제2 봉지재(40)를 그라인딩하는 과정에서, 제1 외부 접속 단자(51)도 그라인딩 될 수 있다. 그러므로, 도 2를 참조하면, 제1 외부 접속 단자(51)의 타단(51-2)의 면은 평평할 수 있다.
제2 봉지재(40)와 제1 외부 접속 단자(51)가 동시에 그라인딩되었으므로, 도 1 및 도 2를 참조하면, 기판(10)의 제2 면(10-2)으로부터 제2 봉지재(40)의 제4 면(40-2)까지의 거리(H1)는, 기판(10)의 제2 면(10-2)으로부터 제1 외부 접속 단자(51)의 타단(51-2)까지의 거리(H2)와 실질적으로 동일할 수 있다.
이어서, 도 1을 참조하여, 제1 외부 접속 단자(51)의 타단(51-2)에 제2 외부 접속 단자(55)를 부착하고, 리플로우(reflow) 공정을 통해, 제2 외부 접속 단자(55)를 제1 외부 접속 단자(51)에 안정적으로 결합시킬 수 있다.
도 6을 참조하여, 본 발명의 제2 실시예예 따른 반도체 패키지를 설명한다. 다만, 제1 실시예에 따른 반도체 패키지와의 차이점을 위주로 설명한다. 도 6은 본 발명의 제2 실시예에 따른 반도체 패키지의 단면도이다.
도 6을 참조하면, 본 발명의 제2 실시예에 따른 반도체 패키지(2)는, 본 발명의 제1 실시예에 따른 반도체 패키지(도 1의 1 참조)와 달리, 기판(10)의 제2 면(10-2) 상에 형성된 제2 반도체 칩(60)을 포함할 수 있다. 구체적으로, 제2 반도체 칩(60)은 제3 접속 단자(65)에 의해 기판(10)의 제2 면(10-2) 상에 플립 칩 본딩 방식으로 실장될 수 있다. 제2 반도체 칩(60)은 제2 봉지재(40)에 의해 밀봉될 수 있으며, 제2 반도체 칩(60)과 기판(10)의 제2 면(10-2) 사이의 공간은 제2 봉지재(40)에 의해 채워질 수 있다. 제2 반도체 칩(60)의 상면은 제2 봉지재(40)에 의해 외부로 노출될 수 있지만, 이에 제한되지 않으며, 제2 반도체 칩(60)의 상면이 제2 봉지재(40)에 의해 덮일 수도 있다.
본 발명의 제2 실시예예 따른 반도체 패키지(2)는, 기판(10)의 제2 면(10-2) 상에, 제2 봉지재(40)에 의해 밀봉되도록 제2 반도체 칩(60)을 형성함으로써, 로우 프로파일(low profile)을 가지는 반도체 패키지를 구현할 수 있다. 즉, 기판(10)의 제2 면(10-2) 상의 공간을 활용함으로써, 기판(10)의 제1 면(10-1) 상에 다수의 반도체 칩을 적층하는 것에 비하여, 전체적인 반도체 패키지(2)의 두께를 감소시킬 수 있다.
도 7을 참조하여, 본 발명의 제3 실시예에 따른 반도체 패키지를 설명한다. 다만, 제2 실시예에 따른 반도체 패키지와의 차이점을 위주로 설명한다. 도 7은 본 발명의 제3 실시예에 따른 반도체 패키지의 단면도이다.
도 7을 참조하면, 본 발명의 제3 실시예에 따른 반도체 패키지(3)는, 본 발명의 제2 실시예에 따른 반도체 패키지(도 6의 2 참조)와 달리, 접착제(67)에 의해 기판(10)의 제2 면(10-2) 상에 부착된 제2 반도체 칩(60)을 포함할 수 있다. 그리고, 제2 반도체 칩(60)은 와이어(62)를 통해 기판(10)과 전기적으로 연결될 수 있다. 또한, 제2 반도체 칩(60)은 제2 봉지재(40)에 의해 밀봉될 수 있다.
도 8을 참조하여, 본 발명의 제4 실시예에 따른 반도체 패키지를 설명한다. 다만, 제1 실시예에 따른 반도체 패키지와의 차이점을 위주로 설명한다. 도 8은 본 발명의 제4 실시예에 따른 반도체 패키지의 단면도이다.
도 8을 참조하면, 본 발명의 제4 실시예에 따른 반도체 패키지(4)에서, 본 발명의 제1 실시예에 따른 반도체 패키지(도 1의 1 참조)와 달리, 제1 반도체 칩(20)은 접착제(27)에 의해 기판(10)의 제1 면(10-1) 상에 부착될 수 있다. 그리고, 제1 반도체 칩(20)은 와이어(22)에 의해 기판(10)과 전기적으로 연결될 수 있다. 또한, 제1 반도체 칩(20)은 제1 봉지재(30)에 의해 밀봉될 수 있다.
도 9를 참조하여, 본 발명의 제5 실시예에 따른 반도체 패키지를 설명한다. 다만, 제1 실시예에 따른 반도체 패키지와의 차이점을 위주로 설명한다. 도 9는 본 발명의 제5 실시예에 따른 반도체 패키지의 단면도이다.
도 9를 참조하면, 본 발명의 제5 실시예에 따른 반도체 패키지(5)에서, 본 발명의 제1 실시예에 따른 반도체 패키지(도 1의 1 참조)와 달리, 제1 및 제3 반도체 칩(20, 28)이 기판(10)의 제1 면(10-1) 상에 형성될 수 있다. 구체적으로, 기판(10)의 제1 면(10-1) 상에 제1 및 제3 반도체 칩(20, 28)이 차례로 적층될 수 있다. 제1 반도체 칩(20) 내에는 제1 관통 전극(23)이 형성될 수 있으며, 제1 관통 전극(23)은 예컨대, 관통 실리콘 비아(TSV; Through Silicon Via)일 수 있다. 제3 반도체 칩(28)은 제4 접속 단자(29)를 통해 제1 반도체 칩(20)의 제1 관통 전극(23)과 전기적으로 연결될 수 있다.
도 4 및 도 10을 참조하여, 본 발명의 제6 실시예에 따른 반도체 패키지를 설명한다. 다만, 제1 실시예에 따른 반도체 패키지와의 차이점을 위주로 설명한다. 도 10은 본 발명의 제6 실시예에 따른 반도체 패키지의 단면도이다.
도 4 및 도 10을 참조하면, 본 발명의 제6 실시예에 따른 반도체 패키지(6)를 제조하기 위해, 제2 봉지재(40a)의 전면을 그라인딩하지 않고, 제2 봉지재(40a) 중 제1 외부 접속 단자(51)가 형성된 영역 만을 부분적으로 그라인딩할 수 있다. 결과적으로, 제1 외부 접속 단자(51)를 노출시키는 트렌치(41)를 형성할 수 있다. 그리고, 제1 외부 접속 단자(51)와 접하도록 트렌치(41) 내에 제2 외부 접속 단자(55)를 형성할 수 있다.
도 11을 참조하여, 본 발명의 제7 실시예에 따른 반도체 패키지를 설명한다. 다만, 제1 실시예에 따른 반도체 패키지와의 차이점을 위주로 설명한다. 도 11은 본 발명의 제7 실시예에 따른 반도체 패키지의 단면도이다.
도 11을 참조하면, 본 발명의 제7 실시예에 따른 반도체 패키지(7)는, 본 발명의 제1 실시예에 따른 반도체 패키지(도 1의 1 참조)와 달리, 제2 봉지재(40)에 비아를 형성하여 비아 내에 도전 물질을 채워 제2 관통 전극(57)을 형성할 수 있다. 제2 관통 전극(57)은 예컨대, 관통 몰드 비아(TMV; Through Mold Via)일 수 있다. 그리고, 제2 외부 접속 단자(55)는 제2 관통 전극(57)과 접하도록 형성될 수 있다.
도 12 내지 도 15을 참조하여, 본 발명의 제1 내지 제3 실시예에 따른 반도체 시스템을 설명한다.
도 12는 본 발명의 제1 실시예에 따른 반도체 시스템을 보여주는 평면도이다.
도 12를 참조하면, 본 발명의 제1 실시예에 따른 반도체 시스템(1000)은 패키지 모듈일 수 있다. 반도체 시스템(1000)은 외부 연결 단자(1002)가 구비된 모듈 기판(1004)과, 반도체 장치(1006, 1008)를 포함할 수 있다. 반도체 장치(1008)는 예시적으로 QFP(Quad Flat Package)된 것을 도시하였으나, 이에 한정되는 것은 아니다. 여기서, 반도체 장치(1006, 1008)는 도 1 내지 도 11을 이용하여 설명한 반도체 패키지 중 적어도 하나를 이용하여 형성될 수 있다. 즉, 반도체 장치(1006, 1008)는 서로 마주보는 제1 면 및 제2 면을 갖는 기판, 상기 제1 면 상에 형성된 제1 반도체 칩, 상기 제1 면 상에 형성되며 상기 제1 반도체 칩을 밀봉하는 제1 봉지재, 상기 제2 면 상에 형성된 제2 봉지재, 상기 제2 봉지재를 관통하도록 상기 제2 면 상에 형성되며 일단이 상기 제2 면과 접하는 제1 외부 접속 단자, 및 상기 제1 외부 접속 단자의 타단에 부착된 제2 외부 접속 단자를 포함하는 반도체 패키지를 이용하여 형성될 수 있다.
도 13은 본 발명의 제2 실시예에 따른 반도체 시스템을 보여주는 블록도이다.
도 13을 참조하면, 본 발명의 제2 실시예에 따른 반도체 시스템(1100)은 메모리 카드일 수 있다. 반도체 시스템(1100)는 하우징(1102) 내에 제어기(1104)와 메모리(1106)를 포함할 수 있다. 제어기(1104)와 메모리(1106)는 전기적인 신호를 교환할 수 있다. 예를 들어, 제어기(1104)의 명령(command)에 따라, 메모리(1106)와 제어기(1104)는 데이터(data)를 주고 받을 수 있다. 이에 따라, 반도체 시스템(1100)은 메모리(1106)에 데이터를 저장하거나 또는 메모리(1106)로부터 데이터를 외부로 출력할 수 있다. 제어기(1104)와 메모리(1106)는 도 1 내지 도 11을 이용하여 설명한 반도체 패키지 중 적어도 하나를 이용하여 형성될 수 있다.
반도체 시스템(1100)은 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들어, 반도체 시스템(1100)는 멀티미디어 카드(multimedia card; MMC) 또는 보안 디지털(secure digital; SD) 카드를 포함할 수 있다.
도 14는 본 발명의 제3 실시예에 따른 반도체 시스템을 보여주는 블록도이다. 도 14는 본 발명의 제3 실시예에 따른 반도체 시스템이 적용되는 전자 기기의 예를 도시한 것이다.
도 14를 참조하면, 본 발명의 제3 실시예에 따른 반도체 시스템(1200)은 메모리 시스템(1202), 프로세서(processor)(1204), 램(RAM)(1206), 및 유저 인터페이스(user interface)(1208)를 포함할 수 있고, 이들은 버스(bus)(1210)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(1204)는 프로그램을 실행하고 반도체 시스템(1200)을 제어하는 역할을 할 수 있다. 램(1206)은 프로세서(1204)의 동작 메모리로서 사용될 수 있다. 프로세서(1204)와 램(1206)이 하나의 패키지에 포함될 수 있다. 예를 들어, 프로세서(1204)를 포함하는 로직 칩과 램(1206)을 포함하는 메모리 칩이 시스템 인 패키지에 포함되어 서로 무선 통신할 수 있다. 유저 인터페이스(1208)는 반도체 시스템(1200)에 데이터를 입력 또는 출력하는데 이용될 수 있다. 메모리 시스템(1202)은 프로세서(1204)의 동작을 위한 코드, 프로세서(1204)에 의해 처리된 데이터 또는 외부에서 입력된 데이터를 저장할 수 있다. 메모리 시스템(1202)은 제어기 및 메모리를 포함할 수 있으며, 도 13의 메모리 카드(1100)와 실질적으로 동일 또는 유사하게 구성될 수 있다.
한편, 본 발명의 제3 실시예에 따른 반도체 시스템(1200)은 다양한 전자 기기들의 전자 제어 장치에 적용될 수 있다. 예를 들어, 반도체 시스템은 휴대폰(도 15의 1300)에 적용될 수 있다. 그 밖에 반도체 시스템(1200)은 휴대용 게임기, 휴대용 노트북, MP3 플레이어, 네비게이션(navigation), 고상 디스크(solid state disk; SSD), 자동차 또는 가전제품(household appliances)에 적용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1 - 7: 반도체 패키지 10: 기판
10-1, 10-2: 제1 및 제2 면 11: 제1 솔더 레지스트층
12: 코어 절연층 13: 제2 솔더 레지스트층
15: 볼 랜드 20: 제1 반도체 칩
25: 제1 접속 단자 28: 제3 반도체 칩
29: 제4 접속 단자 30: 제1 봉지재
40: 제2 봉지재 40-1, 40-2: 제3 및 제4 면
41: 트렌치 50: 제2 접속 단자
51: 제1 외부 접속 단자 55: 제2 외부 접속 단자
60: 제2 반도체 칩 62: 와이어
65: 제3 접속 단자 67: 접착제

Claims (10)

  1. 서로 마주보는 제1 면 및 제2 면을 갖는 기판;
    상기 제1 면 상에 형성된 제1 반도체 칩;
    상기 제1 면 상에 형성되며 상기 제1 반도체 칩을 밀봉하는 제1 봉지재;
    상기 제2 면 상에 형성된 제2 봉지재;
    상기 제2 봉지재를 관통하도록 상기 제2 면 상에 형성되며, 일단이 상기 제2 면과 접하는 제1 외부 접속 단자; 및
    상기 제1 외부 접속 단자의 타단에 부착된 제2 외부 접속 단자를 포함하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 제2 봉지재는 서로 마주보는 제3 면 및 제4 면을 갖되, 상기 제3 면은 상기 제2 면과 접하고,
    상기 제2 면으로부터 상기 제4 면까지의 거리는, 상기 제2 면으로부터 상기 제1 외부 접속 단자의 타단까지의 거리와 실질적으로 동일한 반도체 패키지.
  3. 제2 항에 있어서,
    상기 제1 외부 접속 단자의 측면은 상기 제2 봉지재에 의해 둘러싸이고,
    상기 제2 외부 접속 단자의 측면은 상기 제2 봉지재에 의해 둘러싸이지 않는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 기판은 상기 제2 면 상에 형성된 볼 랜드를 포함하고,
    상기 제1 외부 접속 단자의 상기 일단은 상기 볼 랜드와 접하며,
    상기 제1 및 제2 외부 접속 단자는 상기 볼 랜드 상에 차례로 적층된 반도체 패키지.
  5. 제1 항에 있어서,
    상기 제1 외부 접속 단자의 상기 타단의 면은 평평한 반도체 패키지.
  6. 제1 항에 있어서,
    상기 제1 외부 접속 단자의 측면과 상기 제2 외부 접속 단자의 측면은 서로 이어져서 요철 형상을 이루는 반도체 패키지.
  7. 제1 항에 있어서,
    상기 기판은 상기 제2 면 상에 형성된 솔더 레지스트층을 포함하고,
    상기 제1 및 제2 봉지재는 EMC를 포함하는 반도체 패키지.
  8. 제1 항에 있어서,
    상기 제2 면 상에 형성된 제2 반도체 칩을 더 포함하되,
    상기 제2 반도체 칩은 상기 제2 봉지재에 의해 밀봉되는 반도체 패키지.
  9. 서로 마주보는 제1 면 및 제2 면을 갖는 기판;
    상기 제1 면 상에 형성된 제1 반도체 칩;
    상기 제2 면 상에 형성되며, 일단이 상기 제2 면과 접하고 측면의 일부가 오목한 접속 단자; 및
    상기 제1 및 제2 면 상에 각각 형성되며 상기 반도체 칩과 상기 접속 단자를 각각 밀봉하는 제1 및 제2 봉지재를 포함하되, 상기 접속 단자의 타단은 상기 제2 봉지재로부터 돌출된 반도체 패키지.
  10. 제9 항에 있어서,
    상기 접속 단자는 제1 및 제2 외부 접속 단자를 포함하되,
    상기 제1 외부 접속 단자는, 상기 제2 봉지재를 관통하도록 상기 제2 면 상에 형성되며, 일단이 상기 제2 면과 접하고,
    상기 제2 외부 접속 단자는, 상기 제1 외부 접속 단자의 타단에 부착되고,
    상기 제1 외부 접속 단자의 측면은 상기 제2 봉지재에 의해 둘러싸이고, 상기 제2 외부 접속 단자의 측면은 상기 제2 봉지재에 의해 둘러싸이지 않는 반도체 패키지.
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