JP2010219210A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2010219210A
JP2010219210A JP2009062851A JP2009062851A JP2010219210A JP 2010219210 A JP2010219210 A JP 2010219210A JP 2009062851 A JP2009062851 A JP 2009062851A JP 2009062851 A JP2009062851 A JP 2009062851A JP 2010219210 A JP2010219210 A JP 2010219210A
Authority
JP
Japan
Prior art keywords
film
semiconductor device
shield layer
wiring
module
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2009062851A
Other languages
English (en)
Other versions
JP2010219210A5 (ja
Inventor
Tomoko Yoda
智子 依田
Masayuki Shirai
優之 白井
Koichi Nakajima
浩一 中嶋
Hiroshi Kosaku
浩 小作
Tomonori Tagami
知紀 田上
Hiroshi Okabe
寛 岡部
Atsushi Hara
原　　敦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2009062851A priority Critical patent/JP2010219210A/ja
Priority to CN201010105258A priority patent/CN101840910A/zh
Priority to US12/724,268 priority patent/US20100230789A1/en
Publication of JP2010219210A publication Critical patent/JP2010219210A/ja
Publication of JP2010219210A5 publication Critical patent/JP2010219210A5/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H05K3/284—Applying non-metallic protective coatings for encapsulating mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K9/00—Screening of apparatus or components against electric or magnetic fields
    • H05K9/0073—Shielding materials
    • H05K9/0081—Electromagnetic shielding materials, e.g. EMI, RFI shielding
    • H05K9/0084—Electromagnetic shielding materials, e.g. EMI, RFI shielding comprising a single continuous metallic layer on an electrically insulating supporting structure, e.g. metal foil, film, plating coating, electro-deposition, vapour-deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6644—Packaging aspects of high-frequency amplifiers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01011—Sodium [Na]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01012—Magnesium [Mg]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0103—Zinc [Zn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01042—Molybdenum [Mo]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01061—Promethium [Pm]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/0218—Reduction of cross-talk, noise or electromagnetic interference by printed shielding conductors, ground planes or power plane
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09009—Substrate related
    • H05K2201/09036—Recesses or grooves in insulating substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09009—Substrate related
    • H05K2201/0909—Preformed cutting or breaking line
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0044—Mechanical working of the substrate, e.g. drilling or punching
    • H05K3/0052—Depaneling, i.e. dividing a panel into circuit boards; Working of the edges of circuit boards

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)

Abstract

【課題】電磁波シールド効果およびリフロー加熱に対する信頼性を劣化させることなく半導体装置の小型化を実現することのできる技術を提供する。
【解決手段】モジュール基板５１の部品搭載面に複数の実装部品を搭載した後、実装部品を覆うように樹脂５６を形成し、さらに樹脂５６の表面（上面および側面）にＣｕめっき膜およびＮｉめっき膜との積層膜からなるシールド層ＳＬを形成する。シールド層ＳＬには、結晶粒界に沿ってランダムに、かつ一直線に繋がることなく、網目状に複数のマイクロチャンネルクラックが形成されており、複数のマイクロチャンネルクラックによって樹脂５６からシールド層ＳＬの表面へ通じる複数の経路が形成されている。
【選択図】図４

Description

本発明は、半導体装置およびその製造技術に関し、特に、高周波パワーアンプモジュール、およびその高周波パワーアンプモジュールを実装基板（マザーボード）に搭載した製品、例えば移動通信機器に適用して有効な技術に関するものである。
例えば国際特許公開ＷＯ ０２／６３６８８号パンフレット（特許文献１）には、セラミック配線板からなるモジュール基板と、電磁シールド効果の役割を果たす金属製の成型品であるキャップとによってパッケージが構成された偏平矩形体構造の高周波電力増幅装置が開示されている。
また、特開２００４−２９７０５４号公報（特許文献２）には、絶縁層内に埋没された配線と、絶縁層上に搭載された回路素子と、回路素子を覆うように形成された封止層と、封止層を覆うように形成された導電性の遮蔽膜とを含み、配線と遮蔽膜とが電気的に接続され、遮蔽膜が電磁波を遮蔽する機能を有する半導体装置が開示されている。
また、特開２００４−１７２１７６号公報（特許文献３）には、基板上に配置された複数の部品を被覆する絶縁層と、絶縁層から露呈された状態で基板上に設けられた接地用電極と、絶縁層の外側に形成され接地用電極に接続されたシールド層とを具備し、基板とシールド層の端面が同一平面上に位置する回路モジュールが開示されている。
また、特開２００６−２８６９１５号公報（特許文献４）には、配線パターンとグランド層とを備えた回路基板と、回路基板の実装面上に実装される電子部品群と、電子部品群を封止する絶縁性樹脂層と、絶縁性樹脂層の表面に形成されフレーク状の金属を含めて構成された導電性樹脂層とを具備する回路モジュールが開示されている。
また、特開２００５−１０９３０６号公報（特許文献５）には、グランドパターンを有する回路基板と、回路基板の上面に実装した電子部品からなる実装部品と、実装部品を封止する無機質フィラーを含有するエポキシ樹脂からなる封止体と、封止体の表面に形成されグランドパターンに接地された電磁波シールド層（無電解銅めっき層、電解銅めっき層および被膜層）とからなる電子部品パッケージが開示されている。
また、特開２００５−３３３０４７号公報（特許文献６）には、基板上に複数形成された部品実装済みユニットを絶縁樹脂でモールドし硬化させた後、基板の中ほどの深さの溝を格子状に加工し、その後めっきの表層を形成した後に、基板の厚みの残りの部分を除去して単体モジュールにする回路部品内蔵モジュールの製造方法が記載されている。
国際特許公開ＷＯ ０２／６３６８８号パンフレット 特開２００４−２９７０５４号公報 特開２００４−１７２１７６号公報 特開２００６−２８６９１５号公報 特開２００５−１０９３０６号公報 特開２００５−３３３０４７号公報
現在、携帯電話等の実装基板に搭載される高周波モジュールのシールドには、ステンレス系材料を金型で成形した金属キャップが用いられている。金属キャップは電磁波シールド効果が大きいという利点を有している。しかし、金属キャップを用いた高周波モジュールの高さは、高周波モジュールに備わる各部品の高さと、目的に応じた一定のクリアランス（隙間、余裕）とが必要になり、用いる金属キャップの厚みも加えて、例えば１．８ｍｍ程度と高くなる。また高周波モジュール全体を金属キャップで囲むため、高周波モジュールを搭載する実装基板の周辺に、金属キャップを搭載するのりしろ領域が必要であり、高周波モジュールを実装基板に搭載した製品のサイズが拡大してしまう。そこで、小型化、低コスト化および高機能化が望まれる高周波モジュールでは、金属キャップに代わるシールド方法が検討されている。
本発明者らは金属キャップに代わるシールド方法として、例えばめっき膜または導電性ペースト膜からなる金属製の膜（以下、シールド層と記す）を検討している。このシールド層は、例えば以下のように形成することができる。まず、モジュール基板の部品搭載面に複数の部品を搭載した後、これら部品をモールド樹脂により覆う。続いてモールド樹脂の上面から、モジュール基板のグランド配線につながる電極の側面に達する切り込みを入れる。その後、この切り込み部分の内壁を含むモールド樹脂の表面（上面および切り込み部分の側面）にシールド層を形成する。めっき膜は電解めっき法または無電解めっき法により形成される。導電性ペースト膜は印刷法またはスプレーによる吹きつけ塗布法により形成される。電磁波シールド効果を有するに必要なシールド層の厚さは、使用する製品の周波数およびシールド層の導電性などによって決められる。
しかしながら、めっき膜からなるシールド層については、以下に説明する種々の技術的課題が存在する。
本発明者らはモールド樹脂の表面にめっき膜を形成したパッケージに対して熱衝撃試験−５５／１２５℃を行った。その結果、その試験では十分な熱衝撃信頼性を示すデータが得られた。しかし、ＪＥＤＥＣ・ＬＥＶＥＬ２の吸湿試験（８５℃６０％ＲＨ１６８ｈ放置後に２６０℃リフロー４回加熱）を行ったところ、めっき膜とモールド樹脂との間に膨れが生じ、これによる高周波モジュールの電気特性の劣化や電磁波シールド効果の低下などの不具合が発生した。上記膨れは、パッケージに施された２６０℃リフロー加熱によって、モジュール基板が含む水分、モールド樹脂が含む水分、またはモジュール基板とモールド樹脂との界面から侵入した水分などが気化し、その際の瞬間的な体積膨張によりめっき膜が持ち上げられて、剥離が生じたとことに起因すると考えられる。
また、導電性ペースト膜からなるシールド層については、以下に説明する種々の技術的課題が存在する。
導電性ペースト膜は、印刷法またはスプレー塗装法により形成することができる。印刷法で形成される導電性ペースト膜の課題として、印刷後の平坦性を確保すること、および切り込み部分に対してボイドを生じることなくペーストを充填させることが挙げられる。さらに、充填した切り込み部分を切断する場合、パッケージの側面に一定の厚さの導電性ペースト膜を残す必要がある。そのためには、モジュール基板の反り量、切断幅の公差、切断刃の歪み量などを考慮しなくてはならない。
また、スプレー塗布法で形成される導電性ペースト膜では、ペーストをスプレー塗布すると必然的にパッケージの上面の導電性ペースト膜の厚さは厚くなり、パッケージの側面の導電性ペースト膜の厚さは薄くかつ不均一となる。このため、電磁波シールド効果を確保するために必要とする厚さに、塗布ばらつきを考慮した厚さを加えた厚さの導電性ペースト膜を塗布しなくてはならず、材料コストを増加させてしまう。
また、本発明者らはモールド樹脂の表面に導電性ペースト膜を形成したパッケージに対して熱衝撃試験−５５／１２５℃を行った。しかし、１００サイクル程度で、深さが数μｍ、長さが１００μｍを超える亀裂が導電性ペースト膜に入り、電磁波シールド効果が得られなかった。
ところで、モジュール基板の内部には、モジュール基板の表面または裏面と平行する面構造のグランド電極（接地電位電極、グランド層、グランド配線）が設けられている。従来のシールド層を設けていないモジュール基板の場合、そのグランド電極が形成される領域はモジュール基板の部品搭載面に形成されるトランジスタの直下の放熱用ビア領域にほぼ限られている。このような放熱用ビア領域のみにグランド電極が設けられたモジュール基板にシールド層を形成する際には、整合回路の損失が大きくなることで性能が劣化しないよう、モジュール基板の外周部分にも多くのグランド電極用ビアを設ける必要がある。しかし、モジュール基板の外周部分にグランド電極用ビアを配置すると、信号線およびグランド線の設計に関して、モジュール基板の内部の各電極のレイアウトが大幅に制限されるという課題が生じる。
また、ジュール基板の外周部分に多くのグランド電極用ビアを設けることが出来ない場合、放熱用ビア領域を接地電位として用いることになるが、その接続に要するパターンが長くなると、そのパターンのインダクタンス成分により電磁波シールド効果が充分に得られないという問題がある。
また、シールド層とグランド電極との接続をモジュール基板の裏面に設けられた配線パターンで行う場合、接続部分の間隔を狭くして接続部分の数を多くするためには、モジュール基板の裏面に設けられた複数の配線パターンを接地電位としなければならず、その配線パターンへの信号の割付が大幅に制限されるという問題がある。
本発明の目的は、電磁波シールド効果およびリフロー加熱に対する信頼性を劣化させることなく半導体装置の小型化を実現することのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
この実施の形態は、高周波モジュールを備える半導体装置であって、内層用配線の一部の配線層をグランド配線として用いるモジュール基板と、モジュール基板の部品搭載面に搭載された複数の実装部品と、複数の実装部品を覆うように形成された樹脂と、樹脂の表面に形成されたＣｕめっき膜およびＮｉめっき膜との積層膜からなるシールド層とを含み、シールド層に、結晶粒界に沿ってランダムに、かつ一直線に繋がることなく、網目状に複数のマイクロチャンネルクラックが形成されており、複数のマイクロチャンネルクラックによって樹脂からシールド層の表面へ通じる複数の経路が形成されている。
この実施の形態は、高周波モジュールを備える半導体装置の製造方法であって、複数のモジュール領域が第１方向と第１方向と直交する第２方向に配列されたシート状の第１配線基板を準備する工程と、第１配線基板の部品搭載面に複数の実装部品を実装する工程と、複数の実装部品を樹脂で封止する工程と、第１方向および第２方向に、樹脂の上から樹脂と第１配線基板の一部とを切断して、個々のモジュール領域の周囲に切り込みを入れる工程と、樹脂の表面および第１配線基板の切り込み部分に無電解めっき法により電磁波の遮蔽機能を有する第１膜と防触機能を有する第２膜との積層膜からなるシールド層を形成する工程と、第１配線基板の切り込み部分の下の第１配線基板を切断して、個々の高周波モジュールに切り分ける工程と、半田を介して高周波モジュールをマザーボードの主面に配置し、その後、リフロー加熱を行う工程とを有する。
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
半導体装置の特性を向上させること、特に、電磁波シールド効果およびリフロー加熱に対する信頼性を劣化させることなく半導体装置の小型化を実現することのできる技術を提供することができる。
本発明の一実施の形態によるデジタル携帯電話機のシステムの一例である。 本発明の一実施の形態によるデジタル携帯電話機に用いる電力増幅器の回路の一例である。 本発明の一実施の形態による電力増幅器の増幅段をｎチャネル型ＬＤＭＯＳＦＥＴで構成した半導体チップの内部構成を示す要部断面図の一例である。 本発明の一実施の形態によるデジタル携帯電話機における高周波モジュールの１次実装の一例である。 本発明の一実施の形態による複数枚の絶縁体板を積層し、一体化して形成された多層配線構造のモジュール基板を説明するための各絶縁体板の要部平面図である。（ａ）は１層目配線、（ｂ）は２層目配線、（ｃ）は３層目配線および（ｄ）は４層目配線を示す。 本発明の一実施の形態によるシールド層の表面模式図である。 本発明の一実施の形態によるシールド層の断面写真である。 本発明の一実施の形態によるシールド層の水蒸気透過度を測定する試料の説明図である。 本発明の一実施の形態によるシールド層の水蒸気透過度の測定結果を示すグラフ図である。 本発明の一実施の形態によるシールド層の水蒸気透過度とシールド層の厚さとの関係を示すグラフ図である。 本発明の一実施の形態による電磁波シールド効果を検証する際に用いたシミュレーションモデルの概略図である。 本発明の一実施の形態によるシミュレーションにより得られた電磁波シールド効果と導電率との関係を示すグラフ図である。 本発明の一実施の形態によるシミュレーションにより得られた電磁波シールド効果とシールド層の厚さとの関係を示すグラフ図である。 （ａ）および（ｂ）は、それぞれシールド層を樹脂の表面に形成しない高周波モジュールのノイズ発生量と周波数との関係を示すグラフ図およびシールド層を樹脂の表面に形成した高周波モジュールのノイズ発生量と周波数との関係を示すグラフ図である。 ノイズレベルと、モジュール基板のグランド配線とシールド層との接続部分の数（接続点数）との関係を説明するグラフ図である。 本発明の一実施の形態による高周波モジュールを２次実装した半導体装置の一例を示す要部概略図である。 従来の金属キャップを用いた高周波モジュールを２次実装した半導体装置の一例を示す要部概略図である。 従来の金属キャップを用いた高周波モジュールを２次実装した半導体装置の他の例を示す要部概略図である。 従来の金属キャップを用いた高周波モジュールを２次実装した半導体装置の他の例を示す要部概略図である。 本発明の一実施の形態による高周波モジュールの組み立て手順を説明する工程図である。 本発明の一実施の形態による半導体装置の製造方法を説明する半導体装置の要部断面図である。 図２１に続く半導体装置の製造方法を説明する半導体装置の要部断面図である。 図２２に続く半導体装置の製造方法を説明する半導体装置の要部断面図である。 図２３に続く半導体装置の製造方法を説明する半導体装置の要部断面図である。 図２４に続く半導体装置の製造方法を説明する半導体装置の要部断面図である。 （ａ）および（ｂ）は、それぞれ図２４に続く半導体装置の製造方法を説明する半導体装置の要部平面図および要部断面図である。 図２５および図２６に続く半導体装置の製造方法を説明する半導体装置の要部断面図である。 図２７に続く半導体装置の製造方法を説明する半導体装置の要部断面図である。
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略す場合もある。また、以下の実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。
本発明の実施の形態を詳細に説明する前に、以下の実施の形態における用語の意味を説明すると次の通りである。
ＧＳＭ（Global System for Mobile Communication）は、デジタル携帯電話に使用されている無線通信方式の１つまたは規格をいう。ＧＳＭには、使用する電波の周波数帯が３つあり、９００ＭＨｚ帯をＧＳＭ９００または単にＧＳＭ、１８００ＭＨｚ帯をＧＳＭ１８００、ＤＣＳ（Digital Cellular System）１８００またはＰＣＮ（Personal Communication Network）と言い、１９００ＭＨｚ帯をＧＳＭ１９００、ＤＣＳ１９００またはＰＣＳ（Personal Communication Services）と言う。なお、ＧＳＭ１９００は主に北米で使用されている。北米ではその他に８５０ＭＨｚ帯のＧＳＭ８５０を使用する場合もある。ＧＭＳＫ（Gaussian filtered Minimum Shift Keying）変調方式は、音声信号の通信に用いる方式で搬送波の位相を送信データに応じて位相シフトする方式である。また、ＥＤＧＥ（Enhanced Data GSM Environment）変調方式は、データ通信に用いる方式でＧＭＳＫ変調の位相シフトにさらに振幅シフトを加えた方式である。
また、以下の実施の形態においては、１つのモジュール基板上に搭載される複数の表面実装部品のうち、１つのチップ基板上に１つまたは複数個の能動素子が形成されるチップを半導体チップと呼び、１つのチップ基板上に受動素子、例えばコンデンサ、インダクタまたはレジスタ等が形成されるチップをチップ部品と呼ぶ。さらに、１つのチップ基板上に１個の受動素子が形成されるチップを単体チップ部品と呼び、１つのチップ基板に複数個の受動素子が形成されるチップを集積チップ部品と呼び、両者を区別する必要のある場合は、集積チップ部品または単体チップ部品と記載する。
また、以下の実施の形態において用いる「マイクロチャンネルクラック」とは、シールド層の結晶粒界に沿って存在する２００ｎｍ以下の幅の隙間であって、下地層である樹脂に達するものである。
本実施の形態では、例えばＧＳＭ方式のネットワークを利用して情報を伝送するデジタル携帯電話（移動通信機器）に本願発明を適用した場合について説明する。
図１に、本実施の形態によるデジタル携帯電話のシステムの一例を示す。図中、ＰＭは電力増幅器、ＡＮＴは信号電波の送受信用のアンテナ、１はフロントエンド装置、２は音声信号をベースバンド信号に変換したり、受信信号を音声信号に変換したり、変調方式切換信号やバンド切換信号を生成したりするベースバンド回路、３は受信信号をダウンコンバートして復調し、ベースバンド信号を生成したり、送信信号を変調したりする変復調用回路、ＦＬＴ１，ＦＬＴ２は受信信号からノイズや妨害波を除去するフィルタである。フィルタＦＬＴ１はＧＳＭ用、フィルタＦＬＴ２はＤＣＳ用である。
フロントエンド装置１は、インピーダンス整合回路ＭＮ１，ＭＮ２、ロウパスフィルタＬＰＦ１，ＬＰＦ２、スイッチ回路４ａ，４ｂ、コンデンサＣ１，Ｃ２および分波器５を有している。インピーダンス整合回路ＭＮ１，ＭＮ２は電力増幅器ＰＭの送信出力端子に接続されてインピーダンスの整合を行う回路、ロウパスフィルタＬＰＦ１，ＬＰＦ２は高調波を減衰させる回路、スイッチ回路４ａ，４ｂは送受信切り換え用の回路、コンデンサＣ１，Ｃ２は受信信号から直流成分をカットする素子、分波器５はＧＳＭ９００の信号とＤＣＳ１８００の信号とを分波する回路である。本実施の形態であるデジタル携帯電話では、電力増幅器ＰＭおよびフロントエンド装置１を１つのモジュールＭＡに組み立てている。
なお、スイッチ回路４ａ，４ｂの切換信号ＣＮＴ１，ＣＮＴ２は上記ベースバンド回路２から供給される。ベースバンド回路２は、ＤＳＰ（Digital Signal Processor）やマイクロプロセッサ、半導体メモリ等の複数の半導体集積回路で構成されている。
図２に、電力増幅器ＰＭの回路の一例を示す。
電力増幅器ＰＭは、例えばＧＳＭ９００とＤＣＳ１８００との２つの周波数帯が使用可能（デュアルバンド方式）であり、それぞれの周波数帯でＧＭＳＫ変調方式とＥＤＧＥ変調方式との２つの通信方式を使用可能とする。
この電力増幅器ＰＭは、ＧＳＭ９００用の電力増幅回路Ａと、ＤＣＳ１８００用の電力増幅回路Ｂと、それら電力増幅回路Ａ，Ｂの増幅動作の制御や補正等を行う周辺回路６とを有している。電力増幅回路Ａ，Ｂは、それぞれ３つの増幅段Ａ１〜Ａ３，Ｂ１〜Ｂ３と、３つの整合回路ＡＭ１〜ＡＭ３，ＢＭ１〜ＢＭ３とを有している。すなわち、電力増幅器ＰＭの入力端子７ａ，７ｂは、入力用の整合回路ＡＭ１，ＢＭ１を介して１段目の増幅段Ａ１，Ｂ１の入力に電気的に接続され、１段目の増幅段Ａ１，Ｂ１の出力は段間用の整合回路ＡＭ２，ＢＭ２を介して２段目の増幅段Ａ２，Ｂ２の入力に電気的に接続され、２段目の増幅段Ａ２，Ｂ２の出力は段間用の整合回路ＡＭ３，ＢＭ３を介して最終段の増幅段Ａ３，Ｂ３の入力に電気的に接続され、最終段の増幅段Ａ３，Ｂ３の出力は出力端子８ａ，８ｂと電気的に接続されている。本実施の形態では、このような電力増幅回路Ａ，Ｂを構成する素子が１つの半導体チップＩＣ１内に設けられている。
周辺回路６は、制御回路６Ａと、増幅段Ａ１〜Ａ３，Ｂ１〜Ｂ３にバイアス電圧を印加するバイアス回路６Ｂ等を有している。制御回路６Ａは、電力増幅回路Ａ，Ｂに印加する所望の電圧を発生する回路であり、電源制御回路６Ａ１およびバイアス電圧生成回路６Ａ２を有している。電源制御回路６Ａ１は、増幅段Ａ１〜Ａ３，Ｂ１〜Ｂ３の各々の出力に印加される第１電源電圧を生成する回路である。また、バイアス電圧生成回路６Ａ２は、バイアス回路６Ｂを制御するための第１制御電圧を生成する回路である。
本実施の形態では、電源制御回路６Ａ１が、電力増幅器ＰＭ外部のベースバンド回路２から供給される出力レベル指定信号に基づいて第１電源電圧を生成すると、バイアス電圧生成回路６Ａ２が電源制御回路６Ａ１で生成された第１電源電圧に基づいて第１制御電圧を生成するようになっている。ベースバンド回路２は、出力レベル指定信号を生成する回路である。この出力レベル指定信号は、電力増幅回路Ａ，Ｂの出力レベルを指定する信号で、携帯電話と、基地局との間の距離、すなわち、電波の強弱に応じた出力レベルに基づいて生成されるようになっている。本実施の形態では、このような周辺回路６を構成する素子も１つの半導体チップＩＣ１内に設けられている。
また、電力増幅器ＰＭを構成する半導体チップＩＣ１の主面（回路素子が形成されている面）に形成された外部用端子（パッド電極）と、半導体チップＩＣ１を搭載するモジュール基板の部品搭載面に形成された基板側端子とは、接合材（例えばボンディングワイヤＢＷ）を介して接続されており、この接続材を通じて各増幅段の入出力がモジュール基板の部品搭載面の伝送線路９ａ１〜９ａ５，９ｂ１〜９ｂ５，９ｃと電気的に接続されている。
１段目の増幅段Ａ１，Ｂ１の入力にボンディングワイヤＢＷを通じて接続された伝送線路９ａ１，９ｂ１は、それぞれコンデンサＣｍ１，Ｃｍ２を介して入力端子１０ａ，１０ｂと電気的に接続されている。１段目の増幅段Ａ１，Ｂ１の出力にボンディングワイヤＢＷを通じて電気的に接続された伝送線路９ａ２，９ｂ２は、それぞれ高電位側の電源端子１１ａ１，１１ｂ１と電気的に接続されているとともに、それぞれ電源端子１１ａ１，１１ｂ１の近傍に配置されたコンデンサＣｍ３，Ｃｍ４を介して接地電位ＧＮＤと電気的に接続されている。２段目の増幅段Ａ２，Ｂ２の出力にボンディングワイヤＢＷを通じて電気的に接続された伝送線路９ａ３，９ｂ３は、それぞれ高電位側の電源端子１１ａ２，１１ｂ２と電気的に接続されているとともに、それぞれ電源端子１１ａ２，１１ｂ２の近傍に配置されたコンデンサＣｍ５，Ｃｍ６を介して接地電位ＧＮＤと電気的に接続されている。最終段目の増幅段Ａ３，Ｂ３の出力にボンディングワイヤＢＷを通じて電気的に接続された伝送線路９ａ４，９ｂ４は、それぞれ高電位側の電源端子１１ａ３，１１ｂ３と電気的に接続されているとともに、それぞれ電源端子１１ａ３，１１ｂ３の近傍に配置されたコンデンサＣｍ７，Ｃｍ８を介して接地電位ＧＮＤと電気的に接続されている。さらに、最終段目の増幅段Ａ３，Ｂ３の出力にボンディングワイヤＢＷを通じて電気的に接続された伝送線路９ａ５，９ｂ５は、それぞれコンデンサＣｍ９，Ｃｍ１０を介して出力端子１２ａ，１２ｂと電気的に接続されているとともに、それぞれの線路途中に配置されたコンデンサＣｍ１１，Ｃｍ１２を介して接地電位ＧＮＤと電気的に接続されている。周辺回路６の制御用の外部用端子にボンディングワイヤＢＷを通じて電気的に接続された伝送線路９ｃは、制御端子１３と電気的に接続されている。ボンディングワイヤＢＷはインダクタとしての機能を有している。また、伝送線路９ａ１〜９ａ５，９ｂ１〜９ｂ５はインピーダンス整合用のインダクタとしての機能を有している。また、コンデンサＣｍ１〜Ｃｍ１２はインピーダンス整合用のコンデンサとしての機能を有しており、チップ部品で構成されている。
次に、電力増幅器ＰＭを構成する各種素子のうち、代表的な素子の構造を説明する。ここでは、増幅段Ａ１〜Ａ３，Ｂ１〜Ｂ３をｎチャネル型ＬＤＭＯＳＦＥＴ（laterally diffused Metal Oxide Semiconductor）で構成した電力増幅器ＰＭの内部構成の一例を、図３に示す要部断面図を用いて説明する。この電力増幅器ＰＭは、１つの半導体チップＩＣ１に形成される。なお、本実施の形態では、増幅段をＬＤＭＯＳＦＥＴで構成したが、これに限定されるものではなく、例えば、ヘテロ接合型バイポーラトランジスタ（ＨＢＴ：Hetero-junction Bipolar Transistor）で構成することもできる。
電力増幅器ＰＭが形成された基板２１は、例えばｐ＋型の単結晶シリコンからなり、その抵抗率が、例えば１〜１０ｍΩ・ｃｍ程度の低抵抗基板とされている。基板２１上には、例えばｐ−型の単結晶シリコンからなるエピタキシャル層２２が形成されている。エピタキシャル層２２の抵抗率は、例えば２０ｍΩ・ｃｍ程度であり、上記基板２１の抵抗率よりも高い。このエピタキシャル層２２の主面には、増幅段Ａ１〜Ａ３，Ｂ１〜Ｂ３用のＬＤＭＯＳＦＥＴ、整合回路ＡＭ１〜ＡＭ３，ＢＭ１〜ＢＭ３用のインダクタ、高Ｑ（Quality factor）値のコンデンサおよび伝送線路が形成されている。ここで示したＬＤＭＯＳＦＥＴは単位ＭＩＳであり、実際にはこの単位ＭＩＳが複数個並列に接続されることで１つの増幅段が構成されている。
エピタキシャル層２２の主面の一部には、ｐ型ウエル２３が形成されている。このｐ型ウエル２３は、ＬＤＭＯＳＦＥＴのドレインからソースへの空乏層の延びを抑えるパンチスルーストッパとしての機能を有している。
ｐ型ウエル２３の表面には、酸化シリコンからなるゲート絶縁膜２４が、例えば熱酸化法などによって形成されている。このゲート絶縁膜２４上にはＬＤＭＯＳＦＥＴのゲート電極２５が形成されている。このゲート電極２５は、例えばｎ型の多結晶シリコン膜とその上に形成されたタングステンシリサイド（ＷＳｉ２）膜との積層導体膜からなる。ゲート絶縁膜２４の下部のｐ型ウエル２３は、ＬＤＭＯＳＦＥＴのチャネルが形成される領域となる。ゲート電極２５の側壁には、酸化シリコンからなるサイドウォール２６が形成されている。
エピタキシャル層２２のチャネル形成領域を挟んで互いに離間する領域には、ＬＤＭＯＳＦＥＴのソース、ドレインが形成されている。ドレインは、チャネル形成領域に接するｎ−型オフセットドレイン領域２７と、このｎ−型オフセットドレイン領域２７に接し、チャネル形成領域から離間して形成されたｎ型オフセットドレイン領域２８と、ｎ型オフセットドレイン領域２８に接し、チャネル形成領域からさらに離間して形成されたｎ＋型ドレイン領域２９とからなる。これらｎ−型オフセットドレイン領域２７、ｎ型オフセットドレイン領域２８およびｎ＋型ドレイン領域２９のうち、ゲート電極２４に最も近いｎ−型オフセットドレイン領域２７は不純物濃度が最も低く、ゲート電極２５から最も離間したｎ＋型ドレイン領域２９は不純物濃度が最も高い。後述するように、ｎ−型オフセットドレイン領域２７は、ゲート電極２５に対して自己整合で形成され、ｎ型オフセットドレイン領域２８は、ゲート電極２５の側壁のサイドウォール２６に対して自己整合で形成される。
このように、本実施の形態で示すＬＤＭＯＳＦＥＴの一つの特徴は、ゲート電極２５とｎ＋型ドレイン領域２９との間に介在するオフセットドレイン領域を二重オフセット構造とし、ゲート電極２５に最も近いｎ−型オフセットドレイン領域２７の不純物濃度を相対的に低く、ゲート電極２５から離間したｎ型オフセットドレイン領域２８の不純物濃度を相対的に高くしたことである。
この構造により、ゲート電極２５とドレインとの間に空乏層が広がるようになり、その結果、ゲート電極２５とその近傍のｎ−型オフセットドレイン領域２７との間に形成される帰還容量は小さくなる。また、ｎ型オフセットドレイン領域２８の不純物濃度が高いことから、オン抵抗も小さくなる。ｎ型オフセットドレイン領域２８は、ゲート電極２５から離間した位置に形成されているため、帰還容量に及ぼす影響は僅かである。すなわち、本実施の形態のＬＤＭＯＳＦＥＴによれば、従来のＬＤＭＯＳＦＥＴにおいては、互いにトレードオフの関係にあったオン抵抗と帰還容量とを共に小さくすることができるので、増幅回路の電力付加効率を向上させることができる。
一方、ＬＤＭＯＳＦＥＴのソースは、チャネル形成領域に接するｎ−型ソース領域３０と、このｎ−型ソース領域３０に接し、チャネル形成領域から離間して形成されたｎ＋型ソース領域３１とからなる。チャネル形成領域に接するｎ−型ソース領域３０は、チャネル形成領域から離間したｎ＋型ソース領域３１に比べて不純物濃度が低く、かつ浅く形成されている。また、ｎ−型ソース領域３０の下部には、ソースからチャネル形成領域への不純物の広がりを抑制し、さらに短チャネル効果を抑制するためのｐ型ハロー領域３２が形成されている。後述するように、ｎ−型ソース領域３０は、ゲート電極２５に対して自己整合で形成され、ｎ＋型ソース領域３１は、ゲート電極２５の側壁のサイドウォール２６に対して自己整合で形成される。
ｎ＋型ソース領域３１の端部（ｎ−型ソース領域３０と接する側と反対側の端部）には、ｎ＋型ソース領域３１と接するｐ型打ち抜き層３３が形成されている。このｐ型打ち抜き層３３の表面近傍には、ｐ型打ち抜き層３３の表面を低抵抗化するためのｐ＋型半導体領域３４が形成されている。ｐ型打ち抜き層３３は、ソースと基板２１とを接続するための導電層であるが、本実施の形態のＬＤＭＯＳＦＥＴの一つの特徴は、エピタキシャル層２２に形成した溝３５の内部に埋め込んだｐ型多結晶シリコン膜からなる導電層によってｐ型打ち抜き層３３を形成したことにある。
従来のＬＤＭＯＳＦＥＴは、エピタキシャル層２２に不純物をイオン注入することによって打ち抜き層を形成している。イオン注入によって形成したｐ型打ち抜き層は、単位面積当たりの寄生抵抗が大きいという欠点がある。しかし、高濃度の不純物をドープしたｐ型多結晶シリコン膜を溝３５の内部に埋め込むことにより、寄生抵抗の小さいｐ型打ち抜き層３３を形成することができる。
上記ＬＤＭＯＳＦＥＴのｐ型打ち抜き層３３（ｐ＋型半導体領域３４）、ソース（ｎ＋型ソース領域３１）およびドレイン（ｎ＋型オフセットドレイン領域２９）のそれぞれの上部には、窒化シリコン膜３６と酸化シリコン膜３７とに形成されたコンタクトホール３８内のプラグ３９が接続されている。プラグ３９は、タングステン（Ｗ）膜を主体とする導電膜で構成されている。
ｐ型打ち抜き層３３（ｐ＋型半導体領域３４）およびソース（ｎ＋型ソース領域３１）には、プラグ３９を介してソース電極４０が接続され、ドレイン（ｎ＋型オフセットドレイン領域２９）には、プラグ３９を介してドレイン電極４１が接続されている。ソース電極４０およびドレイン電極４１は、アルミニウム（Ａｌ）合金膜を主体とする導電膜で構成されている。
ソース電極４０およびドレイン電極４１のそれぞれには、ソース電極４０およびドレイン電極４１を覆う酸化シリコン膜４２に形成されたスルーホール４３を介して配線４４が接続されている。配線４４は、Ａｌ合金膜を主体とする導電膜で構成されている。配線４４の上部には、酸化シリコン膜と窒化シリコン膜の積層膜からなる表面保護膜４５が形成されている。また、基板２１の裏面には、例えばニッケル（Ｎｉ）膜、チタン（Ｔｉ）膜、Ｎｉ膜および金（Ａｕ）膜の積層膜からなるソース裏面電極４６が形成されている。
電力増幅器ＰＭが形成された半導体チップＩＣ１は、その主面を上側に向けた状態（フェイスアップ）でモジュール基板上に搭載され、この半導体チップＩＣ１の外部用端子とモジュール基板の部品搭載面に形成された基板側端子とは接合材、例えばＡｕの細線からなるボンディングワイヤＢＷによって電気的に接続されている。
次に、表面実装部品をモジュール基板上に搭載した１次実装後のモジュールＭＡの構成を説明する。図４は、本実施の形態によるモジュールＭＡの１次実装の一例を示す要部断面図である。図５は、複数枚の絶縁体板を積層し、一体化して形成された多層配線構造のモジュール基板を説明するための各絶縁体板の要部平面図である。ここでは、前述したフロントエンド装置１および電力増幅器ＰＭを１つのモジュールＭＡに組み立てた構成となっているが、これに限定されないことは言うまでもない。例えばフロントエンド装置１と電力増幅器ＰＭとを別々の高周波モジュールとして構成してもよい。また、ここでは、増幅段をＬＤＭＯＳＦＥＴで構成した電力増幅器ＰＭを有する半導体チップＩＣ１を例に挙げて説明するが、増幅段をＨＢＴで構成した電力増幅器を有する半導体チップを用いてもよい。
図４に示すように、モジュールＭＡは、例えば複数枚の絶縁体板を積層して一体化した多層配線構造を有するＰＣＢ（Printed Circuit Board）をモジュール基板５１としている。モジュール基板５１の部品搭載面には、例えば銅（Ｃｕ）膜からなる基板側端子５２および配線等がパターン形成されており、裏面には、例えばＣｕ膜からなる電極５３Ｇ，５３Ｓがパターン形成されている。
図４には、モジュール基板５１の部品搭載面に搭載される表面実装部品として、能動素子が形成された半導体チップＩＣ１と、１つのチップ基板上に１個の受動素子が形成された単体チップ部品５４と、１つのチップ基板上に複数個の受動素子が形成された集積チップ部品５５とを例示している。半導体チップＩＣ１には、前述した電力増幅器ＰＭが形成されている。半導体チップＩＣ１の主面に形成された複数の外部用端子は、これに対応するモジュール基板５１の基板側端子５２と接合材により接続されている。ここでは、接合材に、Ａｕの細線からなるボンディングワイヤＢＷを用いる。
さらに、これら表面実装部品は高弾性の封止用の樹脂５６によって覆われている。樹脂５６は、例えば高弾性エポキシの樹脂であり、その弾性率の許容範囲は、１８０℃以上の温度において、２ＧＰａ以上であることが好ましい。さらに、樹脂５６の表面（上面および側面）およびモジュール基板５１の側面の一部にシールド層ＳＬが形成されている。
半導体チップＩＣ１は、その裏面をモジュール基板５１の部品搭載面に形成されたチップ搭載用の基板側端子５２と接合し、ダイボンド材として半田５７を用いてモジュール基板５１上に固定されている。この半田５７は、例えば２８０℃以上の温度で液状となる高融点半田、例えば鉛（Ｐｂ）−錫（Ｓｎ）半田を用いる。Ｐｂ−Ｓｎ半田のＳｎの含有量は、例えば２から３０ｗｔ％が適切な範囲と考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。また、量産に適した範囲としては２から１０ｗｔ％が考えられるが、さらに１０ｗｔ％を中心値とする周辺範囲が最も好適と考えられる。高融点半田を用いることにより、多量の発熱が生じても半導体チップＩＣ１とモジュール基板５１との接着強度が確保できて、半導体チップＩＣ１のモジュール基板５１からの剥離を防ぐことができる。
半導体チップＩＣ１の裏面電極（例えば前述の図３のソース裏面電極４６）は、モジュール基板５１の部品搭載面から裏面へ貫通して形成された複数の放熱ビア５８内の導電性材料を通じてモジュール基板５１の裏面に形成された電極５３Ｇと電気的かつ熱的に接合されている。この電極５３Ｇには基準電位（例えば接地電位ＧＮＤで０Ｖ程度）が供給される。すなわち、モジュール基板５１の裏面の電極５３Ｇに供給された基準電位は、放熱ビア５８および基板側端子５２を通じて半導体チップＩＣ１の裏面に供給されるようになっている。また、逆に半導体チップＩＣ１の動作時に発生した熱は、半導体チップＩＣ１の裏面から基板側端子５２および放熱ビア５８を通じてモジュール基板５１の裏面の電極５３Ｇに伝わり放散されるようになっている。モジュール基板５１の裏面に形成された外周近傍の電極５３Ｓは、信号用の電極を示している。
単体チップ部品５４は、例えばコンデンサ、インダクタ、レジスタまたはフェライトビーズ等の受動素子が１つのチップ基板上に形成された表面実装部品である。フェライドビーズとは、フェライト素子の中に通電用の内部電極を埋め込んだ構造をしており、フェライトが磁性体として働くことで電磁妨害（ＥＭＩ：Electromagnetic Interference）ノイズの元となる高周波電流成分を吸収する素子である。単体チップ部品５４は、その裏面をモジュール基板５１の部品搭載面に対向させてモジュール基板５１上に搭載されており、単体チップ部品５４の両端に形成された接続端子が、半田５９ａを介してモジュール基板５１の部品搭載面に形成された基板側端子５２と半田接続されている。この半田接続には、Ｐｂを含まないＰｂフリー半田、例えばＳｎ−３銀（Ａｇ）−０.５Ｃｕ半田を用いる。単体チップ部品５４の裏面とモジュール基板５１の部品搭載面との距離は、例えば１０μｍ程度であるが、この隙間には封止用の樹脂５６がボイドを形成することなく充填されている。
集積チップ部品５５は、例えばロウパスフィルタＬＰＦ１，ＬＰＦ２等の受動素子が１つのチップ基板上に複数個形成された表面実装部品である。集積チップ部品５５は、その主面をモジュール基板５１の部品搭載面に対向させてモジュール基板５１にフリップチップ接続されており、集積チップ部品５５の主面に形成された接続端子が、半田５９ｂを介してモジュール基板５１の部品搭載面に形成された基板側端子５２と半田接続されている。この半田接続には、Ｐｂを含まないＰｂフリー半田、例えばＳｎ−３Ａｇ−０.５Ｃｕ半田を用いる。集積チップ部品５５の主面とモジュール基板５１の部品搭載面との距離は、例えば１０〜２０μｍ程度であるが、この隙間にも封止用の樹脂５６がボイドを形成することなく充填されている。
なお、単体チップ部品５４および集積チップ部品５５の半田接続で用いる半田材料としてＰｂフリー半田を用いるとしたが、半田材料は、これに限定されるものではなく種々変更可能であり、例えばＰｂを含むＳｎ（以下、Ｐｂ−Ｓｎ半田と記す）を用いてもよい。しかし、欧州におけるＰｂ規制を考慮するとＰｂフリー半田が好ましい。
また、半導体チップＩＣ１にボンディングワイヤＢＷを用いているため、全ての基板側端子５２の表面にはめっき膜が形成されている。めっき膜は、例えば下層から順にＮｉ層およびＡｕ層がめっき法により形成された積層膜からなる。従って、単体チップ部品５４は、その接続端子においてめっき膜と半田接続され、集積チップ部品５５は、その接続端子においてめっき膜と接続されるとともに、半導体チップＩＣ１の主面に形成された外部用端子に接続するボンディングワイヤＢＷは、基板側端子５２の表面のめっき膜と接続されている。
モジュール基板５１は、コア材６０と、コア材６０の上下を挟むプリプレグ６１と呼ばれる絶縁材料とによって構成されている。コア材６０の上下には内層用Ｃｕ膜６２（２層目配線Ｌａｙｅｒ２および３層目配線Ｌａｙｅｒ３）がパターン形成されており、これら内層用Ｃｕ膜６２が上記プリプレグ６１によって挟まれている。図５（ｂ）に、モジュール基板５１の部品搭載面側のコア材６０とプリプレグ６１との間に形成された内層用Ｃｕ膜６２の配線パターン（２層目配線Ｌａｙｅｒ２）の一例を示し、図５（ｃ）に、モジュール基板５１の裏面側のコア材６０とプリプレグ６１との間に形成された内層用Ｃｕ膜６２の配線パターン（３層目配線Ｌａｙｅｒ３）の一例を示す。内層用Ｃｕ膜６２の厚さは、例えば０.０２ｍｍ程度、プリプレグ６１の厚さは、例えば０.０６ｍｍ程度である。
さらに、部品搭載面側のプリプレグ６１の外面には、前述した基板側端子５２および配線等の外層用Ｃｕ膜（１層目配線Ｌａｙｅｒ１）がプリプレグ６１に密着してパターン形成されている。図５（ａ）に、モジュール基板５１の部品搭載面側のプリプレグ６１の外面に形成された外層用Ｃｕ膜６３の配線パターン（１層目配線Ｌａｙｅｒ１）、ならびに部品搭載面に搭載された表面実装部品、例えば半導体チップＩＣ１およびチップ部品６４（前述した単体チップ５４および集積チップ部品５５を含む）の配置の一例を示す。裏面側のプリプレグ６１の外面には、前述した電極５３Ｇ，５３Ｓの外層用Ｃｕ膜（４層目配線Ｌａｙｅｒ４）がプリプレグ６１に密着してパターン形成されている。図５（ｄ）に、モジュール基板５１の裏面側のプリプレグ６１の外側に形成された外層用Ｃｕ膜６３の配線パターン（４層目配線Ｌａｙｅｒ４）の一例を示す。外層用Ｃｕ膜６３の厚さは、例えば０.０２ｍｍ程度である。
外層用Ｃｕ膜６３の表面には、例えばＮｉ層およびＡｕ層が下層から順にめっき法により形成された積層構造のめっき膜が形成されている。さらに、半導体チップＩＣ１またはチップ部品６４などの表面実装部品が実装される領域を除いて、外層用Ｃｕ膜６３上はソルダーレジスト（図示は省略）により覆われている。ソルダーレジストの厚さは、例えば０.０２５〜０.０５ｍｍ程度である。
コア材６０の上下に位置する２層の内層用Ｃｕ膜６２との間（２層目配線Ｌａｙｅｒ２と３層目配線Ｌａｙｅｒ３との間）、または内層用Ｃｕ膜６２と外層用Ｃｕ膜６３との間（１層目配線Ｌａｙｅｒ１と２層目配線Ｌａｙｅｒ２との間または３層目配線Ｌａｙｅｒ３と４層目配線Ｌａｙｅｒ４との間）は、コア材６０またはプリプレグ６１を貫通するＣｕ膜が埋め込まれた放熱ビア５８を介して電気的に接続されている。コア材６０、プリプレグ６１およびソルダーレジストは、例えばエポキシなどの樹脂からなる。
また、図５（ｂ）に示した２層目配線Ｌａｙｅｒ２の一部（図５（ｂ）中、内層用Ｃｕ配線６２Ａで図示する部分）は、コア材６０の外周まで形成されており、シールド層ＳＬと電気的に接続している。シールド層ＳＬと電気的に接続されたこの内層用Ｃｕ配線６２，６２Ａはグランド配線であり、コア材６０およびプリプレグ６１に形成された放熱ビア５８を介して裏面側のプリプレグ６１の外側に形成された外層用Ｃｕ膜６３の配線パターン（４層目配線Ｌａｙｅｒ４）と電気的に接続されている。
シールド層ＳＬは、無電解めっき法により形成される。無電解めっき法は、外部電源を用いることなく、触媒活性な面に選択的にめっき膜を析出させることができる。例えば「めっき教本 電気鍍金研究会編、１９８６年日刊工業新聞社発行」に記載されているように、自己触媒型無電解Ｃｕめっき法では、還元剤の酸化反応によってＣｕの析出反応が継続する。また、Ｐｄを含む活性化液で処理することにより、モールド樹脂のような非導電体にも、複雑な形状の部分であっても、均一にめっき膜を形成することができる。従って、モジュールＭＡに実装された表面実装部品を封止する樹脂５６の表面（上面および側面）にも、無電解めっき法により均一なシールド層ＳＬを形成することができる。これにより、必要最小限の金属材料によって、所望のシールド効果を得ることができるので、製品の低コスト化に利点がある。
本実施の形態では、シールド層ＳＬを無電解めっき法により形成された電磁波の遮蔽機能を有する第１膜、例えばＣｕ膜と、そのＣｕ膜上に無電解めっき法により形成された防触機能を有する第２の膜、例えばＮｉ膜との積層膜により構成する。以下に、無電解めっき法により作成されたＣｕ膜とＮｉ膜との積層膜（以下、Ｃｕ／Ｎｉ積層膜と記す）からなるシールド層ＳＬの種々の効果について説明する。
＜第１の効果（水蒸気透過性）＞
Ｃｕ／Ｎｉ積層膜からなるシールド層の水蒸気透過性について図６〜図１０を用いて説明する。図６はシールド層の表面模式図、図７はシールド層の断面写真、図８はシールド層の水蒸気透過度を測定する試料の説明図、図９はシールド層の水蒸気透過度の測定結果を示すグラフ図、図１０はシールド層の水蒸気透過度とシールド層の厚さとの関係を示すグラフ図である。
図６および図７に示すように、シールド層ＳＬには、結晶粒界に沿って１００ｎｍ以下の幅（代表的には１〜６０ｎｍの幅）の複数のマイクロチャンネルクラックがランダムに、かつ一直線に繋がることなく、網目状に存在している。また、図７に示すように、その粒界に沿って存在する複数のマイクロチャンネルクラックによって樹脂からシールド層の表面へ通じる複数の経路が形成されている。
このマイクロチャンネルクラックは、無電解めっき法によりＣｕ／Ｎｉ積層膜を形成した後に行う加熱工程において形成される。例えば１５０℃、１時間の加熱を行うと、無電解めっき法により形成された直後のＣｕ／Ｎｉ積層膜に見られた水素が抜ける穴がふさがれ、Ｎｉめっき膜の表面の微細な結晶粒が粗大化して、結晶状態が変化し、Ｎｉめっき膜の表面が滑らかになることによって形成される。このＮｉめっき膜の表面の平滑化により、Ｎｉめっき膜の表面の耐食性も向上する。なお、上記した加熱工程での温度および時間は一例であり、一義に決まるものではない。
図９および図１０に、図８に示す試料を用いて測定したシールド層の水蒸気透過度を説明するグラフ図を示す。測定には、水蒸気透過度測定方法（ＪＩＳｋ−７１２９−３（ガスクロマトグラフィー法）またはＩＳＯ１５１０５−１（ガスクロマトグラフィー法））を用いた。例えば電子部品等に用いられるエポキシ樹脂の厚さと同等の厚さのエポキシ樹脂円板（例えば厚さ０．５５ｍｍ、半径５６ｍｍ）を作製し、そのエポキシ樹脂円板の上に２〜１０μｍの厚さのＣｕ膜を無電解めっき法により成膜し、さらにそのＣｕ膜の上に０．２５μｍの厚さのＮｉ膜を無電解めっき法により成膜した試料を用いた。測定条件は、例えば水蒸気雰囲気：８５℃８５％（相対湿度雰囲気相当）である。一般的なプラスチックフィルムの測定条件である水蒸気雰囲気：３０℃９０％（相対湿度雰囲気相当）等の他の温度および湿度条件でも水蒸気透過度を測定することは可能である。
図９に、８５℃８５％の水蒸気雰囲気で行ったＣｕ／Ｎｉ積層膜の水蒸気透過度の測定結果（Ｃｕめっき膜３μｍ＋Ｎｉめっき膜０．２５μｍ）を示す。図９中、標準めっき膜はＣｕめっき膜を示し、緻密めっき膜はＣｕ／Ｎｉ積層膜を示す。時間の経過とともに、エポキシ樹脂とＣｕ／Ｎｉ積層膜とを通過した空気、二酸化炭素および水分が検出されている。十分に時間が経過した後、例えばサンプリング時間１時間におけるエポキシ樹脂のみの試料では、１．８８ｇ／ｍ２・２４ｈの水蒸気透過度が得られたが、エポキシ樹脂上にＣｕ／Ｎｉ積層膜を形成した試料の水蒸気透過度は、エポキシ樹脂のみの試料の水蒸気透過度よりも低くなった。Ｃｕめっき膜の厚さが３μｍの試料では、１．０４ｇ／ｍ２・２４ｈの水蒸気透過度が得られている。
図１０に示すように、水蒸気透過度とＣｕめっき膜の厚さとの関係は、Ｃｕめっき膜の厚さが厚くなるに従って水蒸気透過度は徐々に減少する。Ｃｕめっき膜の厚さが６μｍの試料で０．７９ｇ／ｍ２・２４ｈ、Ｃｕめっき膜の厚さが１０μｍの試料で０．３６ｇ／ｍ２・２４ｈの水蒸気透過度が得られている。これは、Ｃｕめっき膜の厚さが厚くなっても、シールド層の深さ方向に水蒸気が透過するマイクロチャンネルクラックが存在するためである。実際、シールド層が設けられる電子部品内部において水蒸気が抜ける温度は電子部品の温度が１００℃以上の場合であるが、Ｃｕ／Ｎｉ積層膜は、２６０℃付近までは温度があがるほどマイクロチャンネルクラックの幅が大きくなり、水蒸気が抜けやすくなる。
＜第２の効果（電磁波シールド効果）＞
Ｃｕ／Ｎｉ積層膜からなるシールド層の必要な材料の厚さについて、図１１〜図１３を用いて説明する。
携帯電話では、電子部品の表面を導電性のシールド層で覆うことにより、電磁波を遮蔽しており、これにより、電磁波を反射、吸収または多重反射させてそのエネルギーを減衰させることができる。ここで、シールド層の表皮深さδは、シールド層に入射した電磁界が１／ｅ（ｅは自然対数：約−８．７ｄＢ）に減衰する距離で表され、下記（式１）で示すことができる（例えば「SIGNAL INTEGRITY, 2004, Publishing as Prentics Hall Professional Reference, PP.189-197」参照）。
δ＝（２／（ωμσ））１／２， （μ＝μｓμ０） （式１）
ここで、ωは周波数、μは透磁率、μｓは比透磁率、μ０は自由空間の誘電率（４π×１０−７［Ｈ／ｍ］）である。この（式１）とＣｕの導電率（５．８２×１０７Ｓ／ｍ）とを用いて、周波数１ＧＨｚでのＣｕの表皮深さδを計算したところ、その結果は２μｍとなった。
図１１は、電磁波シールド効果を検証する際に用いたシミュレーションモデルの概略図を示す。このシミュレーションモデルでは、上記結果を元に、サイズ８ｍｍ×８ｍｍの高周波モジュールの表面を遮蔽するシールド層の厚さを２μｍとし、シールド層と基板のグランド配線とを８点接続し、その中央に回路と同等のアンテナを置いている。このモデルを周波数０．９ＧＨｚで発信させたときの電磁波シールド効果のシミュレーション結果を図１２および図１３に示す。
図１２は、前述の図１１に示したシミュレーションモデルを用いて（シールド層の厚さ２μｍ）、シミュレーションにより得られた電磁波シールド効果と導電率との関係を示すグラフ図である。シールド層の抵抗が低いほどシールド効果は高くなり、シールド効果はシールド層の導電率の対数にほぼ比例する。シールド層を効果的に使うことを考えると、同じ厚さのシールド層であれば、導電率の高いシールド層ほど高いシールド効果が得られる。この結果から、本実施の形態では誘電率の高いＣｕ膜を用いた。
図１３は、Ｃｕ膜をシールド層に用いて、その厚さを変えた際のシミュレーションにより得られた電磁波シールド効果を示すグラフ図である。シールド層の厚さを厚くするほどシールド層の電気抵抗は低くなるが、アンテナから放射される遮蔽したい電磁波はそのシールド層の表皮深さより深く入れないため、表皮深さ以上に厚くしても遮蔽効果は変わらない。従って、高いシールド効果を得るために必要なシールド層の厚さは、表皮深さ程度まで厚くできれば十分であることがわかる。
次に、電磁波シールド効果について図１４を用いて説明する。図１４（ａ）、および（ｂ）は、それぞれシールド層を樹脂の表面に形成しない高周波モジュールのノイズ発生量と周波数との関係を示すグラフ図、およびシールド層を樹脂の表面に形成した高周波モジュールのノイズ発生量と周波数との関係を示すグラフ図である。目標値は、携帯電話端末の３ＧＰＰ（Third Generation Partnership Project）ＴＳ５１．０１０−１規格値であり、その規格値に基づいて測定を行った。それぞれの高周波モジュールに対して熱衝撃試験（−５５／１２５℃の各３０分１０００サイクル）を行い、その後、ノイズ発生量と周波数との関係を調べた。Ｃｕめっき膜の厚さは量産の厚さ変動を考慮した３μｍ、Ｎｉめっき膜の厚さは０．２５μｍである。
図１４に示すように、シールド層を備えていない高周波モジュールでは、測定したすべての周波数において目標（３ＧＰＰの規格値）を達成することができなかった。これに対して、シールド層を備えている高周波モジュールでは、測定したすべての周波数において目標を達成しており、シールド層により電磁波シールド効果が得られることが確認できた。
また、ＪＥＤＥＣ・ＬＥＶＥＬ２の吸湿試験として８５℃８５％ＲＨ１６８ｈ吸湿後、２６０℃のリフロー加熱（２６０℃以上６０秒保持）を行ったが、樹脂およびシールド層に膨れは発生しなかった。
さらに、めっき膜は延展性を有していることから、無電解めっき法により形成されたシールド層を備える高周波モジュールは、高い電磁波シールド効果が得られると考えられる。具体的には、高周波モジュールのリフロー加熱時や実稼働時において熱変形が生じ、めっき膜の線膨張係数と部品材料の線膨張係数との違いにより応力が集中しても、その部分でのめっき膜の剥離、破壊や亀裂の発生を抑制することができる。
また、モジュール基板の裏面に設けられた最下層の配線ではなく、それ以外のモジュール基板の内部に設けられた内層用配線の一部の配線層（例えば前述の図４および図５（ｂ）に示した内層用Ｃｕ配線６２，６２Ａ）をグランド配線として用いている。さらに、その内層用配線の過半部分をグランド配線として、その内層用配線の周辺部をモジュール基板の外周まで延長して、シールド層と電気的に接続している。モジュール基板をこのような構造とすることで、モジュール基板のグランド配線とシールド層との接続部分を短い間隔で容易に設けることができる。これにより、上記接続部分を多く設けることができるので接地インダクダンスが低くなり、十分な電磁波シールド効果を保持することができる。
図１５に、ノイズレベルと、モジュール基板のグランド配線とシールド層との接続部分の数（接続点数）との関係を説明するグラフ図を示す。図１５に示すように、グランド配線とシールド層との接続点数が多くなるに従い、ノイズレベルは減少しており、接続部分の間隔を狭くして接続点数を多くするほど、高い電磁波シールド効果が得られることが分かる。
よって、無電解めっき法により形成されたシールド層を備える高周波モジュールは、電磁波シールド効果を保持し、かつ熱変形や落下衝撃により応力が集中しても、その応力が集中した部分に対して応力緩和機能を有する。
一般的に、実際に携帯電話等に搭載されている部品は、電話が稼動している時と稼動していない時との温度差により部品の構成材料が熱膨張するが、それぞれの線膨張係数差により、部品の所定の場所に繰り返し応力ひずみが発生し、それに起因する応力破壊が起こる。しかし、このような熱疲労破壊に対しても、本願発明のめっき膜の構造は応力緩和機能を有しているため、電極との接続部やモジュールの角部分等に対して局所的なめっき膜の剥離や破壊は起きず、十分な信頼性を確保している。
＜第３の効果（レーザーマーク文字の認識）＞
樹脂の表面に記載した溝形状（幅１５０μｍ〜３００μｍ）のレーザーマーク文字に対して、めっき膜は追従するので、めっき後もレーザーマーク文字を認識することができる。前述したように、例えば厚さ３μｍのＣｕめっき膜と厚さ０．２５μｍのＮｉめっき膜との積層膜において電磁波シールド効果が得られる。従って、レーザーマーク文字をつぶすことなく、電磁波シールド効果を有するシールド層を形成することができる。また、汎用性の高いエポキシ系樹脂モールド用のレーザーマーカをそのまま使用できるので、製造コストの増加を抑えることができる。
＜第４の効果（シールド層の成膜）＞
シールド層は無電解めっき法により形成され、また、シールド層専用の外部電極や電極等の形成が不要である。従って、モジュール基板や表面実装部品のサイズが変更されても、常均一な材質および厚さのシールド層を形成することができるので、安定した電磁波シールド効果を得ることができる。
次に、製品に組み込むために、さらに上記モジュールＭＡを実装配線基板（マザーボード）上に搭載した２次実装後のモジュールＭＡの構成を説明する。図１６は、本実施の形態によるモジュールＭＡを２次実装した半導体装置の一例を示す要部概略図であり、図１７〜図１９は、従来のモジュールＭＡを２次実装した半導体装置の一例を示す要部概略図である。
図１６に示すように、マザーボード６６は、例えば多層配線構造を有するプリント配線基板からなり、その主面には、モジュールＭＡと、その他に複数のチップ部品６７が搭載されている。モジュールＭＡは、前述したように、その基板にモジュール基板５１を採用し、モジュール基板５１の部品搭載面は樹脂５６により覆われており、これによりモジュール基板５１の部品搭載面に搭載された半導体チップＩＣ１、単体チップ部品５４および集積チップ部品５５が封止されている。さらに、樹脂５６の表面（上面および側面）には、水蒸気透過性を有し、かつ電磁波シールド効果を有するシールド層ＳＬが形成されている。モジュールＭＡは、モジュール基板５１の裏面に形成された電極５３Ｇ，５３Ｓをマザーボード６６の主面に向けた状態でマザーボード６６の主面に搭載されている。上記電極５３Ｇ，５３Ｓは、接合材、例えば半田６８を介してそれぞれマザーボード６６の主面に形成されたプリント配線と接続されている。
図１７〜図１９を用いて金属キャップを用いたシールドモジュールについて説明する。図１７に、金属キャップを用いてモジュールＭＡをシールドした場合の半導体装置の要部概略図を示す。金属キャップＭＣＡＰを用いた場合は、マザーボード６６の主面に搭載されたモジュールＭＡと、その他に複数のチップ部品６７をすべて金属キャップＭＣＡＰにより覆う必要がある。そのため、金属キャップＭＣＡＰを固定する（はめ込む）ための金属リングＭＲをマザーボード６６の主面の周囲に形成する必要がある。これに対して、本実施の形態による２次実装では、金属リングＭＲを形成する領域が不要となることから、金属キャップＭＣＡＰを用いた場合よりもマザーボード６６の平面面積を小さくすることができる。これにより、半導体装置の平面面積が小さくなり、かつ高さも低くなるので、半導体装置の小型化を実現することができる。
図１８に、マザーボードのグランド端子に、モジュール単位の金属キャップを直接接続した場合の断面図を示す。また、図１９に、モジュール基板の周辺に配置されるグランド端子に、モジュール単位の金属キャップを直接接続した場合の断面図を示す。図１８および図１９中に示す符号７０は半田、７１は空間である。いずれの場合も、金属キャップＭＣＡＰは半田７０を用いて接続されるため、半田付け用の端子エリアをマザーボード上またはモジュール基板上に確保する必要がある。このため、金属キャップの厚み分に加えて、金属キャップを半田付けする領域が高周波モジュールを搭載する領域周辺のマザーボード上、またはモジュール基板上の必要となり、モジュール自身の小型化ができない。
次に、本実施の形態によるモジュールＭＡの１次実装工程および２次実装工程の一例を図２０〜図２８を用いて工程順に説明する。図２０はモジュールＭＡの組み立て手順を説明する工程図、図２１〜図２５、図２７および図２８は３つのモジュール領域を示す半導体装置の要部断面図、図２６（ａ）および（ｂ）はそれぞれモジュール領域全体を示す半導体装置の要部平面図および要部断面図である。
モジュールＭＡの１次実装工程について説明する。
まず、例えば図２１に示す第１配線基板５１Ａを準備する。第１配線基板５１Ａは、複数（例えば８０個程度）の装置領域であるモジュール領域が区画ラインによって区画形成された多数個取り基板であり、例えばモジュール領域が８０個形成されている場合、一例として、その大きさは９０ｍｍ×７５ｍｍ程度、厚さは０.４ｍｍ程度である。
次に、図２２に示すように、半導体チップＩＣ１およびチップ部品６４（前述した単体チップ部品５４および集積チップ部品５５を含む）が接続される外層用Ｃｕ配線６３（基板側端子５２）上に半田ペーストを印刷した後、半導体チップＩＣ１およびチップ部品６４を所定の外層用Ｃｕ配線６３上に配置する。続いてリフロー加熱およびフラックス洗浄を行い、半田を溶かすことによって、上記半導体チップＩＣ１およびチップ部品６４を一括して半田接続する（図２０のチップ／部品搭載工程Ｐ１）。半田ペーストに代えて金属フレーク入りの接着剤ペーストを用いることもできる。ここでは、その裏面と第１配線基板５１Ａの主面とを対向させて搭載したチップ部品６４を図示したが、その上面と第１配線基板５１Ａの主面とを対向させて搭載したチップ部品も同時に半田接続する。
次に、ワイヤボンディングを行う（図２０のワイヤボンディング工程Ｐ２）。ここでは、図２３に示すように、半導体チップＩＣ１の上面に露出した複数の外部用端子と、その表面にめっき膜が形成された外層用Ｃｕ配線６３とをボンディングワイヤＢＷ、例えばＡｕ線を用いて接続する。
次に、図２４に示すように、半導体チップＩＣ１およびチップ部品６４を樹脂５６によって封止するトランスファーモールドを行う（図２０のモールド工程Ｐ３）。まず、モールド装置の上金型を上げて、半導体チップＩＣ１およびチップ部品６４が半田接続された第１配線基板５１Ａを下金型に設置する。その後、上金型を下げて第１配線基板５１Ａを固定する。上金型には、上金型と下金型との間の成型金型内の空気および樹脂を外部へ送り出すためのエアベントが設けられている。続いて、成型金型内を強制的に、例えば１Ｔｏｒｒ以下に減圧した後、樹脂タブレットをプレヒータで加熱し、樹脂粘度を下げてから液状化した樹脂５６を成型金型内へ圧送する。樹脂５６は、例えば熱硬化性のエポキシ樹脂が用いられる。続いて、成型金型内に充填された封止用樹脂を重合反応により硬化させた後、上金型と下金型とを開けて、樹脂５６で覆われた第１配線基板５１Ａを取り出す。その後、不要な封止用の樹脂５６を除去し、さらに、ベーク処理を行って重合反応を完成させることにより、半導体チップＩＣ１およびチップ部品６４が樹脂５６により封止される。
このように、成型金型内を減圧した後に樹脂５６を投入することにより、樹脂５６の流動性を図ることができるので、狭い隙間、例えば単体チップ部品５４の裏面と第１配線基板５１Ａの部品搭載面との隙間（１０μｍ程度）および集積チップ部品５５の主面と第１配線基板５１Ａの部品搭載面との隙間（１０〜２０μｍ程度）に、ボイドの形成を防いで樹脂５６を充填することができる。その結果、次に説明するモジュールＭＡの組み立て時に、例えば２６０℃程度の温度の熱が加えられてＰｂフリー半田の半溶融が生じても、Ｐｂフリー半田のフラッシュ状の流れを防ぐことができるので、例えば単体チップ部品５４の両端の接続端子間または集積チップ部品５５の主面の接続端子間が繋がることはなく、短絡を回避することができる。
次に、図２５および図２６に示すように、樹脂５６および第１配線基板５１Ａを第１方向および第１方向と直交する第２方向に設けられたダイシングラインに沿って、ダイシングカッターＤＢを用いてハーフダイシングする（図２０のハーフカットダイシング工程Ｐ４）。ハーフダイシングとは、完全に樹脂５６および第１配線基板５１Ａを切断せずに、第１配線基板５１Ａに設けられたグランド配線の一部である内層用Ｃｕ配線６２Ａに到達するまでの深さに切り込み６９を入れる切断のことであり、内層用Ｃｕ配線６２Ａよりも下の部分は繋がったままである。このグランド配線として用いる内層用Ｃｕ配線６２，６２Ａは第１配線基板５１Ａの部品搭載面に近い２層目配線にある。
その後、モジュール領域単位で樹脂５６の上面に、例えば商標、品名、ロット番号などを捺印する。
次に、図２７に示すように、無電解めっき法により、切り込み６９の部分に露出した内層用Ｃｕ配線６２Ａおよび樹脂５６の表面（上面および側面）を覆うようにシールド層ＳＬを形成する（図２０のめっき工程Ｐ５）。以下に、シールド層ＳＬの成膜工程を順を追って説明する。
（１）プリエッチングプロセスとして、７０℃の水酸化ナトリウム（２０ｇ／Ｌ）と有機溶剤（５００ｇ／Ｌ）との混合溶液に５分浸漬し、その後水洗する。
（２）過マンガン酸塩エッチングプロセスとして、８０℃の過マンガン酸カリウム（５０ｇ／Ｌ）と水酸化ナトリウム（２０ｇ／Ｌ）との混合溶液に５分浸漬し、その後水洗する。
（３）中和プロセスとして、５０℃のヒドロキシルアミン（２０ｇ／Ｌ）と濃硫酸（５０ｍｌ／Ｌ）との混合溶液に５分浸漬し、その後水洗する。
（４）コンディショニングプロセスとして、６０℃のエタノールアミン（２０ｇ／Ｌ）に５分浸漬し、その後水洗する。
（５）ソフトエッチングプロセスとして、２５℃の過硫酸ナトリウム（１５０ｇ／Ｌ）と濃硫酸（１０ｍｌ／Ｌ）との混合溶液に２分浸漬し、その後水洗する。
（６）予備浸漬プロセスとして、室温の濃塩酸（３００ｍｌ／Ｌ）に１分浸漬し、その後水洗する。
（７）触媒化として、２５℃の濃硫酸（３００ｍｌ／Ｌ）と塩化パラジウム（１７０ｍｇ／Ｌ）と塩化第一スズ（１０ｇ／Ｌ）との混合溶液に３分浸漬し、その後水洗する。
（８）促進化として、２５℃の濃硫酸（５０ｍｌ／Ｌ）とヒドラジン（０．５ｇ／Ｌ）との混合溶液に５分浸漬し、その後水洗する。
（９）無電解Ｃｕめっきとして、７０℃の硫酸銅（１０ｇ／Ｌ）とＥＤＴＡ２Ｎａ（エチレンジアミン四酢酸ナトリウム）（３０ｇ／Ｌ）と３７％ホルムアルデヒド（３ｍｌ／Ｌ）と安定剤（ビピリジンなど）（若干）とポリエチレングリコールとの混合溶液を水酸化ナトリウムでｐＨ１２．２に調整しためっき浴に４５分〜１５０分浸漬し、その後水洗する。
（１０）ソフトエッチングプロセスとして、２５℃の過酸化ナトリウム（１５０ｇ／Ｌ）と濃硫酸（１０ｍｌ／Ｌ）との混合溶液に２分浸漬し、その後水洗する。
（１１）活性化プロセスとして、室温の濃硫酸（１００ｍｌ／Ｌ）に２分浸漬し、その後水洗する。
（１２）触媒化プロセスとして、２５℃の塩化パラジウム（１７０ｍｇ／Ｌ）と濃塩酸（１ｍｌ／Ｌ）と添加剤（銅塩など）との混合溶液に５分浸漬し、その後水洗する。
（１３）アルカリ性無電解Ｎｉめっきとして、９０℃の硫酸ニッケル２６ｇ／Ｌとクエン酸ナトリウム（６０ｇ／Ｌ）と次亜リン酸ナトリウム（２１ｇ／Ｌ）とほう酸（３０ｇ／Ｌ）との混合溶液（ｐＨ８〜９に水酸化ナトリウムで調整）に５〜１８分浸漬し、その後水洗し、さらに１５０℃で６０分の乾燥を行う。
各工程での水洗では、流水洗浄を２分と純水での流水洗浄を２分行う。この成膜工程により、Ｃｕめっき膜とＮｉめっき膜との積層膜からなるシールド層ＳＬが形成される。その後１５０℃で１時間加熱する。この加熱工程で、シールド層ＳＬを形成した直後のＮｉめっき膜に見られる水素が抜ける穴がふさがれ、微小な結晶粒がつながり粗大化することで、滑らかな表面のＮｉめっき膜が形成され、さらに、通気性を有する構造であるマイクロチャンネルクラックが形成される。Ｃｕめっき膜は電磁波の遮蔽機能を有し、Ｎｉめっき膜は防触機能を有している。また、Ｎｉめっき膜は、熱処理による表面の結晶構造の変化により耐食性が向上する。Ｃｕめっき膜の厚さは、例えば２〜１０μｍが適切な範囲と考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。また、量産に適した範囲としては２．５〜４μｍを中心値とする周辺範囲が最も好適と考えられる。Ｎｉめっき膜の厚さは、例えば０．１〜０．３μｍが適切な範囲と考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。また、量産に適した範囲としては０．２５μｍを中心値とする周辺範囲が最も好適と考えられる。前述の図６および図７に示したように、シールド層ＳＬには粒界に沿ってランダムにマイクロチャンネルクラックが形成されるが、このマイクロチャンネルクラックのＮｉめっき膜の表面での幅は、例えば１００ｎｍ以下が適切な範囲と考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。また、量産に適した範囲としては１〜６０ｎｍが考えられるが、さらに３０ｎｍの間を中心値とする周辺範囲が最も好適と考えられる。リフロー工程を考慮した２６０℃まで加熱すると、マイクロチャンネルクラックの幅は拡がるが、その幅は１００ｎｍ以下である。Ｃｕめっき膜でのクラック幅は、Ｎｉめっき膜の表面での幅よりも小さい。
次に、図２８に示すように、切り込み６９の部分の下の第１配線基板５１Ａをさらに切断して、個々のモジュールＭＡに分離する（図２０のフルカット工程Ｐ６）。その後、製品規格に照らした項目でモジュールＭＡの電気的特性を測定し、モジュールＭＡを選別する。
次に、モジュールＭＡの２次実装行程について説明する。
前述の図１６に示したように、モジュール基板５１の裏面には、マザーボード６６に実装可能なように、半田接続用の電極５３Ｇ，５３Ｓが形成されている。まず、マザーボード６６に半田ペーストを印刷する。続いて、モジュールＭＡをマザーボード６６上に配置した後、例えば２５０℃以上の温度でリフロー加熱を行い、半田６８を介してモジュールＭＡをマザーボード６６上に実装する。その後、電気的特性のテストを行い、実装完成となる。
なお、本実施の形態では、モジュール基板５１に搭載された表面実装部品を高弾性の樹脂５６によって覆った場合について説明したが、これに限定されるものではなく、例えば低弾性の樹脂、例えばシリコーン樹脂を用いることも可能である。
また、ＧＳＭ９００とＧＳＭ１８００の２つの周波数帯の電波を取り扱うことが可能なデュアルバンド方式に適用した場合について説明したが、これに限定されるものではなく、例えばＧＳＭ９００、ＧＳＭ１８００およびＧＳＭ１９００との３つの周波数帯の電波を取り扱うことが可能なトリプルバンド方式に適用しても良い。また、８００ＭＨｚ帯、８５０ＭＨｚ帯でも対応できる。
このように、本実施の形態によれば、例えばデジタル携帯電話のシステムにおいて、電磁波を発生する表面実装部品、例えば電力増幅器ＰＭが形成された半導体チップＩＣ１をモジュールＭＡが備えていても、表面実装部品を覆う樹脂５６の表面（上面および側面）に無電解めっき法によりＣｕ／Ｎｉ積層膜からなるシールド層ＳＬを形成し、このシールド層ＳＬとグランド配線とを電気的に接続して十分な電磁波シールド効果を持たせることにより、電力増幅器ＰＭから発生する電磁波をそのシールド層ＳＬで遮蔽することができる。
また、無電解めっき法により形成されたＣｕ／Ｎｉ積層膜からなるシールド層ＳＬでは、１００ｎｍ以下（代表的には１〜６０ｎｍ）の幅のマイクロチャンネルクラックが結晶粒界に沿って形成され、そのマイクロチャンネルクラックはシールド層ＳＬの表面から樹脂５６にまで通じている。従って、樹脂５６に含まれる水分、モジュール基板５１に含まれる水分またはモジュール基板５１と樹脂５６との界面に侵入した水分等がリフロー加熱などによって水蒸気となっても、その水蒸気は上記マイクロチャンネルクラックを通って、モジュールＭＡの外部へ排出することがでる。その結果、リフロー加熱などで水分が気化しても体積膨張が起こらないので、シールド層ＳＬの剥離を防ぐことができる。
また、Ｃｕ／Ｎｉ積層膜からなるシールド層ＳＬを無電解めっき法により形成することにより、延展性の良いシールド層ＳＬを得ることができる。その結果、シールド層ＳＬの線膨張係数とその他の部品材料の線膨張係数とが互いに異なり、モジュールＭＡのリフロー加熱時や実稼働時に変形が生じても、応力集中によるシールド層ＳＬの破壊や亀裂などの発生を抑制することができる。これらのことから、電磁波シールド効果とリフロー加熱に対する高信頼性とを有するモジュールＭＡを提供することができる。
さらに、本実施の形態では、電磁波を発生する表面実装部品を備えたモジュールＭＡのみにシールド層ＳＬを形成し、金属キャップのように、マザーボード６６の主面に搭載されたすべての部品を覆う必要がない。従って、金属キャップを用いた場合よりも半導体装置の平面面積を小さくでき、かつ高さも低くできるので、半導体装置の小型化を実現することができる。
さらに、本実施の形態では、Ｃｕ／Ｎｉ積層膜からなるシールド層ＳＬを無電解めっき法により形成することにより、追従性の良いシールド層ＳＬを得ることができる。従って、樹脂５６の表面（上面および側面）にシールド層ＳＬを形成しても樹脂５６に記載されたレーザーマーク文字を認識することが可能であることから、汎用のレーザーマーカを使用することができるので、半導体装置の製造コストの増加を抑えることができる。
さらに、本実施の形態では、Ｃｕ／Ｎｉ積層膜からなるシールド層ＳＬを無電解めっき法により形成することにより、モジュールＭＡの大きさ、形状が変更されても、均一な材質および厚さのシールド層ＳＬを形成することが可能である。従って、シールド層ＳＬの成膜装置や成膜条件等を大幅に変更することなく、種々のモジュールＭＡに対して電磁波シールド効果を有するシールド層ＳＬを形成することができるので、半導体装置の製造コストの増加を抑えることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
１ フロントエンド装置
２ ベースバンド回路
３ 変復調用回路
４ａ，４ｂ スイッチ回路
５ 分波器
６ 周辺回路
６Ａ 制御回路
６Ｂ バイアス回路
６Ａ１ 電源制御回路
６Ａ２ バイアス電圧生成回路
７ａ，７ｂ 入力端子
８ａ，８ｂ 出力端子
９ａ１〜９ａ５，９ｂ１〜９ｂ５，９ｃ 伝送線路
１０ａ，１０ｂ 入力端子
１１ａ１〜１１ａ３，１１ｂ１〜１１ｂ３ 電源端子
１２ａ，１２ｂ 出力端子
１３ 制御端子
２１ 基板
２２ エピタキシャル層
２３ ｐ型ウエル
２４ ゲート絶縁膜
２５ ゲート電極
２６ サイドウォール
２７ ｎ−型オフセットドレイン領域
２８ ｎ型オフセットドレイン領域
２９ ｎ＋型ドレイン領域
３０ ｎ−型ソース領域
３１ ｎ＋型ソース領域
３２ ｐ型ハロー領域
３３ ｐ型打ち抜き層
３４ ｐ＋型半導体領域
３５ 溝
３６ 窒化シリコン膜
３７ 酸化シリコン膜
３８ コンタクトホール
３９ プラグ
４０ ソース電極
４１ ドレイン電極
４２ 酸化シリコン膜
４３ スルーホール
４４ 配線
４５ 表面保護膜
４６ ソース裏面電極
５１ モジュール基板
５１Ａ 第１配線基板
５２ 基板側端子
５３Ｇ，５３Ｓ 電極
５４ 単体チップ部品
５５ 集積チップ部品
５６ 樹脂
５７ 半田
５８ 放熱ビア
５９ａ，５９ｂ 半田
６０ コア材
６１ プリプレグ
６２ 内層用Ｃｕ配線
６２Ａ 内層用Ｃｕ配線
６３ 外層用Ｃｕ配線
６４ チップ部品
６６ マザーボード
６７ チップ部品
６８ 半田
６９ 切り込み
７０ 半田
７１ 空間
Ａ 電力増幅回路
Ａ１〜Ａ３ 増幅段
ＡＭ１〜ＡＭ３ 整合回路
ＡＮＴ アンテナ
Ｂ 電力増幅回路
Ｂ１〜Ｂ３ 増幅段
ＢＭ１〜ＢＭ３ 整合回路
ＢＷ ボンディングワイヤ
Ｃ１，Ｃ２，Ｃｍ１〜Ｃｍ１２ コンデンサ
ＣＮＴ１，ＣＮＴ２ 切換信号
ＤＢ ダイヤモンドカッター
ＦＬＴ１，ＦＬＴ２ フィルタ
ＧＮＤ 接地電位
ＩＣ１ 半導体チップ
ＬＰＦ１，ＬＰＦ２ ロウパスフィルタ
ＭＡ モジュール
ＭＣＡＰ 金属キャップ
ＭＲ 金属リング
ＭＮ１，ＭＮ２ インピーダンス整合回路
ＰＭ 電力増幅器
ＳＬ シールド層

Claims (26)

  1. モジュール基板と、
    前記モジュール基板の部品搭載面に搭載された複数の実装部品と、
    前記複数の実装部品を覆うように形成された樹脂と、
    前記樹脂の表面に形成された金属膜からなるシールド層と、
    を含み、
    前記シールド層に、複数のマイクロチャンネルクラックが形成されていることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、前記シールド層に、結晶粒界に沿ってランダムに、かつ一直線に繋がることなく、網目状に前記複数のマイクロチャンネルクラックが形成されており、前記複数のマイクロチャンネルクラックによって前記樹脂の表面から前記シールド層の表面へ通じる複数の経路が形成されていることを特徴とする半導体装置。
  3. 請求項１記載の半導体装置において、前記マイクロチャンネルクラックの幅は１〜６０ｎｍであることを特徴とする半導体装置。
  4. 請求項１記載の半導体装置において、前記シールド層は無電解めっき法により形成された電磁波の遮蔽機能を有する第１膜と、前記第１膜上に無電解めっき法により形成された防触機能を有する第２膜との積層膜により構成されることを特徴とする半導体装置。
  5. 請求項１記載の半導体装置において、前記シールド層は無電解めっき法により形成された銅膜と、前記銅膜上に無電解めっき法により形成されたニッケル膜との積層膜により構成されることを特徴とする半導体装置。
  6. 請求項５記載の半導体装置において、前記銅膜の厚さは２〜１０μｍであることを特徴とする半導体装置。
  7. 請求項６記載の半導体装置において、前記ニッケル膜の厚さは０．１〜０．３μｍであることを特徴とする半導体装置。
  8. 請求項１記載の半導体装置において、前記シールド層は無電解めっき法により形成された銅膜と、前記銅膜上に無電解めっき法により形成された錫膜、亜鉛膜、ビスマス膜または金膜との積層膜により構成されることを特徴とする半導体装置。
  9. 請求項１記載の半導体装置において、前記モジュール基板の内層用配線の一部が前記モジュール基板の側面に引き出され、前記モジュール基板の側面に引き出された前記内層用配線の一部と前記シールド層とが前記モジュール基板の側面で電気的に接続していることを特徴とする半導体装置。
  10. 請求項１記載の半導体装置において、前記シールド層と電気的に接続する内層用配線の一部はグランド配線であることを特徴とする半導体装置。
  11. 請求項１記載の半導体装置において、内層用配線の一部の配線層がグランド配線に用いられ、前記内層用配線の一部の配線層の過半部分が前記グランド配線であることを特徴とする半導体装置。
  12. 請求項１記載の半導体装置において、
    前記モジュール基板の裏面に設けられた複数の電極をさらに含み、
    前記複数の電極を介して、前記モジュール基板がマザーボードの主面に搭載されていることを特徴とする半導体装置。
  13. 高周波電力増幅回路を含む半導体装置であって、
    モジュール基板と、
    前記モジュール基板の主面上に実装された、前記高周波電力増幅回路を構成するトランジスタを含む半導体チップと、
    前記モジュール基板の主面上に実装された、受動素子を含むチップ部品と、
    前記モジュール基板の主面、前記半導体チップおよび前記チップ部品を覆うように形成された樹脂と、
    前記樹脂の表面に形成された金属膜からなるシールド層と、
    を含み、
    前記シールド層に、複数のマイクロチャンネルクラックが形成されていることを特徴とする半導体装置。
  14. 請求項１３記載の半導体装置において、前記シールド層は、銅膜と前記銅膜上に形成されたニッケル膜との積層膜により構成されることを特徴とする半導体装置。
  15. 請求項１４記載の半導体装置において、前記銅膜および前記ニッケル膜は無電解めっき法により形成されていることを特徴とする半導体装置。
  16. 請求項１３記載の半導体装置において、前記マイクロチャンネルクラックの幅は１〜６０ｎｍであることを特徴とする半導体装置。
  17. 請求項１３記載の半導体装置において、前記半導体装置は移動通信機器に搭載されることを特徴とする半導体装置。
  18. （ａ）複数のモジュール領域が第１方向と前記第１方向と直交する第２方向に配列されたシート状の第１配線基板を準備する工程と、
    （ｂ）前記第１配線基板の部品搭載面に複数の実装部品を実装する工程と、
    （ｃ）前記複数の実装部品を樹脂で封止する工程と、
    （ｄ）前記第１方向および前記第２方向に、前記樹脂の上から前記樹脂と前記第１配線基板の一部とを切断して、個々のモジュール領域の周囲に切り込みを入れる工程と、
    （ｅ）前記樹脂の表面および前記第１配線基板の切り込み部分に無電解めっき法により電磁波の遮蔽機能を有する第１膜と防触機能を有する第２膜との積層膜からなるシールド層を形成する工程と、
    （ｆ）前記第１配線基板の切り込み部分の下の前記第１配線基板を切断して、個々のモジュールに切り分ける工程と、
    を含むことを特徴とする半導体装置の製造方法。
  19. 請求項１８記載の半導体装置の製造方法において、前記第１膜は銅膜であり、前記第２膜はニッケル膜であることを特徴とする半導体装置の製造方法。
  20. 請求項１９記載の半導体装置の製造方法において、前記銅膜の厚さは２〜１０μｍであることを特徴とする半導体装置の製造方法。
  21. 請求項１９記載の半導体装置の製造方法において、前記ニッケル膜の厚さは０．１〜０．３μｍであることを特徴とする半導体装置の製造方法。
  22. 請求項１８記載の半導体装置の製造方法において、前記第１膜は銅膜であり、前記第２膜は錫膜、亜鉛膜、ビスマス膜または金膜との積層膜により構成されることを特徴とする半導体装置の製造方法。
  23. 請求項１８記載の半導体装置の製造方法において、前記（ｆ）工程の後に、さらに
    （ｇ）半田を介して前記モジュールをマザーボードの主面に配置し、その後、リフロー加熱を行う工程を含むことを特徴とする半導体装置の製造方法。
  24. 請求項２３記載の半導体装置の製造方法において、前記リフロー加熱は２５０℃以上の温度で行われることを特徴とする半導体装置の製造方法。
  25. 請求項１８記載の半導体装置の製造方法において、前記（ｄ）工程では、前記モジュール領域の内層用配線の一部が前記モジュール領域の側面に露出するように、前記第１配線基板の一部が切断され、前記（ｅ）工程では、前記シールド層が、前記モジュール領域の側面に露出した前記内層用配線の一部と電気的に接続するように、前記シールド層が形成されることを特徴とする半導体装置の製造方法。
  26. 請求項２５記載の半導体装置の製造方法において、前記シールド層と電気的に接続する前記内層用配線の一部はグランド配線であることを特徴とする半導体装置の製造方法。
JP2009062851A 2009-03-16 2009-03-16 半導体装置およびその製造方法 Pending JP2010219210A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2009062851A JP2010219210A (ja) 2009-03-16 2009-03-16 半導体装置およびその製造方法
CN201010105258A CN101840910A (zh) 2009-03-16 2010-01-26 半导体器件及其制造方法
US12/724,268 US20100230789A1 (en) 2009-03-16 2010-03-15 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009062851A JP2010219210A (ja) 2009-03-16 2009-03-16 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2010219210A true JP2010219210A (ja) 2010-09-30
JP2010219210A5 JP2010219210A5 (ja) 2012-03-29

Family

ID=42730001

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009062851A Pending JP2010219210A (ja) 2009-03-16 2009-03-16 半導体装置およびその製造方法

Country Status (3)

Country Link
US (1) US20100230789A1 (ja)
JP (1) JP2010219210A (ja)
CN (1) CN101840910A (ja)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013038162A (ja) * 2011-08-05 2013-02-21 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法
JP2014183181A (ja) * 2013-03-19 2014-09-29 Tdk Corp 電子部品モジュール及びその製造方法
JP2015015498A (ja) * 2013-03-22 2015-01-22 株式会社東芝 半導体装置
JP2015115553A (ja) * 2013-12-13 2015-06-22 株式会社東芝 半導体装置の製造方法
JP5890073B1 (ja) * 2014-12-12 2016-03-22 株式会社メイコー モールド回路モジュール及びその製造方法
WO2016092693A1 (ja) * 2014-12-12 2016-06-16 株式会社メイコー モールド回路モジュール及びその製造方法
WO2016092694A1 (ja) * 2014-12-12 2016-06-16 株式会社メイコー モールド回路モジュール及びその製造方法
WO2016092692A1 (ja) * 2014-12-12 2016-06-16 株式会社メイコー モールド回路モジュール及びその製造方法
US9601438B2 (en) 2013-03-22 2017-03-21 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
JP2017200183A (ja) * 2016-04-29 2017-11-02 スカイワークス ソリューションズ, インコーポレイテッドSkyworks Solutions, Inc. 遮蔽されたダイバーシティ受信モジュール
US20220314613A1 (en) * 2021-03-30 2022-10-06 Seiko Epson Corporation Liquid discharging apparatus
JP7276627B1 (ja) * 2022-06-30 2023-05-18 三菱電機株式会社 半導体装置の評価方法、半導体装置の製造方法、及び半導体装置

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102456669B (zh) * 2010-10-25 2015-07-22 环旭电子股份有限公司 芯片级电磁干扰屏蔽结构及制造方法
US8513767B2 (en) * 2011-03-21 2013-08-20 Globalfoundries Singapore Pte. Ltd. Package interconnects
KR101289186B1 (ko) * 2011-04-15 2013-07-26 삼성전기주식회사 인쇄회로기판 및 그 제조방법
US9679869B2 (en) 2011-09-02 2017-06-13 Skyworks Solutions, Inc. Transmission line for high performance radio frequency applications
CN102306645A (zh) * 2011-09-29 2012-01-04 日月光半导体制造股份有限公司 具有电磁干扰屏蔽膜的半导体封装件及其制造方法
DE112012004285T5 (de) * 2011-10-13 2014-07-31 Flipchip International, Llc Auf Wafer-Ebene aufgebrachte RF-Abschirmungen
KR101921686B1 (ko) 2012-06-14 2018-11-26 스카이워크스 솔루션즈, 인코포레이티드 와이어 본드 패드 및 관련된 시스템, 장치, 및 방법을 포함하는 전력 증폭기 모듈
US11532599B2 (en) * 2012-12-22 2022-12-20 Monolitic 3D Inc. 3D semiconductor device and structure with metal layers
US9484313B2 (en) 2013-02-27 2016-11-01 Advanced Semiconductor Engineering, Inc. Semiconductor packages with thermal-enhanced conformal shielding and related methods
US9419667B2 (en) 2013-04-16 2016-08-16 Skyworks Solutions, Inc. Apparatus and methods related to conformal coating implemented with surface mount devices
CN104218030B (zh) * 2013-05-31 2017-09-26 日月光半导体制造股份有限公司 堆叠式多封装模块及其制造方法
US20150116961A1 (en) * 2013-10-30 2015-04-30 Lakshminarayan Viswanathan Method and structure for inhibiting dendrite formation
FI130149B (en) 2013-11-26 2023-03-15 Okmetic Oyj High Resistive Silicon Substrate with Reduced RF Loss for RF Integrated Passive Device
JP6163421B2 (ja) 2013-12-13 2017-07-12 株式会社東芝 半導体装置、および、半導体装置の製造方法
JP6425380B2 (ja) 2013-12-26 2018-11-21 ローム株式会社 パワー回路およびパワーモジュール
JP2015211204A (ja) * 2014-04-30 2015-11-24 イビデン株式会社 回路基板及びその製造方法
JPWO2016080333A1 (ja) * 2014-11-21 2017-08-24 株式会社村田製作所 モジュール
CN104486902B (zh) * 2014-11-27 2018-01-16 深圳市华星光电技术有限公司 弯折型印刷电路板
FR3032038B1 (fr) * 2015-01-27 2018-07-27 Soitec Procede, dispositif et systeme de mesure d'une caracteristique electrique d'un substrat
WO2016144039A1 (en) * 2015-03-06 2016-09-15 Samsung Electronics Co., Ltd. Circuit element package, manufacturing method thereof, and manufacturing apparatus thereof
JP2016192445A (ja) 2015-03-30 2016-11-10 株式会社東芝 メモリ装置
JP6596927B2 (ja) * 2015-05-27 2019-10-30 富士通株式会社 電子装置及び電子装置の製造方法
TWI656543B (zh) 2015-10-16 2019-04-11 日商村田製作所股份有限公司 Electronic parts
US10872832B2 (en) * 2015-12-16 2020-12-22 Intel Corporation Pre-molded active IC of passive components to miniaturize system in package
US10477737B2 (en) 2016-05-04 2019-11-12 Samsung Electronics Co., Ltd. Manufacturing method of a hollow shielding structure for circuit elements
JP6451689B2 (ja) * 2016-05-06 2019-01-16 株式会社村田製作所 高周波ノイズ対策回路
US10477687B2 (en) 2016-08-04 2019-11-12 Samsung Electronics Co., Ltd. Manufacturing method for EMI shielding structure
CN110024115B (zh) * 2016-10-04 2024-02-02 天工方案公司 具有包覆模制结构的双侧射频封装
US10037951B2 (en) * 2016-11-29 2018-07-31 Cyntec Co., Ltd. Semiconductor package with antenna
KR102551657B1 (ko) 2016-12-12 2023-07-06 삼성전자주식회사 전자파 차폐구조 및 그 제조방법
US20180374717A1 (en) * 2017-06-23 2018-12-27 Powertech Technology Inc. Semiconductor package and method of forming the same
US10594020B2 (en) 2017-07-19 2020-03-17 Samsung Electronics Co., Ltd. Electronic device having antenna element and method for manufacturing the same
KR102373931B1 (ko) 2017-09-08 2022-03-14 삼성전자주식회사 전자파 차폐구조
EP3462486B1 (en) * 2017-09-29 2021-03-24 Qorvo US, Inc. Process for making a double-sided module with electromagnetic shielding
US20200075547A1 (en) 2018-08-31 2020-03-05 Qorvo Us, Inc. Double-sided integrated circuit module having an exposed semiconductor die
CN109079269A (zh) * 2018-09-19 2018-12-25 中国振华集团永光电子有限公司（国营第八七三厂） 一种半导体功率模块钎焊排气结构及钎焊工艺
US10373901B1 (en) * 2018-09-26 2019-08-06 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
CN111883516A (zh) * 2020-07-24 2020-11-03 青岛歌尔智能传感器有限公司 集成模组的封装结构及其封装方法、以及电子设备
US11210446B1 (en) 2020-07-28 2021-12-28 Management Services Group, Inc. Isolation of compartments in a layered printed circuit board, and apparatus and methods for the same
US11729915B1 (en) * 2022-03-22 2023-08-15 Tactotek Oy Method for manufacturing a number of electrical nodes, electrical node module, electrical node, and multilayer structure

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005109306A (ja) * 2003-10-01 2005-04-21 Matsushita Electric Ind Co Ltd 電子部品パッケージおよびその製造方法
JP2005109135A (ja) * 2003-09-30 2005-04-21 Matsushita Electric Ind Co Ltd 電子部品内蔵モジュールの製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW575949B (en) * 2001-02-06 2004-02-11 Hitachi Ltd Mixed integrated circuit device, its manufacturing method and electronic apparatus
US7187060B2 (en) * 2003-03-13 2007-03-06 Sanyo Electric Co., Ltd. Semiconductor device with shield
JP4614278B2 (ja) * 2005-05-25 2011-01-19 アルプス電気株式会社 電子回路ユニット、及びその製造方法
CN101092694B (zh) * 2007-08-15 2010-06-23 李克清 镁合金的表面处理方法
US7989928B2 (en) * 2008-02-05 2011-08-02 Advanced Semiconductor Engineering Inc. Semiconductor device packages with electromagnetic interference shielding
TWI358116B (en) * 2008-02-05 2012-02-11 Advanced Semiconductor Eng Packaging structure and packaging method thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005109135A (ja) * 2003-09-30 2005-04-21 Matsushita Electric Ind Co Ltd 電子部品内蔵モジュールの製造方法
JP2005109306A (ja) * 2003-10-01 2005-04-21 Matsushita Electric Ind Co Ltd 電子部品パッケージおよびその製造方法

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013038162A (ja) * 2011-08-05 2013-02-21 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法
JP2014183181A (ja) * 2013-03-19 2014-09-29 Tdk Corp 電子部品モジュール及びその製造方法
JP2015015498A (ja) * 2013-03-22 2015-01-22 株式会社東芝 半導体装置
US9601438B2 (en) 2013-03-22 2017-03-21 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
JP2015115553A (ja) * 2013-12-13 2015-06-22 株式会社東芝 半導体装置の製造方法
WO2016092691A1 (ja) * 2014-12-12 2016-06-16 株式会社メイコー モールド回路モジュール及びその製造方法
WO2016092694A1 (ja) * 2014-12-12 2016-06-16 株式会社メイコー モールド回路モジュール及びその製造方法
WO2016092692A1 (ja) * 2014-12-12 2016-06-16 株式会社メイコー モールド回路モジュール及びその製造方法
WO2016092693A1 (ja) * 2014-12-12 2016-06-16 株式会社メイコー モールド回路モジュール及びその製造方法
JP5890073B1 (ja) * 2014-12-12 2016-03-22 株式会社メイコー モールド回路モジュール及びその製造方法
US10665568B2 (en) 2014-12-12 2020-05-26 Meiko Electronics Co., Ltd. Encapsulated circuit module, and production method therefor
JP2017200183A (ja) * 2016-04-29 2017-11-02 スカイワークス ソリューションズ, インコーポレイテッドSkyworks Solutions, Inc. 遮蔽されたダイバーシティ受信モジュール
KR20190058425A (ko) * 2016-04-29 2019-05-29 스카이워크스 솔루션즈, 인코포레이티드 차폐형 다이버시티 수신 모듈 및 무선 디바이스
KR102103442B1 (ko) 2016-04-29 2020-04-23 스카이워크스 솔루션즈, 인코포레이티드 차폐형 다이버시티 수신 모듈 및 무선 디바이스
US20220314613A1 (en) * 2021-03-30 2022-10-06 Seiko Epson Corporation Liquid discharging apparatus
US11878521B2 (en) * 2021-03-30 2024-01-23 Seiko Epson Corporation Liquid discharging apparatus
JP7276627B1 (ja) * 2022-06-30 2023-05-18 三菱電機株式会社 半導体装置の評価方法、半導体装置の製造方法、及び半導体装置
WO2024004157A1 (ja) * 2022-06-30 2024-01-04 三菱電機株式会社 半導体装置の評価方法、半導体装置の製造方法、及び半導体装置

Also Published As

Publication number Publication date
CN101840910A (zh) 2010-09-22
US20100230789A1 (en) 2010-09-16

Similar Documents

Publication Publication Date Title
JP2010219210A (ja) 半導体装置およびその製造方法
US20110248389A1 (en) Semiconductor device and manufacturing method thereof
JP5324191B2 (ja) 半導体装置
JP4524454B2 (ja) 電子装置およびその製造方法
US11166399B2 (en) Overmolded electronic module with an integrated electromagnetic shield using SMT shield wall components
US9743519B2 (en) High-frequency component and high-frequency module including the same
JP2011124366A (ja) 半導体装置およびその製造方法
US9269673B1 (en) Semiconductor device packages
CN100527399C (zh) 半导体芯片、制造半导体芯片的方法及半导体芯片封装件
TWI378765B (en) Semiconductor device packages with electromagnetic interference shielding and forming method thereof
US20090230541A1 (en) Semiconductor device and manufacturing method of the same
US20120187551A1 (en) Semiconductor module
KR20160014913A (ko) 반도체 패키지 및 그 제조방법
US20160240493A1 (en) Semiconductor device packages and method of making the same
US20040136123A1 (en) Circuit devices and method for manufacturing the same
JP2013021628A (ja) 半導体装置及びその製造方法
JP2007201175A (ja) 半導体装置およびそれを備えた電子機器、およびそれに用いる半導体装置用基板の製造方法
TWI307154B (en) Package method and structure for preventing chips from being interfered
JP2016225678A (ja) 電子装置及び電子装置の製造方法
JP2007149930A (ja) 電子装置およびその製造方法
JP2006165830A (ja) 電子装置、ローパスフィルタ、および電子装置の製造方法
JP5280995B2 (ja) 電子装置の製造方法
CN112233990A (zh) 5g通信用封装组件及其制造方法
JP2006049602A (ja) 半導体装置およびその製造方法
JP2007088363A (ja) 電子装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120209

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120209

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130131

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130212

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130611