CN102306645A - 具有电磁干扰屏蔽膜的半导体封装件及其制造方法 - Google Patents

具有电磁干扰屏蔽膜的半导体封装件及其制造方法 Download PDF

Info

Publication number
CN102306645A
CN102306645A CN201110293458A CN201110293458A CN102306645A CN 102306645 A CN102306645 A CN 102306645A CN 201110293458 A CN201110293458 A CN 201110293458A CN 201110293458 A CN201110293458 A CN 201110293458A CN 102306645 A CN102306645 A CN 102306645A
Authority
CN
China
Prior art keywords
substrate
lateral surface
packaging body
circuit element
shielding film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201110293458A
Other languages
English (en)
Inventor
廖国宪
陈建成
孙于翔
陈子康
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Semiconductor Engineering Inc
Original Assignee
Advanced Semiconductor Engineering Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Semiconductor Engineering Inc filed Critical Advanced Semiconductor Engineering Inc
Priority to CN201110293458A priority Critical patent/CN102306645A/zh
Publication of CN102306645A publication Critical patent/CN102306645A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Dicing (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)

Abstract

一种半导体封装件及其制造方法。半导体封装件包括基板、半导体装置、电路元件、封装体及电磁干扰屏蔽膜。基板具有上表面且包括接地元件。半导体装置设于基板的上表面。电路元件设于基板的上表面且具有一接地部，接地部电性连接于基板的接地元件。封装体包覆半导体装置及电路元件且具有一开孔，开孔露出电路元件的接地部。电磁干扰屏蔽膜覆盖封装体且经由开孔电性接触电路元件的接地部。

Description

具有电磁干扰屏蔽膜的半导体封装件及其制造方法
技术领域
本发明是有关于一种半导体封装件及其制造方法，且特别是有关于一种具有电磁干扰屏蔽膜的半导体封装件及其制造方法。
背景技术
半导体封装件为了避免电磁干扰，通常于半导体封装件的外侧面覆盖一电磁干扰屏蔽元件。
然而，传统的电磁干扰屏蔽元件通常沿半导体封装件的基板的侧面延伸至基板的下表面。如此，容易与位于基板的下表面的电性接点电性接触而发生短路。
发明内容
本发明有关于一种半导体封装件及其制造方法，避免半导体封装件的电磁干扰屏蔽元件与设于基板的下表面的电性接点电性连接而发生短路。
根据本发明的一实施例，提出一种半导体封装件。半导体封装件包括一基板、一半导体装置、一电路元件、一封装体及一电磁干扰屏蔽膜。基板具有一上表面且包括一接地元件。半导体装置设于基板的上表面。电路元件设于基板的上表面且具有一接地部，接地部电性连接于基板的接地元件。封装体包覆半导体装置及电路元件且具有一开孔，开孔露出电路元件的接地部。电磁干扰屏蔽膜覆盖封装体且经由开孔电性接触电路元件的接地部。
根据本发明的另一实施例，提出一种半导体封装件的制造方法。制造方法包括以下步骤。提供一基板，其中基板具有一上表面且包括一接地元件；设置一半导体装置及一电路元件于基板的上表面上，其中电路元件具有一接地部，接地部电性连接于基板的接地元件；形成一封装体包覆半导体装置及电路元件；形成一开孔于封装体，其中开孔露出电路元件的接地部；形成一电磁干扰屏蔽膜覆盖封装体，其中电磁干扰屏蔽膜经由开孔电性接触电路元件的接地部；以及，形成一切割狭缝，其中切割狭缝经过电磁干扰屏蔽膜、封装体与基板。
根据本发明的另一实施例，提出一种半导体封装件的制造方法。制造方法包括以下步骤。提供一基板，其中基板具有一上表面且包括一接地元件；设置一半导体装置及一电路元件于基板的上表面上，其中电路元件具有一接地部，接地部电性连接于基板的接地元件；形成一封装体包覆半导体装置及电路元件；形成一开孔于封装体，其中开孔露出电路元件的接地部；形成一第一切割狭缝，其中第一切割狭缝经过封装体；形成一电磁干扰屏蔽膜覆盖封装体，其中电磁干扰屏蔽膜经由开孔电性接触电路元件的接地部；以及，形成一第二切割狭缝，其中第二切割狭缝经过基板。
为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下：
附图说明
图1绘示依照本发明一实施例的半导体封装件的剖视图。
图2绘示图1的半导体封装件的上视图。
图3绘示依照本发明另一实施例的半导体封装件的剖视图。
图4绘示依照本发明另一实施例的半导体封装件的剖视图。
图5A绘示依照本发明另一实施例的半导体封装件的剖视图。
图5B绘示图5A的上视图。
图6绘示依照本发明另一实施例的半导体封装件的剖视图。
图7A至7G绘示图1的半导体封装件的制造过程图。
图8A至8D绘示图3的半导体封装件的制造过程图。
图9绘示图4的半导体封装件的制造过程图。
图10A至10F绘示图5A的半导体封装件的制造过程图。
图11绘示图6的半导体封装件的制造过程图。
主要元件符号说明：
100、200、300、400、500：半导体封装件
110：基板
111：接地元件
110u、130u、140u、430u：上表面
110b、130b：下表面
110s、140s、150s、430s：外侧面
1111：图案化线路层
1112：导通孔
120：半导体装置
130、430：电路元件
131、431：接地部
140：封装体
141：开孔
141s：内侧壁
150：电磁干扰屏蔽膜
160：接垫
170、171：电性接点
D1、D2：内径
L1：长度
H1：高度
H2：间距
S1：切割狭缝
S2：第一切割狭缝
S3：第二切割狭缝
W1、W2：宽度
具体实施方式
请参照图1，其绘示依照本发明一实施例的半导体封装件的剖视图。半导体封装件100包括基板110、半导体装置120、电路元件130、封装体140、电磁干扰屏蔽膜150、至少一接垫160及至少一电性接点170。
基板110具有一外侧面110s及相对的一上表面110u与一下表面110b。外侧面110s延伸于上表面110u与下表面110b之间，以定义基板110的边界。
基板110例如是一多层有机基板或一陶瓷基板。基板110包括至少一接地元件111。接地元件111提供电路元件130至接垫160之间的一接地路径。本实施例中，接地元件111包括至少一图案化线路层1111及至少一导通孔(conductive via)1112，导通孔1112电性连接二图案化线路层1111，使电路元件130可经由接地路径电性连接于接垫160。另一实施例中，接地元件111例如是导电柱。
半导体装置120设于基板110的上表面110u上。本实施例中，半导体装置120处于”面下(face-down)”方位，且通过数个焊球(solder ball)电性连接于基板110，如此的结构可称为”覆晶(flip-chip)”。另一实施例中，半导体装置120处于”面上(face-up)”方位，且可通过数条焊线(bond wire)连接于基板110。
电路元件130设于基板110的上表面110u。电路元件130具有至少一接地部131，其中，接地部131电性连接于基板110的接地元件111。电路元件130可包括电晶体、二极体、电感、电容、电阻、半导体晶片、半导体封装件及/或其它电路元件。
接地部131可包括导通孔(conductive via)、导电层或电性接点。接地部131具有上表面130u及下表面130b，接地部131可沿电路元件130的内部或外部从上表面130u延伸至下表面130b，本实施例中，接地部131沿电路元件130的相对二端的外侧面从上表面130u延伸至下表面130b。接地部131的上表面130u电性接触电磁干扰屏蔽膜150，而接地部131的下表面130b电性接触基板110的图案化线路层1111。此外，电路元件130的长度L1约为0.6厘米(mm)，电路元件130的高度H1约为0.3mm，而电路元件130的宽度W2(绘示于图2)约0.3mm。电路元件130的接地部131的短边宽度W1(绘示于图2)介于约0.15mm至0.3mm之间。
封装体140包覆半导体装置120及电路元件130且具有至少一开孔141。开孔141露出电路元件130的接地部131。开孔141从封装体140的上表面140u露出一开口，本实施例中，该开口的内径D1例如是400微米。较佳但非限定地，开孔141的内侧壁141s斜面，如此可使形成于开孔141的内侧壁的电磁干扰屏蔽膜150的厚度均匀。由于开孔141的内侧壁141s斜面，使开孔141的底部内径D2小于开口内径D1，例如，开孔141的底部内径D2约150微米。另一实施例中，开孔141的内侧壁141s可为垂直面，其实质上垂直于接地部131的上表面130u或封装体140的上表面140u。此外，该开口的底部与封装体140的上表面140u的间距H2约400微米。
封装体140更具有一外侧面140s及一上表面140u。本实施例中，封装体140的外侧面140s与基板110的外侧面110s实质上对齐，例如是共面。
封装体140的材质可包括酚醛基树脂(Novolac-based resin)、环氧基树脂(epoxy-based resin)、硅基树脂(silicone-based resin)或其他适当的包覆剂。封装体140亦可包括适当的填充剂，例如是粉状的二氧化硅。在一实施例中，封装体140为封胶(molding compound)。另一实施例中，封装体140可为预浸材迭层(prepreg lamination)。
电磁干扰屏蔽膜150覆盖封装体140的上表面140u及开孔141的内侧壁141s且经由开孔141电性接触对应的电路元件130的接地部131。电磁干扰屏蔽膜150的材料可选自于铝、铜、铬、锡、金、银、镍、不锈钢及其组合所构成的群组。此外，电磁干扰屏蔽膜150可以是单层或多层材料。例如，电磁干扰屏蔽膜150三层结构，其内层不锈钢层、中间层铜层，而外层不锈钢层；或者，电磁干扰屏蔽膜150双层结构，其内层铜层，而其外层不锈钢层。
接垫160形成于基板110的下表面110b上，电性接点170形成于对应的接垫160上。电性接点170例如是焊球(solder ball)或凸块(bump)。本实施例的电性接点170以焊球为例说明，使半导体封装件100成为一球栅阵列(Ball Grid Array，BGA)结构。另一实施例中，半导体封装件100可省略电性接点170，而成为一平面闸格阵列(Land Grid Array，LGA)结构。此外，该些电性接点170中的一电性接点171例如是接地接点，其通过基板110电性连接于电路元件130的接地部131。电性接点171用以电性连接于一外部电路的接地端。
本实施例中，接垫160可延伸至基板110的外侧面110s。进一步地说，由于电磁干扰屏蔽膜150未延伸至基板110的外侧面110s，故即使接垫160(如图1的最右边的接垫160)延伸至连接于基板110的外侧面110s，也不致使图1中最右边的接垫160电性接触于电磁干扰屏蔽膜150。此外，由于接垫160可延伸至基板110的外侧面110s，故当半导体封装件100设于一电路板(未绘示)上时，可通过延伸至外侧面110s的接垫160观察并测试电性接点170的熔接状况。另一实施例中，接垫160亦可不延伸至基板110的外侧面110s，即，接垫160与基板110的外侧面110s沿接垫160的延伸方向相隔一间距。
请参照图2，其绘示图1的半导体封装件的上视图。
开孔141的数量可以为多个，其分布点可视线路设计而定，并不受图2的分布所限制。本实施例中，开孔141的剖面(横剖面)形状以圆形为例；另一实施例中，开孔141的剖面形状亦可为椭圆形或多角形，例如是矩形、梯形或三角形等。本实施例中，该些开孔141的形状完全相同；另一实施例中，该些开孔141的的剖面形状可完全相同或不完全相同。
如图2中局部A’放大图所示，开孔141的内径D1大于接地部131的短边宽度W1，如此，可增加电磁干扰屏蔽膜150与接地部131的接触面积。另一实施例中，开孔141的内径D1可同时大于接地部131的短边宽度W1及电路元件130的宽度W2。另一实施例中，开孔141的内径D1亦可小于接地部131的短边宽度W1及电路元件130的宽度W2。
请参照图3，其绘示依照本发明另一实施例的半导体封装件的剖视图。
半导体封装件200包括基板110、半导体装置120、电路元件130、封装体140、电磁干扰屏蔽膜150、至少一接垫160及至少一电性接点170。
基板110具有上表面110u、第一外侧面110s1及第二外侧面110s2。基板110的第一外侧面110s1与第二外侧面110s2非共平面，亦即基板110的第一外侧面110s1与第二外侧面110s2错开，本实施例中，第一外侧面110s1与第二外侧面110s2沿基板110的上表面110u的延伸方向错开。
封装体140包覆半导体装置120及电路元件130。封装体140具有至少一开孔141，其中开孔141露出电路元件130的接地部131。封装体140更具有一外侧面140s，本实施例中，封装体140的外侧面140s与基板110的第一外侧面110s1实质上对齐，例如是共面。
电磁干扰屏蔽膜150覆盖封装体140的外侧面140s及基板110的第一外侧面110s1，且经由开孔141电性接触对应的电路元件130的接地部131。由于第一外侧面110s1与第二外侧面110s2错开(非共平面)，使电磁干扰屏蔽膜150未延伸至接触于接垫160。
请参照图4，其绘示依照本发明另一实施例的半导体封装件的剖视图。
半导体封装件300包括基板110、半导体装置120、电路元件130、封装体140、电磁干扰屏蔽膜150、至少一接垫160及至少一电性接点170。
基板110具有上表面110u及外侧面110s且包括至少一接地元件111。
封装体140包覆半导体装置120及电路元件130。封装体140具有至少一开孔141，其中开孔141露出电路元件130的接地部131。封装体140具有外侧面140s，其中封装体140的外侧面140s与基板110的外侧面110s非共平面，亦即封装体140的外侧面140s与基板110的外侧面110s错开，本实施例中，封装体140的外侧面140s与基板110的外侧面110s沿基板110的上表面110u的延伸方向错开。
电磁干扰屏蔽膜150覆盖封装体140的外侧面140s，且经由开孔141电性接触对应的电路元件130的接地部131。
请参照图5A，其绘示依照本发明另一实施例的半导体封装件的剖视图。
半导体封装件400包括基板110、半导体装置120、电路元件430、封装体140、电磁干扰屏蔽膜150、至少一接垫160及至少一电性接点170。
基板110具有上表面110u及外侧面110s，且包括至少一接地元件111。
封装体140包覆半导体装置120及电路元件430的外侧面430s，且具有至少一开孔141及外侧面140s。开孔141露出电路元件430的接地部431。本实施例中，封装体140的上表面140u自开孔141露出一开口，该开口的内径D1例如是400微米，该开口的底部与封装体140的上表面140u的间距H2例如是150微米。
电磁干扰屏蔽膜150覆盖封装体140的上表面140u，且经由开孔141电性接触电路元件430的接地部431。接地部431可包括导通孔、导电层或电性接点，本实施例中，接地部431以导通孔为例。也就是说，接地部431沿电路元件430的内部从电路元件430的上表面430u延伸至下表面430b。
电磁干扰屏蔽膜150具有外侧面150s，其中，电磁干扰屏蔽膜150的外侧面150s、封装体140的外侧面140s与基板110的外侧面110s实质上对齐，例如是共面。
请参照图5B，其绘示图5A的上视图(图5A图5B中方向5A-5A’的剖视图)。本实施例中，电路元件430设置于一环状电路板上的金属接垫，且环状电路板设置于基板110的上表面110u，而接地部431贯穿电路元件430与基板110的接地元件111电性连接。电路元件430沿一封闭环形路径设置，并环绕半导体装置120，且半导体装置120从环状电路板露出。另一实施例中，电路元件430亦可沿一开放路径设置。其它实施例中，电路元件430可包括数个分离的子电路板，该些子电路板分离配置于基板110的上表面110u上，且可环绕半导体装置120配置。
请参照图6，其绘示依照本发明另一实施例的半导体封装件的剖视图。
半导体封装件500包括基板110、半导体装置120、电路元件430、封装体140、电磁干扰屏蔽膜150、至少一接垫160及至少一电性接点170。
基板110具有上表面110u及外侧面110s且包括至少一接地元件111。封装体140包覆半导体装置120及电路元件430的上表面430u，且具有至少一开孔141及外侧面140s。开孔141露出电路元件430的接地部431。
电磁干扰屏蔽膜150覆盖封装体140的上表面140u，且经由开孔141电性接触电路元件430的接地部431。此外，电磁干扰屏蔽膜150的外侧面150s、封装体140的外侧面140s、电路元件430的外侧面430s与基板110的外侧面110s实质上对齐，例如是共面。
请参照图7A至7G，其绘示图1的半导体封装件的制造过程图。
如图7A所示，提供基板110，其中，基板110具有上表面110u且包括至少一接地元件111。
如图7B所示，使用例如是表面黏着技术(SMT)，设置至少一半导体装置120及至少一电路元件130于基板110的上表面110u上，其中，电路元件130具有至少一接地部131，接地部131电性连接于基板110的接地元件111。
如图7C所示，使用例如是压缩成型(compression molding)、注射成型(inectionmolding)或转注成型(transfer molding)技术，形成封装体140包覆半导体装置120及电路元件130且覆盖基板110的上表面110u。
如图7D所示，使用图案化技术，形成至少一开孔141于封装体140的上表面140u，其中开孔141露出电路元件130的接地部131。上述图案化技术包括微影工艺(photolithography)、化学蚀刻(chemical etching)、激光钻孔(laser drilling)或机械钻孔(mechanical drilling)。
如图7E所示，形成电磁干扰屏蔽膜150覆盖封装体140的上表面140u及开孔141的内侧壁141s，其中，电磁干扰屏蔽膜150经由开孔141电性接触电路元件130的接地部131。电磁干扰屏蔽膜150可应用例如是化学蒸镀(Chemical VaporDeposition，CVD)、无电镀(electroless plating)、电镀、印刷(printing)、喷布(spraying)、溅镀或真空沉积(vacuum deposition)等技术制成，故其厚度甚薄，可缩小半导体封装件的尺寸。
如图7F所示，形成至少一电性接点170于基板110的下表面110b，其中，电性接点170电性接触对应的接垫160，而该些电性接点170中的一电性接点171例如是接地接点。
如图7G所示，形成至少一切割狭缝S1，其中切割狭缝S1经过电磁干扰屏蔽膜150、封装体140、基板110及接垫160，以形成至少一如图1所示的半导体封装件100。本实施例的切割方式全穿切方式(full-cut)，即切割狭缝S1贯穿基板110。另一实施例中，切割狭缝S1可不经过接垫160。
请参照图8A至8D，其绘示图3的半导体封装件的制造过程图。以下从开孔141形成后开始说明，开孔141形成前的步骤相似于半导体封装件100的制造过程，容此不再赘述。
如图8A所示，形成至少一第一切割狭缝S2，其中第一切割狭缝S2经过封装体140及基板110的一部分。第一切割狭缝S2形成后，封装体140形成外侧面140s，而基板110形成第一外侧面110s1。其中，封装体140的外侧面140s与基板110的第一外侧面110s1实质上对齐，例如是共面。本实施例的切割方式半穿切方式(half-cut)，即第一切割狭缝S2不贯穿基板110。
如图8B所示，形成电磁干扰屏蔽膜150覆盖封装体140的上表面140u及外侧面140s，同时覆盖基板110的第一外侧面110s1，其中，电磁干扰屏蔽膜150经由开孔141电性接触电路元件130的接地部131。
如图8C所示，形成至少一电性接点170于基板110的下表面110b。其中，电性接点170电性接触对应的接垫160，而该些电性接点170中的一电性接点171例如是接地接点。
如图8D所示，形成至少一第二切割狭缝S3，其中第二切割狭缝S3经过基板110及接垫160，以形成至少一如图3所示的半导体封装件200。另一实施例中，切割狭缝S3可不经过接垫160。第二切割狭缝S3形成后，基板110形成第二外侧面110s2，其中，基板110的第一外侧面110s1与第二外侧面110s2沿基板110的上表面110u的延伸方向错开。
请参照图9，其绘示图4的半导体封装件的制造过程图。以下说明形成第一切割狭缝S1的步骤，其余步骤相似于形成半导体封装件200的对应步骤，容此不再赘述。
如图9所示，形成至少一第一切割狭缝S1，其中，第一切割狭缝S1终止于基板110的上表面110u，即第一切割狭缝S1并不切割到基板110。如此一来，在后续第二切割狭缝S3(绘示于图8D)形成后，可形成图4的半导体封装件300。
请参照图10A至10F，其绘示图5A的半导体封装件的制造过程图。
如图10A所示，设置至少一半导体装置120及电路元件430于基板110的上表面110u。其中，电路元件430包括至少一接地部431，且具有上表面430u及外侧面430s。电路元件430的接地部431电性连接于基板110的接地元件111。
电路元件430例如是设置于一环形电路板上的金属接垫，且环状电路板设置于基板110的上表面110u，而接地部431贯穿电路元件430与基板110的接地元件111电性连接。电路元件430沿一封闭环形路径设置，并环绕半导体装置120，且半导体装置120从环状电路板露出。另一实施例中，电路元件430亦可沿一开放环形路径设置。其它实施例中，电路元件430可包括数个分离的子电路板，该些子电路板分离地配置于基板110的上表面110u上，且环绕半导体装置120配置。
如图10B所示，使用例如是压缩成型、注射成型或转注成型技术，形成封装体140包覆半导体装置120及电路元件430且覆盖基板110的上表面110u。
如图10C所示，使用上述图案化技术，形成至少一开孔141于封装体140，其中开孔141露出对应的电路元件430的接地部431。
如图10D所示，形成电磁干扰屏蔽膜150覆盖封装体140的上表面140u及开孔141的内侧壁141s，其中，电磁干扰屏蔽膜150经由开孔141电性接触电路元件430的接地部431。
如图10E所示，形成至少一电性接点170于基板110的下表面110b，其中，电性接点170电性连接对应的接垫160，而该些电性接点170中的一电性接点171例如是接地接点。
如图10F所示，形成至少一切割狭缝S1，其中切割狭缝S1经过电磁干扰屏蔽膜150、封装体140、基板110及接垫160，以形成至少一如图5A所示的半导体封装件100。另一实施例中，切割狭缝S3可不经过接垫160。切割狭缝S 1形成后，电磁干扰屏蔽膜150的外侧面150s、封装体140的外侧面140s与基板110的外侧面110s实质上对齐，例如是共面。本实施例的切割方式全穿切方式。另一实施例中，半导体封装件400亦可采用半穿切方式切割完成。
请参照图11，其绘示图6的半导体封装件的制造过程图。以下说明形成切割狭缝S1的步骤，其余步骤相似于形成半导体封装件400的对应步骤，容此不再赘述。
如图11所示，形成至少一切割狭缝S1，其中，切割狭缝S1经过电磁干扰屏蔽膜150、封装体140、电路元件430与基板110，以形成至少一如图6所示的半导体封装件500。切割狭缝S1形成后，电磁干扰屏蔽膜150的外侧面150s、封装体140的外侧面140s、电路元件430的外侧面430s与基板110的外侧面110s实质上对齐，例如是共面。本实施例的切割方式全穿切方式。另一实施例中，半导体封装件500的切割亦可采用半穿切方式完成。
本发明上述实施例的半导体封装件及其制造方法，半导体封装件的电磁干扰屏蔽元件不易与于基板的下表面的电性接点电性连接而发生短路。此外，半导体封装件可以全穿切或半穿切的切割方式完成。
综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视后附的权利要求书所界定者为准。

Claims (14)

1.一种半导体封装件，包括：
一基板，具有一上表面且包括一接地元件；
一半导体装置，设于该基板的该上表面；
一电路元件，设于该基板的该上表面，该电路元件具有一接地部，该接地部电性连接于该基板的该接地元件；
一封装体，包覆该半导体装置及该电路元件且具有一开孔，该开孔露出该电路元件的该接地部；以及
一电磁干扰屏蔽膜，覆盖该封装体且经由该开孔电性接触该电路元件的该接地部。
2.如权利要求1所述的半导体封装件，其中该基板具有一外侧面，该封装体具有一外侧面，该基板的该外侧面与该封装体的该外侧面实质上对齐；
其中，该电磁干扰屏蔽膜覆盖该封装体的该外侧面及该基板的该外侧面。
3.如权利要求1所述的半导体封装件，其中该封装体具有一上表面及一外侧面，该电磁干扰屏蔽膜覆盖该封装体的该上表面，但未覆盖该封装体的该外侧面。
4.如权利要求1所述的半导体封装件，其中该基板具有一外侧面，该封装体具有一外侧面，该基板的该外侧面与该封装体的该外侧面错开；
其中，该电磁干扰屏蔽膜覆盖该封装体的该外侧面。
5.如权利要求1所述的半导体封装件，其中该基板具有一第一外侧面及一第二外侧面，该基板的该第一外侧面与该第二外侧面错开，该封装体具有一外侧面，该基板的该第一外侧面与该封装体的该外侧面实质上对齐；
其中，该电磁干扰屏蔽膜覆盖该封装体的该外侧面及该基板的该第一外侧面。
6.如权利要求1所述的半导体封装件，其中该电路元件包括一电路板，该半导体装置从该电路板露出。
7.如权利要求6所述的半导体封装件，其中该封装体具有一外侧面、该基板具有一外侧面，且该电路板具有一外侧面，其中该电路板的该外侧面、该封装体的该外侧面与该基板的该外侧面实质上对齐。
8.如权利要求6所述的半导体封装件，其中该电磁干扰屏蔽膜具有一外侧面，该电磁干扰屏蔽膜的该外侧面、该电路板的该外侧面、该封装体的该外侧面与该基板的该外侧面实质上对齐。
9.一种半导体封装件的制造方法，包括：
提供一基板，其中该基板具有一上表面且包括一接地元件；
设置一半导体装置及一电路元件于该基板的该上表面，其中该电路元件具有一接地部，该接地部电性连接于该基板的该接地元件；
形成一封装体包覆该半导体装置及该电路元件；
形成一开孔于该封装体，其中该开孔露出该电路元件的该接地部；
形成一电磁干扰屏蔽膜覆盖该封装体，其中该电磁干扰屏蔽膜经由该开孔电性接触该电路元件的该接地部；以及
形成一切割狭缝，其中该切割狭缝经过该电磁干扰屏蔽膜、该封装体与该基板。
10.如权利要求9所述的制造方法，其中于设置该半导体装置及该电路元件于该基板的该上表面的该步骤中，该电路元件包括一电路板，该半导体装置从该电路板露出。
11.如权利要求10所述的制造方法，其中于形成该切割狭缝的该步骤中，该切割狭缝更经过该电路元件。
12.一种半导体封装件的制造方法，包括：
提供一基板，其中该基板具有一上表面且包括一接地元件；
设置一半导体装置及一电路元件于该基板的该上表面上，其中该电路元件具有一接地部，该接地部电性连接于该基板的该接地元件；
形成一封装体包覆该半导体装置及该电路元件；
形成一开孔于该封装体，其中该开孔露出该电路元件的该接地部；
形成一第一切割狭缝，其中该第一切割狭缝经过该封装体；
形成一电磁干扰屏蔽膜覆盖该封装体，其中该电磁干扰屏蔽膜经由该开孔电性接触该电路元件的该接地部；以及
形成一第二切割狭缝，其中该第二切割狭缝经过该基板。
13.如权利要求12所述的制造方法，其中该基板于形成该第一切割狭缝的该步骤中，该第一切割狭缝止于该基板的该上表面。
14.如权利要求12所述的制造方法，其中于形成该第一切割狭缝的该步骤中，该第一切割狭缝更经过该基板的一部分；形成该电磁干扰屏蔽膜覆盖该封装体的该步骤中，该电磁干扰屏蔽膜更覆盖该基板的该部分。
CN201110293458A 2011-09-29 2011-09-29 具有电磁干扰屏蔽膜的半导体封装件及其制造方法 Pending CN102306645A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201110293458A CN102306645A (zh) 2011-09-29 2011-09-29 具有电磁干扰屏蔽膜的半导体封装件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201110293458A CN102306645A (zh) 2011-09-29 2011-09-29 具有电磁干扰屏蔽膜的半导体封装件及其制造方法

Publications (1)

Publication Number Publication Date
CN102306645A true CN102306645A (zh) 2012-01-04

Family

ID=45380481

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110293458A Pending CN102306645A (zh) 2011-09-29 2011-09-29 具有电磁干扰屏蔽膜的半导体封装件及其制造方法

Country Status (1)

Country Link
CN (1) CN102306645A (zh)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103633060A (zh) * 2012-08-24 2014-03-12 钰桥半导体股份有限公司 具有内嵌元件及电磁屏障的线路板
CN104347533A (zh) * 2013-08-01 2015-02-11 日月光半导体制造股份有限公司 半导体封装件及其制造方法
CN106024730A (zh) * 2013-03-29 2016-10-12 日月光半导体制造股份有限公司 半导体封装件及其制造方法
CN107768321A (zh) * 2016-08-18 2018-03-06 三星电机株式会社 半导体封装件和使用半导体封装件的电子装置模块
CN108022907A (zh) * 2016-11-03 2018-05-11 矽品精密工业股份有限公司 电子模块
CN108109970A (zh) * 2016-11-24 2018-06-01 矽品精密工业股份有限公司 电子封装件及其制法
CN108447776A (zh) * 2018-05-07 2018-08-24 宜确半导体（苏州）有限公司 半导体装置及其制造方法、集成阵列装置
CN109841597A (zh) * 2017-11-24 2019-06-04 讯芯电子科技（中山）有限公司 分区电磁屏蔽封装结构及制造方法
CN110010560A (zh) * 2017-12-14 2019-07-12 艾马克科技公司 半导体装置及制造半导体装置的方法
CN110503987A (zh) * 2018-05-16 2019-11-26 兆电子有限公司 固态驱动器的电磁屏蔽结构
CN114496998A (zh) * 2022-04-08 2022-05-13 深圳新声半导体有限公司 一种基于电磁屏蔽膜的emi滤波器结构及其制造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040178500A1 (en) * 2003-03-13 2004-09-16 Sanyo Electric Co., Ltd. Semiconductor device and method for manufacturing same
CN1926682A (zh) * 2004-03-04 2007-03-07 斯盖沃克斯瑟路申斯公司 具有集成emi和rfi屏蔽的包覆成型半导体封装
CN101409277A (zh) * 2007-09-27 2009-04-15 奥迪康有限公司 包括电磁屏蔽的smd元件的组件、方法及使用
CN101645436A (zh) * 2008-08-08 2010-02-10 日月光半导体制造股份有限公司 具有电磁干扰防护体的半导体封装件及其形成方法
CN101728364A (zh) * 2008-10-31 2010-06-09 日月光半导体制造股份有限公司 芯片封装体及制作方法
CN101840910A (zh) * 2009-03-16 2010-09-22 株式会社瑞萨科技 半导体器件及其制造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040178500A1 (en) * 2003-03-13 2004-09-16 Sanyo Electric Co., Ltd. Semiconductor device and method for manufacturing same
CN1926682A (zh) * 2004-03-04 2007-03-07 斯盖沃克斯瑟路申斯公司 具有集成emi和rfi屏蔽的包覆成型半导体封装
CN101409277A (zh) * 2007-09-27 2009-04-15 奥迪康有限公司 包括电磁屏蔽的smd元件的组件、方法及使用
CN101645436A (zh) * 2008-08-08 2010-02-10 日月光半导体制造股份有限公司 具有电磁干扰防护体的半导体封装件及其形成方法
CN101728364A (zh) * 2008-10-31 2010-06-09 日月光半导体制造股份有限公司 芯片封装体及制作方法
CN101840910A (zh) * 2009-03-16 2010-09-22 株式会社瑞萨科技 半导体器件及其制造方法

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103633060B (zh) * 2012-08-24 2016-08-17 钰桥半导体股份有限公司 具有内嵌元件及电磁屏障的线路板
CN103633060A (zh) * 2012-08-24 2014-03-12 钰桥半导体股份有限公司 具有内嵌元件及电磁屏障的线路板
CN109712946A (zh) * 2013-03-29 2019-05-03 日月光半导体制造股份有限公司 半导体封装件
CN106024730A (zh) * 2013-03-29 2016-10-12 日月光半导体制造股份有限公司 半导体封装件及其制造方法
CN109712946B (zh) * 2013-03-29 2021-01-19 日月光半导体制造股份有限公司 半导体封装件
CN106024730B (zh) * 2013-03-29 2019-07-12 日月光半导体制造股份有限公司 半导体封装件及其制造方法
CN104347533A (zh) * 2013-08-01 2015-02-11 日月光半导体制造股份有限公司 半导体封装件及其制造方法
CN104347533B (zh) * 2013-08-01 2020-05-26 日月光半导体制造股份有限公司 半导体封装件及其制造方法
CN107768321A (zh) * 2016-08-18 2018-03-06 三星电机株式会社 半导体封装件和使用半导体封装件的电子装置模块
CN108022907A (zh) * 2016-11-03 2018-05-11 矽品精密工业股份有限公司 电子模块
CN108109970B (zh) * 2016-11-24 2019-10-22 矽品精密工业股份有限公司 电子封装件及其制法
CN108109970A (zh) * 2016-11-24 2018-06-01 矽品精密工业股份有限公司 电子封装件及其制法
CN109841597A (zh) * 2017-11-24 2019-06-04 讯芯电子科技（中山）有限公司 分区电磁屏蔽封装结构及制造方法
CN110010560A (zh) * 2017-12-14 2019-07-12 艾马克科技公司 半导体装置及制造半导体装置的方法
US11094645B2 (en) 2017-12-14 2021-08-17 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor device and method of manufacturing a semiconductor device
CN108447776A (zh) * 2018-05-07 2018-08-24 宜确半导体（苏州）有限公司 半导体装置及其制造方法、集成阵列装置
CN110503987A (zh) * 2018-05-16 2019-11-26 兆电子有限公司 固态驱动器的电磁屏蔽结构
CN110503987B (zh) * 2018-05-16 2021-03-23 兆电子有限公司 固态驱动器的电磁屏蔽结构
CN114496998A (zh) * 2022-04-08 2022-05-13 深圳新声半导体有限公司 一种基于电磁屏蔽膜的emi滤波器结构及其制造方法

Similar Documents

Publication Publication Date Title
CN102306645A (zh) 具有电磁干扰屏蔽膜的半导体封装件及其制造方法
US8368185B2 (en) Semiconductor device packages with electromagnetic interference shielding
US9007273B2 (en) Semiconductor package integrated with conformal shield and antenna
US8030750B2 (en) Semiconductor device packages with electromagnetic interference shielding
CN102324416B (zh) 整合屏蔽膜及天线的半导体封装件
TWI381497B (zh) 具有整合式天線之覆蓋成型的半導體封裝組件
KR101647853B1 (ko) 반도체 소자 및 그 제조 방법
CN105140207B (zh) 半导体装置
US20130026657A1 (en) Semiconductor package and method of fabricating the same
US20150137338A1 (en) Semiconductor assembly and method of manufacturing the same
CN108615687A (zh) 整合屏蔽膜及天线的半导体封装件
US9953931B1 (en) Semiconductor device package and a method of manufacturing the same
TW200933765A (en) Integrated circuit package system for shielding electromagnetic interference
CN102244069B (zh) 具有凹部的半导体结构及其制造方法
CN105990268B (zh) 电子封装结构及其制法
KR20170055937A (ko) 반도체 패키지 및 그 제조 방법
CN105514086B (zh) 半导体封装件及其制造方法
KR100611291B1 (ko) 회로 장치, 회로 모듈 및 회로 장치의 제조 방법
US8872329B1 (en) Extended landing pad substrate package structure and method
US11183466B2 (en) Semiconductor package including an electromagnetic shield and method of fabricating the same
CN102569242A (zh) 整合屏蔽膜的半导体封装件及其制造方法
US9171770B2 (en) Electronic device and manufacturing method thereof
KR20140079204A (ko) 반도체 패키지용 기판, 이를 이용한 반도체 패키지 및 그 제조 방법
CN102543970A (zh) 半导体封装件及其制造方法
CN101937901B (zh) 线路基板及其制作方法与封装结构

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20120104