CN108447776A - 半导体装置及其制造方法、集成阵列装置 - Google Patents

半导体装置及其制造方法、集成阵列装置 Download PDF

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Abstract

本公开提供了一种半导体装置及其制造方法、集成阵列装置，涉及半导体技术领域。该制造方法包括：提供衬底，该衬底具有主表面和在该主表面相反侧的背表面；在该衬底的主表面侧固定芯片，其中该芯片具有一个或多个焊盘；形成贯穿该衬底的导电通孔结构；在该衬底的背表面形成天线单元，该天线单元与该导电通孔结构电连接；以及形成将该一个或多个焊盘中的至少一个焊盘与该导电通孔结构电连接的第一连接件。本公开实现了将芯片与天线单元集成在一个衬底上。由于天线单元位于衬底的背表面上，因此，可以减小集成电路封装的尺寸。

Description

半导体装置及其制造方法、集成阵列装置
技术领域
本公开涉及半导体技术领域，特别涉及一种半导体装置及其制造方法、集成阵列装置。
背景技术
在相关的通信技术中，需要将几个用于通信技术的管芯集成在一起。为了在封装过程中方便实施键合引线工艺，在管芯上的焊盘的尺寸至少需要80μm×80μm。并且考虑到键合引线工艺对于焊盘间距的要求，GaAs pHEMT(p-High Electron MobilityTransistor，p型高电子迁移率晶体管)管芯的面积将变得不可接受。这导致射频开关支路部分的面积甚至小于所有焊盘的总面积，CMOS(Complementary Metal OxideSemiconductor，互补金属氧化物半导体)管芯上相应的焊盘也将占据大量的管芯面积，而且数目众多的键合引线也使得封装成本过于高昂。以GaAs工艺实现的射频功率放大器中，也有许多的焊盘用来与外部芯片连接。而且，由于需要将每个芯片都贴在基板上，使得芯片的封装厚度也不会太薄。
因此，采用相关技术将多个管芯进行集成封装的过程中，会导致焊盘所占的总面积较大，而且整个集成电路封装的面积也较大、芯片的封装厚度也比较厚等问题。再者，在相关技术中，管芯与天线没有实现集成封装，这会增大电路封装尺寸，而且增加成本。
发明内容
本公开的发明人发现上述相关技术中存在问题，并因此针对所述问题中的至少一个问题提出了一种新的技术方案。
根据本公开实施例的一个方面，提供了一种半导体装置的制造方法，包括：提供衬底，所述衬底具有主表面和在所述主表面相反侧的背表面；在所述衬底的主表面侧固定芯片，其中所述芯片具有一个或多个焊盘；形成贯穿所述衬底的导电通孔结构；在所述衬底的背表面上形成天线单元，所述天线单元与所述导电通孔结构电连接；以及形成将所述一个或多个焊盘中的至少一个焊盘与所述导电通孔结构电连接的第一连接件。
可选地，在所述衬底的主表面侧固定芯片的步骤包括：从所述衬底的主表面刻蚀所述衬底以在所述衬底中形成一个或多个开口；以及将芯片固定在所述开口中。
可选地，通过固定层将所述芯片固定在所述开口中。
可选地，所述固定层包括：在所述芯片与所述开口的底部之间的第一固定层，以及在所述芯片与所述开口的侧壁之间的第二固定层；通过固定层将所述芯片固定在所述开口中的步骤包括：利用所述第一固定层将所述芯片与所述开口的底部粘结，其中所述芯片与所述开口的侧壁形成间隙；以及将所述第二固定层形成在所述间隙内以将所述芯片与所述开口的侧壁粘结。
可选地，在所述衬底中形成多个开口的情况下，在每个所述开口中固定一个芯片，所述第一连接件与所述多个开口的至少一个中的芯片连接。
可选地，所述制造方法还包括：形成将所述多个开口中的芯片电连接的第二连接件。
可选地，所述焊盘包括：用于连接外部电路的第一焊盘和用于连接所述芯片的第二焊盘；其中，所述芯片的一部分第二焊盘与所述第一连接件连接，所述芯片的另一部分第二焊盘与所述第二连接件连接。
可选地，所述制造方法还包括：在所述第一焊盘上形成凸出部。
可选地，所述芯片的上表面与所述衬底的主表面齐平。
根据本公开实施例的另一个方面，提供了一种半导体装置，包括：衬底，所述衬底具有主表面和在所述主表面相反侧的背表面；在所述衬底的主表面侧的芯片，所述芯片具有一个或多个焊盘；贯穿所述衬底的导电通孔结构；在所述衬底的背表面上的天线单元，所述天线单元与所述导电通孔结构电连接；以及将所述一个或多个焊盘中的至少一个焊盘与所述导电通孔结构电连接的第一连接件。
可选地，所述半导体装置还包括：在所述主表面侧的在所述衬底中的一个或多个开口，其中，所述芯片固定在所述开口中。
可选地，所述半导体装置还包括：将所述芯片固定在所述开口中的固定层。
可选地，所述固定层包括：在所述芯片与所述开口的底部之间的第一固定层，以及在所述芯片与所述开口的侧壁之间的第二固定层。
可选地，在所述衬底中形成有多个开口的情况下，在每个所述开口中固定一个芯片，所述第一连接件与所述多个开口的至少一个中的芯片连接。
可选地，所述半导体装置还包括：将所述多个开口中的芯片电连接的第二连接件。
可选地，所述焊盘包括：用于连接外部电路的第一焊盘和用于连接所述芯片的第二焊盘；其中，所述芯片的一部分第二焊盘与所述第一连接件连接，所述芯片的另一部分第二焊盘与所述第二连接件连接。
可选地，所述半导体装置还包括：在所述第一焊盘上的凸出部。
根据本公开实施例的另一个方面，提供了一种集成阵列装置，包括：由多个如前所述的半导体装置组成的半导体阵列。
在上述半导体装置的制造方法中，在衬底的主表面侧固定了芯片，在衬底的背表面形成天线单元，并通过形成贯穿衬底的导电通孔结构将芯片与天线单元电连接。该制造方法实现了将芯片与天线单元集成在一个衬底上。由于天线单元位于衬底的背表面上，因此，可以减小集成电路封装的尺寸。
进一步地，通过在衬底中形成开口，然后将芯片固定在开口中，从而可以减小集成电路封装的厚度。此外，上述制造方法还可以减小集成电路封装的面积。
通过以下参照附图对本公开的示例性实施例的详细描述，本公开的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本公开的实施例，并且连同说明书一起用于解释本公开的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本公开，其中：
图1是示意性地示出相关技术中的无线通信移动终端的射频前端架构图；
图2是示意性地示出相关技术中的第五代通信系统的通信终端的架构图；
图3是示意性地示出相关技术中的用于多模多频移动通信终端的架构图；
图4是示意性地示出根据本公开一些实施例的半导体装置的制造方法的流程图；
图5A是示意性地示出根据本公开一些实施例的半导体装置的制造过程中一个阶段的结构的顶视图；
图5B是示意性地示出沿着图5A中的线A-A’截取的结构的截面图；
图6A是示意性地示出根据本公开一些实施例的半导体装置的制造过程中另一个阶段的结构的顶视图；
图6B是示意性地示出沿着图6A中的线B-B’截取的结构的截面图；
图7A是示意性地示出根据本公开一些实施例的半导体装置的制造过程中另一个阶段的结构的顶视图；
图7B是示意性地示出沿着图7A中的线C-C’截取的结构的截面图；
图8A是示意性地示出根据本公开一些实施例的半导体装置的制造过程中另一个阶段的结构的顶视图；
图8B是示意性地示出沿着图8A中的线D-D’截取的结构的截面图；
图9A是示意性地示出根据本公开一些实施例的半导体装置的制造过程中另一个阶段的结构的顶视图；
图9B是示意性地示出沿着图9A中的线E-E’截取的结构的截面图；
图10A是示意性地示出根据本公开一些实施例的半导体装置的制造过程中另一个阶段的结构的顶视图；
图10B是示意性地示出沿着图10A中的线F-F’截取的结构的截面图；
图11A是示意性地示出根据本公开一些实施例的半导体装置的制造过程中另一个阶段的结构的顶视图；
图11B是示意性地示出沿着图11A中的线G-G’截取的结构的截面图；
图12A是示意性地示出根据本公开一些实施例的半导体装置的制造过程中另一个阶段的结构的顶视图；
图12B是示意性地示出沿着图12A中的线H-H’截取的结构的截面图；
图13是示意性地示出根据本公开一些实施例的集成阵列装置的结构图。
应当明白，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。此外，相同或类似的参考标号表示相同或类似的构件。
具体实施方式
现在将参照附图来详细描述本公开的各种示例性实施例。对示例性实施例的描述仅仅是说明性的，决不作为对本公开及其应用或使用的任何限制。本公开可以以许多不同的形式实现，不限于这里所述的实施例。提供这些实施例是为了使本公开透彻且完整，并且向本领域技术人员充分表达本公开的范围。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、材料的组分、数字表达式和数值应被解释为仅仅是示例性的，而不是作为限制。
本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的部分。“包括”或者“包含”等类似的词语意指在该词前的要素涵盖在该词后列举的要素，并不排除也涵盖其他要素的可能。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
在本公开中，当描述到特定器件位于第一器件和第二器件之间时，在该特定器件与第一器件或第二器件之间可以存在居间器件，也可以不存在居间器件。当描述到特定器件连接其它器件时，该特定器件可以与所述其它器件直接连接而不具有居间器件，也可以不与所述其它器件直接连接而具有居间器件。
本公开使用的所有术语(包括技术术语或者科学术语)与本公开所属领域的普通技术人员理解的含义相同，除非另外特别定义。还应当理解，在诸如通用字典中定义的术语应当被解释为具有与它们在相关技术的上下文中的含义相一致的含义，而不应用理想化或极度形式化的意义来解释，除非这里明确地这样定义。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。
随着无线移动通信系统所支持的模式及频段的不断增加，当前无线通信移动终端的射频前端架构也变得越来越复杂。
图1是示意性地示出相关技术中的无线通信移动终端的射频前端架构图。该图1示出了一个支持第二代(2G)、第三代(3G)、第四代(4G)多模式以及各个模式中多个频段的无线通信移动终端的射频前端架构。
如图1所示，该移动终端的射频前端包括射频收发信机芯片108。该射频收发信机芯片108用于将基带芯片产生的射频信号发送到对应的功率放大器芯片以及对接收到的射频信号进行处理。
如图1所示，该射频前端还包括2G功率放大器芯片107、3G/4G单频功率放大器芯片105和3G/4G多模多频功率放大器芯片106。这些芯片都对从射频收发信机芯片108所发送来的射频信号进行功率放大。
如图1所示，该射频前端还包括一系列双工器芯片104。每一个FDD(FrequencyDivision Duplexing，频分双工)模式的频段都需要一个对应的双工器芯片来进行发射和接收信号的分离。
如图1所示，该射频前端还包括集成了低通滤波器(Low Pass Filter，简称为LPF)的单刀多掷射频天线开关芯片103，用于将多个射频功率放大器的输出信号以及多路从天线接收到的射频信号进行分路分离，以使得多个射频发射通路及多个射频接收通路可以共享同一个主天线101。该单刀多掷射频天线开关芯片103中通常都集成两个低通滤波器，分别用于滤除2G高频段(1710-1910MHz)射频功率放大器的谐波及2G低频段(820-920MHz)射频功率放大器的谐波。
如图1所示，该射频前端还包括连接在主天线101与单刀多掷射频天线开关芯片103之间的天线匹配调谐芯片102。该天线匹配调谐芯片102用于对天线阻抗匹配进行实时调节以保证良好的天线阻抗匹配。
如图1所示，该射频前端还包括分集射频天线开关芯片111。该分集射频天线开关芯片111用于对从分集天线112上接收到的射频信号进行分路分离。
如图1所示，该射频前端还包括一系列滤波器芯片110。该滤波器芯片110用于对分集射频天线开关芯片111输出的各路射频信号进行滤波。滤波器芯片110的输出信号又通过接收通路开关芯片109发送到射频收发信机芯片108的相应接收端口。
第五代通信系统是新一代通信技术发展的主要方向，是未来新一代信息技术设施的重要组成部分。与第四代通信系统相比，第五代通信系统不仅将进一步提升用户的网络体验，同时还将满足未来万物互联的应用需求。
图2是示意性地示出相关技术中的第五代通信系统的通信终端的架构图。如图2所示，该通信终端包括射频前端部分210。该射频前端部分210主要包括发射部分212和接收部分214。该发射部分212由阵列天线及射频功率放大器(Power Amplifier，简称为PA)组成。该接收部分214由阵列天线及低噪声放大器(Low Noise Amplifier，简称为LNA)组成。接收和发送相关的阵列天线可以复用。如图2所示，该通信终端还包括基带处理部分220。该基带处理部分220包含移相器、混频器、数模转换单元(Digital to Analog Converter，简称为DAC)、模数转换单元(Analog to Digital Converter，简称为ADC)以及相关控制单元。第五代通信系统对设计要求将大大提高。
图3是示意性地示出相关技术中的用于多模多频移动通信终端的架构图。
如图3所示，该无线通信移动终端可以包括天线单元(Antenna)301、控制单元(Controller)302、开关单元(Switch)303、滤波器(Filter)304、射频功率放大器305，低噪声放大器306和基带处理单元(Baseband)307。该开关单元303连接到控制单元302和滤波器304。开关单元303在芯片外部与天线单元301连接。一方面，基带处理单元307处理可以将需要发送的信号传送给射频功率放大器305，再通过滤波器304传送给开关单元303。开关单元303将信号发送给天线单元301，实现信号的发射。另一方面，天线单元301可以接收到信号，通过滤波器304传送给低噪声放大器306，然后传送给基带处理单元307，从而实现信号的接收。
在相关技术的无线通信移动终端的射频功率放大器芯片中，开关单元主要采用SOI(Silicon on Insulator，绝缘体上硅)工艺或GaAs pHEMT工艺制造。特别地，由于SOI工艺具有与CMOS工艺的良好兼容性、可集成MIPI(Mobile Industry Processor Interface，移动产业处理器接口)接口电路和控制器电路和成本低廉的优势，因此SOI工艺已经成为射频开关芯片的主流半导体工艺。GaAs pHEMT工艺由于其优异的物理特性，使基于GaAspHEMT工艺的射频开关芯片具有更为优良的射频性能。然而由于GaAs pHEMT工艺中不能集成MIPI接口电路和控制器电路，使得GaAs pHEMT工艺在射频开关领域的占有率已经日趋减少。无论是采用SOI工艺还是GaAs pHEMT工艺，射频开关电路都是基于叠层晶体管结构工艺来实现。
由于功率放大器需要承受大的电压摆幅，因此功率放大器部分主要采用基于GaAs工艺的HBT(Heterojunction Bipolar Transistor，异质结双极晶体管)、pHEMT等实现。滤波器部分主要采用分立电感、电容来实现，或者基于IPD(Integrated ProductDevelopment，集成产品开发)工艺以声表面波(Surface Acoustic Wave，简称为SAW)滤波器、体声波(Bulk Acoustic Wave，简称为BAW)滤波器、薄膜体声波谐振(Film BulkAcoustic Resonator，简称为FBAR)滤波器等实现。低噪声放大器部分主要采用pHEMT工艺或者SOI工艺来实现。基带处理芯片可以采用CMOS工艺来实现。
采用系统级封装(System-in-Package，简称为SIP)方式可以在一颗芯片中集成一颗实现射频开关功能的SOI管芯或者pHEMT管芯、一颗实现MIPI接口及控制器功能的CMOS管芯、一颗实现功率放大功能的GaAs管芯、一颗实现滤波功能的IPD管芯和一颗实现基带处理管芯。由于需要至少5颗管芯上都制造相当多数目的焊盘(Pad)，通过键合引线的方式连接或者采用倒扣的方式在基板上进行走线连接，这不仅使得五颗管芯的面积都显著增大，也使得封装成本急剧上升。譬如，如果用GaAs pHEMT工艺实现一个SP16T射频开关管芯，管芯上每一个开关支路都至少需要1个射频输入端口、2个控制端口、以及管芯上的射频输出端口和接地端口，使得其管芯上需要制造至少50个焊盘。其中32个控制端口焊盘需要通过键合引线的方式或者倒扣走线的方式连接到CMOS管芯的相应焊盘之上。
在相关技术中，为了在封装过程中方便实施键合引线工艺，在管芯上的焊盘的尺寸至少需要80μm×80μm。并且考虑到键合引线工艺对于焊盘间距的要求，GaAs pHEMT管芯的面积将变得不可接受。这导致射频开关支路部分的面积甚至小于所有焊盘的总面积，CMOS管芯上相应的焊盘也将占据大量的管芯面积，而且数目众多的键合引线也使得封装成本过于高昂。以GaAs工艺实现的射频功率放大器中，也有许多的焊盘用来于外部芯片连接。同时，由于需要将每颗芯片都贴在基板上，使得芯片的封装厚度也不会太薄。
因此，采用相关技术将多个管芯进行集成封装的过程中，会导致焊盘所占的总面积较大，而且整个集成电路封装的面积也较大、芯片的封装厚度也比较厚等问题。再者，在相关技术中，当需要将管芯与天线电连接时，会增大集成电路封装的尺寸，降低集成电路封装的集成度，而且增加了成本。
为了解决上述问题中的至少一个问题，本公开的实施例提供了一种半导体装置的制造方法。下面结合附图详细描述根据本公开一些实施例的半导体装置的制造方法。
图4是示意性地示出根据本公开一些实施例的半导体装置的制造方法的流程图。该制造方法可以包括步骤S402至S410。
在步骤S402，提供衬底，该衬底具有主表面和在该主表面相反侧的背表面。
例如，该衬底可以包括硅晶圆(例如高阻硅)、已经形成了芯片或集成电路结构的衬底、已经形成了层结构的衬底、或者其他形式的衬底(例如SOI等)。该衬底具有主表面和背表面，其中该主表面与该背表面相对。例如，可以将晶圆的一侧表面作为主表面，晶圆的另一个与该主表面相反的一侧表面作为背表面。又例如，可以将衬底的具有芯片结构、集成电路结构或层结构的一侧表面作为主表面，衬底的另一个与该主表面相反的一侧表面作为背表面。
在步骤S404，在衬底的主表面侧固定芯片，其中该芯片具有一个或多个焊盘。
在本公开的一些实施例中，该步骤S404可以包括：从衬底的主表面刻蚀该衬底以在该衬底中形成一个或多个开口；以及将芯片固定在开口中。例如，在衬底中形成多个开口的情况下，可以在每个开口中固定一个芯片。这样在衬底的主表面侧可以固定多个芯片。每个芯片可以具有一个或多个焊盘。通过在衬底中形成开口，然后将芯片固定在开口中，可以减小芯片封装后的结构厚度。
在一些实施例中，可以通过固定层将芯片固定在开口中。
例如，该固定层可以包括：在芯片与开口的底部之间的第一固定层，以及在芯片与开口的侧壁之间的第二固定层。可选地，该通过固定层将芯片固定在开口中的步骤可以包括：利用第一固定层将芯片与开口的底部粘结。其中该芯片与该开口的侧壁形成间隙。可选地，该通过固定层将芯片固定在开口中的步骤还可以包括：(例如通过涂覆工艺)将第二固定层形成在所述间隙内以将芯片与开口的侧壁粘结。
又例如，也可以(例如通过涂覆或沉积工艺)直接在开口的底部和侧壁上形成固定层，然后利用该固定层将芯片与开口的底部和侧壁粘结。
在上述实施例中，通过将芯片与开口的底部和侧壁均粘结，可以使得芯片被粘结的比较牢固。
在另一些实施例中，也可以只在开口的底部或侧壁上形成固定层，利用固定层将芯片与该开口的底部或侧壁粘结。
在本公开的另一些实施例中，该步骤S404步骤可以包括：在衬底的主表面上固定芯片。例如，可以直接将芯片粘结在衬底的主表面上。
在步骤S406，形成贯穿衬底的导电通孔结构。
在一些实施例中，该步骤S406可以包括：刻蚀衬底以形成贯穿该衬底的通孔；以及在该通孔中形成导电材料层，从而形成导电通孔结构。例如，可以在通孔的侧壁上形成导电材料层，或者形成填充该通孔的导电材料层。例如，该导电材料层可以包括金属等。在该实施例中，形成了贯穿衬底的导电通孔结构。该导电通孔结构可以包括贯穿衬底的通孔和在通孔中的导电材料层。例如，该导电通孔结构可以是TSV(Through Silicon Via，硅通孔)。
在步骤S408，在衬底的背表面上形成天线单元，该天线单元与导电通孔结构电连接。
例如，可以在衬底的背表面上形成天线单元，该天线单元覆盖导电通孔结构的在衬底背表面侧的一端，这样天线单元直接与导电通孔结构电连接。又例如，天线单元也可以不覆盖导电通孔结构的在衬底背表面侧的一端，而是可以通过形成连接件的方式将天线单元与通孔导电结构电连接。
在步骤S410，形成将所述一个或多个焊盘中的至少一个焊盘与导电通孔结构电连接的第一连接件。
在一些实施例中，在衬底中形成多个开口的情况下，在每个开口中固定一个芯片，该第一连接件与所述多个开口的至少一个中的芯片连接。例如，在衬底中固定了多个芯片的情况下，可以通过形成第一连接件将其中一个芯片上的一个焊盘与导电通孔结构电连接。因此，通过第一连接件可以实现将需要与天线单元电连接的芯片与该天线单元电连接。
至此，提供了根据本公开一些实施例的半导体装置的制造方法。在制造方法中，在衬底的主表面侧固定了芯片，在衬底的背表面形成天线单元，并通过形成贯穿衬底的导电通孔结构将芯片与天线单元电连接。该制造方法实现了将芯片与天线单元集成在一个衬底上。由于天线单元位于衬底的背表面上，因此，可以减小集成电路封装的尺寸(例如面积)。
进一步地，通过在衬底中形成开口，然后将芯片固定在开口中，从而可以减小集成电路封装的厚度。此外，本公开实施例的制造方法还可以减小集成电路封装的面积。
图5A-图5B、图6A-图6B、图7A-图7B、图8A-图8B、图9A-图9B、图10A-图10B、图11A-图11B以及图12A-图12B是示意性地示出根据本公开一些实施例的半导体装置的制造方法的若干阶段的结构的示意图(顶视图或截面图)。下面结合这些附图详细描述根据本公开一些实施例的半导体装置的制造过程。
首先，如图5A和图5B所示，提供衬底501。该衬底501具有主表面5011和在该主表面5011相反侧的背表面5012。例如，如图5A所示，该衬底可以是基于CMOS工艺或者SOI工艺的衬底(例如，直径为8英寸或12英寸的高阻硅晶圆，其电阻率可以高于1000ohm·cm)。该衬底501可以是已经形成了初始芯片502的衬底。例如该初始芯片可以是具有控制功能和/或射频功率驱动级功能的管芯。该初始芯片502具有用于连接外部电路的第一焊盘5031和用于连接其他内部芯片的第二焊盘5032。例如，该第一焊盘5031的尺寸可以为80μm×80μm，可以采用倒扣的方式引出。例如，该第二焊盘5032的尺寸可以小于或等于40μm×40μm。
在一些实施例中，初始芯片502可以是基于CMOS或SOI工艺的芯片。例如，该初始芯片可以包括控制部分、射频功率放大器的驱动级电路、开关电路、电源跟踪电路、包络跟踪电路、直流-直流(DC-DC)电路、模数转换电路和数模转换电路中的至少一种。
需要说明的是，虽然图5A示出了已经形成了芯片的衬底，但是本领域技术人员应该明白，这里的衬底也可以是没有形成芯片的衬底。因此，本公开的范围并不仅限于此。
接下来，如图6A和图6B所示，从衬底501的主表面5011刻蚀该衬底501以在该衬底501中形成一个或多个开口，例如形成了第一开口511、第二开口512和第三开口513。这些开口的大小及深度可以与所放入芯片的大小相关。可以设计这些开口的大小及深度从而使得芯片能够被放入这些开口中，而且可以使得芯片的上表面与衬底的主表面齐平。
接下来，如图7A和图7B所示，例如可以通过涂覆或沉积等工艺在开口511、512和513的底部形成第一固定层521。例如，该第一固定层521的材料可以包括导热胶和金属材料中的至少一种。该金属材料可以包括金、银、铜、铁、镍、钯和锡等中的至少一种。该第一固定层的厚度可以小于10μm，例如可以为3μm。
接下来，如图8A和图8B所示，将第一芯片531放入第一开口511中，将第二芯片532放入第二开口512中，将第三芯片533放入第三开口513中，利用第一固定层521将芯片与相应开口的底部粘结。即，在每个开口中固定一个芯片。
在一些实施例中，这些芯片(例如，第一芯片531、第二芯片532和/或第三芯片533)可以是不同于(或者称为“异质于”)CMOS或SOI工艺的裸芯片。例如，这些芯片可以包括基于GaAs HBT工艺、GaAspHEMT工艺或者GaN工艺的射频功率放大器，基于GaAs pHEMT工艺的低噪声放大器，基于GaAs pHEMT工艺的开关单元，以及基于IPD工艺的滤波器(例如声表面波滤波器、体声波滤波器或薄膜体声波滤波器)等中的至少一个。
如图8A和图8B所示，每个芯片具有一个或多个焊盘。该焊盘可以包括：用于连接外部电路的第一焊盘5031和用于连接芯片(其他芯片)的第二焊盘5032。例如，该第一焊盘5031的尺寸可以为80μm×80μm。例如，该第二焊盘5032的尺寸可以小于或等于40μm×40μm。在该实施例中，第一焊盘可以用于连接外部电路，第二焊盘可以用于不同芯片之间的互连。
在一些实施例中，如图8B所示，每个芯片与相应开口的侧壁形成间隙540。例如，该间隙540的宽度可以大于或等于1μm，这样方便芯片被放入开口中。
在一些实施例中，如图8B所示，芯片的上表面与衬底的主表面5011齐平。这样有利于后续步骤中在比较平坦的表面上方便地形成连接件。需要说明的是，这里的“齐平”包括但不限于绝对的齐平，而是可以存在一定范围内的偏差。例如该偏差可以不超过20μm。当然，本公开的范围并不限于此，该偏差也可以是其他范围，可以根据实际情况而确定。
接下来，如图9A和图9B所示，例如通过涂覆工艺将第二固定层522形成在间隙540内以将芯片与开口的侧壁粘结。例如可以将第二固定层涂覆在间隙开口位置，使得该第二固定层能够渗入到该间隙内，从而实现将第二固定层形成在该间隙内以将芯片与开口的侧壁粘结。该第二固定层522的材料可以包括导热胶和金属材料中的至少一种。该金属材料可以包括金、银、铜、铁、镍、钯和锡等中的至少一种。
在上述实施例中，利于第一固定层和第二固定层可以将芯片牢固地粘在开口中。此外，第二固定层还可以进行互连或通过制作管脚的方式引出，从而可以增强芯片的散热性。
接下来，如图10A和图10B所示，形成贯穿衬底501的导电通孔结构550。例如，刻蚀衬底501以形成贯穿该衬底的通孔。然后，在该通孔中形成导电材料层，从而形成导电通孔结构。需要说明的是，通孔的位置、个数、大小与所需的设计相关。通孔内涂有导电材料层，该导电材料层可以包括金、银、铜、铁、镍、钯和锡等金属中的至少一种。该通孔可以是实心结构(即导电材料层完全填充通孔)，也可以是空心结构(即导电材料层形成在通孔的侧壁上而没有完全填充通孔)。
接下来，如图10B所示，在衬底501的背表面5012上形成天线单元560。该天线单元560与导电通孔结构550电连接。例如，该天线单元的材料可以包括金、银、铜、铁、镍、钯和锡等金属中的至少一种。该天线单元的形状可以为方形、矩形、圆形或不规则图形。当然，本领域技术人员应该明白，天线的个数、形状及材料等可以不受限制，可以根据实际需要来确定。
接下来，如图11A和图11B所示，形成将芯片的至少一个焊盘5032与导电通孔结构550电连接的第一连接件561，以及形成将多个开口中的芯片(例如第一芯片531、第二芯片532和第三芯片533)电连接的第二连接件562。该第二连接件562还可以将初始芯片502的第二焊盘与其他芯片(例如第二芯片532和第三芯片533)的第二焊盘电连接。如图11A和图11B所示，芯片的一部分第二焊盘5032与第一连接件561连接，芯片的另一部分第二焊盘5032与第二连接件562连接。这实现了多个芯片之间的互连以及芯片与天线单元之间的互连。
例如，该第一连接件561和该第二连接件562可以采用RDL(Re-Distribute Layer，再布线层)工艺方式形成。该RDL可以包括将芯片与芯片或者芯片与其他结构(例如导电通孔结构)互连的金属层。在本公开的实施例中，还可以形成与金属层配合应用的钝化材料层。例如，可以先在衬底和芯片上形成第一钝化材料层，并且刻蚀第一钝化材料层以露出焊盘。然后在第一钝化材料层上形成图案化的金属层，使得该金属层连接相应的焊盘。然后在该金属层上形成第二钝化材料层。即金属层夹在第一钝化材料层与第二钝化材料层之间。这里的钝化材料层可以起到保护芯片表面和绝缘的作用。
接下来，如图12A和图12B所示，在第一焊盘5031上形成凸出部570。该凸出部570可以包括锡球、铜凸柱或者铝凸柱等。该实施例中，通过在第一焊盘上形成凸出部，从而实现了采用倒扣的方式引出外接管脚的目的。
至此，提供了根据本公开另一些实施例的半导体装置的制造方法。在制造方法中，在衬底的主表面侧固定了多个芯片，在衬底的背表面形成天线单元，并通过形成第一连接件、第二连接件和贯穿衬底的导电通孔结构将芯片与天线单元电连接，以及将多个芯片之间互连。该制造方法实现了将多个芯片和天线单元集成在一个衬底上，可以实现高密度、微小型、低寄生和低成本等效果。由于天线单元位于衬底的背表面上，因此，可以减小集成电路封装的尺寸。而且，由于多个芯片均固定在衬底的开口中，从而可以减小整个集成电路封装的厚度。
在上面实施例的方法中，可以在具有基于CMOS或SOI工艺的芯片的衬底上固定异质于CMOS或SOI工艺的裸芯片，这实现了将通过不同工艺形成的芯片集成在一个衬底上的目的。当然，本公开的范围并不仅限于此。例如，也可以将基于CMOS或SOI工艺的裸芯片固定在上述衬底上，即可以将通过相同或相似工艺形成的芯片集成在一个衬底上。
在一些实施例中，衬底上的多个芯片(包括在衬底上形成的芯片和后续固定在衬底上的芯片)可以包括：具有射频开关功能的SOI管芯或pHEMT管芯、集成了MIPI接口及具有控制器功能的CMOS管芯、以及基于GaAs工艺的射频功率放大器管芯等。这样可以将这些管芯集成在一个衬底上。可以充分利用GaAs pHEMT射频开关的低成本、高性能特性，CMOS控制器的低成本、高集成度特性，以及GaAs工艺的高击穿电压和高电子迁移率特性的功能等。本公开实施例的制造方法可以实现将控制器部分、开关部分、射频功率放大器部分、低噪声放大器部分电气互连。
由上面所述的制造方法，还可以形成根据本公开一些实施例的半导体装置。例如，该半导体装置可以是集成了天线和至少一个芯片的半导体模块等。
如图12A和图12B所示，该半导体装置可以包括衬底501，该衬底501具有主表面5011和在该主表面5011相反侧的背表面5012。
如图12A和图12B所示，该半导体装置还可以包括在该衬底501的主表面侧的芯片，例如初始芯片502、第一芯片531、第二芯片532和第三芯片533等。例如，该初始芯片502可以是具有控制功能和/或射频功率驱动级功能的管芯，该第一芯片531可以是具有射频开关功能的pHEMT管芯，该第二芯片532可以是基于GaAs pHEMT工艺的低噪声放大器管芯，该第三芯片533可以是基于GaAs工艺的射频功率放大器管芯。需要说明的是，这里所述的“主表面侧”可以是指芯片位于衬底的从主表面向衬底内部延伸的开口中(如图12B所示)，也可以是指芯片位于衬底的主表面上(图中未示出)。
如图12A和图12B所示，该芯片可以具有一个或多个焊盘。例如，该焊盘可以包括：用于连接外部电路的第一焊盘5031和用于连接芯片的第二焊盘5032。
如图12A和图12B所示，该半导体装置还可以包括贯穿衬底501的导电通孔结构550。例如，该导电通孔结构550可以包括贯穿衬底的通孔和在通孔中的导电材料层。该导电材料层可以包括金、银、铜、铁、镍、钯和锡等金属中的至少一种。
如图12A和图12B所示，该半导体装置还可以包括在衬底501的背表面5012上的天线单元560。该天线单元560与导电通孔结构550电连接。
如图12A和图12B所示，该半导体装置还可以包括将芯片的所述一个或多个焊盘中的至少一个焊盘与导电通孔结构550电连接的第一连接件561。例如，芯片(例如第一芯片531)的一部分第二焊盘5032与第一连接件561连接。例如，该第一连接件561可以将第一芯片531的一个第二焊盘5032与导电通孔结构550电连接。
在上述实施例的半导体装置中，在衬底上集成了芯片和天线，而且芯片在衬底的主表面侧，天线在衬底的背表面上。通过贯穿衬底的导电通孔结构将芯片与天线单元电连接。该半导体装置实现了将芯片与天线单元集成在一个衬底上。由于天线单元位于衬底的背表面上，省掉了额外的用于放置天线的空间，因此，可以减小集成电路封装的尺寸，实现了高密度、微小型和低寄生的效果。
在一些实施例中，如图12A和图12B所示，该半导体装置还可以包括在主表面侧的在衬底501中的一个或多个开口，例如第一开口511、第二开口512和第三开口513。所述芯片固定在开口中。例如，在衬底中形成有多个开口的情况下，在每个开口中固定一个芯片。第一连接件与所述多个开口的至少一个中的芯片连接。例如，第一芯片531固定在第一开口511中，第二芯片532固定在第二开口512中，第三芯片533固定在第三开口513中。第一连接件561与第一芯片531连接。通过将芯片固定在衬底的位于主表面侧的开口中，可以减小整个集成电路封装的厚度。通过将多个芯片固定在一个衬底上，可以减小集成电路封装的面积。
在一些实施例中，芯片的上表面与衬底的主表面齐平。例如，如图12B所示，第一芯片531和第二芯片532的上表面与衬底501的主表面5011齐平。
在一些实施例中，该半导体装置还可以包括将芯片固定在开口中的固定层。如图12A和图12B所示，该固定层可以包括：在芯片与开口的底部之间的第一固定层521，以及在芯片与开口的侧壁之间的第二固定层522。例如，芯片可以与开口的侧壁形成间隙540，该第二固定层位于该间隙540中。该第一固定层521或该第二固定层522的材料可以包括导热胶和金属材料中的至少一种。例如，该金属材料可以包括金、银、铜、铁、镍、钯和锡等中的至少一种。
在一些实施例中，如图12A所示，该半导体装置还可以包括将多个开口中的芯片电连接的第二连接件562。其中，芯片(例如初始芯片502、第一芯片531、第二芯片532或第三芯片533)的一部分第二焊盘5032与该第二连接件562连接。例如，该第一连接件561和该第二连接件562可以均为RDL。
在一些实施例中，如图12A和图12B所示，该半导体装置还可以包括在第一焊盘5031上的凸出部570。该凸出部570可以包括锡球、铜凸柱或者铝凸柱等。该凸出部570可以用于连接外部电路(图中未示出)。
在本公开的一些实施例中，所采用的芯片可以是扇出型芯片。由于扇出型芯片规模封装要求的管芯焊盘尺寸(通常小于40μm×40μm)远小于键合引线封装要求的管芯焊盘尺寸，并且扇出型芯片规模封装中RDL金属层上的金属连接线的线宽线距(通常小于15μm/15μm)也远小于键合引线要求的引线间距，因此芯片之间的互连所占用的面积很小，从而也使得开关管芯与射频功率放大器管芯的面积远小于采用键合线引线封装模式下的面积。因此，利用扇出型芯片规模封装的高密度再布线层特性，可以实现低成本、高性能的射频功率放大器芯片，具有良好的成本控制效应。
图13是示意性地示出根据本公开一些实施例的集成阵列装置的结构图。例如，该集成阵列装置可以应用在相控阵天线或MIMO(Multiple-Input Multiple-Output，多输入多输出)系统中。
如图13所示，该集成阵列装置可以包括：由多个如前所述的半导体装置(例如图12A和图12B所示的半导体装置)组成的半导体阵列。图13示出了4×4个半导体装置(即A1～A16)组成的阵列。
这里，每个半导体装置可以作为一个半导体模块。每个半导体装置可以包括多个芯片和一个天线单元。在一些实施例中，可以将这些半导体装置固定在一起，从而组成阵列。在另一些实施例中，可以在一个衬底上分出4×4个区域，在每个区域上形成多个芯片和一个天线，这样也可以组成阵列。
例如，每个半导体装置可以是基于CMOS工艺或者SOI工艺的异质集成射频前端模块。每个模块可以包含多个芯片。例如每个模块可以包含：基于SOI或GaAs pHEMT工艺的射频开关芯片，基于GaAsHBT工艺或GaAs pHEMT工艺或GaN工艺的射频功率放大器，基于IPD工艺的声表面波、体声波或薄膜体声波的滤波器，基于SOI工艺或GaAs pHEMT工艺的低噪声放大器，以及基于CMOS工艺的基带处理器等。
本领域技术人员应该明白，图13所示出的4×4阵列仅是示例性的，本公开实施例的范围并不仅限于此。例如，本公开实施例的集成阵列装置可以包括由n×m个如前所述的半导体装置组成的半导体阵列，其中，n和m均为正整数。可选地，该集成阵列装置可以包括由n×n个如前所述的半导体装置组成的半导体阵列。
在一些实施例中，如图13所示，在上述半导体阵列中，同一行的相邻的半导体装置之间的间隔距离a可以为该集成阵列装置的工作波长的1/2(二分之一)。在一些实施例中，如图13所示，在上述半导体阵列中，同一列的相邻的半导体装置之间的间隔距离b可以为该集成阵列装置的工作波长的1/2。这可以提高集成阵列装置的工作性能。当然，距离a和b的长度可以不限于这里所公开的工作波长的1/2。需要说明的是，上述距离a和b可以相同，也可以不同。例如，a和b可以按照已知的密度加权稀疏阵列的计算方法进行相关的设计。
至此，已经详细描述了本公开的各实施例。为了避免遮蔽本公开的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
虽然已经通过示例对本公开的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本公开的范围。本领域的技术人员应该理解，可在不脱离本公开的范围和精神的情况下，对以上实施例进行修改或者对部分技术特征进行等同替换。本公开的范围由所附权利要求来限定。

Claims (18)

1.一种半导体装置的制造方法，包括：
提供衬底，所述衬底具有主表面和在所述主表面相反侧的背表面；
在所述衬底的主表面侧固定芯片，其中所述芯片具有一个或多个焊盘；
形成贯穿所述衬底的导电通孔结构；
在所述衬底的背表面上形成天线单元，所述天线单元与所述导电通孔结构电连接；以及
形成将所述一个或多个焊盘中的至少一个焊盘与所述导电通孔结构电连接的第一连接件。
2.根据权利要求1所述的制造方法，其中，在所述衬底的主表面侧固定芯片的步骤包括：
从所述衬底的主表面刻蚀所述衬底以在所述衬底中形成一个或多个开口；以及
将芯片固定在所述开口中。
3.根据权利要求2所述的制造方法，其中，
通过固定层将所述芯片固定在所述开口中。
4.根据权利要求3所述的制造方法，其中，
所述固定层包括：在所述芯片与所述开口的底部之间的第一固定层，以及在所述芯片与所述开口的侧壁之间的第二固定层；
通过固定层将所述芯片固定在所述开口中的步骤包括：
利用所述第一固定层将所述芯片与所述开口的底部粘结，其中所述芯片与所述开口的侧壁形成间隙；以及
将所述第二固定层形成在所述间隙内以将所述芯片与所述开口的侧壁粘结。
5.根据权利要求2所述的制造方法，其中，
在所述衬底中形成多个开口的情况下，在每个所述开口中固定一个芯片，所述第一连接件与所述多个开口的至少一个中的芯片连接。
6.根据权利要求5所述的制造方法，还包括：
形成将所述多个开口中的芯片电连接的第二连接件。
7.根据权利要求6所述的制造方法，其中，
所述焊盘包括：用于连接外部电路的第一焊盘和用于连接所述芯片的第二焊盘；
其中，所述芯片的一部分第二焊盘与所述第一连接件连接，所述芯片的另一部分第二焊盘与所述第二连接件连接。
8.根据权利要求7所述的制造方法，还包括：
在所述第一焊盘上形成凸出部。
9.根据权利要求2所述的制造方法，其中，
所述芯片的上表面与所述衬底的主表面齐平。
10.一种半导体装置，包括：
衬底，所述衬底具有主表面和在所述主表面相反侧的背表面；
在所述衬底的主表面侧的芯片，所述芯片具有一个或多个焊盘；
贯穿所述衬底的导电通孔结构；
在所述衬底的背表面上的天线单元，所述天线单元与所述导电通孔结构电连接；以及
将所述一个或多个焊盘中的至少一个焊盘与所述导电通孔结构电连接的第一连接件。
11.根据权利要求10所述的半导体装置，还包括：
在所述主表面侧的在所述衬底中的一个或多个开口，其中，所述芯片固定在所述开口中。
12.根据权利要求11所述的半导体装置，还包括：
将所述芯片固定在所述开口中的固定层。
13.根据权利要求12所述的半导体装置，其中，
所述固定层包括：在所述芯片与所述开口的底部之间的第一固定层，以及在所述芯片与所述开口的侧壁之间的第二固定层。
14.根据权利要求11所述的半导体装置，其中，
在所述衬底中形成有多个开口的情况下，在每个所述开口中固定一个芯片，所述第一连接件与所述多个开口的至少一个中的芯片连接。
15.根据权利要求14所述的半导体装置，还包括：
将所述多个开口中的芯片电连接的第二连接件。
16.根据权利要求15所述的半导体装置，其中，
所述焊盘包括：用于连接外部电路的第一焊盘和用于连接所述芯片的第二焊盘；
其中，所述芯片的一部分第二焊盘与所述第一连接件连接，所述芯片的另一部分第二焊盘与所述第二连接件连接。
17.根据权利要求16所述的半导体装置，还包括：
在所述第一焊盘上的凸出部。
18.一种集成阵列装置，包括：由多个如权利要求10至17任意一项所述的半导体装置组成的半导体阵列。
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