JP5763704B2 - 半導体集積回路 - Google Patents
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- H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
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- H01L2224/13147—Copper [Cu] as principal constituent
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- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
- H01L2224/171—Disposition
- H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
- H01L2224/17181—On opposite sides of the body
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73207—Bump and wire connectors
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- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
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- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/0651—Wire or wire-like electrical connections from device to substrate
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- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
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- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
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- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
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- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
- H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53242—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a noble metal, e.g. gold
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Description
図5は、本発明による半導体集積回路の別の実施形態の断面図を示す概略図であり、第1のチップ100は、HEMT MMIC103を含み、また、第2のチップ200は、HBT電力増幅器(PA)MMIC203を含んでいる。HEMT MMIC103は、GaAsで形成された基板110を有している。該HEMT MMICの基板110には、擬似格子整合型HEMT(pHEMT)121によって構成されたバイアス制御回路、スイッチ回路および論理回路から成る電子素子層120がある。該HEMT MMICは、HBT PAのバイアス条件を制御する回路、および/またはHBT PA内のRF信号経路を制御する回路として機能する。電子素子層120は、該素子群の絶縁および不動態化のための1つ以上のSiN層を含むことができる。HEMT MMICには、その表面に、PBOで形成された誘電体層130が絶縁層として堆積されている。該誘電体層は、約10μmの厚さでスピンコーティングされている。下にあるMMICへの電気的接続を形成するために、誘電体層の第1の面131から誘電体層の第2の面132を貫通する誘電体層130内に、PBOの感光性を用いたフォトリソグラフィ技術によって、複数の誘電体層ビアホール133が形成される。誘電体層130上には、約5μmの厚さを有する、Cuを主成分として形成された第1の金属層140が、スパッタTiW/Cuをシード金属に用いて電気めっきされる。第1の金属層140は、HBT PA MMICとの電気的接続のための複数の第1のパッド141を形成する。第1の金属層140は、互いに離れた接続ノードを有する2つのチップ間の電気的接続を形成することを可能にするために、pHEMT121と、コンデンサ122と、抵抗123とから成るHEMT MMICの能動領域の上方を横切って、第1のパッド141から誘電体層ビアホール133まで3次元的に伸びている。さらに、第1の金属層140は、該誘電体層ビアホール内に及んで、第1のパッド141の反対側の誘電体層ビアホールの端部に形成された第2の金属パッド151に接続している。この実施形態において、全ての第2の金属層は、Auを主成分として形成されている。そのため、第2の金属パッド151もAuを主成分として形成されている。第2の金属パッド151の各々はさらに、第2の金属層150を介して、HEMT MMIC内のpHEMT121、コンデンサ122または抵抗123に電気的に接続されている。Cu原子による素子の劣化を防ぐために、Cuと、HEMT MMIC内の素子群、特に、化合物半導体素子群との直接的な接触が回避されている。さらに、全ての第2の金属層は、Auを主成分として形成されているため、本質的には該電子素子層の形成である前工程を、Cuのプロセスなしで実行することができる。Cuのプロセスは、後工程で別に行われる。したがって、該電子素子層内の素子群のCuによる交差汚染が防止されて、回路性能における高い安定性および信頼性を得ることができる。第2のチップ200は、第1のチップ100の前面102に積層される。2つのチップ間の接続のために、第1のバンプ180が、HEMT MMIC103の第1のパッド141の各々に形成されている。第1のバンプ180は、その上部にSnAgはんだを用いたCu柱部とすることができる。第2のチップ200は、第1のチップ100の前面102に積層される。第2のチップ200は、GaAsで形成された基板210を有している。そして、第1のバンプ180の各々が、第2のチップ200の基板210の裏面の裏面金属層270によって形成された接触パッド271に接続される。各接触パッド271は、第2のチップのGaAs基板210内に形成された基板貫通ビアホール233内に伸びており、それによって、HBT PA MMIC内に形成されたHBT221、コンデンサ222または抵抗223に接続している。積層されたチップ群はひっくり返され、第2のチップ200は、バンプ280を用いたフリップチップ組み立てによりモジュール基板90に形成されたモジュールパッド91に接続される。
図6は、本発明による半導体集積回路の別の実施形態の断面図を示す概略図であり、第1のチップ100は、HEMT MMIC103を含み、また、第2のチップ200は、HEMT PA MMIC203を含んでいる。HEMT MMIC103は、バイアス制御回路と、スイッチ回路と、論理回路とで構成され、およびHEMT PA MMIC203のためのバイアス条件を制御するための回路、および/またはHEMT PA MMIC203におけるRF信号経路を制御する回路として機能する。この実施形態のデザインに関するその他の説明は、第2のチップ200のHBT PA MMICが、HEMT PA MMICに置き換わっていることを除いて、実施形態1の説明と同様である。
図7は、本発明による半導体集積回路の別の実施形態の断面図を示す概略図であり、第1のチップ100は、HEMT MMIC103を含み、また、第2のチップ200は、HBT PA MMIC203を含んでいる。第2のチップ200は、第1のチップ100の前面102に積層されており、および積層されたこれらのチップはひっくり返され、第2のチップ200は、ボンディングワイヤ204を介したワイヤボンディングによって、モジュール基板90上で組み立てられる。この実施形態のデザインに関するその他の説明は、実施形態1の説明と同様である。
図8は、本発明による半導体集積回路の別の実施形態の断面図を示す概略図であり、第1のチップ100は、HEMT MMIC103を含み、また、第2のチップ200は、別のHEMT PA MMIC203を含んでいる。第2のチップ200は、ボンディングワイヤ204を介したワイヤボンディングによって、モジュール基板90上で組み立てられる。この実施形態のデザインに関するその他の説明は、実施形態2に関する説明と同様である。
図9は、本発明による半導体集積回路の別の実施形態の断面図を示す概略図であり、第1のチップ100は、HEMT MMIC103を含み、また、第2のチップ200は、HBT PA MMIC203を含んでいる。HEMT MMIC103は、GaAsで形成された基板110を有し、およびスイッチ121と、コンデンサ122と、インダクタ124とで構成されている。該MMICは、最適な性能を維持するために、異なる出力電力および周波数に対して異なるバイアス条件で動作するHBT PA MMIC203内のHBTの出力におけるインピーダンス整合を実現するインピーダンスチューナーとして機能する。出力インピーダンスは、バイアス条件と動作周波数との関数であるため、動作条件の変化に従って良好なインピーダンス整合を維持するように、インピーダンスチューナーが導入されている。PBOで形成された誘電体層130が、HEMT MMIC103上に形成されている。スパイラルインダクタ124は、Cuで形成された第1の金属層140を用いて、誘電体層130上に形成されている。インダクタ124は、インピーダンスチューナー回路の一部として機能する。この実施形態において、モジュール基板90上のI/Oパッド91と、HEMT MMIC103内のノード(第2のパッド151のうちの1つ)との直接的な電気的接続が、HEMT MMIC103内の電子素子群の上方を横切って3次元的に伸び互いに離れた2つのノードを接続する第1の金属層140を用いて形成されている。この実施形態のその他の説明は、実施形態1の説明と同様である。
図10は、本発明による半導体集積回路の別の実施形態の断面図を示す概略図であり、第1のチップ100は、HEMT MMIC103を含み、また、第2のチップ200は、HBT PA MMIC203を含んでいる。HEMT MMIC103の説明は、実施形態5の説明と同様である。HBT PA MMIC203は、実施形態3におけるHBT PA MMIC203と同様のものである。しかし、PBO層230がHBT PA MMIC203の上に形成され、およびCuを主成分として形成された金属層240が、PBO層230上に形成されている。金属層240は、第1の金属層と見なされる。第1のチップ100のための金属の種類AuまたはCuに関するその他の説明は、第2のチップ200にも当てはまる。Cu金属層が、第1のチップ100および第2のチップ200の両方の前面に形成されているため、2つのチップ内における回路内のノードを異なる水平方向位置で接続するためのレイアウト設計には、より多くの自由度がある。第2のチップ200は、ボンディングワイヤ204を介したワイヤボンディングによって、モジュール基板90上で組み立てられる。
図11は、本発明による半導体集積回路の別の実施形態の断面図を示す概略図であり、第1のチップ100は、HBT PA MMIC103を含み、また、第2のチップ200は、化合物半導体チップ以外の電子チップである。この実施形態における第2のチップ200は、バイアス制御回路と、スイッチ回路と、論理回路とで構成されるSi CMOS ICであり、およびHBT PA MMIC103のバイアス条件を制御するための制御回路として機能する。PBOで形成された誘電体層130、Cuで形成された第1の金属層140、およびCu/はんだで形成された複数のバンプ180が、HBT PA MMIC103上に連続的に形成されている。第1のパッド141を、誘電体層ビアホール133かまたは、該ボンディングワイヤが接続される別の第1のパッド141に接続する第1の金属層140は、HBT MMIC103内の素子の能動領域の上方を横切って3次元的に形成され、および互いに離れた位置で2つのチップのノードを接続する。HBT PA MMICへの電気的接続は、少なくとも1つの第2の金属層で形成された複数の第2のパッドによって形成されている。この実施形態において、HBT121および他の電子素子122および123への接続を形成するかまたは、第2のパッド151および第3のパッド161を形成する、少なくとも1つの第2の金属層は、Auを主成分として形成されているため、Cu金属層を、HBT PA MMIC内の素子群から離れて保持することができる。したがって、Cu原子によるHBT MMIC内の素子群の劣化を防ぐことができる。HBT PA MMIC103とモジュール基板90との接続は、ボンディングワイヤ104を介したワイヤボンディングによって、および/または第4の金属層170を介した基板110内の基板貫通ビアホール113によって形成される。
図12は、本発明による半導体集積回路の別の実施形態の断面図を示す概略図であり、第1のチップ100は、HBT PA MMIC103を含み、また、第2のチップ200は、HBT PA MMIC103のバイアス制御のためのSi CMOSICである。第1のチップ100はひっくり返され、また、第2のチップ200は、第1のチップ100の裏面101に積層される。2つのチップ間の電気的接続は、各々が基板110の裏面の第3の金属層170によって形成された第4のパッド171に形成されている。第4のパッドの各々は、基板貫通ビアホール113を介して第3のパッド161に、それから電子素子層120内の電子素子および第2のパッド151に電気的に接続され、それらは全て少なくとも1つの第2の金属層150によって形成されている。この実施形態において、少なくとも1つの第2の金属層150は全て、実施形態7と同様にAuで形成され、それによって、化合物半導体素子とCuの汚染が防止される。Cuを主成分として形成された第1の金属層140は、PBOで形成された誘電体層130上に形成されている。第1の金属層140は、モジュール基板90への電気的接続に用いることのできる第1のパッド141を形成している。誘電体層130は、誘電体層130を貫通する複数の誘電体層ビアホール133を有している。第1の金属層140は、基板110の裏面の第4のパッド171のうちの1つと、モジュール基板90上のI/Oパッド91との間の電気的接続を異なる水平方向位置に形成するように、誘電体層ビアホール133から、モジュール基板90上のI/Oパッド91のうちの1つに接続された第1のパッド141まで、HBT MMIC内の素子の能動領域の上方を横切って3次元的に伸びている。第1のチップ100は、第1のパッド141の上に、および誘電体層ビアホール133を介してHBT121のエミッタ層の上にバンプ180が形成された状態で、モジュール基板90上でフリップチップ組み立てにより組み立てられている。
図13は、本発明による半導体集積回路の別の実施形態の断面図を示す概略図であり、第1のチップ100は、HBT PA MMIC103を含み、また、第2のチップ200は、集積受動素子(integrated passive devices:IPD)またはフィルタを含んでいる。該集積受動素子は、ガラス、シリコン、または、GaAs等の化合物半導体で形成された基板上に形成することができる。IPDは、フィルタ、インピーダンス整合回路等として機能する。また、第2のチップ200は、表面弾性波フィルタおよびバルク弾性波フィルタ、薄膜バルク弾性波フィルタ等の音響フィルタを含むことができ、およびSi等の基板上に作り込むことができる。第2のチップ200は、第1のチップ100の前面102に積層される。第1のチップの製造プロセスの説明は、実施形態7の説明と同様である。
図14は、本発明による半導体集積回路の別の実施形態の断面図を示す概略図である。この実施形態のデザインは、第1のチップ100内のHBT PA MMICがHEMT PA MMIC103に置き換わっていることを除いて、実施形態9のデザインと同様である。
図15は、本発明による半導体集積回路の別の実施形態の断面図を示す概略図である。この実施形態のデザインは、第1のチップ100が、実施形態8で説明したようなモジュール基板90上で組み立てられるフリップチップであることを除いて、実施形態9のデザインと同様である。
図16は、本発明による半導体集積回路の別の実施形態の断面図を示す概略図である。この実施形態のデザインは、第1のチップ100内のHBT PA MMICが、HEMT PA MMIC103に置き換わっていることを除いて、実施形態11のデザインと同様である。
図17は、多数の積層チップを含む、本発明による半導体集積回路の別の実施形態の断面図を示す概略図である。この実施形態において、該半導体集積回路は、HBT PA MMIC103を含む第1のチップ100と、インピーダンス整合回路(集積受動素子)およびバイアス制御回路を含む第2のチップ200と、アンテナスイッチ回路を含む第3のチップ300と、フィルタを含む第4のチップ400とを備えている。第2のチップ200は、第1のチップ100の裏面101に積層され、第3のチップ300は、第2のチップ200に積層され、および第4のチップ400は、第3のチップ300に積層されている。HBT PA MMIC103の製造プロセスの説明は、実施形態8の場合の説明と同様である。モジュール基板90への接続は、第1のチップ100の前面102に形成されたバンプ180によって、およびフィルタチップ400に形成されたボンディングワイヤ404を介したワイヤボンディングによって形成されている。
図18は、本発明に対する別の参考的な態様に係る半導体集積回路の断面図を示す概略図であり、第1のチップ100は、HBT PA MMIC103を含み、また、第2のチップ200は、電子チップである。第1のチップ100は、ひっくり返され、およびモジュール基板90上で組み立てられるフリップチップである。第2のチップ200は、ひっくり返された第1のチップ100の裏面102に積層されている。第2のチップ200は、バイアス制御回路と、スイッチ回路と、論理回路とで構成され、およびHBT PA MMIC103のバイアス条件を制御するための制御回路として、および/または第1のチップ100におけるHBT PA MMIC内のRF信号経路を切り替えるスイッチ回路として機能する。第2のチップ200は、HEMT MMIC等の化合物半導体MMICかまたはSi CMOS ICのいずれかである。第1のチップ100において、第3の金属層170は、第1のチップの裏面102に少なくとも1つの第4のパッド171を形成し、および基板貫通ビアホール113内に及んでいる。第2の金属層150のうちの1つは、第4のパッド171の反対側の基板貫通ビアホール113の端部に第3のパッド161を形成しており、第3のパッド161は、基板貫通ビアホール113内に及んでいる第3の金属層170に電気的に接続されている。第3のパッド161は、第2の金属層150によってHBT121に電気的に接続されている。第3のパッドは、該基板に向かい合った該電子素子層の面に形成された第5のパッド191にも電気的に接続されている。第5のパッド191はさらに、モジュール基板90上のI/Oパッド91に接続されている。第4のパッド171は、バンプ280を介して第2のチップ200に電気的に接続されている。第3の金属層170は、第1のチップ内の抵抗123、コンデンサ122およびHBT121の下方を横切って3次元的に形成されている。このようにして、互いに離れた水平方向位置に接続ノードを有する2つのチップ間の接続を形成することができる。第3の金属層170は、好ましくは、Pdをシード金属としてめっきされたCuで形成される。
図19は、本発明に対する別の参考的な態様に係る半導体集積回路の断面図を示す概略図であり、第1のチップ100は、HBT PA MMIC103を含み、また、第2のチップ200は、第1のチップ100内のHBTの出力インピーダンスを整合するために、Si、GaAsまたはガラスからなる基板上に形成されたインダクタおよび/またはコンデンサから成るインピーダンス整合回路を含んでいる。第2のチップ200は、ひっくり返された第1のチップ100の裏面101に積層されている。また、第2のチップ200は、様々な異なる動作条件で、第1のチップ100内のHBTと出力インピーダンス整合をとるのに用いられるインピーダンスチューナーも含むことができる。また、第2のチップ200は、Si、GaAsまたはガラスの基板上に形成された集積受動素子かまたは、表面弾性波フィルタ、バルク弾性波フィルタおよび薄膜バルク弾性波フィルタ等の音響フィルタのいずれかで構成された、基本周波数とは異なる周波数で第1のチップ100内のHBTによって生成された不要な信号を除去するフィルタ回路も含むことができる。第1のチップ100の製造プロセスの説明は、実施形態14と同様である。第3の金属層170は、第1のチップ内の素子の下方を横切って3次元的に形成されている。このようにして、互いに離れた水平方向位置に接続ノードを有する2つのチップ間の接続を形成することができる。第3の金属層170は、シード金属として、好ましくは、CuをPdでめっきして形成される。
図20は、本発明に対する別の参考的な態様に係る半導体集積回路の断面図を示す概略図である。この実施形態のデザインは、第1のチップ100内のHBT PA MMICが、HEMT PA MMIC103に置き換わっていることを除いて、実施形態15のデザインと同様である。
図21は、本発明に対する別の参考的な態様に係る半導体集積回路の断面図を示す概略図である。この実施形態のデザインは、実施形態15のデザインとほぼ同様である。この実施形態において、第4の金属層170は、第1のチップ100の裏面にスパイラルインダクタ172を形成している。インダクタ172は、基板貫通ビアホール113を介して、第1のチップ100内のMMICに電気的に接続されている。インダクタ172と、第1のチップ内のMMICと、第2のチップは、インピーダンス整合および同調回路を形成している。金属層170は、好ましくは、その高伝導度による低信号損失のために、Cu、または、Cu層を含む多数の金属層で形成される。
図22は、本発明に対する別の参考的な態様に係る半導体集積回路の断面図を示す概略図である。この実施形態のデザインは、第1のチップ100内のHBT PA MMICが、HEMT PA MMIC103に置き換わっていることを除いて、実施形態17のデザインと同様である。
図23は、多数の積層チップを含む、本発明に対する別の参考的な態様に係る半導体集積回路の断面図を示す概略図である。この実施形態のデザインは、第1のチップ100が、実施形態17における第1のチップ100と同様に設計されていることを除いて、実施形態13のデザインと同様である。
1.積層されたチップを用いてモジュールを構成することにより、該モジュール内の要素を別々のチップ上に形成することができる。それらのチップの各々は、その最適なレイアウト設計を有することができ、および各チップのみに必要なプロセスで形成することができるため、回路要素が1つのチップ内に集積されている場合と比較して、全体の製造コストを低減することができる。また、モジュール全体の面積サイズも、該チップ群がモジュール基板上に横方向に配置されている場合よりも小さくすることができる。
2.チップ間、または、2つの回路要素間の相互接続は、該チップの前面または裏面に形成された金属層を用いることによって形成することができる。前面および裏面の金属層は、該素子の能動領域の上に形成することができ、これによって、2つのチップ内のノードを、互いに離れた水平方向位置で接続することができる。したがって、該接続ノードのレイアウト設計には、より多くの自由度がある。該相互接続部は、チップ群がモジュール基板上に横方向に配置されている場合と比較して短くすることができ、信号損失および干渉を低減することができる。
3.Cuは、チップ間の相互接続に用いられ、一方、Auは、化合物半導体素子と接触する金属層に用いられる。このようにして、内部に拡散するCu原子による化合物半導体の電気的性能の低下が防止される。さらに、前工程の本質的な部分である、電子素子層の形成にCu層を用いることを完全に避けることにより、Cu層の形成を伴うプロセス工程は、後工程に回される。その結果、Cu原子による前工程の交差汚染が完全に防止される。化合物半導体MMICプロセスに、Cu金属化処理が用いられても、長期間にわたる高い信頼性が維持される。
4.チップの裏面の金属層は、インダクタまたは他の受動電子素子を形成するのに用いることができる。該チップの裏面のインダクタは、回路全体が占めるスペースをさらに少なくするため、チップサイズを低減することができる。該裏面金属層がCuを含む場合は、該チップの裏面のインダクタに対して高いQを得ることができる。
110 基板
120 電子素子層
121 化合物半導体電子素子
130 誘電体層
131 誘電体層の第1の面
132 誘電体層の第2の面
133 誘電体層ビアホール
140 第1の金属層
141 第1のパッド
150 第2の金属層
151 第2のパッド
170 第3の金属層
200 第2のチップ
Claims (27)
- 化合物半導体集積回路を含む第1のチップであって、
基板と、
前記基板の上に形成され、および誘電体層の第1の面から第2の面を貫通する少なくとも1つの誘電体層ビアホールを有する誘電体層と、
Cuを主成分とする金属層で形成され、前記誘電体層の第1の面に少なくとも1つの第1のパッドを形成し、および各少なくとも1つの第1のパッドから1つの誘電体層ビアホール内に及んでいる第1の金属層と、
前記基板と前記誘電体層との間に、前記基板上に施された前工程により形成された電子素子層であって、少なくとも1つの化合物半導体電子素子を含む少なくとも1つの電子素子と、少なくとも1つの第2の金属層と、前記少なくとも1つの化合物半導体電子素子を不動態化するSiNとを含み、前記少なくとも1つの第2の金属層のうちの少なくとも1つは、前記少なくとも1つの電子素子に接続され、および前記少なくとも1つの第2の金属層のうちの少なくとも1つは、前記誘電体層の第2の面において、1つの誘電体層ビアホールの端部に、少なくとも1つの第2のパッドも形成し、前記少なくとも1つの第2のパッドは、前記誘電体層ビアホール内に及んでいる第1の金属層に接続され、前記少なくとも1つの第2の金属層は、Auを主成分とする金属層で形成される電子素子層と、
を備える第1のチップと、
電子回路を含み、第1のチップの前記誘電体層の第1の面上に積層され、および少なくとも1つの第1のパッドのうちの少なくとも1つに接続することによって、第1のチップに電気的に接続された第2のチップと、
を備え、少なくとも1つの第1のパッドのうちの少なくとも1つが、前記電子素子層内の少なくとも1つの電子素子のうちの少なくとも1つの上方を横切って形成された第1の金属層によって、前記誘電体層ビアホールに電気的に接続される、半導体集積回路。 - 第1のチップの前記基板は、GaAs、Si、SiC、サファイアまたはGaNで形成される、請求項1に記載の半導体集積回路。
- 前記誘電体層は、ポリベンゾオキサゾール(PBO)で形成される、請求項1に記載の半導体集積回路。
- 前記誘電体層の厚さは、10μm以上である、請求項1に記載の半導体集積回路。
- 第1のチップは、ヘテロ接合バイポーラトランジスタ(HBT)モノリシックマイクロ波集積回路(MMIC)または高電子移動度トランジスタ(HEMT)MMICを含む、請求項1に記載の半導体集積回路。
- 第1のチップは、GaN電界効果トランジスタ(FET)MMICを含む、請求項1に記載の半導体集積回路。
- 第1のチップは、電力増幅器MMICを含む、請求項1に記載の半導体集積回路。
- 第2のチップは、第1のチップ内の少なくとも1つの電子素子のバイアス条件を制御するバイアス制御回路、第1のチップ内の信号経路を制御するスイッチング回路、第1のチップ内の前記電力増幅器からの出力をアンテナに接続するアンテナスイッチング回路、前記バイアス条件と、第1のチップ内の前記電力増幅器の動作周波数とにより可変インピーダンスを与えるインピーダンスチューナー回路、または、第1のチップ内の前記電力増幅器の出力および/または入力におけるインピーダンス整合のための受動素子から成るインピーダンス整合回路のいずれかを少なくとも含む、請求項7に記載の半導体集積回路。
- 第2のチップは、化合物半導体MMICを含む、請求項1に記載の半導体集積回路。
- 第2のチップは、GaAsで形成された基板を有する、請求項9に記載の半導体集積回路。
- 第2のチップは、Si相補型金属酸化膜半導体(CMOS)集積回路を含む、請求項1に記載の半導体集積回路。
- 第2のチップは、Si、GaAsまたはガラスで形成された基板上に集積された少なくとも1つの受動素子を含む、請求項1に記載の半導体集積回路。
- 第2のチップはフィルタを含む、請求項1に記載の半導体集積回路。
- 化合物半導体集積回路を含む第1のチップであって、
基板の第1の面から第2の面を貫通する少なくとも1つの基板貫通ビアホールを有する基板と、
前記基板の第1の面の上に形成された誘電体層であって、前記誘電体層の第1の面から第2の面を貫通する少なくとも1つの誘電体層ビアホールを有する誘電体層と、
Cuを主成分とする金属層で形成された第1の金属層であって、前記誘電体層の第1の面に少なくとも1つの第1のパッドを形成し、および各少なくとも1つの第1のパッドから1つの誘電体層ビアホール内に及んでいる第1の金属層と、
前記基板と前記誘電体層との間に、前記基板上に施された前工程により形成された電子素子層であって、少なくとも1つの化合物半導体電子素子を含む少なくとも1つの電子素子と、少なくとも1つの第2の金属層と、前記少なくとも1つの化合物半導体電子素子を不動態化するSiNとを含み、前記少なくとも1つの第2の金属層のうちの少なくとも1つは、前記少なくとも1つの電子素子に接続され、前記少なくとも1つの第2の金属層のうちの少なくとも1つは、前記誘電体層の第2の面において、1つの誘電体層ビアホールの端部に少なくとも1つの第2のパッドも形成し、少なくとも1つの第2のパッドは、前記誘電体層ビアホール内に及んでいる第1の金属層に接続され、および前記少なくとも1つの第2の金属層のうちの少なくとも1つは、前記基板の第1の面において、前記基板貫通ビアホールの端部に、少なくとも1つの第3のパッドも形成し、前記少なくとも1つの第2の金属層は、Auを主成分とする金属層で形成されている電子素子層と、
前記基板の第2の面に少なくとも1つの第4のパッドを形成し、および前記基板貫通ビアホールの他方の端部に設けられた第3のパッドへの電気的接続を形成するために、各少なくとも1つの第4のパッドから1つの基板貫通ビアホール内に及んでいる第3の金属層と、
を備える第1のチップと、
電子回路を含む第2のチップであって、第1のチップの前記基板の第2の面に積層され、および少なくとも1つの第4のパッドのうちの少なくとも1つに接続することによって、第1のチップに電気的に接続される第2のチップと、
を備え、少なくとも1つの第1のパッドのうちの少なくとも1つが、前記電子素子層内の少なくとも1つの電子素子のうちの少なくとも1つの上方を横切って形成された第1の金属層によって、前記誘電体層ビアホールに電気的に接続される、半導体集積回路。 - 第3の金属層は、Cuを主成分として形成される、請求項14に記載の半導体集積回路。
- 第1のチップの前記基板は、GaAs、Si、SiC、サファイアまたはGaNで形成される、請求項14に記載の半導体集積回路。
- 前記誘電体層は、ポリベンゾオキサゾール(PBO)で形成される、請求項14に記載の半導体集積回路。
- 前記誘電体層の厚さは、10μm以上である、請求項14に記載の半導体集積回路。
- 第1のチップは、ヘテロ接合バイポーラトランジスタ(HBT)モノリシックマイクロ波集積回路(MMIC)または高電子移動度トランジスタ(HEMT)MMICを含む、請求項14に記載の半導体集積回路。
- 第1のチップは、GaN電界効果トランジスタ(FET)MMICを含む、請求項14に記載の半導体集積回路。
- 第1のチップは、電力増幅器MMICを含む、請求項14に記載の半導体集積回路。
- 第2のチップは、第1のチップ内の少なくとも1つの電子素子のバイアス条件を制御するバイアス制御回路、第1のチップ内の信号経路を制御するスイッチング回路、第1のチップ内の前記電力増幅器からの出力をアンテナに接続するアンテナスイッチング回路、前記バイアス条件と、第1のチップ内の前記電力増幅器の動作周波数とにより可変インピーダンスを与えるインピーダンスチューナー回路、または、第1のチップ内の前記電力増幅器の出力および/または入力におけるインピーダンス整合のための受動素子から成るインピーダンス整合回路のいずれかを少なくとも含む、請求項21に記載の半導体集積回路。
- 第2のチップは、化合物半導体MMICを含む、請求項14に記載の半導体集積回路。
- 第2のチップは、GaAsで形成された基板を有する、請求項23に記載の半導体集積回路。
- 第2のチップは、Si相補型金属酸化膜半導体(CMOS)集積回路を含む、請求項14に記載の半導体集積回路。
- 第2のチップは、Si、GaAsまたはガラスで形成された基板上に集積された少なくとも1つの受動素子を含む、請求項14に記載の半導体集積回路。
- 第2のチップは、フィルタを含む請求項14に記載の半導体集積回路。
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