CN111477612B - 可调芯片 - Google Patents

可调芯片 Download PDF

Info

Publication number
CN111477612B
CN111477612B CN202010206725.1A CN202010206725A CN111477612B CN 111477612 B CN111477612 B CN 111477612B CN 202010206725 A CN202010206725 A CN 202010206725A CN 111477612 B CN111477612 B CN 111477612B
Authority
CN
China
Prior art keywords
circuit
chip
debugging
signal
pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010206725.1A
Other languages
English (en)
Other versions
CN111477612A (zh
Inventor
谭超
王磊
白锐
白银超
潘海波
刘桢
徐森锋
马伟宾
顾登宣
范仁钰
傅琦
刘方罡
张凤麒
杨栋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CETC 13 Research Institute
Original Assignee
CETC 13 Research Institute
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by CETC 13 Research Institute filed Critical CETC 13 Research Institute
Priority to CN202010206725.1A priority Critical patent/CN111477612B/zh
Publication of CN111477612A publication Critical patent/CN111477612A/zh
Application granted granted Critical
Publication of CN111477612B publication Critical patent/CN111477612B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6611—Wire connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6616—Vertical connections, e.g. vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6644—Packaging aspects of high-frequency amplifiers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6644—Packaging aspects of high-frequency amplifiers
    • H01L2223/665—Bias feed arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6644—Packaging aspects of high-frequency amplifiers
    • H01L2223/6655—Matching arrangements, e.g. arrangement of inductive and capacitive components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6672—High-frequency adaptations for passive devices for integrated passive components, e.g. semiconductor device with passive components only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6683—High-frequency adaptations for monolithic microwave integrated circuit [MMIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供了一种可调芯片，包括：堆叠集成的第一芯片和第二芯片；所述第一芯片印制有基础电路，所述基础电路包含至少一级功能电路；所述第二芯片印制有至少一个调试电路，每个调试电路都对应一级功能电路；对于相互对应的功能电路与调试电路，所述功能电路的输出端与所述调试电路的输入端连接，所述功能电路的下级电路的输入端与所述调试电路的输出端连接。本发明提供的可调芯片能够在不改变芯片平面面积的同时实现对芯片性能的调整。

Description

可调芯片
技术领域
本发明属于单片微波集成电路技术领域，更具体地说，是涉及一种可调芯片。
背景技术
单片微波集成电路，又简称芯片电路，是一种把有源和无源元器件制作在同一块半导体基片上的微波电路，其广泛用于各种不同技术及电路系统中。芯片电路制作好后，一般采用焊接、粘贴等方式，把芯片固定在产品电路内，再通过倒装焊、键合等方式使芯片与其他电路连接。部分芯片装配完成后，通过输入控制信号可直接工作，但还有一部分芯片则需要通过调整供电条件、外围匹配电路或控制信号的范围等来适应不同工作场景。
现有技术中实现芯片可调的方法主要包括以下两类：
1)在芯片外围增加电容、电阻、电感等元器件来实现芯片性能的调整；
2)增加芯片外围可闭环的控制电路，对芯片工作情况进行监控和检测，通过软件处理判别后，进行芯片性能的调整。
以上两类方法都可以实现对芯片性能的调整，但是上述两类方法均增大了芯片的平面面积，不利于芯片的小型化。
发明内容
本发明的目的在于提供一种可调芯片，以在不改变芯片电路面积的前提下实现芯片性能的调整。
为实现上述目的，本发明提供了一种可调芯片，该可调芯片包括：
堆叠集成的第一芯片和第二芯片；
所述第一芯片印制有基础电路，所述基础电路包含至少一级功能电路；
所述第二芯片印制有至少一个调试电路，每个调试电路都对应一级功能电路；
对于相互对应的功能电路与调试电路，所述功能电路的输出端与所述调试电路的输入端连接，所述功能电路的下级电路的输入端与所述调试电路的输出端连接。
可选地，所述第一芯片印制有第一互联焊盘，所述第二芯片印制有第二互联焊盘；
所述第一互联焊盘和所述第二互联焊盘通过金凸点连接，实现所述第一芯片和所述第二芯片的堆叠集成。
可选地，所述第二芯片设置有芯片通孔，所述芯片通孔用于连通第二互联焊盘与所述调试电路的输入/输出端。
可选地，所述基础电路还包含信号输入端、信号输出端以及电源输入端；
所述信号输入端用于接收可调芯片的输入信号，并将所述输入信号传输至第一级功能电路；
所述信号输出端用于接收最后一级功能电路对应的调试电路的输出信号，并将所述最后一级功能电路对应的调试电路的输出信号输出；
所述电源输入端用于提供可调芯片的电源输入接口。
可选地，所述调试电路包含第一选择焊盘、第二选择焊盘、可选电路；
所述第一选择焊盘用于作为所述可调电路的输入端，所述第二选择焊盘用于作为所述可调电路的输出端，所述可选电路用于对所述基础电路的信号性能进行调整；
所述第一选择焊盘与所述第二选择焊盘连接，或所述第一选择焊盘与所述可选电路的输入端连接，所述第二选择焊盘与所述可选电路的输出端连接。
可选地，当某个调试电路的第一选择焊盘与第二选择焊盘连接时，该调试电路接收来自上级电路的电路信号，并直接将所述来自上级电路的电路信号转发至该调试电路的下级电路。
可选地，当某个调试电路的第一选择焊盘与该调试电路的可选电路的输入端连接，该调试电路的第二选择焊盘与该调试电路的可选电路的输出端连接时，该调试电路接收来自上级电路的电路信号，并将所述来自上级电路的电路信号发送至该调试电路的可选电路；该调试电路的可选电路对所述来自上级电路的电路信号进行调整处理后，将调整处理后的电路信号发送至该调试电路的下级电路。
可选地，所述可选电路为可选性能电路、可选匹配电路中的至少一种。
可选地，所述第一选择焊盘、所述第二选择焊盘、所述可选电路三者之间的连接方式为键合连接。
可选地，所述第一芯片和所述第二芯片均设置有接地区域，所述接地区域用于作为可调芯片的信号参考地。
本发明提供的可调芯片的有益效果在于：本发明提供的可调芯片包含两层芯片，也即第一芯片和第二芯片，其中第一芯片包含有基础电路，该基础电路用于实现可调芯片的基础电路功能，第二芯片包含有调试电路，该调试电路用于对基础电路功能进行补充和调整。本发明通过对第一芯片和第二芯片的堆叠集成处理实现了在不改变芯片电路面积的前提下进行芯片性能的调整。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一实施例提供的可调芯片的立体剖视图；
图2为本发明一实施例提供的第一芯片的平面图；
图3为本发明一实施例提供的第二芯片的平面图；
图4为本发明一实施例提供的可调芯片的信号流向示意图。
具体实施方式
为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
请参考图1，图1为本发明一实施例提供的可调芯片的结构示意图。该可调芯片包括：堆叠集成的第一芯片10和第二芯片20。
第一芯片10印制有基础电路，基础电路包含至少一级功能电路11。
第二芯片20印制有至少一个调试电路21，每个调试电路21都对应一级功能电路11。
对于相互对应的功能电路11与调试电路21，功能电路11的输出端与调试电路21的输入端连接，功能电路11的下级电路的输入端与调试电路21的输出端连接。
在本实施例中，第一芯片10印制的基础电路用于实现芯片的性能，第二芯片20印制的调试电路用于对芯片性能进行补充和调整。
在本实施例中，可采用热压超声倒装芯片焊接工艺来实现第一芯片10和第二芯片20的堆叠集成。
在本实施例中，功能电路11的数量大于等于调试电路21的数量，也就是说，每个调试电路21均对应一级功能电路11，功能电路11却不一定对应调试电路21。其中，调试电路的数量可根据实际需求进行设置，此处不作限定。
可选地，请参考图1，作为本发明实施例提供的可调芯片的一种具体实施方式，第一芯片10印制有第一互联焊盘12，第二芯片20印制有第二互联焊盘22。
第一互联焊盘12和第二互联焊盘22通过金凸点1连接，实现第一芯片10和第二芯片20的堆叠集成。
在本实施例中，第一互联焊盘12和第二互联焊盘22通过金凸点1连接，实现第一芯片10和第二芯片20的堆叠集成。也即，第一芯片10和第二芯片20通过第一互联焊盘12、金凸点1、第二互联焊盘22来实现信号的传输。
其中，信号从第一芯片10传输至第二芯片20的传输方向为：第一互联焊盘12->金凸点1->第二互联焊盘22。
其中，信号从第二芯片20传输至第一芯片10的传输方向为：第二互联焊盘22->金凸点1->第一互联焊盘12。
从以上描述可知，本发明提供的可调芯片包含两层芯片，也即第一芯片和第二芯片，其中第一芯片包含有基础电路，该基础电路用于实现可调芯片的基础电路功能，第二芯片包含有调试电路，该调试电路用于对基础电路功能进行补充和调整。本发明通过对第一芯片和第二芯片的堆叠集成处理实现了在不改变芯片电路面积的前提下进行芯片性能的调整。
可选地，作为本发明实施例提供的可调芯片的一种具体实施方式，第二芯片设置有芯片通孔23，芯片通孔23用于连通第二互联焊盘22与调试电路21的输入/输出端。
在本实施例中，芯片通孔23用于连通第二互联焊盘22与调试电路21的输入/输出端，也即本发明实施例通过第一互联焊盘12、金凸点1、第二互联焊盘22、芯片通孔23实现了基础电路与调试电路的连通。
在本实施例中，第一芯片10中也可设置芯片通孔来实现预设区域的连接，此处不再赘述。
可选地，请参考图1及图2，作为本发明实施例提供的可调芯片的一种具体实施方式，基础电路还包含信号输入端13、信号输出端14以及电源输入端15。
信号输入端13用于接收可调芯片的输入信号，并将输入信号传输至第一级功能电路。
信号输出端14用于接收最后一级功能电路对应的调试电路的输出信号，并将最后一级功能电路对应的调试电路的输出信号输出。
电源输入端15用于提供可调芯片的电源输入接口。
在本实施例中，电源输入端15可设置多个，由于功能电路的工作电压不同，因此可设置多个电源输入端口来保证各个功能电路的正常工作。
可选地，请参考图1、图3及图4，作为本发明实施例提供的可调芯片的一种具体实施方式，调试电路21包含第一选择焊盘211、第二选择焊盘212、可选电路213。
第一选择焊盘211用于作为调试电路21的输入端，第二选择焊盘212用于作为可调电路21的输出端，可选电路213用于对基础电路的信号性能进行调整。
第一选择焊盘211与第二选择焊盘212连接，或第一选择焊盘211与可选电路213的输入端连接，第二选择焊盘212与可选电路213的输出端连接。
在本实施例中，若需对某一功能电路进行调试或者性能调整，则可令该功能电路对应的调试电路的第一选择焊盘与可选电路的输入端连接，令该功能电路对应的调试电路的第二选择焊盘与可选电路的输出端连接(对应图4左侧的传输方式)。
在本实施例中，若无需对某一功能电路进行调试或者性能调整，则可直接令该功能电路对应的调试电路的第一选择焊盘与第二选择焊盘连接(对应图4右侧的信号传输方式)。
可选地，作为本发明实施例提供的可调芯片的一种具体实施方式，当某个调试电路的第一选择焊盘与第二选择焊盘连接时，该调试电路接收来自上级电路的电路信号，并直接将来自上级电路的电路信号转发至该调试电路的下级电路。
可选地，作为本发明实施例提供的可调芯片的一种具体实施方式，当某个调试电路的第一选择焊盘与该调试电路的可选电路的输入端连接，该调试电路的第二选择焊盘与该调试电路的可选电路的输出端连接时，该调试电路接收来自上级电路的电路信号，并将来自上级电路的电路信号发送至该调试电路的可选电路。该调试电路的可选电路对来自上级电路的电路信号进行调整处理后，将调整处理后的电路信号发送至该调试电路的下级电路。
可选地，请参考图3，作为本发明实施例提供的可调芯片的一种具体实施方式，可选电路为可选性能电路、可选匹配电路中的至少一种。
在本实施例中，若可选电路只包含一种电路，则第一选择焊盘与可选电路的输入端连接，第二选择焊盘与可选电路的输出端连接。
在本实施例中，若可选电路包含两种及两种以上的电路，则可根据预设调试需求先将该两种以及两种以上的电路连接，得到连接电路，并确定连接电路的输入端和输出端。再令第一选择焊盘与连接电路的输入端连接，第二选择焊盘与连接电路的输出端连接。其中，连接电路的内部连接方式可以包含串联或并联中的至少一种。
可选地，作为本发明实施例提供的可调芯片的一种具体实施方式，第一选择焊盘、第二选择焊盘、可选电路三者之间的连接方式为键合连接。
在本实施例中，第一选择焊盘、第二选择焊盘、可选电路三者在进行连接时，可采用键合金丝3相连。
可选地，作为本发明实施例提供的可调芯片的一种具体实施方式，第一芯片和第二芯片均设置有接地区域，接地区域用于作为可调芯片的信号参考地。
在本实施例中，对于第一芯片，若将印制有基础电路和第一互联焊盘的一面作为正面，则可在第一芯片的背面设置接地区域。对于第二芯片，若将印制有调试电路的一面作为正面，将印制有第二互联焊盘的一面作为背面，则可在第二芯片的背面除第二互联焊盘外的区域设置接地区域。
可选地，作为本发明实施例提供的可调芯片的一种具体实施方式，若基础电路设置有三级功能电路，且每级功能电路均对应一个调试电路，该三级功能电路包括第一功能电路、第二功能电路、第三功能电路，其中，第一功能电路需连接可选性能电路，第二功能电路无需调整，第三功能电路需连接可选匹配电路，则有：
对于第一调试电路(指的是第一功能电路对应的调试电路，下同)，可采用键合金丝将第一调试电路的第一选择焊盘与可选性能电路的输入端连接，将第一调试电路的第二选择焊盘与可选性能电路的输出端连接。
对于第二调试电路，可采用键合金丝将第二调试电路的第一选择焊盘和第二选择焊盘直接相连。
对于第三调试电路，可采用键合金丝将第三调试电路的第一选择焊盘与可选匹配电路的输入端连接，将第三调试电路的第二选择焊盘与可选匹配电路的输出端连接。
此时，可调芯片的信号流向为：基础电路的信号输入端接收信号，并将信号传输至第一功能电路，第一功能电路经第一互联焊盘、金凸点、第二互联焊盘、(第二芯片中的)芯片通孔、第一调试电路的第一选择焊盘将信号传输至可选性能电路，可选性能电路通过第一调试电路的第二选择焊盘、第二芯片中的)芯片通孔、第二互联焊盘、金凸点、第一互联焊盘将信号传输至第二功能电路；第二功能电路经过第二调试电路的第一选择焊盘和第二选择焊盘直接将信号传输至第三功能电路；第三功能电路将信号传输至可选匹配电路，可选匹配电路将信号传输至基础电路的信号输出端输出。其中，无论是第一功能电路，还是第二功能电路、第三功能电路，信号在第一芯片和第二芯片间传输方式都是相同的(例如本实施例中第一功能电路与第二调试电路之间的信号传输方式)。
其中，本发明实施例中的第一互联焊盘、金凸点、第二互联焊盘、芯片通孔的数量和位置可根据各个功能电路和调试电路来设置，且并不限于本发明实施例所列举的方式。
以上，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。

Claims (8)

1.一种可调芯片，其特征在于，包括：
堆叠集成的第一芯片和第二芯片；
所述第一芯片印制有基础电路，所述基础电路包含至少一级功能电路；
所述第二芯片印制有至少一个调试电路，每个调试电路都对应一级功能电路；其中，所述调试电路包含第一选择焊盘、第二选择焊盘、可选电路；所述第一选择焊盘用于作为所述调试电路的输入端，所述第二选择焊盘用于作为所述调试电路的输出端，所述可选电路用于对所述基础电路的信号性能进行调整；所述第一选择焊盘与所述第二选择焊盘连接，或所述第一选择焊盘与所述可选电路的输入端连接，所述第二选择焊盘与所述可选电路的输出端连接；
对于相互对应的功能电路与调试电路，所述功能电路的输出端与所述调试电路的输入端连接，所述功能电路的下级电路的输入端与所述调试电路的输出端连接；
当某个调试电路的第一选择焊盘与该调试电路的可选电路的输入端连接，该调试电路的第二选择焊盘与该调试电路的可选电路的输出端连接时，该调试电路接收来自上级电路的电路信号，并将所述来自上级电路的电路信号发送至该调试电路的可选电路；该调试电路的可选电路对所述来自上级电路的电路信号进行调整处理后，将调整处理后的电路信号发送至该调试电路的下级电路。
2.如权利要求1所述的可调芯片，其特征在于，所述第一芯片印制有第一互联焊盘，所述第二芯片印制有第二互联焊盘；
所述第一互联焊盘和所述第二互联焊盘通过金凸点连接，实现所述第一芯片和所述第二芯片的堆叠集成。
3.如权利要求2所述的可调芯片，其特征在于，所述第二芯片设置有芯片通孔，所述芯片通孔用于连通第二互联焊盘与所述调试电路的输入/输出端。
4.如权利要求1所述的可调芯片，其特征在于，所述基础电路还包含信号输入端、信号输出端以及电源输入端；
所述信号输入端用于接收可调芯片的输入信号，并将所述输入信号传输至第一级功能电路；
所述信号输出端用于接收最后一级功能电路对应的调试电路的输出信号，并将所述最后一级功能电路对应的调试电路的输出信号输出；
所述电源输入端用于提供可调芯片的电源输入接口。
5.如权利要求1所述的可调芯片，其特征在于，当某个调试电路的第一选择焊盘与第二选择焊盘连接时，该调试电路接收来自上级电路的电路信号，并直接将所述来自上级电路的电路信号转发至该调试电路的下级电路。
6.如权利要求1所述的可调芯片，其特征在于，所述可选电路为可选性能电路、可选匹配电路中的至少一种。
7.如权利要求1所述的可调芯片，其特征在于，所述第一选择焊盘、所述第二选择焊盘、所述可选电路三者之间的连接方式为键合连接。
8.如权利要求1所述的可调芯片，其特征在于，所述第一芯片和所述第二芯片均设置有接地区域，所述接地区域用于作为可调芯片的信号参考地。
CN202010206725.1A 2020-03-23 2020-03-23 可调芯片 Active CN111477612B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010206725.1A CN111477612B (zh) 2020-03-23 2020-03-23 可调芯片

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010206725.1A CN111477612B (zh) 2020-03-23 2020-03-23 可调芯片

Publications (2)

Publication Number Publication Date
CN111477612A CN111477612A (zh) 2020-07-31
CN111477612B true CN111477612B (zh) 2022-06-10

Family

ID=71749307

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010206725.1A Active CN111477612B (zh) 2020-03-23 2020-03-23 可调芯片

Country Status (1)

Country Link
CN (1) CN111477612B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20240055407A1 (en) * 2022-08-11 2024-02-15 Adeia Semiconductor Bonding Technologies Inc. Bonded debugging elements for integrated circuits and methods for debugging integrated circuits using same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105742270A (zh) * 2014-12-24 2016-07-06 英特尔公司 堆叠集成电路封装中的集成无源组件

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8743553B2 (en) * 2011-10-18 2014-06-03 Arctic Sand Technologies, Inc. Power converters with integrated capacitors
KR101394203B1 (ko) * 2011-12-29 2014-05-14 주식회사 네패스 적층형 반도체 패키지 및 그 제조 방법
US20140209926A1 (en) * 2013-01-28 2014-07-31 Win Semiconductors Corp. Semiconductor integrated circuit
US9922160B2 (en) * 2015-02-12 2018-03-20 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit stack verification method and system for performing the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105742270A (zh) * 2014-12-24 2016-07-06 英特尔公司 堆叠集成电路封装中的集成无源组件

Also Published As

Publication number Publication date
CN111477612A (zh) 2020-07-31

Similar Documents

Publication Publication Date Title
US5973403A (en) Device and method for stacking wire-bonded integrated circuit dice on flip-chip bonded integrated circuit dice
US6184463B1 (en) Integrated circuit package for flip chip
US8823177B2 (en) Semiconductor device and package wiring substrate with matrix pattern external terminals for transmitting a differential signal
US7304374B2 (en) Wireless coupling of semiconductor dies
CA2727260A1 (en) Through silicon via bridge interconnect
WO2017142637A1 (en) Chip package assembly with power management integrated circuit and integrated circuit die
KR101690487B1 (ko) 반도체 장치 및 제조 방법
US8718572B2 (en) Reconfigurable RF switch die
CN111477612B (zh) 可调芯片
US11587853B2 (en) Semiconductor devices having a serial power system
US7250673B2 (en) Signal isolation in a package substrate
US20120091575A1 (en) Semiconductor Package And Method For Making The Same
US6229219B1 (en) Flip chip package compatible with multiple die footprints and method of assembling the same
US20040201970A1 (en) Chip interconnection method and apparatus
US20120068771A1 (en) Heterogeneous integration of harmonic loads and transistor feedback for improved amplifier performance
US11929738B2 (en) Electronic device
CN219286404U (zh) 芯片互连结构
KR20230136426A (ko) 차동 쌍 접속 패드 간 정렬된 와이어 배열을 가지는 반도체 패키지
CN100539123C (zh) 多芯片结构及具有多芯片结构的多芯片电子装置
KR20060058950A (ko) 소자간 배선 배치 구조 및 그 방법
JP2001007279A (ja) 半導体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant