JP2014146780A - 半導体集積回路 - Google Patents

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Hsien-Fu Hsiao
シェン・フー シャオ
Cheng-Kuo Lin
チェン・クオ リン
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    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
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    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
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Abstract

【課題】設置面積、信号損失及び干渉を低減できる、積層された電子チップ群を備えた半導体集積回路を提供する。
【解決手段】化合物半導体集積回路チップ１００（第１のチップ）は、外部回路への電気的接続に用いられる前面及び／又は裏面の金属層を有し、基板１１０、電子素子層１２０、誘電体層１３０を備える。第１の金属層１４０は、該誘電体層１３０の前面に形成され、また、第３の金属層１７０が、該基板１１０の裏面に形成される。第１及び第３の金属層１４０，１７０は、本質的にＣｕで形成され、他の電子回路への接続に用いられる。第２のチップ２００は、互いに離れた接続ノードを有する２つのチップ間の電気的接続を形成するため、第１のチップ１００内の該電子素子１２１の上に３次元的に伸びる第１の金属層１４０又は第３の金属層１７０で形成された電気的接続を用いて第１のチップ１００上に設けることができる。
【選択図】図２

Description

本発明は、外部回路への電気的接続に用いられる前面および／または裏面金属層を有する半導体集積回路チップに関し、およびより具体的には、そのうちの少なくとも１つが化合物半導体ＭＭＩＣチップである多数の積層電子回路チップを備える半導体集積回路に関する。
化合物半導体モノリシックマイクロ波集積回路（ｍｏｎｏｌｉｔｈｉｃ ｍｉｃｒｏｗａｖｅ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ：ＭＭＩＣ）は、携帯電話や無線ＬＡＮモジュール等のマイクロ波通信装置におけるＲＦトランスミッタ、レシーバおよびトランシーバに幅広く用いられている。該ＲＦモジュールは、電力増幅器（ｐｏｗｅｒ ａｍｐｌｉｆｉｅｒ：ＰＡ）、スイッチ、フィルタおよび制御素子等の多くの回路要素で構成されている。これらの回路要素のうちのいくつかは、１つのチップに集積されている。化合物半導体増幅器（ＨＢＴまたはＨＥＭＴ）は、多くの場合、トランジスタのバイアス状態を制御するためのＨＥＭＴを用いる回路を用いている。それらの回路は、１つの化合物半導体チップに集積することができる。例えば、ＨＢＴとＨＥＭＴの集積化は、ＢｉＦＥＴ（または、ＢｉＨＥＭＴ）プロセスを用いることによって実現され、ＨＢＴ ＰＡおよびＨＥＭＴ制御回路の両方が化合物半導体チップに作り込まれる。別の実例は、エンハンスメントモードＨＥＭＴおよびデプリーションモードＨＥＭＴが集積化されるプロセスを用いることである。エンハンスメントモードＨＥＭＴは、ＰＡに用いられ、また、デプリーションモードＨＥＭＴは、制御回路に用いられる。化合物半導体増幅器（ＨＢＴまたはＨＥＭＴ）と、出力電力レベル、周波数帯域および通信モードによってＲＦ信号経路を変更するスイッチ回路もまた、多くの場合、１つのチップに集積化される。また、化合物半導体増幅器（ＨＢＴまたはＨＥＭＴ）と、アンテナの接続を異なるＴｘおよびＲｘ回路に切り替えるアンテナスイッチ回路も、多くの場合、１つのチップに集積される。化合物半導体ＨＢＴ ＰＡは、多くの場合、最適な性能を維持するために、異なる出力電力および周波数のための異なるバイアス条件で動作される。入力および出力インピーダンスは、そのバイアス条件の関数であるため、該バイアス条件の変化に従って良好なインピーダンス整合を維持するために、インピーダンスチューナーが導入されている。インピーダンスチューナーは、一般的に、コンデンサ、インダクタおよびＨＥＭＴスイッチで構成されている。ＨＥＭＴスイッチは、該コンデンサとインダクタの接続を変更して、全体のインピーダンスを変えるのに用いられる。回路要素の高集積度は、高いプロセスコストおよび低いプロセス歩留まりを伴う。特に、ＨＢＴとＨＥＭＴの両方が１つのチップに集積される場合はそうである。
プロセスコストを低減するために、上述したＲＦモジュールの回路要素を別々のチップに形成することができ、およびＳｉ ＣＭＯＳチップ等の他の電子チップを含めることができる。従来、チップ群は、１つの平面内に配置されている。しかし、多数のチップを１つの平面内で用いることによって、モジュールサイズが大きくなり、また、それらのチップ間の長い相互接続によって、信号損失および干渉が誘発される。このようなＲＦモジュールの実例は、ＨＢＴ ＰＡ ＭＭＩＣチップと、インピーダンス整合およびバイアス制御チップと、アンテナスイッチチップと、フィルタ回路チップとから成るものであり、これら全てのチップは、そのモジュール基板上の１つの平面内に配置されている。
本発明は、外部回路への電気的接続に用いられる前面および／または裏面金属層を有する化合物半導体集積回路チップを提供する。その主な目的は、積層された電子チップ群を備える半導体集積回路を提供することであり、それらのチップ群のうちの少なくとも１つは、化合物半導体電子集積回路チップである。積層チップ群を有する半導体集積回路から成るモジュールでは、モジュールの設置面積を著しく低減することができる。該チップの製造プロセスは、回路要素が１つのチップ内で集積される場合と比較して少ない。チップ間または２つの回路要素間の相互接続を短くすることができ、それによって、信号損失および干渉を低減することができる。該素子の能動領域の上方を横切って形成された金属層によって、互いに水平方向に離れた位置で、２つのチップのノードを接続することが可能になり、それによって、該接続ノードのレイアウト設計におけるより多くの自由度が得られる。
上述した目的を達成するために、本発明は、化合物半導体集積回路を含む第１のチップを備える半導体集積回路を提供する。第１のチップは、基板と、誘電体層と、電子素子層と、第１の金属層とを備える。該誘電体層は、該基板の上に形成され、および該誘電体層の第１の面から第２の面を貫通する少なくとも１つの誘電体層ビアホールを有する。第１の金属層は、本質的にＣｕで形成される。第１の金属層は、該誘電体層の第１の面上に少なくとも１つの第１のパッドを形成し、および１つの誘電体層ビアホール内に及んでいる。該電子素子層は、該基板と該誘電体層との間に形成され、および少なくとも１つの化合物半導体電子素子を含む少なくとも１つの電子素子と少なくとも１つの第２の金属層とを含み、該少なくとも１つの第２の金属層のうちの少なくとも１つは、該少なくとも１つの電子素子に接続され、該少なくとも１つの第２の金属層のうちの少なくとも１つはまた、該誘電体層の第２の面において、１つの誘電体層ビアホールの端部に配置された少なくとも１つの第２のパッドを形成し、第２のパッドは、該誘電体層ビアホール内に及ぶ第１の金属層に電気的に接続される。該少なくとも１つの化合物半導体電子素子と接触している該少なくとも１つの第２の金属層の全ては、本質的にＡｕで形成される。少なくとも１つの第１のパッドは、該電子素子層内の該少なくとも１つの電子素子のうちの少なくとも１つの上方を横切って伸びている第１の金属層によって、該誘電体層ビアホールの他方の端部において第２のパッドに電気的に接続される。
さらに、本発明は、上述した第１のチップおよび第２のチップを備える半導体集積回路を提供する。第２のチップは、電子回路を含む。第１のチップの該誘電体層の第１の面は、第１のチップの前面と定義し、また、該誘電体層と反対側の第１のチップの基板の面は、第１のチップの裏面と定義する。第２のチップは、第１のチップの前面に積層され、および該少なくとも１つの第１のパッドに電気的に接続される。２つのチップにおける電気接続点を位置合わせするために、該少なくとも１つの第１のパッドは、該電子素子層内の該少なくとも１つの電子素子のうちの少なくとも１つの上方を横切って伸びている第１の金属層によって、該誘電体層ビアホールの他方の端部において第２のパッドに電気的に接続される。
本発明は、第１のチップおよび第２のチップを備える別の半導体集積回路を提供し、第１のチップは、化合物半導体集積回路を含み、また、第２のチップは、電子回路を含む。第１のチップは、基板と、誘電体層と、電子素子層と、第１の金属層と、第３の金属層とを備える。該基板は、該基板の第１の面から第２の面を貫通する少なくとも１つの基板貫通ビアホールを有する。該誘電体層は、該基板の第１の面上に形成され、および該誘電体層の第１の面から第２の面を貫通する少なくとも１つの誘電体層ビアホールを有する。第１の金属層は、本質的にＣｕで形成される。第１の金属層は、該誘電体層の第１の面上に少なくとも１つの第１のパッドを形成し、および１つの誘電体層ビアホール内に及んでいる。該電子素子層は、該基板と該誘電体層との間に形成され、および少なくとも１つの化合物半導体電子素子を含む少なくとも１つの電子素子と、少なくとも１つの第２の金属層とを含み、該少なくとも１つの第２の金属層のうちの少なくとも１つは、該少なくとも１つの電子素子に接続され、該少なくとも１つの第２の金属層のうちの少なくとも１つはまた、該誘電体層の第２の面において、１つの誘電体層ビアホールの端部に配置された少なくとも１つの第２のパッドを形成し、第２のパッドは、該誘電体層ビアホール内に及んでいる第１の金属層に電気的に接続され、および該少なくとも１つの第２の金属層のうちの少なくとも１つはまた、該基板の第１の面において、該基板貫通ビアホールの端部に少なくとも１つの第３のパッドを形成する。該少なくとも１つの化合物半導体電子素子と接触している該少なくとも１つの第２の金属層の全ては、本質的にＡｕで形成される。第３の金属層は、該基板の第２の面に少なくとも１つの第４のパッドを形成し、および該基板貫通ビアホールの他方の端部に設けられた第３のパッドへの電気的接続を形成するために、１つの基板貫通ビアホール内に及んでいる。該誘電体層の第１の面は、第１のチップの前面と定義し、また、該基板の第２の面は、第１のチップの裏面と定義する。第２のチップは、第１のチップの裏面に積層され、および少なくとも１つの第４のパッドに電気的に接続される。２つのチップにおける電気接続点を位置合わせするために、第１のパッドは、該電子素子層内の該少なくとも１つの電子素子のうちの少なくとも１つの上方を横切って伸びている第１の金属層によって、該誘電体層ビアホールの他方の端部において第２のパッドに電気的に接続される。
本発明は、第１のチップおよび第２のチップを備える別の半導体集積回路を提供し、第１のチップは化合物半導体集積回路を含み、また、第２のチップは、電子回路を含む。第１のチップは、基板と、電子素子層と、第３の金属層とを備える。該基板は、該基板の第１の面から第２の面を貫通する少なくとも１つの基板貫通ビアホールを有する。該電子素子層は、該基板の第１の面に形成され、および少なくとも１つの化合物半導体電子素子を含む少なくとも１つの電子素子と、少なくとも１つの第２の金属層とを含み、該少なくとも１つの第２の金属層のうちの少なくとも１つは、該少なくとも１つの電子素子に接続され、また、該少なくとも１つの第２の金属層のうちの少なくとも１つは、該基板の第１の面において、該基板貫通ビアホールの端部に少なくとも１つの第３のパッドを形成する。第３の金属層は、該基板の第２の面に少なくとも１つの第４のパッドを形成し、および該基板貫通ビアホールの他方の端部に設けられた第３のパッドへの電気的接続を形成するために、１つの基板貫通ビアホール内に及んでいる。第３のパッドは、該少なくとも１つの第２の金属層によって、該少なくとも１つの電子素子のうちの少なくとも１つに直接または間接的に電気的に接続される。第３のパッドは、該少なくとも１つの第２の金属層によって形成された第５のパッドにも接続することができ、および該基板の反対側の該電子素子層の面に、または該面の近傍に配置することができる。第５のパッドはさらに、他の回路チップまたは電子モジュールに接続することができる。該基板の反対側の電子素子層の面は、第１のチップの前面と定義し、また、該基板の第２の面は、第１のチップの裏面と定義する。第２のチップは、第１のチップの裏面に積層され、および第４のパッドに電気的に接続される。２つのチップにおける電気接続点を位置合わせするために、第４のパッドは、該電子素子層内の該少なくとも１つの電子素子のうちの１つの下方を横切って伸びている第３の金属層によって、該基板貫通ビアホールの他方の端部において第３のパッドに電気的に接続される。
本発明の別の目的は、チップの裏面の金属層がインダクタを形成する半導体集積回路を提供することである。該チップの裏面の該インダクタは、回路全体が占めるスペースをさらに節約するため、そのチップサイズを小さくすることができる。該チップの裏面の該インダクタは、該裏面の金属層がＣｕを含有している場合に高いＱ(quality factor)を得ることができる。
上述した目的を達するために、本発明は、上述した半導体集積回路内にインダクタをさらに含む別の半導体集積回路を提供する。該インダクタは、該少なくとも１つの電子素子のうちの少なくとも１つの下方に重なって形成され、第１のチップの該基板の第２の面に、第３の金属層によって形成される。該インダクタは、第１のチップ、第２のチップ、または、第１のチップおよび第２のチップの両方に電気的に接続される。
実施例において、該少なくとも１つの第２の金属層の全ては、本質的にＡｕで形成される。
実施例において、上述した第１のチップの該基板は、ＧａＡｓで形成される。
実施例において、上述した誘電体層は、ポリベンゾオキサゾール（ＰＢＯ）で形成される。
実施例において、上述した誘電体層の厚さは、１０μｍ以上である。
実施例において、第３の金属層は、本質的にＣｕで形成される。
実施例において、上述した第１のチップは、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）モノリシックマイクロ波集積回路（ＭＭＩＣ）または高電子移動度トランジスタ（ＨＥＭＴ）ＭＭＩＣを含む。
実施例において、上述した第１のチップは、ＧａＮ電界効果トランジスタ（ＦＥＴ）を含む。
実施例において、上述した第１のチップは、電力増幅器ＭＭＩＣを含む。
実施例において、上述した第２のチップは、第１のチップ内の該少なくとも１つの電子素子のバイアス条件を制御するバイアス制御回路、第１のチップ内の信号経路を制御するスイッチング回路、第１のチップ内の該電力増幅器からの出力をアンテナに接続するアンテナスイッチング回路、第１のチップ内の該電力増幅器のバイアス条件により、可変インピーダンスを与えるインピーダンスチューナー回路、または、第１のチップ内の該電力増幅器の出力および／または入力におけるインピーダンス整合のための受動素子から成るインピーダンス整合回路のいずれかを少なくとも含む。
実施例において、上述した第２のチップは、化合物半導体ＭＭＩＣを含む。
実施例において、上述した第２のチップは、Ｓｉ相補型金属酸化膜半導体（ＣＭＯＳ）集積回路を含む。
実施例において、上述した第２のチップは、Ｓｉ、ＧａＡｓまたはガラスで形成された基板上に集積された少なくとも１つの受動素子を含む。
実施例において、上述した第２のチップは、フィルタを含む。
本発明は、図面の詳細な説明および以下の好適な実施形態を参照することによって、より完全に理解されるであろう。
第２のチップが第１のチップの前面に積層されている、本発明による実施形態の断面図を示す概略図である。 第２のチップが第１のチップの裏面に積層されている、本発明による実施形態の断面図を示す概略図である。 第２のチップが第１のチップの裏面に積層されている、本発明の別の実施形態による断面図を示す概略図である。 インダクタが第１のチップの裏面に形成されている、本発明による実施形態の断面図を示す概略図である。 本発明によって提供される実施形態１を示す概略図である。 本発明によって提供される実施形態２を示す概略図である。 本発明によって提供される実施形態３を示す概略図である。 本発明によって提供される実施形態４を示す概略図である。 本発明によって提供される実施形態５を示す概略図である。 本発明によって提供される実施形態６を示す概略図である。 本発明によって提供される実施形態７を示す概略図である。 本発明によって提供される実施形態８を示す概略図である。 本発明によって提供される実施形態９を示す概略図である。 本発明によって提供される実施形態１０を示す概略図である。 本発明によって提供される実施形態１１を示す概略図である。 本発明によって提供される実施形態１２を示す概略図である。 本発明によって提供される実施形態１３を示す概略図である。 本発明によって提供される実施形態１４を示す概略図である。 本発明によって提供される実施形態１５を示す概略図である。 本発明によって提供される実施形態１６を示す概略図である。 本発明によって提供される実施形態１７を示す概略図である。 本発明によって提供される実施形態１８を示す概略図である。 本発明によって提供される実施形態１９を示す概略図である。 化合物半導体集積回路を含むチップの、本発明による実施形態の断面図を示す概略図である。 本発明による金属層の実施形態の断面図を示す概略図である。 本発明による金属層の実施形態の断面図を示す概略図である。
図２４は、本発明による半導体集積回路の実施形態の断面図を示す概略図である。該半導体集積回路は、化合物半導体集積回路を含む第１のチップ１００を備えている。第１のチップは、基板１１０と、誘電体層１３０と、電子素子層１２０と、第１の金属層１４０とを備えている。誘電体層１３０は、基板１１０の上に形成され、および該誘電体層の第１の面１３１から該誘電体層の第２の面１３２を貫通する少なくとも１つの誘電体層ビアホール１３３を有している。電子素子層１２０は、基板１１０と誘電体層１３０との間に形成されている。電子素子層１２０は、少なくとも１つの化合物半導体電子素子１２１と、少なくとも１つの第２の金属層１５０とを含んでいる。第１の金属層１４０は、該誘電体層の第１の面１３１に少なくとも１つの第１のパッド１４１を形成しており、および１つの誘電体層ビアホール１３３内に及んでいる。少なくとも１つの第２の金属層１５０のうちの少なくとも１つは、少なくとも１つの半導体電子素子１２１に電気的に接触している。少なくとも１つの金属層１５０のうちの少なくとも１つはまた、該誘電体層の第２の面１３２において、１つの誘電体層ビアホール１３３の端部に配置された少なくとも１つの第２のパッド１５１を形成し、少なくとも１つの第２のパッド１５１が、誘電体層ビアホール１３３内に及んでいる第１の金属層１４０に電気的に接続されている。図２５Ａおよび図２５Ｂに示すように、１つ以上の底部層を、接着層、拡散バリア層、および／または電気めっきのためのシード層として、第１のおよび／または第２の金属層の下に含めることができる。該金属層を湿気および酸化から保護するために、および／または上部に形成された材料物質との良好な接着のために、１つ以上の上部層を第１のおよび／または第２の金属層の上に含めることができる。Ｃｕ層のための底部層は、Ｔｉ、ＴｉＷ、Ｐｄ等で形成することができ、また、Ｃｕ層のための上部層は、Ａｕ等で形成することができる。Ａｕ層のための底部層は、Ｔｉ、Ｐｄ等で形成することができ、また、Ａｕ層のための上部層は、Ｔｉ等で形成することができる。第１のパッド１４１上に金属バンプ２８０を形成することにより、第１のチップ１００を他の電子回路に接続することができる。また、他の回路への接続を、金属バンプ２８０を用いる代わりに、第１のパッド１４１上に金属ワイヤを接合することによって形成することができる。例えば、第１のチップ１００は、バンプボンディングまたはワイヤボンディングによって第１のパッド１４１とモジュール基板上に形成されたパッドとの間に電気的接続が形成されている該モジュール基板上に直接実装することができる。少なくとも１つの第１のパッド１４１は、他の電子回路に接続するのに適した箇所に少なくとも１つの第１のパッド１４１を配置するために、電子素子層１２０内の少なくとも１つの電子素子１２１のうちの少なくとも１つの上方を横切って３次元的に伸びている第１の金属層１４０によって、誘電体層ビアホール１３３の他方の端部において、第２のパッド１５１に電気的に接続されている。
図１は、本発明による半導体集積回路の実施形態の断面を示す概略図である。該半導体集積回路は、上述した第１のチップ１００と第２のチップ２００とを備えている。第２のチップ２００は、電子回路を含んでいる。第１のチップ１００の誘電体層の第１の面は、第１のチップの前面１０２と定義しており、また、該誘電体層の反対側の第１のチップ１００の基板の面は、第１のチップの裏面１０１と定義している。第２のチップ２００は、第１のチップ１００の前面１０２に積層されており、およびバンプ２８０を介して少なくとも１つの第１のパッド１４１に電気的に接続されている。したがって、積層された第１のチップと第２のチップは、電気的に接続され、かつ１つの回路に集積されている。バンプ２８０による第１のチップ１００と第２のチップ２００との間の電気的接続を位置合わせするために、第１のパッド１４１は、電子素子層１２０内の少なくとも１つの電子素子１２１のうちの少なくとも１つの上に３次元的に伸びている第１の金属層１４０によって、誘電体層ビアホール１３３の他方の端部において、第２のパッド１５１に電気的に接続されている。
図２は、本発明による半導体集積回路の別の実施形態の断面図を示す概略図である。該半導体集積回路は、第１のチップ１００と第２のチップ２００とを備え、第１のチップ１００は、化合物半導体集積回路を含み、また、第２のチップ２００は、電子回路を含んでいる。第１のチップ１００は、基板１１０と、電子素子層１２０と、誘電体層１３０と、第１の金属層１４０と、第３の金属層１７０とを備えている。基板１１０は、該基板の第１の面１１１から該基板の第２の面１１２へ貫通する少なくとも１つの基板貫通ビアホール１１３を有している。誘電体層１３０は、基板の第１の面１１１の上に形成され、および該誘電体層の第１の面１３１から該誘電体層の第２の面１３２へ貫通する少なくとも１つの誘電体層ビアホール１３３を有している。電子素子層１２０は、少なくとも１つの化合物半導体電子素子１２１を含む少なくとも１つの電子素子および少なくとも１つの第２の金属層１５０を含み、および基板１１０と誘電体層１３０との間に形成されている。少なくとも１つの第１の金属層１４０は、本質的にＣｕで形成される。第１の金属層１４０は、該誘電体層の第１の面１３１に、少なくとも１つの第１のパッド１４１を形成しており、および１つの誘電体層ビアホール１３３内に及んでいる。少なくとも１つの第２の金属層１５０のうちの少なくとも１つは、少なくとも１つの化合物半導体電子素子１２１に電気的に接続されている。少なくとも１つの化合物半導体電子素子１２１と接触している少なくとも１つの第２の金属層１５０の全ては、本質的にＡｕで形成される。また、該少なくとも１つの第２の金属層のうちの１つは、第１のパッド１４１の反対側の誘電体層ビアホール１３３の端部に配置された第２のパッド１５１を形成し、第２のパッド１５１は、誘電体層ビアホール１３３内に及んでいる第１の金属層１４０に電気的に接続されている。第３の金属層１７０は、該基板の第２の面１１２に、少なくとも１つの第４のパッド１７１を形成し、および１つの基板貫通ビアホール１１３内に及んでいる。少なくとも１つの第２の金属層１５０のうちの少なくとも１つは、第４のパッド１７１の反対側の１つの基板貫通ビアホールの端部に、第３のパッド１６１を形成しており、第３のパッド１６１は、基板貫通ビアホール１１３内に及んでいる第３の金属層１７０に電気的に接続されている。前述したように、第１のおよび／または第２のおよび／または第３の金属層の下には、１つ以上の底部層を含めることができ、および／または第１のおよび／または第２のおよび／または第３の金属層の上には、１つ以上の上部層を含めることができる。この実施形態において、第１のチップ１００は、上面が下向きに配置されており、および第２のチップ２００は、上下が逆になった第１のチップ１１０の該基板の第２の面１１２に積層されている。該誘電体層の第１の面は、第１のチップ１００の前面１０２と定義し、また、該基板の第２の面は、第１のチップ１００の裏面１０１と定義している。第１のチップ１００はひっくり返されており、また、第２のチップ２００は、第１のチップ１００の裏面１０１に積層されており、およびバンプ２８０を介して少なくとも１つの第４のパッド１７１に電気的に接続されている。したがって、積層された第１のチップと第２のチップは、電気的に接続され、かつ１つの回路に集積されている。少なくとも１つの第１のパッド１４１の各々は、他の回路チップまたは電子モジュールへの電気的接続のために、さらにバンプ１８０に接続されている。バンプ２８０による第１のチップ１００と第２のチップ２００の電気的接続を位置合わせするために、第１のパッド１４１は、電子素子層１２０の少なくとも１つの電子素子１２１のうちの少なくとも１つの上方を横切って３次元的に伸びている第１の金属層１４０によって、誘電体層ビアホール１３３の他方の端部において、第２のパッドに電気的に接続されている。
図３は、本発明による半導体集積回路の別の実施形態の断面図を示す概略図である。該半導体集積回路は、第１のチップ１００および第２のチップ２００を備え、第１のチップ１００は、化合物半導体集積回路を含み、また、第２のチップ２００は、電子回路を含んでいる。第１のチップ１００は、基板１１０と、電子素子層１２０と、第３の金属層１７０とを備えている。基板１１０は、該基板の第１の面１１１から該基板の第２の面１１２へ貫通している少なくとも１つの基板貫通ビアホール１１３を有している。電子素子層１２０は、少なくとも１つの電子素子１２１を含み、および該基板の第１の面１１１の上に形成されている。第３の金属層１７０は、該基板の第２の面１１２に少なくとも１つの第４のパッド１７１を形成し、および基板貫通ビアホール１１３内に及んでいる。少なくとも１つの第２の金属層１５０のうちの少なくとも１つは、第４のパッド１７１の反対側の１つの基板貫通ビアホール１１３の端部に第３のパッド１６１を形成しており、第３のパッド１６１は、基板貫通ビアホール１１３内に及んでいる第３の金属層１７０に電気的に接続されている。第３のパッド１６１は、少なくとも１つの第２の金属層１５０によって、少なくとも１つの電子素子１２１のうちの少なくとも１つに、または、少なくとも１つの第２の金属層１５０によって形成され、および基板１１０の反対側の電子素子層１２０の面にまたは該面の近傍に配置された第５のパッド１８１に、直接または間接的に電気的に接続されている。前述したように、第２のおよび／または第３の金属層の下には、１つ以上の底部層を含めることができ、および／または第２のおよび／または第３の金属層の上には、１つ以上の上部層を含めることができる。該基板の反対側の該電子素子層の面は、第１のチップの前面１０２と定義し、また、該基板の第２の面は、第１のチップの裏面１０１と定義している。この実施形態において、第１のチップ１００は、上面が下向きに配置されている。第２のチップ２００は、上下が逆になった第１のチップ１００の裏面１０１に積層されており、およびバンプ２８０を介して少なくとも１つの第４のパッド１７１に電気的に接続されている。したがって、積層された第１のチップと第２のチップは、電気的に接続され、および１つの回路に集積される。前面１０２の近傍の第５のパッド１８１は、他の回路チップまたは電子モジュールへのさらなる接続のためのバンプ１８０に接続されている。第１のチップ１００と第２のチップ２００の電気的接続を位置合わせするために、第４のパッド１７１は、電子素子層１２０内の少なくとも１つの電子素子１２１のうちの１つの下方を横切って３次元的に伸びている第３の金属層１７０によって、基板貫通ビアホール１１３の他方の端部において、第３のパッド１６１に電気的に接続されている。
前述の実施形態における少なくとも１つの第４の金属層１７０の各々は、インダクタ等の受動電子素子を形成することができる。図４は、該半導体集積回路の別の実施形態の断面図を示す概略図であり、第４の金属層１７０は、基板１１２の第２の面にインダクタ１７２を形成している。インダクタ１７２は、電子素子１２１のうちの１つの下方に重なって３次元的に形成されており、また、該インダクタは、第１のチップに電気的に接続されている。また、該インダクタは、第２のチップに、または、第１のチップと第２のチップの両方に接続することもできる。
上述した実施形態において、第１のチップは、化合物半導体集積回路チップとすることができ、また、第２のチップは、化合物半導体、半導体、または、他の種類の電子集積回路チップとすることができる。第１のチップの基板は、ＧａＡｓ、Ｓｉ、ＳｉＣ、サファイアまたはＧａＮで形成される。また、第２のチップの基板は、第２のチップが化合物半導体集積回路チップである場合には、ＧａＡｓ、Ｓｉ、ＳｉＣ、サファイアまたはＧａＮで形成される。第１のチップの誘電体層は、誘電体材料で、好ましくは、ポリベンゾオキサゾール（ＰＢＯ）で形成される。該誘電体層の好ましい厚さは、該電子素子層内の電子素子の電気特性に対する第１の金属層の影響を最小限にするために、１０μｍ以上であり、該誘電体層の上には、該誘電体層ビアホールの他方の端部において第２のパッドに接続するために、第１の金属層が３次元的に伸びている。該電子素子層は、化合物半導体層と誘電体層を含む複合層である。該電子素子層内の誘電体層は、該電子素子を絶縁し、および不動態化する。該誘電体層は、誘電体材料で、好ましくは、ＳｉＮで形成される。該化合物半導体電子素子は、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）または高電子移動度トランジスタ（ＨＥＭＴ）とすることができる。さらに、該化合物半導体電子素子は、ＧａＮ電界効果トランジスタ（ＦＥＴ）とすることができる。第１のチップにおける電気的接続のための金属層は、該電子素子層内の金属層と、該電子素子層内ではない金属層とに分けられる。該化合物半導体電子素子と直接接触している少なくとも１つの第２の金属層１５０の全ては、本質的にＡｕで形成され、および該化合物半導体とＣｕとの汚染を防ぐために、Ｃｕを全く含有しないか、または、Ｃｕをごく少量含有し、または、該電子素子層内の少なくとも１つの第２の金属層の全ては、Ｃｕを含まずに、または、ごく少量のＣｕとともに、本質的にＡｕで形成することができる。後者の方法においては、電子素子層の形成は、本質的にＣｕで形成された金属層を必要としない前工程として実行することができ、それによって、Ｃｕによる該前工程の交差汚染を防ぐことができる。したがって、Ｃｕによる汚染による回路性能および信頼性の低下が防止される。該電子素子層内にない金属層（第１の金属層１４０および第３の金属層１７０）は、該化合物半導体電子素子に直接ではなく、該電子素子層内の金属層を介して接続され、そのため、それらの金属層をＣｕで形成して、製造コストを低減することができる。Ｃｕで形成された該金属層の形成は、後工程として実行することができ、それによって、Ｃｕ原子による前工程の汚染を防ぐことができる。第１の金属層におけるＣｕ層の厚さは、好ましくは、３μｍ以上である。
本発明によって提供されるさらなる実施形態を以下で説明する。
（実施形態１）
図５は、本発明による半導体集積回路の別の実施形態の断面図を示す概略図であり、第１のチップ１００は、ＨＥＭＴ ＭＭＩＣ１０３を含み、また、第２のチップ２００は、ＨＢＴ電力増幅器（ＰＡ）ＭＭＩＣ２０３を含んでいる。ＨＥＭＴ ＭＭＩＣ１０３は、ＧａＡｓで形成された基板１１０を有している。該ＨＥＭＴ ＭＭＩＣの基板１１０には、擬似格子整合型ＨＥＭＴ（ｐＨＥＭＴ）１２１によって構成されたバイアス制御回路、スイッチ回路および論理回路から成る電子素子層１２０がある。該ＨＥＭＴ ＭＭＩＣは、ＨＢＴ ＰＡのバイアス条件を制御する回路、および／またはＨＢＴ ＰＡ内のＲＦ信号経路を制御する回路として機能する。電子素子層１２０は、該素子群の絶縁および不動態化のための１つ以上のＳｉＮ層を含むことができる。ＨＥＭＴ ＭＭＩＣには、その表面に、ＰＢＯで形成された誘電体層１３０が絶縁層として堆積されている。該誘電体層は、約１０μｍの厚さでスピンコーティングされている。下にあるＭＭＩＣへの電気的接続を形成するために、誘電体層の第１の面１３１から誘電体層の第２の面１３２を貫通する誘電体層１３０内に、ＰＢＯの感光性を用いたフォトリソグラフィ技術によって、複数の誘電体層ビアホール１３３が形成される。誘電体層１３０上には、約５μｍの厚さを有する、本質的にＣｕで形成された第１の金属層１４０が、スパッタＴｉＷ／Ｃｕをシード金属に用いて電気めっきされる。第１の金属層１４０は、ＨＢＴ ＰＡ ＭＭＩＣとの電気的接続のための複数の第１のパッド１４１を形成する。第１の金属層１４０は、互いに離れた接続ノードを有する２つのチップ間の電気的接続を形成することを可能にするために、ｐＨＥＭＴ１２１と、コンデンサ１２２と、抵抗１２３とから成るＨＥＭＴ ＭＭＩＣの能動領域の上方を横切って、第１のパッド１４１から誘電体層ビアホール１３３まで３次元的に伸びている。さらに、第１の金属層１４０は、該誘電体層ビアホール内に及んで、第１のパッド１４１の反対側の誘電体層ビアホールの端部に形成された第２の金属パッド１５１に接続している。この実施形態において、全ての第２の金属層は、本質的にＡｕで形成されている。そのため、第２の金属パッド１５１も本質的にＡｕで形成されている。第２の金属パッド１５１の各々はさらに、第２の金属層１５０を介して、ＨＥＭＴ ＭＭＩＣ内のｐＨＥＭＴ１２１、コンデンサ１２２または抵抗１２３に電気的に接続されている。Ｃｕ原子による素子の劣化を防ぐために、Ｃｕと、ＨＥＭＴ ＭＭＩＣ内の素子群、特に、化合物半導体素子群との直接的な接触が回避されている。さらに、全ての第２の金属層は、本質的にＡｕで形成されているため、本質的には該電子素子層の形成である前工程を、Ｃｕのプロセスなしで実行することができる。Ｃｕのプロセスは、後工程で別に行われる。したがって、該電子素子層内の素子群のＣｕによる交差汚染が防止されて、回路性能における高い安定性および信頼性を得ることができる。第２のチップ２００は、第１のチップ１００の前面１０２に積層される。２つのチップ間の接続のために、第１のバンプ１８０が、ＨＥＭＴ ＭＭＩＣ１０３の第１のパッド１４１の各々に形成されている。第１のバンプ１８０は、その上部にＳｎＡｇはんだを用いたＣｕ柱部とすることができる。第２のチップ２００は、第１のチップ１００の前面１０２に積層される。第２のチップ２００は、ＧａＡｓで形成された基板２１０を有している。そして、第１のバンプ１８０の各々が、第２のチップ２００の基板２１０の裏面の裏面金属層２７０によって形成された接触パッド２７１に接続される。各接触パッド２７１は、第２のチップのＧａＡｓ基板２１０内に形成された基板貫通ビアホール２３３内に伸びており、それによって、ＨＢＴ ＰＡ ＭＭＩＣ内に形成されたＨＢＴ２２１、コンデンサ２２２または抵抗２２３に接続している。積層されたチップ群はひっくり返され、第２のチップ２００は、バンプ２８０を用いたフリップチップ組み立てによりモジュール基板９０に形成されたモジュールパッド９１に接続される。
（実施形態２）
図６は、本発明による半導体集積回路の別の実施形態の断面図を示す概略図であり、第１のチップ１００は、ＨＥＭＴ ＭＭＩＣ１０３を含み、また、第２のチップ２００は、ＨＥＭＴ ＰＡ ＭＭＩＣ２０３を含んでいる。ＨＥＭＴ ＭＭＩＣ１０３は、バイアス制御回路と、スイッチ回路と、論理回路とで構成され、およびＨＥＭＴ ＰＡ ＭＭＩＣ２０３のためのバイアス条件を制御するための回路、および／またはＨＥＭＴ ＰＡ ＭＭＩＣ２０３におけるＲＦ信号経路を制御する回路として機能する。この実施形態のデザインに関するその他の説明は、第２のチップ２００のＨＢＴ ＰＡ ＭＭＩＣが、ＨＥＭＴ ＰＡ ＭＭＩＣに置き換わっていることを除いて、実施形態１の説明と同様である。
（実施形態３）
図７は、本発明による半導体集積回路の別の実施形態の断面図を示す概略図であり、第１のチップ１００は、ＨＥＭＴ ＭＭＩＣ１０３を含み、また、第２のチップ２００は、ＨＢＴ ＰＡ ＭＭＩＣ２０３を含んでいる。第２のチップ２００は、第１のチップ１００の前面１０２に積層されており、および積層されたこれらのチップはひっくり返され、第２のチップ２００は、ボンディングワイヤ２０４を介したワイヤボンディングによって、モジュール基板９０上で組み立てられる。この実施形態のデザインに関するその他の説明は、実施形態１の説明と同様である。
（実施形態４）
図８は、本発明による半導体集積回路の別の実施形態の断面図を示す概略図であり、第１のチップ１００は、ＨＥＭＴ ＭＭＩＣ１０３を含み、また、第２のチップ２００は、別のＨＥＭＴ ＰＡ ＭＭＩＣ２０３を含んでいる。第２のチップ２００は、ボンディングワイヤ２０４を介したワイヤボンディングによって、モジュール基板９０上で組み立てられる。この実施形態のデザインに関するその他の説明は、実施形態２に関する説明と同様である。
（実施形態５）
図９は、本発明による半導体集積回路の別の実施形態の断面図を示す概略図であり、第１のチップ１００は、ＨＥＭＴ ＭＭＩＣ１０３を含み、また、第２のチップ２００は、ＨＢＴ ＰＡ ＭＭＩＣ２０３を含んでいる。ＨＥＭＴ ＭＭＩＣ１０３は、ＧａＡｓで形成された基板１１０を有し、およびスイッチ１２１と、コンデンサ１２２と、インダクタ１２４とで構成されている。該ＭＭＩＣは、最適な性能を維持するために、異なる出力電力および周波数に対して異なるバイアス条件で動作するＨＢＴ ＰＡ ＭＭＩＣ２０３内のＨＢＴの出力におけるインピーダンス整合を実現するインピーダンスチューナーとして機能する。出力インピーダンスは、バイアス条件と動作周波数との関数であるため、動作条件の変化に従って良好なインピーダンス整合を維持するように、インピーダンスチューナーが導入されている。ＰＢＯで形成された誘電体層１３０が、ＨＥＭＴ ＭＭＩＣ１０３上に形成されている。スパイラルインダクタ１２４は、Ｃｕで形成された第１の金属層１４０を用いて、誘電体層１３０上に形成されている。インダクタ１２４は、インピーダンスチューナー回路の一部として機能する。この実施形態において、モジュール基板９０上のＩ／Ｏパッド９１と、ＨＥＭＴ ＭＭＩＣ１０３内のノード（第２のパッド１５１のうちの１つ）との直接的な電気的接続が、ＨＥＭＴ ＭＭＩＣ１０３内の電子素子群の上方を横切って３次元的に伸び互いに離れた２つのノードを接続する第１の金属層１４０を用いて形成されている。この実施形態のその他の説明は、実施形態１の説明と同様である。
（実施形態６）
図１０は、本発明による半導体集積回路の別の実施形態の断面図を示す概略図であり、第１のチップ１００は、ＨＥＭＴ ＭＭＩＣ１０３を含み、また、第２のチップ２００は、ＨＢＴ ＰＡ ＭＭＩＣ２０３を含んでいる。ＨＥＭＴ ＭＭＩＣ１０３の説明は、実施形態５の説明と同様である。ＨＢＴ ＰＡ ＭＭＩＣ２０３は、実施形態３におけるＨＢＴ ＰＡ ＭＭＩＣ２０３と同様のものである。しかし、ＰＢＯ層２３０がＨＢＴ ＰＡ ＭＭＩＣ２０３の上に形成され、および本質的にＣｕで形成された金属層２４０が、ＰＢＯ層２３０上に形成されている。金属層２４０は、第１の金属層と見なされる。第１のチップ１００のための金属の種類ＡｕまたはＣｕに関するその他の説明は、第２のチップ２００にも当てはまる。Ｃｕ金属層が、第１のチップ１００および第２のチップ２００の両方の前面に形成されているため、２つのチップ内における回路内のノードを異なる水平方向位置で接続するためのレイアウト設計には、より多くの自由度がある。第２のチップ２００は、ボンディングワイヤ２０４を介したワイヤボンディングによって、モジュール基板９０上で組み立てられる。
（実施形態７）
図１１は、本発明による半導体集積回路の別の実施形態の断面図を示す概略図であり、第１のチップ１００は、ＨＢＴ ＰＡ ＭＭＩＣ１０３を含み、また、第２のチップ２００は、化合物半導体チップ以外の電子チップである。この実施形態における第２のチップ２００は、バイアス制御回路と、スイッチ回路と、論理回路とで構成されるＳｉ ＣＭＯＳ ＩＣであり、およびＨＢＴ ＰＡ ＭＭＩＣ１０３のバイアス条件を制御するための制御回路として機能する。ＰＢＯで形成された誘電体層１３０、Ｃｕで形成された第１の金属層１４０、およびＣｕ／はんだで形成された複数のバンプ１８０が、ＨBＴ ＰＡ ＭＭＩＣ１０３上に連続的に形成されている。第１のパッド１４１を、誘電体層ビアホール１３３かまたは、該ボンディングワイヤが接続される別の第１のパッド１４１に接続する第１の金属層１４０は、ＨＢＴ ＭＭＩＣ１０３内の素子の能動領域の上方を横切って３次元的に形成され、および互いに離れた位置で２つのチップのノードを接続する。ＨＢＴ ＰＡ ＭＭＩＣへの電気的接続は、少なくとも１つの第２の金属層で形成された複数の第２のパッドによって形成されている。この実施形態において、ＨＢＴ１２１および他の電子素子１２２および１２３への接続を形成するかまたは、第２のパッド１５１および第３のパッド１６１を形成する、少なくとも１つの第２の金属層の全ては、本質的にＡｕで形成されているため、Ｃｕ金属層を、ＨＢＴ ＰＡ ＭＭＩＣ内の素子群から離れて保持することができる。したがって、Ｃｕ原子によるＨＢＴ ＭＭＩＣ内の素子群の劣化を防ぐことができる。ＨＢＴ ＰＡ ＭＭＩＣ１０３とモジュール基板９０との接続は、ボンディングワイヤ１０４を介したワイヤボンディングによって、および／または第４の金属層１７０を介した基板１１０内の基板貫通ビアホール１１３によって形成される。
（実施形態８）
図１２は、本発明による半導体集積回路の別の実施形態の断面図を示す概略図であり、第１のチップ１００は、ＨＢＴ ＰＡ ＭＭＩＣ１０３を含み、また、第２のチップ２００は、ＨＢＴ ＰＡ ＭＭＩＣ１０３のバイアス制御のためのＳｉ ＣＭＯＳＩＣである。第１のチップ１００はひっくり返され、また、第２のチップ２００は、第１のチップ１００の裏面１０１に積層される。２つのチップ間の電気的接続は、各々が基板１１０の裏面の第３の金属層１７０によって形成された第４のパッド１７１に形成されている。第４のパッドの各々は、基板貫通ビアホール１１３を介して第３のパッド１６１に、それから電子素子層１２０内の電子素子および第２のパッド１５１に電気的に接続され、それらは全て少なくとも１つの第２の金属層１５０によって形成されている。この実施形態において、少なくとも１つの第２の金属層１５０は全て、実施形態７と同様にＡｕで形成され、それによって、化合物半導体素子とＣｕの汚染が防止される。本質的にＣｕで形成された第１の金属層１４０は、ＰＢＯで形成された誘電体層１３０上に形成されている。第１の金属層１４０は、モジュール基板９０への電気的接続に用いることのできる第１のパッド１４１を形成している。誘電体層１３０は、誘電体層１３０を貫通する複数の誘電体層ビアホール１３３を有している。第１の金属層１４０は、基板１１０の裏面の第４のパッド１７１のうちの１つと、モジュール基板９０上のＩ／Ｏパッド９１との間の電気的接続を異なる水平方向位置に形成するように、誘電体層ビアホール１３３から、モジュール基板９０上のＩ／Ｏパッド９１のうちの１つに接続された第１のパッド１４１まで、ＨＢＴ ＭＭＩＣ内の素子の能動領域の上方を横切って３次元的に伸びている。第１のチップ１００は、第１のパッド１４１の上に、および誘電体層ビアホール１３３を介してＨＢＴ１２１のエミッタ層の上にバンプ１８０が形成された状態で、モジュール基板９０上でフリップチップ組み立てにより組み立てられている。
（実施形態９）
図１３は、本発明による半導体集積回路の別の実施形態の断面図を示す概略図であり、第１のチップ１００は、ＨＢＴ ＰＡ ＭＭＩＣ１０３を含み、また、第２のチップ２００は、集積受動素子（ｉｎｔｅｇｒａｔｅｄ ｐａｓｓｉｖｅ ｄｅｖｉｃｅｓ：ＩＰＤ）またはフィルタを含んでいる。該集積受動素子は、ガラス、シリコン、または、ＧａＡｓ等の化合物半導体で形成された基板上に形成することができる。ＩＰＤは、フィルタ、インピーダンス整合回路等として機能する。また、第２のチップ２００は、表面弾性波フィルタおよびバルク弾性波フィルタ、薄膜バルク弾性波フィルタ等の音響フィルタを含むことができ、およびＳｉ等の基板上に作り込むことができる。第２のチップ２００は、第１のチップ１００の前面１０２に積層される。第１のチップの製造プロセスの説明は、実施形態７の説明と同様である。
（実施形態１０）
図１４は、本発明による半導体集積回路の別の実施形態の断面図を示す概略図である。この実施形態のデザインは、第１のチップ１００内のＨＢＴ ＰＡ ＭＭＩＣがＨＥＭＴ ＰＡ ＭＭＩＣ１０３に置き換わっていることを除いて、実施形態９のデザインと同様である。
（実施形態１１）
図１５は、本発明による半導体集積回路の別の実施形態の断面図を示す概略図である。この実施形態のデザインは、第１のチップ１００が、実施形態８で説明したようなモジュール基板９０上で組み立てられるフリップチップであることを除いて、実施形態９のデザインと同様である。
（実施形態１２）
図１６は、本発明による半導体集積回路の別の実施形態の断面図を示す概略図である。この実施形態のデザインは、第１のチップ１００内のＨＢＴ ＰＡ ＭＭＩＣが、ＨＥＭＴ ＰＡ ＭＭＩＣ１０３に置き換わっていることを除いて、実施形態１１のデザインと同様である。
（実施形態１３）
図１７は、多数の積層チップを含む、本発明による半導体集積回路の別の実施形態の断面図を示す概略図である。この実施形態において、該半導体集積回路は、ＨＢＴ ＰＡ ＭＭＩＣ１０３を含む第１のチップ１００と、インピーダンス整合回路（集積受動素子）およびバイアス制御回路を含む第２のチップ２００と、アンテナスイッチ回路を含む第３のチップ３００と、フィルタを含む第４のチップ４００とを備えている。第２のチップ２００は、第１のチップ１００の裏面１０１に積層され、第３のチップ３００は、第２のチップ２００に積層され、および第４のチップ４００は、第３のチップ３００に積層されている。ＨＢＴ ＰＡ ＭＭＩＣ１０３の製造プロセスの説明は、実施形態８の場合の説明と同様である。モジュール基板９０への接続は、第１のチップ１００の前面１０２に形成されたバンプ１８０によって、およびフィルタチップ４００に形成されたボンディングワイヤ４０４を介したワイヤボンディングによって形成されている。
（実施形態１４）
図１８は、本発明による半導体集積回路の別の実施形態の断面図を示す概略図であり、第１のチップ１００は、ＨＢＴ ＰＡ ＭＭＩＣ１０３を含み、また、第２のチップ２００は、電子チップである。第１のチップ１００は、ひっくり返され、およびモジュール基板９０上で組み立てられるフリップチップである。第２のチップ２００は、ひっくり返された第１のチップ１００の裏面１０２に積層されている。第２のチップ２００は、バイアス制御回路と、スイッチ回路と、論理回路とで構成され、およびＨＢＴ ＰＡ ＭＭＩＣ１０３のバイアス条件を制御するための制御回路として、および／または第１のチップ１００におけるＨＢＴ ＰＡ ＭＭＩＣ内のＲＦ信号経路を切り替えるスイッチ回路として機能する。第２のチップ２００は、ＨＥＭＴ ＭＭＩＣ等の化合物半導体ＭＭＩＣかまたはＳｉ ＣＭＯＳ ＩＣのいずれかである。第１のチップ１００において、第３の金属層１７０は、第１のチップの裏面１０２に少なくとも１つの第４のパッド１７１を形成し、および基板貫通ビアホール１１３内に及んでいる。第２の金属層１５０のうちの１つは、第４のパッド１７１の反対側の基板貫通ビアホール１１３の端部に第３のパッド１６１を形成しており、第３のパッド１６１は、基板貫通ビアホール１１３内に及んでいる第３の金属層１７０に電気的に接続されている。第３のパッド１６１は、第２の金属層１５０によってＨＢＴ１２１に電気的に接続されている。第３のパッドは、該基板に向かい合った該電子素子層の面に形成された第５のパッド１９１にも電気的に接続されている。第５のパッド１９１はさらに、モジュール基板９０上のＩ／Ｏパッド９１に接続されている。第４のパッド１７１は、バンプ２８０を介して第２のチップ２００に電気的に接続されている。第３の金属層１７０は、第１のチップ内の抵抗１２３、コンデンサ１２２およびＨＢＴ１２１の下方を横切って３次元的に形成されている。このようにして、互いに離れた水平方向位置に接続ノードを有する２つのチップ間の接続を形成することができる。第３の金属層１７０は、好ましくは、Ｐｄをシード金属としてめっきされたＣｕで形成される。
（実施形態１５）
図１９は、本発明による半導体集積回路の別の実施形態の断面図を示す概略図であり、第１のチップ１００は、ＨＢＴ ＰＡ ＭＭＩＣ１０３を含み、また、第２のチップ２００は、第１のチップ１００内のＨＢＴの出力インピーダンスを整合するために、Ｓｉ、ＧａＡｓまたはガラスからなる基板上に形成されたインダクタおよび／またはコンデンサから成るインピーダンス整合回路を含んでいる。第２のチップ２００は、ひっくり返された第１のチップ１００の裏面１０１に積層されている。また、第２のチップ２００は、様々な異なる動作条件で、第１のチップ１００内のＨＢＴと出力インピーダンス整合をとるのに用いられるインピーダンスチューナーも含むことができる。また、第２のチップ２００は、Ｓｉ、ＧａＡｓまたはガラスの基板上に形成された集積受動素子かまたは、表面弾性波フィルタ、バルク弾性波フィルタおよび薄膜バルク弾性波フィルタ等の音響フィルタのいずれかで構成された、基本周波数とは異なる周波数で第１のチップ１００内のＨＢＴによって生成された不要な信号を除去するフィルタ回路も含むことができる。第１のチップ１００の製造プロセスの説明は、実施形態１４と同様である。第３の金属層１７０は、第１のチップ内の素子の下方を横切って３次元的に形成されている。このようにして、互いに離れた水平方向位置に接続ノードを有する２つのチップ間の接続を形成することができる。第３の金属層１７０は、シード金属として、好ましくは、ＣｕをＰｄでめっきして形成される。
（実施形態１６）
図２０は、本発明による半導体集積回路の別の実施形態の断面図を示す概略図である。この実施形態のデザインは、第１のチップ１００内のＨＢＴ ＰＡ ＭＭＩＣが、ＨＥＭＴ ＰＡ ＭＭＩＣ１０３に置き換わっていることを除いて、実施形態１５のデザインと同様である。
（実施形態１７）
図２１は、本発明による半導体集積回路の別の実施形態の断面図を示す概略図である。この実施形態のデザインは、実施形態１５のデザインとほぼ同様である。この実施形態において、第４の金属層１７０は、第１のチップ１００の裏面にスパイラルインダクタ１７２を形成している。インダクタ１７２は、基板貫通ビアホール１１３を介して、第１のチップ１００内のＭＭＩＣに電気的に接続されている。インダクタ１７２と、第１のチップ内のＭＭＩＣと、第２のチップは、インピーダンス整合および同調回路を形成している。金属層１７０は、好ましくは、その高伝導度による低信号損失のために、Ｃｕ、または、Ｃｕ層を含む多数の金属層で形成される。
（実施形態１８）
図２２は、本発明による半導体集積回路の別の実施形態の断面図を示す概略図である。この実施形態のデザインは、第１のチップ１００内のＨＢＴ ＰＡ ＭＭＩＣが、ＨＥＭＴ ＰＡ ＭＭＩＣ１０３に置き換わっていることを除いて、実施形態１７のデザインと同様である。
（実施形態１９）
図２３は、多数の積層チップを含む、本発明による半導体集積回路の別の実施形態の断面図を示す概略図である。この実施形態のデザインは、第１のチップ１００が、実施形態１７における第１のチップ１００と同様に設計されていることを除いて、実施形態１３のデザインと同様である。
要約すると、本発明は、積層電子チップを備え、それらのチップのうちの少なくとも１つが化合物半導体電子集積回路チップである半導体集積回路を提供するというその想定した目的を確かに達成することができる。本発明は、以下の効果を有する。
１．積層されたチップを用いてモジュールを構成することにより、該モジュール内の要素を別々のチップ上に形成することができる。それらのチップの各々は、その最適なレイアウト設計を有することができ、および各チップのみに必要なプロセスで形成することができるため、回路要素が１つのチップ内に集積されている場合と比較して、全体の製造コストを低減することができる。また、モジュール全体の面積サイズも、該チップ群がモジュール基板上に横方向に配置されている場合よりも小さくすることができる。
２．チップ間、または、２つの回路要素間の相互接続は、該チップの前面または裏面に形成された金属層を用いることによって形成することができる。前面および裏面の金属層は、該素子の能動領域の上に形成することができ、これによって、２つのチップ内のノードを、互いに離れた水平方向位置で接続することができる。したがって、該接続ノードのレイアウト設計には、より多くの自由度がある。該相互接続部は、チップ群がモジュール基板上に横方向に配置されている場合と比較して短くすることができ、信号損失および干渉を低減することができる。
３．Ｃｕは、チップ間の相互接続に用いられ、一方、Ａｕは、化合物半導体素子と接触する金属層に用いられる。このようにして、内部に拡散するＣｕ原子による化合物半導体の電気的性能の低下が防止される。さらに、前工程の本質的な部分である、電子素子層の形成にＣｕ層を用いることを完全に避けることにより、Ｃｕ層の形成を伴うプロセス工程は、後工程に回される。その結果、Ｃｕ原子による前工程の交差汚染が完全に防止される。化合物半導体ＭＭＩＣプロセスに、Ｃｕ金属化処理が用いられても、長期間にわたる高い信頼性が維持される。
４．チップの裏面の金属層は、インダクタまたは他の受動電子素子を形成するのに用いることができる。該チップの裏面のインダクタは、回路全体が占めるスペースをさらに少なくするため、チップサイズを低減することができる。該裏面金属層がＣｕを含む場合は、該チップの裏面のインダクタに対して高いＱを得ることができる。
素子の能動領域の上に前面金属層を有する化合物半導体集積回路チップを用いることは、積層チップのない場合にも拡大適用することができる。該化合物半導体集積回路チップは、該チップが、バンプ接合によって形成された電気的接続、または、モジュール基板上に形成されたパッドと、前面金属層によって形成されたパッドとの間のワイヤボンディングによって形成された電気的接続によって、該モジュール基板に実装されるケース等、該前面金属層を介していかなる電子回路にも接続することができる。したがって、パッドの配置に関するレイアウト設計において、より多くの自由度が得られる。
図面に関する上述の説明は、本発明の好適な実施形態のみのためのものである。それでも多くの同等の局所的な変形および変更が、本発明に関連する当業者によって可能であり、およびそれらの変形および変更は、本発明の趣旨から逸脱しないため、添付のクレームによって定義される範囲に含まれると見なすべきである。
１００ 第１のチップ
１１０ 基板
１２０ 電子素子層
１２１ 化合物半導体電子素子
１３０ 誘電体層
１３１ 誘電体層の第１の面
１３２ 誘電体層の第２の面
１３３ 誘電体層ビアホール
１４０ 第１の金属層
１４１ 第１のパッド
１５０ 第２の金属層
１５１ 第２のパッド
１７０ 第３の金属層
２００ 第２のチップ

Claims (52)

  1. 化合物半導体集積回路を含む第１のチップであって、
    基板と、
    前記基板の上に形成され、および誘電体層の第１の面から第２の面を貫通する少なくとも１つの誘電体層ビアホールを有する誘電体層と、
    本質的にＣｕで形成され、前記誘電体層の第１の面に少なくとも１つの第１のパッドを形成し、および各少なくとも１つの第１のパッドから１つの誘電体層ビアホール内に及んでいる第１の金属層と、
    前記基板と、前記誘電体層との間に形成された電子素子層であって、少なくとも１つの化合物半導体電子素子を含む少なくとも１つの電子素子、および少なくとも１つの第２の金属層を含み、少なくとも１つの第２の金属層のうちの少なくとも１つは、前記少なくとも１つの電子素子に接続され、および少なくとも１つの第２の金属層のうちの少なくとも１つは、前記誘電体層の第２の面において、１つの誘電体層ビアホールの端部に、少なくとも１つの第２のパッドも形成し、前記少なくとも１つの第２のパッドは、前記誘電体層ビアホール内に及んでいる第１の金属層に接続され、前記少なくとも１つの化合物半導体電子素子に接触している前記少なくとも１つの第２の金属層の全ては、本質的にＡｕで形成される電子素子層と、
    を備える第１のチップと、
    電子回路を含み、第１のチップの前記誘電体層の第１の面上に積層され、および少なくとも１つの第１のパッドのうちの少なくとも１つに接続することによって、第１のチップに電気的に接続された第２のチップと、
    を備え、少なくとも１つの第１のパッドのうちの少なくとも１つが、前記電子素子層内の少なくとも１つの電子素子のうちの少なくとも１つの上方を横切って形成された第１の金属層によって、前記誘電体層ビアホールに電気的に接続される、半導体集積回路。
  2. 少なくとも１つの第２の金属層の全ては、本質的にＡｕで形成される、請求項１に記載の半導体集積回路。
  3. 第１のチップの前記基板は、ＧａＡｓ、Ｓｉ、ＳｉＣ、サファイアまたはＧａＮで形成される、請求項１に記載の半導体集積回路。
  4. 前記誘電体層は、ポリベンゾオキサゾール（ＰＢＯ）で形成される、請求項１に記載の半導体集積回路。
  5. 前記誘電体層の厚さは、１０μｍ以上である、請求項１に記載の半導体集積回路。
  6. 第１のチップは、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）モノリシックマイクロ波集積回路（ＭＭＩＣ）または高電子移動度トランジスタ（ＨＥＭＴ）ＭＭＩＣを含む、請求項１に記載の半導体集積回路。
  7. 第１のチップは、ＧａＮ電界効果トランジスタ（ＦＥＴ）ＭＭＩＣを含む、請求項１に記載の半導体集積回路。
  8. 第１のチップは、電力増幅器ＭＭＩＣを含む、請求項１に記載の半導体集積回路。
  9. 第２のチップは、第１のチップ内の少なくとも１つの電子素子のバイアス条件を制御するバイアス制御回路、第１のチップ内の信号経路を制御するスイッチング回路、第１のチップ内の前記電力増幅器からの出力をアンテナに接続するアンテナスイッチング回路、前記バイアス条件と、第１のチップ内の前記電力増幅器の動作周波数とにより可変インピーダンスを与えるインピーダンスチューナー回路、または、第１のチップ内の前記電力増幅器の出力および／または入力におけるインピーダンス整合のための受動素子から成るインピーダンス整合回路のいずれかを少なくとも含む、請求項８に記載の半導体集積回路。
  10. 第２のチップは、化合物半導体ＭＭＩＣを含む、請求項１に記載の半導体集積回路。
  11. 第２のチップは、ＧａＡｓで形成された基板を有する、請求項１０に記載の半導体集積回路。
  12. 第２のチップは、Ｓｉ相補型金属酸化膜半導体（ＣＭＯＳ）集積回路を含む、請求項１に記載の半導体集積回路。
  13. 第２のチップは、Ｓｉ、ＧａＡｓまたはガラスで形成された基板上に集積された少なくとも１つの受動素子を含む、請求項１に記載の半導体集積回路。
  14. 第２のチップはフィルタを含む、請求項１に記載の半導体集積回路。
  15. 化合物半導体集積回路を含む第１のチップであって、
    基板の第１の面から第２の面を貫通する少なくとも１つの基板貫通ビアホールを有する基板と、
    前記基板の第１の面の上に形成された誘電体層であって、前記誘電体層の第１の面から第２の面を貫通する少なくとも１つの誘電体層ビアホールを有する誘電体層と、
    本質的にＣｕで形成された第１の金属層であって、前記誘電体層の第１の面に少なくとも１つの第１のパッドを形成し、および各少なくとも１つの第１のパッドから１つの誘電体層ビアホール内に及んでいる第１の金属層と、
    前記基板と前記誘電体層との間に形成された電子素子層であって、少なくとも１つの化合物半導体電子素子を含む少なくとも１つの電子素子、および少なくとも１つの第２の金属層を含み、少なくとも１つの第２の金属層のうちの少なくとも１つは、前記少なくとも１つの電子素子に接続され、少なくとも１つの第２の金属層のうちの少なくとも１つは、前記誘電体層の第２の面において、１つの誘電体層ビアホールの端部に少なくとも１つの第２のパッドも形成し、少なくとも１つの第２のパッドは、前記誘電体層ビアホール内に及んでいる第１の金属層に接続され、および少なくとも１つの第２の金属層のうちの少なくとも１つは、前記基板の第１の面において、前記基板貫通ビアホールの端部に、少なくとも１つの第３のパッドも形成し、前記少なくとも１つの化合物半導体電子素子に接触している少なくとも１つの第２の金属層の全ては、本質的にＡｕで形成されている電子素子層と、
    前記基板の第２の面に少なくとも１つの第４のパッドを形成し、および前記基板貫通ビアホールの他方の端部に設けられた第３のパッドへの電気的接続を形成するために、各少なくとも１つの第４のパッドから１つの基板貫通ビアホール内に及んでいる第３の金属層と、
    を備える第１のチップと、
    電子回路を含む第２のチップであって、第１のチップの前記基板の第２の面に積層され、および少なくとも１つの第４のパッドのうちの少なくとも１つに接続することによって、第１のチップに電気的に接続される第２のチップと、
    を備え、少なくとも１つの第１のパッドのうちの少なくとも１つが、前記電子素子層内の少なくとも１つの電子素子のうちの少なくとも１つの上方を横切って形成された第１の金属層によって、前記誘電体層ビアホールに電気的に接続される、半導体集積回路。
  16. 少なくとも１つの第２の金属層の全ては、本質的にＡｕで形成される、請求項１５に記載の半導体集積回路。
  17. 第３の金属層は、本質的にＣｕで形成される、請求項１５に記載の半導体集積回路。
  18. 第１のチップの前記基板は、ＧａＡｓ、Ｓｉ、ＳｉＣ、サファイアまたはＧａＮで形成される、請求項１５に記載の半導体集積回路。
  19. 前記誘電体層は、ポリベンゾオキサゾール（ＰＢＯ）で形成される、請求項１５に記載の半導体集積回路。
  20. 前記誘電体層の厚さは、１０μｍ以上である、請求項１５に記載の半導体集積回路。
  21. 第１のチップは、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）モノリシックマイクロ波集積回路（ＭＭＩＣ）または高電子移動度トランジスタ（ＨＥＭＴ）ＭＭＩＣを含む、請求項１５に記載の半導体集積回路。
  22. 第１のチップは、ＧａＮ電界効果トランジスタ（ＦＥＴ）ＭＭＩＣを含む、請求項１５に記載の半導体集積回路。
  23. 第１のチップは、電力増幅器ＭＭＩＣを含む、請求項１５に記載の半導体集積回路。
  24. 第２のチップは、第１のチップ内の少なくとも１つの電子素子のバイアス条件を制御するバイアス制御回路、第１のチップ内の信号経路を制御するスイッチング回路、第１のチップ内の前記電力増幅器からの出力をアンテナに接続するアンテナスイッチング回路、前記バイアス条件と、第１のチップ内の前記電力増幅器の動作周波数とにより可変インピーダンスを与えるインピーダンスチューナー回路、または、第１のチップ内の前記電力増幅器の出力および／または入力におけるインピーダンス整合のための受動素子から成るインピーダンス整合回路のいずれかを少なくとも含む、請求項２３に記載の半導体集積回路。
  25. 第２のチップは、化合物半導体ＭＭＩＣを含む、請求項１５に記載の半導体集積回路。
  26. 第２のチップは、ＧａＡｓで形成された基板を有する、請求項２５に記載の半導体集積回路。
  27. 第２のチップは、Ｓｉ相補型金属酸化膜半導体（ＣＭＯＳ）集積回路を含む、請求項１５に記載の半導体集積回路。
  28. 第２のチップは、Ｓｉ、ＧａＡｓまたはガラスで形成された基板上に集積された少なくとも１つの受動素子を含む、請求項１５に記載の半導体集積回路。
  29. 第２のチップは、フィルタを含む請求項１５に記載の半導体集積回路。
  30. 化合物半導体集積回路を含む第１のチップであって、
    基板の第１の面から第２の面を貫通する少なくとも１つの基板貫通ビアホールを有する基板と、
    第１の基板上に形成された電子素子層であって、少なくとも１つの化合物半導体電子素子を含む少なくとも１つの電子素子、および少なくとも１つの第２の金属層を含み、少なくとも１つの第２の金属層のうちの少なくとも１つが、前記少なくとも１つの電子素子に接続され、および少なくとも１つの第２の金属層のうちの少なくとも１つが、前記基板の第１の面において、１つの基板貫通ビアホールの端部に少なくとも１つの第３のパッドも形成する電子素子層と、
    前記基板の第２の面に少なくとも１つの第４のパッドを形成する第３の金属層であって、
    第３のパッドへの電気的接続を形成するために、各少なくとも１つの第４のパッドから１つの基板貫通ビアホール内に及んでいる第３の金属層と、
    を備える第１のチップと、
    電子回路を含み、第１のチップの前記基板の第２の面に積層され、および少なくとも１つの第４のパッドのうちの少なくとも１つに接続することによって、第１のチップに電気的に接続される第２のチップと、
    を備え、少なくとも１つの第４のパッドのうちの少なくとも１つが、前記電子素子層内の少なくとも１つの電子素子のうちの少なくとも１つの下方を横切って形成された第３の金属層によって、前記基板貫通ビアホールに電気的に接続されている、半導体集積回路。
  31. 少なくとも１つの第２の金属層は、前記基板の反対側の前記電子素子層の面の近傍に配置された少なくとも１つの第５のパッドを形成し、および少なくとも１つの第３のパッドのうちの少なくとも１つは、少なくとも１つの第５のパッドに電気的に接続される、請求項３０に記載の半導体集積回路。
  32. 第３の金属層は、本質的にＣｕで形成される、請求項３０に記載の半導体集積回路。
  33. 前記少なくとも１つの化合物半導体電子素子に接触している少なくとも１つの第２の金属層の全ては、本質的にＡｕで形成される、請求項３２に記載の半導体集積回路。
  34. 少なくとも１つの第２の金属層の全ては、本質的にＡｕで形成される、請求項３２に記載の半導体集積回路。
  35. 少なくとも１つの第３の金属層は、前記少なくとも１つの電子素子のうちの少なくとも１つの下方に重なって、第１のチップの前記基板の第２の面にインダクタを形成し、および前記インダクタは、第１のチップ、第２のチップ、または、第１のチップおよび第２のチップの両方に電気的に接続される、請求項３０に記載の半導体集積回路。
  36. 第１のチップの前記基板は、ＧａＡｓ、Ｓｉ、ＳｉＣ、サファイアまたはＧａＮで形成される、請求項３０に記載の半導体集積回路。
  37. 第１のチップは、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）モノリシックマイクロ波集積回路（ＭＭＩＣ）または高電子移動度トランジスタ（ＨＥＭＴ）ＭＭＩＣを含む、請求項３０に記載の半導体集積回路。
  38. 第１のチップは、ＧａＮ電界効果トランジスタ（ＦＥＴ）ＭＭＩＣを含む、請求項３０に記載の半導体集積回路。
  39. 第１のチップは、電力増幅器ＭＭＩＣを含む、請求項３０に記載の半導体集積回路。
  40. 第２のチップは、第１のチップ内の少なくとも１つの電子素子のバイアス条件を制御するバイアス制御回路、第１のチップ内の信号経路を制御するスイッチング回路、第１のチップ内の前記電力増幅器からの出力をアンテナに接続するアンテナスイッチング回路、前記バイアス条件と、第１のチップ内の前記電力増幅器の動作周波数とにより可変インピーダンスを与えるインピーダンスチューナー回路、または、第１のチップ内の前記電力増幅器の出力および／または入力におけるインピーダンス整合のための受動素子から成るインピーダンス整合回路のいずれかを少なくとも含む、請求項３９に記載の半導体集積回路。
  41. 第２のチップは、化合物半導体ＭＭＩＣを含む、請求項３０に記載の半導体集積回路。
  42. 第２のチップは、ＧａＡｓで形成された基板を有する、請求項４１に記載の半導体集積回路。
  43. 第２のチップは、Ｓｉ相補型金属酸化膜半導体（ＣＭＯＳ）集積回路を含む、請求項３０に記載の半導体集積回路。
  44. 第２のチップは、Ｓｉ、ＧａＡｓまたはガラスで形成された基板上に集積された少なくとも１つの受動素子を含む、請求項３０に記載の半導体集積回路。
  45. 第２のチップはフィルタを含む、請求項３０に記載の半導体集積回路。
  46. 化合物半導体集積回路を含む第１のチップであって、
    基板と、
    前記基板の上に形成された誘電体層であって、前記誘電体層の第１の面から第２の面を貫通する少なくとも１つの誘電体層ビアホールを有する誘電体層と、
    本質的にＣｕで形成された第１の金属層であって、前記誘電体層の第１の面に少なくとも１つの第１のパッドを形成し、および各少なくとも１つの第１のパッドから１つの誘電体層ビアホール内に及んでいる第１の金属層と、
    前記基板と前記誘電体層との間に形成された電子素子層であって、少なくとも１つの化合物半導体電子素子含む少なくとも１つの電子素子、および少なくとも１つの第２の金属層を含み、少なくとも１つの第２の金属層のうちの少なくとも１つは、前記少なくとも１つの電子素子に接続され、および少なくとも１つの第２の金属層のうちの少なくとも１つは、前記誘電体層の第２の面において、１つの誘電体層ビアホールの端部に少なくとも１つの第２のパッドも形成し、少なくとも１つの第２のパッドが、前記誘電体層ビアホール内に及んでいる第１の金属層に接続され、前記少なくとも１つの化合物半導体電子素子に接触している少なくとも１つの第２の金属層の全ては、本質的にＡｕで形成される電子素子層と、
    を備える第１のチップを備え、少なくとも１つの第１のパッドのうちの少なくとも１つは、前記電子素子層内の少なくとも１つの電子素子のうちの少なくとも１つの上方を横切って第１の金属層によって、前記誘電体層ビアホールに電気的に接続される、半導体集積回路。
  47. 少なくとも１つの第２の金属層の全ては、本質的にＡｕで形成される、請求項４６に記載の半導体集積回路。
  48. 第１のチップの前記基板は、ＧａＡｓ、Ｓｉ、ＳｉＣ、サファイアまたはＧａＮで形成される、請求項４６に記載の半導体集積回路。
  49. 前記誘電体層は、ポリベンゾオキサゾール（ＰＢＯ）で形成される、請求項４６に記載の半導体集積回路。
  50. 前記誘電体層の厚さは、１０μｍ以上である、請求項４６に記載の半導体集積回路。
  51. 第１のチップは、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）モノリシックマイクロ波集積回路（ＭＭＩＣ）または高電子移動度トランジスタ（ＨＥＭＴ）ＭＭＩＣを含む、請求項４６に記載の半導体集積回路。
  52. 第１のチップは、ＧａＮ電界効果トランジスタ（ＦＥＴ）ＭＭＩＣを含む、請求項４６に記載の半導体集積回路。
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