JP2011523203A - 相互接続を伴うウェハレベルインテグレーションモジュール - Google Patents

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Abstract

ＩＣデバイス９０とその製造方法を開示する。まずウェハ１０を用意する。ウェハの第１ブランク面１２には、ダイレベル相互接続構成及びマッピングを与えるよう特別に設計された高アスペクト比のマイクロ構造体１６が設けられる。このマイクロ構造体が事前に形成されたウェハは、デバイス製造のために、例えば、ウェハ製造設備において更に処理される。前面１２のデバイスが製造されると、その第１面とは逆のデバイスウェハ１０の第２面１４からシリコン材料２０が除去されて、マイクロ構造体１６を露出させる。ウェハの第２面には、導電性金属を使用してコンタクトが形成される。これらのコンタクトは、マイクロ構造体の内部に電気的に接続され、機能デバイス２６に電気的に接続される。ダイ９０は分離ゾーン８８に沿って分離されて、各ダイはＩＣデバイスを形成する。
【選択図】図９

Description

本発明は、一般的に、集積回路（ＩＣ）デバイス、及びＩＣデバイスの製造方法に関する。より詳細には、本発明は、画成されたウェハ幾何学形状（ｗａｆｅｒ ｇｅｏｍｅｔｒｙ）内にアレイ構成で配置された１つ以上のダイ（ｄｉｅ）を含むＩＣデバイス、及びこのようなＩＣデバイスの製造方法に関する。
電子製品の小型化に伴い、デバイスのサイズを減少し、より多くの機能を追加して、基板上のエリアにより多くのＩＣデバイスを収容できるようにすることが要望され続けている。従来のＩＣデバイス製造では、ＩＣデバイスの占有面積がほぼＩＣデバイスのダイのサイズである。先ず、複数の相互接続パッドを各々伴う複数のダイが一緒に処理されて、半導体ウェハが形成される。次いで、ウェハ上に配列されたデバイスが多数の方法でパッケージされる。２つのこのような従来のパッケージング方法は、パッケージングの前に配列されたウェハからダイを分離すること、及び配列されたダイがまだウェハ形態である間に半導体ウェハ上の配列されたダイをパッケージングすることを含む。パッケージングの後、配列されたダイが分離され、従来のパッケージング方法のもとでのＩＣデバイスは、典型的に、望ましい用途において、ウェハレベルのパッケージデバイスとして使用される。
図１Ａ〜図１Ｆを参照すれば、ＩＣデバイスの従来のウェハレベルパッケージ及びチップスケールパッケージの異なる構成が示されている。図１Ａ〜図１Ｆは、従来のウェハレベル構成で製造される典型的なＩＣデバイスを示す。例えば、図１Ａ〜図１Ｆに示すＩＣウェハレベルパッケージデバイスは、ウェハ構成の後に形成される相互接続部を有する。図１Ａは、機能デバイスの層３及びＩ／Ｏ２がウェハ基板１に形成された後に形成される半田相互接続部４を示している。図１Ｂは、Ｉ／Ｏに対して処理された導電性材料を伴う穴５を示している。図１Ｃは、背面をドリルで内部接続してＩ／Ｏパッドを接続するための三次元コネクタを示している。図１Ｄは、デバイス製造後の側壁に沿ったＩ／Ｏコネクタ７を示している。図１Ｅは、Ｉ／Ｏパッド８を接続するために図１Ｂに示す穴と同様に処理された穴を示す。図１Ｆは、半田ボール及びワイヤボンディング９と共に、図１Ｂに示す穴と同様に処理された穴を示している。各々のデバイスは、チップサイズパッケージを得るためのウェハダイシングプロセスの前に、デバイスがまだウェハ形態で入手できる間に、パッケージされる。多くのパッケージングプロセスステップがデバイスウェハに直接的に追加され、フォームファクタが小さく且つ重量が減少されたチップサイズパケットが実現される。しかしながら、このように従来のプロセスで製造されるＩＣデバイスは、チップサイズがパッケージのＩ／Ｏ密度を決定するので、Ｉ／Ｏ密度によって制限される。
例えば、米国特許第６，０４０，２３５号、及び米国特許第６，１１７，７０７号は、従来の２つのプロセスを開示している。米国特許第６，０４０，２３５号は、占有面積がほぼＩＣデバイスのダイのサイズであるようなＩＣデバイスを開示している。このような従来のプロセスにおいてＩＣデバイスを製造するステップは、複数の接続パッドを各々含む複数のダイを備えたウェハを準備するステップと、ウェハを２つの保護層間にサンドイッチするステップと、ダイの輪郭に沿って保護層の１つを貫通するノッチをカットして、接続パッドの部分を露出させるステップと、接続パッドの露出された部分に電気的に接続される金属コンタクトをノッチ付き保護層の表面上に形成するステップと、ダイを分離させて個々のダイを形成するステップと、を含む。ノッチをカットするステップは、順番のもので、従って、時間がかかり、又、ノッチをカットするのに正確な固定角度形状のカッティングブレードを必要とする。カッティングは、屑を生じるので、カッティングステップは、デバイスの汚染及びダメージを防止するために、クリーンルームの外部で行わねばならない。カットされたウェハは、次いで、更なる処理のためにクリーンルームへ移送され、ウェハの取り扱いを厄介なものにする。更に、得られるダイにおける２つの保護層は、製造コストも増加させる。
米国特許第６，１１７，７０７号は、米国特許第６，０４０，２３５号に開示されたものと同様の複数のダイを有する別のＩＣデバイスを開示している。それらのダイは、積層構成で配置され、このようなＩＣデバイスのダイとダイとの間の相互接続は、ダイの積層体が分離されて個々のＩＣデバイスを形成した後にのみ形成される。従って、デバイスにおいてダイを相互接続するプロセスは、デバイスレベルで遂行され、製造時間を延長させる。
従来の製造方法は、デバイスが事前に製造された後にデバイスＩＯを外部システムへパッケージング／相互接続することを開示しており、これは、シリコンの平方面積当たりのＩＯの数及びデバイスの機能を制限する。又、チップの周囲に配置されたＩＯへチップを横切って又はチップ内で相互接続線を引き回して外部相互接続を行えるようにするために付加的なプロセス及びパッケージングも要求される。半導体産業では、デバイスが製造されると、その取り扱いは重要なステップであることが知られている。ウェハの収率を緩めることに伴うリスクは、ウェハがパッケージング及びアッセンブルハウスに到着した後にデバイスウェハが受ける取扱い及びプロセス段階の量に大きく依存する。
このような従来の製造方法は、典型的に、半導体ウェハ製造設備においてデバイスが製造された後に付加的なデバイスパッケージング方法を必要とし、これは、処理されたデバイスを露出させ、汚染及びダメージのリスクを高める。それ故、従来の製造方法に関連した問題を軽減する機能ＩＣデバイスの製造方法が要望される。
本発明の態様は、相互接続部を伴うウェハレベルインテグレーションモジュール（ｗａｆｅｒ ｌｅｖｅｌ ｉｎｔｅｇｒａｔｉｏｎ ｍｏｄｕｌｅ）を製造する方法において、第１面及び第２面を有するウェハを用意するステップと、ウェハの第１面に凹部を形成するステップと、ウェハの第１面に第１の絶縁層を堆積するステップと、その絶縁層上に、第１面及び第２面を有する第１の導電層を堆積するステップと、その導電層の第１面上に第２の絶縁層を堆積するステップと、第１の導電層を露出させるステップと、ウェハの第１面に半導体機能デバイスを作るステップと、ウェハの第２面から第１の導電層の第２面を露出させるステップと、第１の導電層の露出された第２面に第３の絶縁層を堆積するステップと、第３の絶縁層をパターン化し、第１の導電層の部分を露出させるステップと、そのパターン化された第３の絶縁層上に第２の導電層を堆積するステップと、外部デバイスと接触させるために第２層の導電層を露出させるステップと、を備えた方法を提供する。
一実施形態において、凹部は、マイクロ構造体を形成する。導電層は、高温導電膜である。導電性相互接続膜は、化学的機械的研磨により露出される。ウェハの第１面を保護するために基板を用意して導電性相互接続膜の第１面に取り付ける。外部デバイスと接触させるために第２層の導電層に導電性材料を堆積する。
一実施形態において、半導体機能デバイスは、かかる機能デバイスを形成する付加的な層を堆積することを含む。付加的な層は、複数の機能デバイスを形成する。付加的な層は、積層形態で形成される。ウェハ上に複数のダイを形成する。分離ゾーンに沿って複数のダイを分離する。機能デバイスはトランジスタであり、複数の機能デバイスは複数のトランジスタである。
一実施形態において、半導体デバイスの製造後に半導体デバイスの機能をテストする。半導体デバイスをテストするステップは、ウェハの第１面にテストパッドを形成することを含む。テストパッドは、テストの後であって且つその後のデバイスの製造前に除去する。第２の導電層を保護するために第４の絶縁層を堆積する。
本発明の実施形態を充分に且つ明確に理解するために、同様の又は対応する要素、領域及び部分が同じ参照番号で示された添付図面を参照して、本発明を以下に一例として詳細に説明する。
ＩＣデバイスの従来のウェハレベルパッケージ及びチップスケールパッケージの構成を示す図である。 ＩＣデバイスの従来のウェハレベルパッケージ及びチップスケールパッケージの構成を示す図である。 ＩＣデバイスの従来のウェハレベルパッケージ及びチップスケールパッケージの構成を示す図である。 ＩＣデバイスの従来のウェハレベルパッケージ及びチップスケールパッケージの構成を示す図である。 ＩＣデバイスの従来のウェハレベルパッケージ及びチップスケールパッケージの構成を示す図である。 ＩＣデバイスの従来のウェハレベルパッケージ及びチップスケールパッケージの構成を示す図である。 本発明の一実施形態によりシリコンウェハに機能ＩＣデバイスを製造する処置ステップ中のシリコンウェハの断面図である。 本発明の一実施形態によりシリコンウェハに機能ＩＣデバイスを製造する処置ステップ中のシリコンウェハの断面図である。 本発明の一実施形態によりシリコンウェハに機能ＩＣデバイスを製造する処置ステップ中のシリコンウェハの断面図である。 本発明の一実施形態によりシリコンウェハに機能ＩＣデバイスを製造する処置ステップ中のシリコンウェハの断面図である。 本発明の一実施形態によりシリコンウェハに機能ＩＣデバイスを製造する処置ステップ中のシリコンウェハの断面図である。 本発明の一実施形態によりシリコンウェハに機能ＩＣデバイスを製造する処置ステップ中のシリコンウェハの断面図である。 本発明の一実施形態によりシリコンウェハに機能ＩＣデバイスを製造する処置ステップ中のシリコンウェハの断面図である。 本発明の一実施形態によりシリコンウェハに機能ＩＣデバイスを製造する処置ステップ中のシリコンウェハの断面図である。 本発明の一実施形態によりシリコンウェハに機能ＩＣデバイスを製造する処置ステップ中のシリコンウェハの断面図である。 本発明の一実施形態によりシリコンウェハに機能ＩＣデバイスを製造する処置ステップ中のシリコンウェハの断面図である。 本発明の一実施形態によりシリコンウェハに機能ＩＣデバイスを製造する処置ステップ中のシリコンウェハの断面図である。 本発明の一実施形態によりシリコンウェハに機能ＩＣデバイスを製造する処置ステップ中のシリコンウェハの断面図である。 本発明の一実施形態によりシリコンウェハに機能ＩＣデバイスを製造する処置ステップ中のシリコンウェハの断面図である。 本発明の一実施形態によりシリコンウェハに機能ＩＣデバイスを製造する処置ステップ中のシリコンウェハの断面図である。 本発明の一実施形態によりシリコンウェハに機能ＩＣデバイスを製造する処置ステップ中のシリコンウェハの断面図である。 本発明の一実施形態によりシリコンウェハに機能ＩＣデバイスを製造する処置ステップ中のシリコンウェハの断面図である。 本発明の一実施形態によりシリコンウェハに機能ＩＣデバイスを製造する処置ステップ中のシリコンウェハの断面図である。 本発明の一実施形態によりシリコンウェハに機能ＩＣデバイスを製造する処置ステップ中のシリコンウェハの断面図である。 （Ａ）及び（Ｂ）は、図２Ａ−２Ｒの処理されたシリコンウェハの断面図で、本発明の一実施形態によるトランジスタデバイスのような機能ＩＣデバイスの製造を示す図である。 （Ａ）及び（Ｂ）は、図２Ａ−２Ｒの処理されたシリコンウェハの断面図で、本発明の一実施形態による２つのトランジスタデバイスのような２つの機能ＩＣデバイスの製造を示す図である。 機能ＩＣデバイスの複数の層を伴う図２Ａ−２Ｒの処理されたシリコンウェハの断面図である。 機能ＩＣデバイスの複数の層を伴う図２Ａ−２Ｒの処理されたシリコンウェハの断面図である。 機能ＩＣデバイスの複数の層を伴う図２Ａ−２Ｒの処理されたシリコンウェハの断面図である。 本発明の一実施形態によりシリコンオンインスレータ（ＳＯＩ）を製造する処理ステップ中の処理されたシリコンウェハの断面図である。 本発明の一実施形態によりシリコンオンインスレータ（ＳＯＩ）を製造する処理ステップ中の処理されたシリコンウェハの断面図である。 本発明の一実施形態によりシリコンオンインスレータ（ＳＯＩ）を製造する処理ステップ中の処理されたシリコンウェハの断面図である。 本発明の一実施形態により機能ＩＣを製造する方法の処理ステップのフローチャートである。
本発明の一実施形態によれば、集積回路（ＩＣ）デバイス９０を製造する方法２００が提供される。この方法によれば、第１面すなわち上面及び第２面すなわち下面を有するウェハ１０を最初に用意する。ウェハは、ブランクを研磨した又は研磨しないシリコンウェハ等でよい。ウェハの第１ブランク面１２には、ダイレベル相互接続構成及びマッピングを与えるよう特別に設計された高アスペクト比のマイクロ構造体１６が設けられる。導電性相互接続マイクロ構造体１６が事前に形成されたウェハは、デバイス製造のために、例えば、ウェハ製造設備において更に処理される。前面１２のデバイスが製造されると、その第１面とは逆のデバイスウェハ１０の第２面１４からシリコン材料２０が除去されて、高温導電性相互接続マイクロ構造体１６を露出させる。デバイスウェハの第２面には、導電性金属を使用してコンタクトが形成される。これらのコンタクトは、マイクロ構造体の内部に電気的に接続され、これにより、機能デバイス２６に電気的に接続される。ダイ９０（１）、９０（２）は、それらダイとダイとの間の分離ゾーン８８に沿って分離されて、個々の機能的なパッケージされたダイを形成し、その各々は、完全にパッケージされたＩＣデバイス９０として働く。本発明の実施形態は、デバイス製造プロセスをスタートする前に、未加工シリコンウェハ上に所定のＩ／Ｏパッド分布を必要とする。使用中にシリコン基板への電流漏洩及び短絡を防止するために、未加工のシリコンウェハ上に、必要な誘電体絶縁コンポーネントと共に、高温導電性相互接続膜が堆積される。相互接続部が作られると、当該用途のデバイスが製造され、それを外部のプリント回路板に相互接続するためにウェハが更に処理される。ここで、パッケージング相互接続部は、パッケージングの前に最初にブランクウェハに事前に形成される。
次に、集積回路（ＩＣ）デバイス９０を製造する方法及びそのデバイスについて開示する。最初に、第１面すなわち上面及び第２面すなわち下面を有するウェハ１０を用意する。ウェハは、ブランクを研磨したシリコンウェハ又は研磨しないシリコンウェハ等でよい。ウェハの第１ブランク面１２には、ダイレベル相互接続構成及びマッピングを与えるように特別に設計された高アスペクト比のマイクロ構造体１６が設けられる。導電性相互接続マイクロ構造体１６が事前に形成されたウェハは、デバイス製造のために、例えば、ウェハ製造設備において更に処理される。前面１２デバイスが製造されると、その第１面とは逆のデバイスウェハ１０の第２面１４からシリコン材料２０が除去されて、高温導電性相互接続マイクロ構造体１６を露出させる。デバイスウェハの第２面には、導電性金属を使用してコンタクトが形成される。これらのコンタクトは、マイクロ構造体の内部に電気的に接続され、これにより、機能デバイス２６に電気的に接続される。ダイ９０（１）、９０（２）は、それらダイとダイとの間の分離ゾーン８８に沿って分離されて、個々のパッケージされた機能的なダイを形成し、その各々は、完全にパッケージされたＩＣデバイス９０として働く。
図２Ａ〜図２Ｒは、本発明の一実施形態によりシリコンウェハ上に機能ＩＣデバイスを製造する処置ステップ中のシリコンウェハの断面図である。図２Ａは、望ましい用途を有する研磨されたＰ型又はＮ型のブランクシリコンウェハ１２又は研磨されないＰ型又はＮ型のブランクシリコンウェハ１２の概略断面図である。例えば、砒素ガリウムウェハ、ガリウムインジウムウェハ、ゲルマニウムウェハ等の他のウェハも適当であることは明らかであろう。図２Ｂは、製造中のデバイスを相互接続する目的でマイクロ構造体１６が形成されたウェハ１２を示す。このマイクロ構造体は、特定の用途に適した寸法をもち、例えば、マイクロ構造体は、開口（Ｘ、Ｙ）幾何学形状が０．５μｍ（ミクロン）で、深さが１０μｍ（ミクロン）であり、これは、一実施形態では、例えば、最小値である。マイクロ構造体は、半導体産業で知られた任意のシリコン除去方法を使用して形成することができる。図２Ｃは、絶縁不動態化層１８をもつウェハを示す。この不動態層１８は、ＳｉＯ２、ＳｉＮ等の材料とすることができる。マイクロ構造体の不動態層は、マイクロ構造体のシリコン壁を、図２Ｄに示す導電性相互接続膜／材料２０から分離する。不動態／絶縁材料１８の堆積は、半導体産業で知られたプロセスを使用して遂行することができる。ウェハには、高温相互接続膜又は高温相互接続材料等の導電性相互接続膜２０が堆積され、これは、製造中のデバイスとの相互接続を与える目的でマイクロ構造体の壁に堆積される。これら導電性膜又は導電性材料２０は、半導体産業で知られた方法を使用して堆積される。導電性のための材料は、ドープされた導電性ポリシリコン等とすることができる。図２Ｅは、製造中のデバイスと相互接続する目的で事前に形成されたマイクロ構造体において導電性相互接続膜を保護するために堆積された最終的な不動態層ないしは絶縁層２２をもつウェハを示す。この不動態層２２は、ＳｉＯ２、ＳｉＮ等の材料とすることができる。この実施形態では、最終的な不動態層は、その下の構造体を保護し、及び付加的な保護を与えるが、他の実施形態では、付加的なステップを行わなくても、保護するように働く酸化物がポリシリコンの上に自然に生じるので、不動態層２２の堆積は不要である。
図２Ｆは、高温導電性相互接続膜マイクロ構造体を露出させるために、ブランクウェハ１０の第１面に堆積された過剰な不動態膜又は不動態材料２２及び過剰な導電性膜又は導電性材料２０を除去した後に処理されたウェハ２４を示す。過剰な膜又は材料は、半導体産業で知られたプロセスにより除去される。
図２Ｇは、層４０によって少なくとも１つの機能デバイスが製造された後の処理されたウェハ３０を示す。この実施形態では、図示された機能デバイスは、トランジスタであるが、機能デバイスは、異なる仕方で構成されたり異なる形態をとったりしてもよい。例えば、機能デバイスは、トランジスタ、抵抗器、キャパシタ、インダクタ、マイクロエレクトロメカニカルシステム（ＭＥＭＳ）、表面音波（ＳＡＷ）デバイス等が考えられる。機能デバイスの層４０は、事前に形成されたマイクロ構造体２４の上に製造される。例えば、トランジスタに対して示された層３８、３６、３４、３２のような層の数は、製造されるデバイスの形式、特定のデバイス設計及びプロセスガイドラインに依存する。例えば、トランジスタデバイスは、ウェハの事前に形成されたマイクロ構造体に位置する相互接続コンタクトと内部で相互接続される。トランジスタデバイスの製造は、ウェハ及びデバイス製造設備において行われる。図２Ｈは、ウェハの前面に形成されたテストパッド９４を示す。製造されたデバイスの機能は、それに対応するテストパッド９４をウェハの前面に設けることによりテストできる。テストパッドは、金属であり、従来の仕方で形成することができる。一実施形態では、デバイスの機能をテストした後に、特に、テストされたデバイスの上部に別のデバイスを製造すべき場合には、テストパッドの金属が次のデバイスの製造プロセスの高温に耐えられないので、テストパッドを除去することができる。
図２Ｉは、機能デバイスをカバーするためにシリコンウェハの前面に別の基板７０が取り付けられた処理されたウェハを示す。この基板７０は、前面に製造された機能デバイスを、その機能デバイスにダメージを及ぼし得る取り扱い、環境、及び他の危険性から保護する。デバイスウェハの第１面に使用される保護基板は、シリコン、セラミック、ガラス、プラスチックモールド、又は半導体デバイスの用途に使用するのに適した基板である。
図２Ｊは、ウェハの第１面上で事前に形成されたマイクロ構造体に堆積された絶縁膜又は不動態膜１８を露出させるために、ウェハの第２面から過剰なシリコン材料を除去した後の処理されたシリコンウェハを示す。露出される不動態膜材料は、上述したように、ＳｉＯ２、ＳｉＮ等である。シリコン除去プロセスは、半導体産業で良く知られた適当なプロセスである。図２Ｋは、シリコンデバイスウェハの第２面に露出された絶縁不動態膜７４に一致させ合流させるために、シリコンウェハの第２面に新たな絶縁／不動態膜７４を堆積した後の処理されたシリコンウェハを示す。これらの膜は、シリコンウェハの第２面の平面に露出したシリコンを完全に絶縁するよう保証する。図２Ｌには、ウェハの第２面から事前に形成されたマイクロ構造体において高温導電性相互接続膜２０を露出させるために絶縁不動態膜をパターン化（７６）して除去した後の処理されたウェハが示されている。図２Ｍは、アクティブデバイスからシリコンウェハの第２面へ相互接続できるようにするためにシリコンウェハの第２面に導電性相互接続膜７８を堆積した後の処理されたウェハを示す。導電性相互接続膜は、ＴｉＮｉ、Ａｌ、Ｃｕ、Ａｕ等の導電性材料とすることができる。図２Ｎは、アクティブデバイスと外部アッセンブリとの間の相互接続を形成する相互接続膜を保護するために第２面の平面に絶縁／不動態膜８０を付着した後の処理されたウェハを示す。このような絶縁／不動態膜は、ＳｉＯ２、ＳｉＮ、Ｐｌ、ＰＣＢ等の材料とすることができる。図２Ｏは、アクティブデバイスとの相互接続チャンネルの一部分を形成する相互接続膜を露出させるために絶縁／不動態膜ビア８２を開けた後の処理されたウェハを示す。図２Ｐは、外部アッセンブル中の基板レベル相互接続を容易にするために、露出された内部相互接続膜において、不動態／絶縁開口ビアに適当な導電性材料又は膜８４が堆積された後の処理されたウェハを示す。図２Ｑは、外部の回路板へのデバイスにアッセンブルを容易にするために、Ｉ／Ｏボンドパッドに半田材料８６を堆積した後の処理されたウェハを示す。
図２Ｒは、デバイスの第２面の平面において対応するＩ／Ｏに相互接続された各デバイスを分離するために、配列されたデバイス９０（１、・・・ｎ）をダイシングした後の処理されたウェハの概略断面図である。
図５〜図７は、機能ＩＣデバイスの複数の層を伴う図２Ａ〜図２Ｒの処理されたシリコンウェハの断面図である。図３の（Ａ）〜（Ｂ）は、図２Ａ〜図２Ｒの処理されたシリコンウェハの断面図で、本発明の一実施形態によるトランジスタデバイスのような機能ＩＣデバイスの製造を図２Ｇより詳細に示す。図４の（Ａ）〜（Ｂ）は、図２Ａ〜図２Ｒの処理されたシリコンウェハの断面図で、本発明の一実施形態による２つのトランジスタデバイスのような２つの機能ＩＣデバイスの製造を図５より詳細に示す。図６及び図７は、各々、本発明の実施形態による３つ及び４つの機能ＩＣデバイスを示す。任意の数の機能デバイスを積層形態で構成できることは明らかであろう。三次元積層デバイス５０、１３０、１５０は、この相互接続マイクロ構造体ベースウェハを使用して製造することができる。同じものでも異なるものでもよい各デバイスは、その前に製造されたデバイス及びウェハの上にエピタキシャルシリコン膜４０、６０、１４０、１６０の層を堆積することにより製造することができる。これにより、事前に形成されたマイクロ構造体ウェハが背面相互接続に対して処理される前に積層形態の複数の機能デバイスが実現される。テストパッドの位置に金属層を堆積してパターン化することにより各単一層デバイス（１つ又は複数）の機能をテストし、その後、そのテストされたデバイスに第２レベルのデバイスを積層して製造する前にテストパッドを除去することができる。
本発明の実施形態は、図８Ａ〜図８Ｃに示すように、マイクロ構造体が製造された後に、シリコンオンインスレーション（ＳＯＩ）構造で構成される。これは、既に堆積され露出された酸化物膜又は絶縁薄膜上にシリコンの薄い層を堆積し、ＳｉＯ２等の材料のＳＯＩ構造を生じさせることで形成される。先ず、事前に形成されたマイクロ構造体上にＳＯＩ基板を製造し、その後、デバイスを製造する。
一実施形態による本発明の方法２００が図９のフローチャートに示されている。用意された（２０２）ウェハに対して、前面プロセス２１０及び背面プロセス２３０のステップが示されている。前面プロセスは、マイクロ構造体を形成し（２１０）、次いで、絶縁層を堆積し（２１４）、高温導電性膜のような導電性相互接続膜を堆積し（２１６）、そして第２の絶縁層を堆積する（２１８）ことを含む。例えば、化学的機械的研磨（ＣＭＰ）により導電性相互接続膜が露出される（２２０）。こうして機能デバイスが作られる（２２２）。デバイス作製後に、ウェハの背面が処理される（２３０）。背面処理は、別の基板を取り付けることにより前面を保護し（２３２）、背面のマイクロ構造体を露出させる（２３４）ことを含む。絶縁又は不動態層が堆積され（２３６）、導電性相互接続層が露出される（２３８）。マイクロ構造体において露出された相互接続膜上に導電性相互接続膜が堆積され（２４０）、例えば、パターン化される。導電性相互接続膜を保護するために絶縁又は不動態膜が堆積される（２４２）。例えば、エッチングプロセスにより、内部導電性膜が露出される（２４４）。外部回路への機能ＩＣデバイスの接続を容易にするために導電性材料が堆積される（２４６）。一実施形態では、デバイス製造２２２の後であって且つ背面処理の前に、機能デバイスの機能がテストされる（２２４、２２６）。ウェハの前面にテストパッドが形成され（２２４）、デバイスがテストされる（２２６）。一実施形態では、特に、テストされたデバイスに別のデバイスを製造すべき場合には、デバイスの機能をテストした後にテストパッドが除去される（２２８）。これは、テストパッドの材料が、次のデバイスの製造プロセスの高い温度に耐えられないからである。従って、背面プロセス２３０の前に、別のデバイスを製造することもでき、又、任意の数のデバイスを製造できる（２２２）ことも明らかであろう。
本発明の実施形態では、最初に、ブランクシリコンウェハに相互接続マイクロ構造体が形成され、次いで、事前に形成された相互接続マイクロ構造体の上にデバイスが製造される。この構成では、ノイズを最小にし、デバイス速度を最大にし且つＩ／Ｏパッドの柔軟性を最大にしながら、引き回しを最小にし、設計を容易にすることで、デバイスの設計を最適なものにすることができる。更に、このデバイス構成は、減少されたシリコン面積でより多くの機能を許し、その結果、周囲のボンドパッドが必要ないことからシリコンのコストが最小にされる。これは、スクライブ線の幾何学形状（ｓｃｒｉｂｅ ｌｉｎｅ ｇｅｏｍｅｔｒｙ）が最小にされるので、デバイスのサイズ及びシリコンのコストを最小にすることができる。デバイスのための機能的スペース又はウェハ当たりのチップ数が最大にされ、これも、コストを最小にする。ボンドパッドが露出されないので、大気による腐食の問題はなく、デバイスの信頼性を高める。更に、デバイスの背面には三次元チャンネルが必要とされないので、三次元膜に関連した薄膜ストレスが導入されることはない。
本発明の実施形態は、当該デバイスに適応することができ、何ら制限は考えられない。デバイスの厚さは、最小にすることができ、例えば、最小の相互接続チャンネルで１０ないし５０ミクロン程度とすることができ、最大のデバイス速度及び最小の全体的フォームファクタが得られる。こ本技術は、ウェハ製造設備内でデバイスの背面に多層金属不動態層を使用して、蓄積層を製造することができ、ウェハのダメージ又は汚染のリスクを最小にする。その結果、処理されたウェハに対して取り扱い又はアッセンブルプロセスが行われないので、ウェハの収率が高くなる。本発明の実施形態は、デバイス製造の前にウェハ上に標準的なゲートＩ／Ｏマイクロ構造体を事前に製造することができ、ＡＳＩＣデバイス製造に一般的なゲートアレイ金属相互接続のような必要なＩ／Ｏマイクロ構造体だけを設計し及び設計に使用する融通性を許す。同じ又は異なる機能を使用する複数のデバイスを、必要に応じて、エピタキシャルシリコン中間膜を使用して、各々の以前に製造されたデバイスウェハの上部に積層形態で処理することができる。又、必要なＩ／Ｏをデバイス製造の一体的部分として処理することもでき、これは、アクティブデバイスウェハの第２面への複数の積層ダイ相互接続を容易にする。
本発明の実施形態は、デバイス製造の前にウェハ施設におけるウェハ製造プロセス中に相互接続が行われるので、デバイスのパッケージング及びアッセンブル作業を実質上排除する。本発明の実施形態は、デバイスの周囲におけるボンドパッドの必要性を排除する、等の効果を与える。これは、シリコンのエリアを減少すると共に、所与のシリコンサイズでより多くの機能を与え、従って、シリコンのコストを下げる。別の効果として、チップ内のＩＯを相互接続する回路が最小とされ、これは、デバイスの速度を改善すると共に、相互接続引き回しノイズを最小にするよう貢献する。これは、デバイスの性能の全体的な改善に貢献する。更に、ダイボンディング、ワイヤボンディング、等のパッケージングが必要とされないので、パッケージングのコストが完全に排除される。デバイスが製造される前にＩ／Ｏが予め決定されるので、チップ内のＩ／Ｏピッチには制限がなく、従って、このプロセスを使用して高密度の相互接続チップを製造することができる。本発明の実施形態は、相互接続ラインをデバイスの周囲へ延ばすことなく、全ての一次相互接続及びテストパッドをチップ内に配置することができる。本発明の実施形態では、周囲ボンドパッドが含まれないので、スクライブ線を最小にすることができ、例えば、２０〜３０ミクロン程度にすることができ、これは、付加的なデバイスを収容するための付加的なシリコンを許し、一デバイス当たりのシリコンのコストを更に減少することができる。それにより得られるデバイス間の経路の減少は、最適なシリコンスクライブ面積で既存のレーザダイシングプロセスに良く適合する。
以上、本発明の実施形態を図示して説明したが、当業者であれば、本発明から逸脱せずに、設計又は構造の細部に多数の変更や修正がなされ得ることが明らかであろう。

Claims (17)

  1. 相互接続部を伴うウェハレベルインテグレーションモジュールを製造する方法において、
    第１面及び第２面を有するウェハを用意するステップと、
    前記ウェハの前記第１面に凹部を形成するステップと、
    前記ウェハの前記第１面に第１の絶縁層を堆積するステップと、
    前記第１の絶縁層上に、第１面及び第２面を有する第１の導電層を堆積するステップと、
    前記第１の導電層の前記第１面上に第２の絶縁層を堆積するステップと、
    前記第１の導電層を露出させるステップと、
    前記ウェハの前記第１面に半導体機能デバイスを製造するステップと、
    前記ウェハの前記第２面から前記第１の導電層の前記第２面を露出させるステップと、
    前記第１の導電層の露出された前記第２面に第３の絶縁層を堆積するステップと、
    前記第３の絶縁層をパターン化し、前記第１の導電層の部分を露出させるステップと、
    パターン化された前記第３の絶縁層上に第２の導電層を堆積するステップと、
    外部デバイスと接触させるために前記第２の導電層を露出させるステップと
    を備える方法。
  2. 前記凹部がマイクロ構造体を形成する、請求項１に記載の方法。
  3. 前記導電層が高温導電性膜である、請求項１又は２に記載の方法。
  4. 導電性の前記相互接続膜が化学的機械的研磨により露出される、請求項１〜３のいずれか一項に記載の方法。
  5. 前記ウェハの前記第１面を保護するために導電性の前記相互接続膜の第１面に基板を設けるステップを更に備える、請求項１〜４のいずれか一項に記載の方法。
  6. 外部デバイスと接触させるために前記第２の導電層に導電性材料を堆積するステップを更に備える、請求項１〜５のいずれか一項に記載の方法。
  7. 前記半導体機能デバイスを製造するステップが、当該半導体機能デバイスを形成する付加的な層を堆積することを含む、請求項１〜６のいずれか一項に記載の方法。
  8. 前記付加的な層が複数の半導体機能デバイスを形成する、請求項７に記載の方法。
  9. 前記付加的な層が積層形態で形成される、請求項８に記載の方法。
  10. 前記ウェハ上に複数のダイを形成する、請求項１〜９のいずれか一項に記載の方法。
  11. 分離ゾーンに沿って複数のダイを分離するステップを更に備える、請求項１０に記載の方法。
  12. 前記半導体機能デバイスがトランジスタである、請求項７〜９のいずれか一項に記載の方法。
  13. 複数の半導体機能デバイスが複数のトランジスタである、請求項７〜９及び１２のいずれか一項に記載の方法。
  14. 前記半導体機能デバイスをその製造後にテストするステップを更に備える、請求項１〜１３のいずれか一項に記載の方法。
  15. 前記半導体機能デバイスをテストする前記ステップが、前記ウェハの前記第１面にテストパッドを形成することを含む、請求項１４に記載の方法。
  16. 前記テストの後であって、次のデバイスの製造前に、前記テストパッドを除去するステップを更に備える、請求項１５に記載の方法。
  17. 前記第２の導電層を保護するために第４の絶縁層を堆積するステップを更に備える、請求項１〜１６のいずれか一項に記載の方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014146780A (ja) * 2013-01-28 2014-08-14 Win Semiconductors Corp 半導体集積回路

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102339816A (zh) * 2011-09-30 2012-02-01 上海宏力半导体制造有限公司 晶圆测试键结构及晶圆测试方法
US10163773B1 (en) 2017-08-11 2018-12-25 General Electric Company Electronics package having a self-aligning interconnect assembly and method of making same
US10811390B2 (en) * 2019-01-21 2020-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Die stack structure and method of fabricating the same and package
CN112800715B (zh) * 2021-01-14 2021-09-24 国家数字交换系统工程技术研究中心 软件定义晶上系统及数据交互方法和系统体系架构
CN114975333A (zh) * 2022-07-29 2022-08-30 广东大普通信技术股份有限公司 芯片结构

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62219954A (ja) * 1986-03-20 1987-09-28 Fujitsu Ltd 三次元ｉｃの製造方法
JPS62272556A (ja) * 1986-05-20 1987-11-26 Fujitsu Ltd 三次元半導体集積回路装置及びその製造方法
JPH01189141A (ja) * 1988-01-25 1989-07-28 Nec Corp 半導体装置
JP2000196021A (ja) * 1998-12-28 2000-07-14 Fujitsu Ltd ウエハ―レベルパッケ―ジ及びウエハ―レベルパッケ―ジを用いた半導体装置の製造方法
JP2005150717A (ja) * 2003-11-10 2005-06-09 Shih-Hsien Tseng Ｉｃ装置とその製造方法
WO2005086216A1 (ja) * 2004-03-09 2005-09-15 Japan Science And Technology Agency 半導体素子及び半導体素子の製造方法
WO2006019156A1 (ja) * 2004-08-20 2006-02-23 Zycube Co., Ltd. 三次元積層構造を持つ半導体装置の製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR900008647B1 (ko) * 1986-03-20 1990-11-26 후지쓰 가부시끼가이샤 3차원 집적회로와 그의 제조방법
US6882030B2 (en) 1996-10-29 2005-04-19 Tru-Si Technologies, Inc. Integrated circuit structures with a conductor formed in a through hole in a semiconductor substrate and protruding from a surface of the substrate
US6693358B2 (en) * 2000-10-23 2004-02-17 Matsushita Electric Industrial Co., Ltd. Semiconductor chip, wiring board and manufacturing process thereof as well as semiconductor device
JP3967108B2 (ja) * 2001-10-26 2007-08-29 富士通株式会社 半導体装置およびその製造方法
US6706629B1 (en) * 2003-01-07 2004-03-16 Taiwan Semiconductor Manufacturing Company Barrier-free copper interconnect
TWI242274B (en) * 2003-02-27 2005-10-21 Siliconware Precision Industries Co Ltd Ball grid array semiconductor package and method for fabricating the same
KR100688857B1 (ko) * 2004-12-17 2007-03-02 삼성전기주식회사 윈도우를 구비한 볼 그리드 어레이 기판 및 그 제조방법
US7629225B2 (en) * 2005-06-13 2009-12-08 Infineon Technologies Ag Methods of manufacturing semiconductor devices and structures thereof
US20090081862A1 (en) * 2007-09-24 2009-03-26 Taiwan Semiconductor Manufacturing Co., Ltd. Air gap structure design for advanced integrated circuit technology
US7799602B2 (en) * 2008-12-10 2010-09-21 Stats Chippac, Ltd. Semiconductor device and method of forming a shielding layer over a semiconductor die after forming a build-up interconnect structure
JP2010287831A (ja) * 2009-06-15 2010-12-24 Renesas Electronics Corp 半導体装置およびその製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62219954A (ja) * 1986-03-20 1987-09-28 Fujitsu Ltd 三次元ｉｃの製造方法
JPS62272556A (ja) * 1986-05-20 1987-11-26 Fujitsu Ltd 三次元半導体集積回路装置及びその製造方法
JPH01189141A (ja) * 1988-01-25 1989-07-28 Nec Corp 半導体装置
JP2000196021A (ja) * 1998-12-28 2000-07-14 Fujitsu Ltd ウエハ―レベルパッケ―ジ及びウエハ―レベルパッケ―ジを用いた半導体装置の製造方法
JP2005150717A (ja) * 2003-11-10 2005-06-09 Shih-Hsien Tseng Ｉｃ装置とその製造方法
WO2005086216A1 (ja) * 2004-03-09 2005-09-15 Japan Science And Technology Agency 半導体素子及び半導体素子の製造方法
WO2006019156A1 (ja) * 2004-08-20 2006-02-23 Zycube Co., Ltd. 三次元積層構造を持つ半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014146780A (ja) * 2013-01-28 2014-08-14 Win Semiconductors Corp 半導体集積回路

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