JP2010287831A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2010287831A
JP2010287831A JP2009142215A JP2009142215A JP2010287831A JP 2010287831 A JP2010287831 A JP 2010287831A JP 2009142215 A JP2009142215 A JP 2009142215A JP 2009142215 A JP2009142215 A JP 2009142215A JP 2010287831 A JP2010287831 A JP 2010287831A
Authority
JP
Japan
Prior art keywords
sidewall
insulating film
film
interlayer insulating
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2009142215A
Other languages
English (en)
Other versions
JP2010287831A5 (ja
Inventor
Noriaki Oda
典明 小田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2009142215A priority Critical patent/JP2010287831A/ja
Priority to US12/662,772 priority patent/US20100314777A1/en
Priority to CN2010101949788A priority patent/CN101937902A/zh
Publication of JP2010287831A publication Critical patent/JP2010287831A/ja
Publication of JP2010287831A5 publication Critical patent/JP2010287831A5/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】リーク電流の増加と絶縁耐圧の劣化を抑制し、かつ配線容量の増加を抑制する、信頼性の高い半導体装置を提供する。
【解決手段】半導体基板１上の層間絶縁膜１１，１３に、第２の配線溝２０内の第２の銅配線２４、および第２の配線溝２０に接続したビアホール１５内のプラグとを設ける。ビアホール１５の側壁に設けられた第１のサイドウォール１７および第２のサイドウォール２２と、第２の配線溝２０の側壁に設けられた第２のサイドウォール２２とを備える。これによりビアホール１５のサイドウォールの膜厚を、第２の配線溝２０のサイドウォールの膜厚より厚くする。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関する。
従来の半導体装置の多層配線構造においては、銅配線と低誘電率層間絶縁膜とが用いられている。半導体装置の世代が進み、パターンが微細になるにつれて、次のような課題があった。つまり、配線の寄生容量、寄生抵抗が大きくなると、半導体装置の回路動作速度に影響する。また、寄生容量が大きくなると、消費電力も増加する。
このような回路動作速度の劣化、消費電力の増加を抑えるため、より誘電率の低いポーラスな低誘電率膜（ポーラスＬｏｗ−ｋ膜）が層間絶縁膜として使われるようになってきている（特許文献１）。ところが、ポーラスＬｏｗ−ｋ膜は配線形成用の溝を開口するときの反応性イオン性エッチング時や、その後のレジスト剥離工程であるアッシング時に、側壁にダメージが生じやすい。
このダメージに起因して、配線間リーク電流の増加や絶縁耐圧の低下などが発生することがある。そのため、溝やビアホールの側壁を覆う保護膜として、非ポーラスの保護膜からなるサイドウォールと呼ばれる構造が採用されている。これにより、ポーラスＬｏｗ−ｋ膜に多少ダメージが入ったとしても、それが原因となって発生する配線間リーク電流の増加や絶縁耐圧の低下などを防止することができる。
たとえば、特許文献２には、図７に示すように、配線溝およびビアホールの側壁に絶縁膜よりなるサイドウォールを被覆する、半導体装置が記載されている。この半導体装置においては、ビアホール１０６の側壁にサイドウォール１０７が形成され、配線溝１０８の側壁にサイドウォール１０９が形成されている（図７）。同文献によれば、このサイドウォール１０７、１０９は、ビアホールと上層配線溝との側壁に、同一工程により同時に形成される。そのため、各サイドウォール１０７、１０９の膜厚を個別に制御することは困難である。また、少なくとも底面部においては、サイドウォール１０７とサイドウォール１０９とは同程度の膜厚となっている。
また、特許文献３には、配線溝の外壁に絶縁膜よりなるサイドウォールを形成する製法が記載されている。特許文献４には、配線溝およびビアホールの側壁に絶縁膜よりなるサイドウォールを被覆している、半導体装置が記載されている。このサイドウォールは、有機絶縁膜をエッチングするときの形状くずれを防止するための犠牲膜として利用されている。また、同文献においては、ビアホール内と配線溝内とのサイドウォールの膜厚の違いについては言及されていない。また、特許文献５には、配線溝および接続孔の側壁に、多層の酸化防止膜が設けられている、半導体装置が記載されている。
ここで、微細化が進み、ビアホールがその上の配線や下の配線からはみ出すようになると、ビアホールと隣接する配線の間の距離が短くなり、この部分において、リーク電流の増加や絶縁耐圧の劣化等の現象が起こることがあった。つまり、ビアホールの曲率半径が配線溝のものと比較して小さいため、ビアホールに被覆されている絶縁膜サイドウォールは、カバレージが悪くなりやすくい。しかも、ビアホールと隣接する配線の間に電位差が生じると、ビアホールが配線からはみ出した部分に電界が集中しやすい。このような状況において、電界がビアホールから上部に延在する上層配線の突出部の、特に上部に集中すると、この部分でリーク電流が発生したり、絶縁耐圧が低下しやすくなることがあった。
特開２００５−１８３７７９号公報 特開平１０−２８４６００号公報 米国公開特許公報第２００２／０１９２９３７号 米国特許公報第７，１６９，６９８号 特開平２０００−１６４７０７号公報
このように、上記文献記載の従来技術は、以下の点で課題を有していた。
第１に、電界の集中を防止する観点から、配線からビアホールがはみ出ないように、サイドウォールを薄くすると、リーク電流増加、絶縁耐圧劣化を加速する結果になる。
第２に、リーク電流、絶縁耐圧の性能を向上するために、配線溝およびビアホールの側壁を含む全体のサイドウォール膜厚を厚くすると、配線容量が増加し、配線における信号伝播遅延時間が長くなる。
以上、ポーラスＬｏｗ−ｋ膜の例を用いて説明したが、これに限らず、一般的な低誘電率膜についても同様の課題がある。
本発明によれば、
基板と、
前記基板上に設けられた層間絶縁膜と、
前記層間絶縁膜に設けられた、配線溝内に金属膜が設けられている配線および、前記配線溝に接続した接続孔内に金属膜が設けられているプラグと、
前記接続孔の側壁に設けられた第１のサイドウォールと、
前記配線溝の側壁に設けられた第２のサイドウォールと、を備え、
前記接続孔の側壁の底部近傍の前記第１のサイドウォールの膜厚が、前記配線溝の側壁の底部近傍の前記第２のサイドウォールの膜厚より、厚い、半導体装置が提供される。
本発明によれば、
基板上に層間絶縁膜を形成し、前記層間絶縁膜に配線溝および前記配線溝に接続した接続孔を形成し、前記配線溝内および前記接続孔内に金属膜を形成するとともに、前記接続孔の側壁に第１のサイドウォールを形成し、前記配線溝の側壁に第２のサイドウォールを形成する工程と、を含み、
前記接続孔の側壁の底部近傍の前記第１のサイドウォールの膜厚が、前記配線溝の側壁の底部近傍の前記第２のサイドウォールの膜厚より、厚い、半導体装置の製造方法が提供される。
本実施の形態においては、ビアホール内の第１のサイドウォールの膜厚を、配線溝の第２のサイドウォールの膜厚より、厚くなるように形成することができる。このため、ビアホールの第１のサイドウォールの膜厚を厚くすることにより、リーク電流が増加することを抑制でき、絶縁耐圧が劣化することを防止できるとともに、配線溝全体の第２のサイドウォールを薄くすることにより、配線間の寄生容量を低減することができる。
本発明によれば、信頼性の高い半導体装置が提供される。
本発明の実施の形態における半導体装置の模式的に示す断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の模式的に示す断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。 ＴＤＤＢの評価を示す図面である。 本発明の実施の形態の効果を説明するための模式図である。 従来の半導体装置の模式的に示す断面図である。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第１の実施の形態）
図１は、第１の実施の形態の半導体装置の断面図を模式的に示す。
本実施の形態においては、半導体基板１上には、不図示のトランジスタ等が形成されている。
本実施の形態の半導体装置は、基板（半導体基板１）と、半導体基板１上に設けられた層間絶縁膜と、層間絶縁膜に設けられた、配線溝（第２の配線溝２０）内に金属膜が設けられている配線（第２の銅配線２４）および、第２の配線溝２０に接続した接続孔（ビアホール１５）内に金属膜が設けられているプラグと、ビアホール１５の側壁に設けられた第１のサイドウォール（第１のサイドウォール１７および第２のサイドウォール２２）と、第２の配線溝２０の側壁に設けられた第２のサイドウォール（第２のサイドウォール２２）と、を備え、ビアホール１５の側壁の底部近傍の第１のサイドウォール（第１のサイドウォール１７および第２のサイドウォール２２）の膜厚が、第２の配線溝２０の側壁の底部近傍の第２のサイドウォール（第２のサイドウォール２２）の膜厚より、厚いものである。
図１に示すように、半導体基板１（シリコン基板）上に、第１の層間絶縁膜２が形成されている。第１の層間絶縁膜２上に、下から順に、第１のエッチストッパー膜３、第２の層間絶縁膜４および第１のキャップ絶縁膜５が形成されている。これらの層間絶縁膜中に、第１の配線溝６が選択的に形成されている（ここで、図中の先端に矢印が付されているものは、溝や孔を指す）。第１の配線溝６内には、第１のバリアメタル８をライナーとして第１の銅配線９が形成されている。また、第１の配線溝６の側壁には、第１層のサイドウォール７が形成されている。つまり、第２の層間絶縁膜４と第１のバリアメタル８との間に、第１層のサイドウォール７が形成されている。
また、第１の銅配線９の直上に、第２のエッチストッパー膜１０、ビア層間絶縁膜１１、第３のエッチストッパー膜１２、第３の層間絶縁膜１３および第２のキャップ絶縁膜１４が下から順に形成されている（図１）。ビア層間絶縁膜１１には、ビアホール１５が選択的に形成されている。第３の層間絶縁膜１３中に、第２の配線溝２０が形成されている。ビアホール１５および第２の配線溝２０の内部には、第２のバリアメタル２３をライナーとして第２の銅配線２４が形成されている。
本実施の形態では、ビアホール１５および第２の銅配線２４が、いわゆるデュアルダマシンプロセスにより一体に形成されている。
ここで、図１に示すように、ビアホール１５の側壁には、第１のサイドウォール１７および第２のサイドウォール２２が形成されている。一方、第２の配線溝２０には、第２のサイドウォール２２のみが形成されている。つまり、ビア層間絶縁膜１１と第２のバリアメタル２３との間に、第１のサイドウォール１７および第２のサイドウォール２２が形成されている。このとき、ビアホール１５内では、第１のサイドウォール１７より内側に、第２のサイドウォール２２が形成されている。また、第３の層間絶縁膜１３と第２のバリアメタル２３との間に、第２のサイドウォール２２が形成されている。
このように、本実施の形態の半導体装置においては、ビアホール１５のサイドウォールの膜厚（第１のサイドウォール１７と第２のサイドウォール２２との合計膜厚）が、第２の配線溝２０の第２のサイドウォール２２の膜厚より、厚い。このとき、少なくとも、底部の膜厚を比較した場合、ビアホール１５のサイドウォールの膜厚のほうが厚い。
次に、第１の実施の形態の半導体装置の製造方法を、図２〜図６を用いて説明する。
図２〜図６は、第１の実施の形態の半導体装置の製造手順の工程断面図を示す。
本実施の形態の半導体装置の製造方法は、基板（半導体基板１）上に層間絶縁膜を形成し、層間絶縁膜に配線溝（第２の配線溝２０）および第２の配線溝２０に接続した接続孔（ビアホール１５）を形成し、第２の配線溝２０内およびビアホール１５内に金属膜（第２のバリアメタル２３）を形成するとともに、ビアホール１５の側壁に第１のサイドウォール（第１のサイドウォール１７および第２のサイドウォール２２）を形成し、第２の配線溝２０の側壁に第２のサイドウォール（第２のサイドウォール２２）を形成する工程と、を含み、ビアホール１５の側壁の底部近傍の第１のサイドウォール（第１のサイドウォール１７および第２のサイドウォール２２）の膜厚が、第２の配線溝２０の側壁の底部近傍の第２のサイドウォール（第２のサイドウォール２２）の膜厚より、厚いものである。本実施の形態では、上記層間絶縁膜は、第１の層間絶縁膜（ビア層間絶縁膜１１）と、ビア層間絶縁膜１１上に設けられた第２の層間絶縁膜（第３の層間絶縁膜１３）とにより構成されている。また、ビア層間絶縁膜１１にビアホール１５が設けられ、第３の層間絶縁膜１３に第２の配線溝２０が設けられている。
まず、半導体基板１上に、トランジスタ等の能動素子や、容量抵抗等の受動素子を形成する。これらの素子と配線部分についてコンタクト導通部以外の部分を電気的に絶縁するために、図２（Ａ）のように、第１の層間絶縁膜２を成膜する。第１の層間絶縁膜２としては、２００ｎｍ〜８００ｎｍのＰＳＧ膜を用い、プラズマＣＶＤ法により成膜した。第１の層間絶縁膜２上に、第１のエッチストッパー膜３として、２０ｎｍ〜７０ｎｍのＳｉＣＮおよび第２の層間絶縁膜４として８０ｎｍ〜１５０ｎｍのポーラスＳｉＣＯＨ（ポーラスＬｏｗ−ｋ膜）を、この順でＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により成膜した（以下、「〜」は、特に明示しない限り、上限値と下限値を含むことを表す）。
続いて、第２の層間絶縁膜４に対して、たとえば、２００ｎｍ〜５００ｎｍの波長領域を含む紫外線を、基板温度３５０℃〜４２０℃の条件下で照射した。紫外線照射を行うことにより、Ｓｉ−Ｏ−ＳｉからなるポーラスＬｏｗ−ｋ膜の骨格部分を強固にし、同時にＣ−Ｈｎよりなるポロジェンの脱離を促進することが可能となる。
続いて、第２の層間絶縁膜４上に、第１のキャップ絶縁膜５として、１０ｎｍ〜５０ｎｍのＳｉＯＣをプラズマＣＶＤ法により成膜した。そして、フォトリソグラフィー工程、反応性ドライエッチングおよびアッシング工程を実施した。これにより、第１のエッチストッパー膜３、第１のキャップ絶縁膜５および第２の層間絶縁膜４に、所望のパターンの第１の配線溝６が形成された。そして、平均膜厚が１０ｎｍ〜４０ｎｍのＳｉＯＣを成膜した後エッチバックすることにより、第１の配線溝６内部の側壁に、第１層のサイドウォール７として、２ｎｍ〜２０ｎｍのＳｉＯＣを形成した。この内部をさらに、第１のバリアメタル８、第１の銅配線９で埋設した（図２（Ａ））。ここで、第１のバリアメタル８としては、Ｔａを用いた。
続いて、図２（Ｂ）のように、第１の配線溝６上に、第２のエッチストッパー膜１０として２０ｎｍ〜７０ｎｍのＳｉＣＮ、ビア層間絶縁膜１１として５０ｎｍ〜１２０ｎｍのＳｉＣＯＨを、この順で成膜した。次いで、第３のエッチストッパー膜１２として２０ｎｍ〜７０ｎｍのＳｉＣＮを成膜し、第３の層間絶縁膜１３として５０ｎｍ〜１２０ｎｍのポーラスＳｉＣＯＨを成膜した。さらに、第３の層間絶縁膜１３上に、第２のキャップ絶縁膜１４として３０ｎｍ〜６０ｎｍのＳｉＯＣをプラズマＣＶＤ法により成膜した。
続いて、図３（Ａ）のように、フォトリソグラフィー工程および反応性ドライエッチングにより、第１のビアホール１５を、ビアエッチストッパー層１０内で止まるように選択的に開口する。このとき、ビアホール１５は、第２のキャップ絶縁膜１４、第３の層間絶縁膜１３、第３のエッチストッパー膜１２およびビア層間絶縁膜１１を貫通している。このとき、基板平面に対して垂直方向から見て重なるように、第１の配線溝６内の第１の銅配線９上にビアホール１５を形成した。
続いて、図３（Ｂ）のように、ビアホール１５内および第２のキャップ絶縁膜１４上に、第１のサイドウォール形成用絶縁膜１６として、ビアホール１５内の平均膜厚１０ｎｍ〜５０ｎｍのＳｉＯＣを成膜した。続いて、図４（Ａ）のように、第２のサイドウォール形成用絶縁膜１６をエッチバックした。これにより、ビアホール１５内の平均膜厚３ｎｍ〜４０ｎｍのＳｉＯＣである第１のサイドウォール１７（サイドウォール用絶縁膜１６がエッチバックで残った部分）を形成した。このとき、第１のサイドウォール１７の上部の周囲が、テーパ状となる。
続いて、図４（Ｂ）のように、ビアホール１５内および第２のキャップ絶縁膜１４上を埋め込み材１８で埋設する。埋め込み材１８としては、たとえば有機系塗布膜を用いた。そして、埋め込み材１８上にフォトレジストを形成した後、第２の配線溝２０が形成される予定領域を露出するように、第２の配線溝形成用のフォトレジスト１９を残した。このとき、以後の工程において、第１の銅配線９と第２の銅配線２４とが重なる位置にビアホール１５が配置されるようにフォトレジスト１９の開口パターンが設けられている。続いて、図５（Ａ）のように、第２の配線溝２０を選択的に開口し、第３のエッチストッパー膜１２の途中でエッチングを止めた。
続いて、図５（Ｂ）のように、埋め込み材１８およびフォトレジスト１９を除去した。そして、第２のキャップ絶縁膜１４上、第２の配線溝２０およびビアホール１５内に、１０ｎｍ〜５０ｎｍの膜厚の第２のサイドウォール形成用絶縁膜２１を成膜した。
次に、図６（Ａ）のように、第２のサイドウォール形成用絶縁膜２１を反応性イオンエッチングによりエッチバックを行った。これにより、第２の配線溝２０の側壁およびビアホール１５の側壁に、第２のサイドウォール２２が形成された。この第２のサイドウォール２２の最終的な側壁部分の平均膜厚は、第１のビアホール１５では、３ｎｍ〜４０ｎｍ、第２の配線溝２０では、２ｎｍ〜２０ｎｍの膜厚となるようにした。このとき、ビアホール１５内の第２のサイドウォール２２の上部の周囲が、テーパ状となる。
このようにして、ビアホール１５内のサイドウォールとして、第１のサイドウォール１７上に第２のサイドウォール２２が積層されている多層構造が得られる。このため、ビアホール１５のサイドウォールの膜厚（第１のサイドウォール１７と第２のサイドウォール２２との合計膜厚）が、第２の配線溝２０の第２のサイドウォール２２の膜厚より、厚くなるように形成される。このとき、少なくとも、底部の膜厚を比較した場合、ビアホール１５のサイドウォールの膜厚のほうが厚くなるように、形成されている。
この後、ビアホール１５および第２のサイドウォール２２内面を覆うように、第２のバリアメタル２３を形成した。このとき、第２のバリアメタル２３として、Ｔａを用いた。そして、ビアホール１５および第２のサイドウォール２２を埋め込むように、Ｃｕシード層を形成し、めっき法により銅を成膜した。この後、第２の配線溝２０外部に形成された、金属を化学的機械的研磨（ＣＭＰ）により除去して、第２の銅配線２４を形成した。このようにして、第１の銅配線９および第２の銅配線２４がビアホール１５により連結した多層配線構造が得られた（図６（Ｂ））。
以上の工程により、図１に示す二層配線構造の半導体装置が得られた。
次に、本実施の形態の作用効果について説明する。
本実施の形態においては、ビアホール１５内のサイドウォールの膜厚を、第２の配線溝２０の第２のサイドウォール２２の膜厚より、厚くなるように形成することができる。また、ビアホール１５内のサイドウォールは、第１のサイドウォール１７および第２のサイドウォール２２の多層構造とすることができるため、第２の配線溝２０の第２のサイドウォール２２の膜厚を低減しつつ、ビアホール１５内のサイドウォール（第１のサイドウォール１７）の膜厚のみ増加させることができる。このため、ビアホール１５内のサイドウォールの膜厚を厚くすることにより、リーク電流が増加することを抑制でき、絶縁耐圧が劣化することを防止できる。それに加えて、第２の配線溝２０全体の第２のサイドウォール２２を薄くすることができるため、一定の配線幅を形成するに際して、比誘電率の高いサイドウォール部分のスペースに占める比率を下げることができ、低誘電率膜の比率を高めることができるので、結果として、配線間の寄生容量を低減することができる。以上により、信頼性に優れた半導体装置の実現を図ることができる。
本実施の形態においては、サイドウォールとして、緻密な絶縁膜、好ましくは空孔を含まない絶縁膜を用いることができる。そのため、リーク電流の低減および絶縁耐性の向上を図ることができる。一方、このような緻密なサイドウォールは誘電率が高いため、配線溝の側壁の全体のサイドウォール膜厚を薄くしている。これにより、比誘電率の高いサイドウォール部分のスペースに占める比率を下げることができる。その結果、本実施の形態においては、配線容量の増加を抑制し、配線における信号伝播遅延時間を短くすることができる。
また、本実施の形態では、回路動作速度の劣化、消費電力の増加を抑える観点から、誘電率が低い、好ましくは誘電率が３以下の、ポーラスな低誘電率膜（ポーラスＬｏｗ−ｋ膜）を、層間絶縁膜（第１の層間絶縁膜２、第２の層間絶縁膜４および第３の層間絶縁膜１３）として用いている。
この場合、層間絶縁膜の側壁は、サイドウォールによって保護されている。このため、配線溝等を開口するとき、反応性イオン性エッチング時や、その後のレジスト剥離工程であるアッシング時に、層間絶縁膜の側壁にダメージが多少生じたとしても、ダメージに起因する、配線間リーク電流の増加や絶縁耐圧の低下などを防止できる。これは、ダメージの入った層間絶縁膜の外側、つまり溝配線と接触する部分を、層間絶縁膜より緻密なサイドウォール（化学的に安定な膜）でカバーすることによる効果である。ここでいうダメージとは、ポーラスＬｏｗ−ｋ膜中の炭素原子が抜けてしまうことにより全体の膜密度や膜を構成している結合（Ｓｉ−Ｏ−Ｓｉ結合）の強度や密度が低くなることである。
また、本実施の形態においては、図１に示すように、ビアホール１５内のサイドウォールの上部の周囲、つまり第１のサイドウォール１７および第２のサイドウォール２２の上部の周囲が、テーパ状となっている。これにより、ビアホール１５内のサイドウォールに対して、第２のバリアメタル２３のカバレージが向上する。このため、信頼性に優れた半導体装置の実現を図ることができる。また、本実施の形態の製造マージンを向上させることができる。
さらに、本実施の形態の工程によれば、第２の配線溝２０の側壁に、コンフォーマルな第２のサイドウォール２２が形成される。このとき、第２の配線溝２０の側壁上部の第２のサイドウォール２２の断面形状は、角部を有する。第２のサイドウォール２２の断面形状は、基板垂線方向に対して、少なくとも一部が、テーパ状となってもよい。また、第２のサイドウォール２２は、第２の配線溝２０の側壁において、上端部から下端部まで、所定膜厚を確保している。そのため、図１に示すように、第３のエッチストッパー膜１２、第３の層間絶縁膜１３および第２のキャップ絶縁膜１４からなる積層構造と、第２のバリアメタル２３との間に、第２のサイドウォール２２が設けられた構造となる。これにより、第２のバリアメタル２３が、主に第３の層間絶縁膜１３中に含まれる水分と反応することを防ぐことができる。また、第２のバリアメタル２３の成膜時に、主に第３の層間絶縁膜１３からのガス脱に起因する第２のバリアメタル２３のカバレージの低下を防ぐことができる。このようにして、信頼性の高い半導体装置の実現を図ることができる。一方、通常の手法により、バリアメタルまたは銅配線が層間絶縁膜に直接隣接している場合、バリアメタルまたは銅配線が、主に層間絶縁膜中に含まれる水分と反応したり、成膜時に、主に層間絶縁膜のガス脱に起因して、バリアメタルまたは銅配線のカバレージの低下が発生することがあった。
（第２の実施の形態）
第２の実施の形態の半導体装置を、図７を参照して説明する。
図７は、第２の実施の形態の半導体装置の断面図を模式的に示す。
第２の実施の形態は、第１の実施の形態と第２の配線溝２０とビアホール１５との位置関係が異なる以外は同様とする。第２の実施の形態においては、図７に示すように、ミスアライメント等により、ビアホール１５の端部が第２層配線（第２の配線溝２０）の端部の外側に突出している。つまり、図１に示す第１の実施の形態と比較すると、第１のサイドウォール１７が、第２の配線溝２０内の第２のサイドウォール２２より外側に形成されている。
図７に示すように、一部において、ビアホール１５および第２の配線溝２０のサイドウォールとして、第１のサイドウォール１７と第２のサイドウォール２２とが共通している。また、ビアホール１５と第２の配線溝２０とは、ほぼ同じ面（第１のサイドウォール１７の内面）で構成されている。さらに、基板に対して垂線方向から見た曲率半径においては、ビアホール１５と第２の配線溝２０とは同程度となっている。
続いて、第２の実施の形態の半導体装置の製造方法について説明する。図８〜図１２は、第１の実施の形態の半導体装置の製造手順の工程断面図を示す。
第２の実施の形態の製造工程は、第１の実施の形態の製造工程と同様に、層間絶縁膜に接続孔（ビアホール１５）を形成する工程と、ビアホール１５の内部に第１の絶縁膜（第１のサイドウォール形成用絶縁膜１６）を形成し、ビアホール１５の側壁に第１のサイドウォール形成用絶縁膜１６を残すようにエッチバックする工程と、層間絶縁膜に、ビアホール１５と接続する第２の配線溝２０を形成する工程と、ビアホール１５の内部および第２の配線溝２０の内部に、第２の絶縁膜（第２のサイドウォール形成用絶縁膜２１）を形成する工程と、ビアホール１５の側壁の第１の絶縁膜（第１のサイドウォール形成用絶縁膜１６）上および第２の配線溝２０の側壁に、第２の絶縁膜（第２のサイドウォール形成用絶縁膜２１）を残すようにエッチバックして、ビアホール１５の側壁に、第１の絶縁膜（第１のサイドウォール形成用絶縁膜１６）および第２の絶縁膜（第２のサイドウォール形成用絶縁膜２１）を含む第１のサイドウォール（第１のサイドウォール１７および第２のサイドウォール２２）を形成するとともに、第２の配線溝２０の側壁に、第２の絶縁膜（第２のサイドウォール形成用絶縁膜２１）を含む第２のサイドウォール（第２のサイドウォール２２）を形成する工程と、を含む。
このとき、第１のサイドウォール（第１のサイドウォール１７および第２のサイドウォール２２）は、第１の絶縁膜（第１のサイドウォール形成用絶縁膜１６）および第２の絶縁膜（第２のサイドウォール形成用絶縁膜２１）の一部をエッチバックで残すことによって形成される。
図８〜図１２に示す第２の実施の形態の製造方法は、図２〜図６に示す第１の実施の形態の製造方法と、次の点を除いて同様にする。第２の実施の形態中、第１の実施の形態と異なる点は、図１０（Ａ）に示すビアホール１５の位置と、図１１（Ａ）に示す、ビアホール１５に対する第２の配線溝２０の位置である。本工程では、ビアホール１５の外周部の一部と第２の配線溝２０の外周部の一部とをオンライン上になるように形成する。つまり、第２の配線溝２０を形成する際、ビアホール１５の外周部（第１のサイドウォール１７）の基板垂直方向の延在部分が、第２の配線溝２０の外周部となる。このように、一部において、ビアホール１５の外周部と第２の配線溝２０の外周部とが、シームレスに形成される。
また、本実施の形態においては、第２の配線溝２０の側壁上の第２のサイドウォール２２の上部の一部の断面形状が、角部を有する。さらに、ビアホール１５の側壁上のサイドウォール（ビアホール１５および第２のサイドウォール２２）の上部の一部と第２の配線溝２０の側壁上の第２のサイドウォール２２の上部の一部とが、テーパ状となっている。
図１０（Ａ）に示す工程においては、フォトレジスト中の開口部の位置を調節すことにより、ビアホール１５の位置を調節する。また、図１１（Ａ）に示すに示す工程においては、フォトレジスト１９中の開口部の位置を調節すことにより、第２の配線溝２０の位置を調節する。このようにして、図７に示すように、ミスアライメント等により、ビアホール１５の端部を第２層配線（第２の配線溝２０）の端部の外側に突出させている。
第２の実施の形態の効果について説明する。
ビアホール１５および第２の配線溝２０の側壁部分には、全体にわたって共通の厚いサイドウォール（第１のサイドウォール１７および第２のサイドウォール２２）が形成されている。このため、第２の実施の形態においては、ＴＤＤＢ（ＴｉｍｅＤｅｐｅｎｄｅｎｔ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ 絶縁膜経時破壊）寿命を長く保つことができる。また、サイドウォールが厚い部分は、ビアホール１５近傍だけであるため、第２の配線溝２０の寄生容量は、低く保つことができる。
さらに図１４を参照して、第２の実施の形態の効果を説明する。
図１４は、第２層中の２つの第２の銅配線２４、ビアホール１５、第１のサイドウォール１７および第２のサイドウォール２２を模式的に示す。
図１４中、領域Ａは、ビアホールが設けられている配線間領域を示し、領域Ｂは、ビアホールがない、配線間領域を示す。領域Ａにおいては、ビアホールの側壁サイドウォールを厚くしている。このため、リーク電流の低減およびＴＤＤＢ耐性の向上を図ることができる。一方、配線の大部分を占める領域Ｂにおいては、サイドウォールを薄くしている。このため、配線間の寄生容量を低減することができる。このとき、領域Ｂにおいては、配線間隔を、十分に確保することができる。そのため、サイドウォールは薄くても、リーク電流およびＴＤＤＢ耐性は問題とならない。
本実施例では、以下に示す、実施例および比較例で作製した試料１および試料２について、Ｃｕ配線間のＴＤＤＢ耐性の評価（温度を１５０℃まで上げて、絶縁膜がブレークダウンしない程度の電圧３．６Ｖまで加え続けて破壊が起こるまでの時間を測定）を行った。なお、Ｃｕ配線の配線幅を７０ｎｍとし、配線間隔を７０ｎｍとした。また、ビアホールのサイズは、７０ｎｍφとした。ＴＤＤＢ評価結果を図１３に示す。図１３中、実施例は黒丸を示し、比較例は白丸を示す。
（１）実施例
上記試料１として、上述の製造方法に従い、ビアと配線とがシームレス配線である、第１の実施の形態に相当する構造を作製し、さらに、ミスアライメント距離をふって、ビアズレした、第２の実施の形態に相当する構造を作製した。試料１においては、ビアホール内のサイドウォールの膜厚は、第２層配線中のサイドウォールの膜厚より厚くした。
（２）比較例
上記試料２としては、ビアホール内のサイドウォールの膜厚と第２層配線中のサイドウォールの膜厚とを同じにした以外は、試料１と同様の構造とした。
本実施の形態の半導体装置の効果を、比較例と比較しつつ、図１３を用いて説明する。図１３は、ＴＤＤＢ評価の結果として、ＴＤＤＢライフタイムの配線−ビア間ミスアライメント距離依存性を示す。
比較例に示すように、ビアホール内の側壁に形成されたサイドウォールと第２層配線溝の側壁に形成されたサイドウォールの膜厚が同程度の場合、わずかなミスアライメント距離でもＴＤＤＢ寿命は劣化して目標値に達しなくなってしまう。なお、これを防止するため、ビアホール内の側壁部と第２層配線溝の側壁部の両方のサイドウォール絶縁膜の膜厚を厚くすると、第２層配線間に存在する絶縁膜の誘電率が大きくなり、寄生容量が増加してしまう。
これに対して、実施例に示すように、ビアホール内のサイドウォール膜厚を厚く、第２層配線溝の内部のサイドウォール膜厚を薄くしておくことにより、ＴＤＤＢ寿命を向上することが可能になる。たとえ、ビアホールが配線からはみ出した部分に電界が集中したとしても、この部分でリーク電流が発生したり、絶縁耐圧が低下しやすくなることを抑制することができる。そのため、信頼性に優れた半導体装置の実現を図ることができる。このとき、一定幅の配線を形成するに際して、比誘電率の高いサイドウォール部分のスペース部分に占める比率を下げることができ、低誘電率膜の比率を高めることができる。その結果、本実施の形態においては、配線間の寄生容量を低減することができる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
たとえば、第１の実施の形態においては、配線２層の場合を記載したが、実際の製品には、多層の配線が形成されるが、３層以上の銅配線層を有する場合は、図２（Ａ）〜図６（Ｂ）までが複数回繰り返される。また、組立て時のボンディング用のパッドを形成する工程が最後に付加されるが、これについては、記載を省略する。
本実施の形態においては、ビアホール１５と第２の配線溝２０との位置関係は、特に限定されない。上述のとおり、ビアホール１５の外周部は、第２の配線溝２０の外周部に対して、オンライン上でもよく、内側、外側に設けられていてもよい。たとえば、本実施の形態では、オンライン上の場合、ビアホール１５のサイドウォールが２層、第２の配線溝２０のサイドウォールの一部が１層または２層となる。オンライン上以外の場合、ビアホール１５のサイドウォールが２層、第２の配線溝２０のサイドウォールが１層となる。また、本実施の形態においては、ビアホール１５の径は、第２の配線溝２０との関係で特に限定されず、第２の配線溝２０の幅に対して、同程度でもよく、小さくても大きくてもよい。
第１の層間絶縁膜２としては、たとえば、シリコン酸化膜、シリコン窒化膜またはＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ−Ｇｌａｓｓ）膜等を用いることができる。第１の層間絶縁膜２の膜厚としては、たとえば２００ｎｍ〜８００ｎｍとすることができる。
第１のエッチストッパー膜３は、第１の配線溝６のエッチストッパー膜として働く限りは、特に材料や膜厚は限定されない。第１のエッチストッパー膜３により、配線を溝内に埋設形成する際に、溝の深さバラツキを一定以下に抑えることができる。
第１のエッチストッパー膜３は、たとえば、ＳｉＣ、ＳｉＣＮ、ＳｉＯＣまたはこれらの積層構造より構成される。また、第１のエッチストッパー膜３の膜厚は、たとえば、２０ｎｍ〜７０ｎｍとすることができる。
第２の層間絶縁膜４および第３の層間絶縁膜１３としては、低誘電率な多孔質絶縁膜、つまりポーラスＬｏｗ−ｋ膜を用いる限り、特に限定されない。ポーラスＬｏｗ−ｋ膜としては、ＳｉおよびＯを構成元素として含む膜またはＳｉ、Ｃ、ＯおよびＨを構成元素として含む膜とすることができる。また、第２の層間絶縁膜４の膜厚は、たとえば、８０ｎｍ〜１５０ｎｍとすることができる。第３の層間絶縁膜１３の膜厚は、たとえば、５０ｎｍ〜１２０ｎｍとすることができる。
また、層間絶縁膜が、低誘電率膜としては、ポリオルガノシロキサン膜、水素化シロキサン膜、またはこれらの膜がポーラス化された膜であってもよい。
なお、第２の層間絶縁膜４および第３の層間絶縁膜１３の材料は、同一でもよく、異なっていてもよい。低誘電率膜の比誘電率は、たとえば３．５以下、好ましくは３以下とすることができる。
ビア層間絶縁膜１１は、特に限定されないが、たとえば、空孔のないＳｉ、Ｃ、ＯおよびＨを構成元素として含む膜とすることができる。ビア層間絶縁膜１１の膜厚は、たとえば、５０ｎｍ〜１２０ｎｍとすることができる。
第１のキャップ絶縁膜５および第２のキャップ絶縁膜１４は、特に限定されないが、たとえば、Ｓｉ、ＣおよびＯを構成元素として含む膜とすることができる。また、第１のキャップ絶縁膜５の膜厚は、たとえば、１０ｎｍ〜５０ｎｍとすることができる。第２のキャップ絶縁膜１４の膜厚は、３０ｎｍ〜６０ｎｍとすることができる。
第１層のサイドウォール７、第１のサイドウォール１７および第２のサイドウォール２２としては、緻密な絶縁膜であれば、特に限定されない。空孔のない絶縁膜を用いることもできる。この緻密な絶縁膜は、保護膜として作用する。つまり、第２の層間絶縁膜４、ビア層間絶縁膜１１および第３の層間絶縁膜１３の、第１の配線溝６、ビアホール１５および第２の配線溝２０と接触する部分を化学的に安定な膜でカバーすることができる。特に、ポーラスＬｏｗ−ｋ膜を保護することができる。
第１の絶縁膜サイドウォール７、第１のサイドウォール１７および第２のサイドウォール２２は、たとえば、ＳｉおよびＣを構成元素として含む膜、Ｓｉ、ＣおよびＯを構成元素として含む膜、Ｓｉ、ＣおよびＮを構成元素として含む膜、ＳｉおよびＯを構成元素として含む膜等を用いることができる。たとえば、ＳｉＣ、ＳｉＯＣ、ＳｉＯ２またはＳｉＣＮを含む材料が用いられる。
また、第１のサイドウォール１７の膜厚は、たとえば、２ｎｍ〜２０ｎｍとすることができる。第１のサイドウォール１７の膜厚は、たとえば、３ｎｍ〜４０ｎｍとすることができる。第２のサイドウォール２２の膜厚は、たとえば、２ｎｍ〜２０ｎｍとすることができる。
なお、これらの膜の製造方法については、特に限定されず、たとえばＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法や塗布法により形成される。
なお、本実施の形態では、ビアホール側壁、およびビアホールから上部配線に延在する部分の配線溝の側壁に形成された絶縁膜サイドウォールの膜厚が、ビアホールが存在する以外の部分の配線溝に形成される絶縁膜サイドウォールの膜厚よりも厚い構造となっている。これにより、最も距離が短くなるビアホールと、隣接する配線のスペース部の間に、ポーラスではないＬｏｗ−ｋ材料が厚く存在することにより、リーク特性、ＴＤＤＢなどの劣化を防止することができる。
バリアメタル膜としては、本実施の形態では、Ｔａを例示したが、これに限定されず、たとえば、配線がＣｕを主成分とする金属元素からなる場合には、窒化タンタル（ＴａＮ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、炭窒化タングステン（ＷＣＮ）、ルテニウム（Ｒｕ）のような高融点金属やその窒化物等、またはそれらの積層膜が使用される。またタングステンを主成分に用いるコンタクトプラグのバリアメタルにも前記の金属膜が用いられる。
また、本発明をダマシン法による配線構造に適用した場合、本発明の効果はより顕著となる。すなわち、本発明における金属領域は、シングルダマシン法またはデュアルダマシン法により形成することができる。
シングルダマシン法は以下の工程を含む。
（ａ）半導体基板上に、金属膜により構成された第一の配線を形成する工程、
（ｂ）第一の配線を覆うように半導体基板の上部全体に第一の層間絶縁膜を形成する工程、
（ｃ）第一の層間絶縁膜を選択的に除去して第一の配線の上面に達する接続孔を形成する工程、
（ｄ）接続孔の内面を覆うバリアメタル膜を形成した後、接続孔を埋め込むように金属膜を形成する工程、
（ｅ）接続孔外部に形成された金属膜を除去する工程、
（ｆ）接続孔に形成された金属膜を覆うように半導体基板の上部全体に第二の層間絶縁膜を形成する工程、
（ｆ）第二の層間絶縁膜を選択的に除去することにより、底面に接続孔に形成された金属膜の露出する配線溝を形成する工程、
（ｇ）配線溝の内面を覆うバリアメタル膜を形成した後、配線溝を埋め込むように金属膜を形成する工程、
（ｈ）配線溝外部に形成された金属膜を除去することにより第二の配線を形成する工程。
このプロセスにおいて、第一および第二の配線、接続孔の全部または一部を、本発明における「金属領域」とし、本発明に係る半導体装置およびその製造方法を適用することができる。ここで、上記（ａ）〜（ｈ）の工程の一部を適宜省略することもできる。
デュアルダマシン法は以下の工程を含む。
（ａ）半導体基板上に、金属膜により構成された第一の配線を形成する工程、
（ｂ）第一の配線を覆うように半導体基板の上部全体に第一の層間絶縁膜を形成する工程、
（ｃ）第一の層間絶縁膜を選択的に除去して第一の配線の上面に達する接続孔と、この接続孔の上部に接続する配線溝を形成する工程、
（ｄ）接続孔および配線溝の内面を覆うバリアメタル膜を形成した後、接続孔および配線溝を埋め込むように金属膜を形成する工程、
（ｅ）配線溝外部に形成された金属膜を除去することにより第二の配線を形成する工程。
このプロセスにおいて、第一および第二の配線、接続孔の全部または一部を、本発明における「金属領域」とし、本発明に係る半導体装置およびその製造方法を適用することができる。ここで、上記（ａ）〜（ｅ）の工程の一部を適宜省略することもできる。
以上のようなダマシンプロセスにより形成された配線構造は、半導体基板と、この半導体基板上に形成された第一の配線と、この第一の配線に接続して設けられた接続プラグと、この接続プラグに接続して設けられた第二の配線と、を含む構成を有する。
また、以上の実施形態においては、銅配線が設けられた半導体装置を例に説明したが、配線は、銅含有金属から主として構成されていればよい。また、配線の形成方法はめっき法には限られず、たとえば、ＣＶＤ法を用いてもよい。
本実施の形態において、金属配線材およびコンタクトプラグ材とは、主にＣｕを主成分とする。金属配線材の信頼性を向上させるため、Ｃｕ以外の金属元素がＣｕからなる部材に含まれていても良く、Ｃｕ以外の金属元素がＣｕの上面や側面などに形成されていても良い。
半導体基板とは、半導体装置が構成された基板であり、特に単結晶シリコン基板上に作られたものだけでなく、絶縁物上に半導体薄膜が形成されたＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）やＳＧＯＩ（Ｓｉｌｉｃｏｎ Ｇｅｒｍａｎｉｕｍ ｏｎ Ｉｎｓｕｌａｔｏｒ）やＨｙｂｒｉｄ基板上に半導体素子が形成されたもの、ＴＦＴ（Ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ）、液晶製造用基板などを含む。
１ 半導体基板
２ 第１の層間絶縁膜
３ 第１のエッチストッパー膜
４ 第２の層間絶縁膜
５ 第１のキャップ絶縁膜
６ 第１の配線溝
７ 第１層のサイドウォール
８ 第１のバリアメタル
９ 第１の銅配線
１０ 第２のエッチストッパー膜
１１ ビア層間絶縁膜
１２ 第３のエッチストッパー膜
１３ 第３の層間絶縁膜
１４ 第２のキャップ絶縁膜
１５ ビアホール
１６ サイドウォール形成用絶縁膜
１７ 第１のサイドウォール
１８ 埋め込み材
１９ フォトレジスト
２０ 第２の配線溝
２１ サイドウォール形成用絶縁膜
２２ 第２のサイドウォール
２３ 第２のバリアメタル
２４ 第２の銅配線
１０１ 基板
１０２ 下層配線
１０３ 有機系低誘電率材料層
１０４ 溝配線
１０５ 接続プラグ
１０６ ビアホール
１０７ サイドウォール
１０８ 配線溝
１０９ サイドウォール

Claims (23)

  1. 基板と、
    前記基板上に設けられた層間絶縁膜と、
    前記層間絶縁膜に設けられた、配線溝内に金属膜が設けられている配線および、前記配線溝に接続した接続孔内に金属膜が設けられているプラグと、
    前記接続孔の側壁に設けられた第１のサイドウォールと、
    前記配線溝の側壁に設けられた第２のサイドウォールと、を備え、
    前記接続孔の側壁の底部近傍の前記第１のサイドウォールの膜厚が、前記配線溝の側壁の底部近傍の前記第２のサイドウォールの膜厚より、厚い、半導体装置。
  2. 前記第１のサイドウォールが、多層構造を有する、請求項１に記載の半導体装置。
  3. 前記第２のサイドウォールの上部の断面形状が、角部を有する、請求項１または２に記載の半導体装置。
  4. 前記第１のサイドウォールの上部の周囲が、テーパ状である、請求項３に記載の半導体装置。
  5. 前記第２のサイドウォールの上部の一部の断面形状が、角部を有する、請求項１または２に記載の半導体装置。
  6. 前記第１のサイドウォールの上部の一部と前記第２のサイドウォールの上部の一部とが、テーパ状である、請求項５に記載の半導体装置。
  7. 前記第１のサイドウォールと前記第２のサイドウォールとの一部が、共通する、請求項５または６に記載の半導体装置。
  8. 前記接続孔と前記配線溝とが、シームレスに形成されている、請求項１から４のいずれかに記載の半導体装置。
  9. 前記層間絶縁膜は、第１の層間絶縁膜と、前記第１の層間絶縁膜上に設けられた第２の層間絶縁膜と、を含み、
    前記第１の層間絶縁膜に前記接続孔が設けられ、前記第２の層間絶縁膜に前記配線溝が設けられた、請求項１から８のいずれかに記載の半導体装置。
  10. 前記第２の層間絶縁膜は、多孔質絶縁膜から構成される、請求項９に記載の半導体装置。
  11. 前記多孔質絶縁膜は、ＳｉおよびＯを構成元素として含む多孔質膜またはＳｉ、Ｃ、ＯおよびＨを構成元素として含む多孔質膜である、請求項１０に記載の半導体装置。
  12. 前記第１の層間絶縁膜は、Ｓｉ、Ｃ、ＯおよびＨを構成元素として含む膜である、請求項９から１１のいずれかに記載の半導体装置。
  13. 前記第１のサイドウォールは、ＳｉＣ、ＳｉＯＣ、ＳｉＯ２またはＳｉＣＮを含む材料により構成されている、請求項１から１２のいずれかに記載の半導体装置。
  14. 前記第２のサイドウォールは、ＳｉＣ、ＳｉＯＣ、ＳｉＯ２またはＳｉＣＮを含む材料により構成されている、請求項１から１３のいずれかに記載の半導体装置。
  15. 基板上に層間絶縁膜を形成し、前記層間絶縁膜に配線溝および前記配線溝に接続した接続孔を形成し、前記配線溝内および前記接続孔内に金属膜を形成するとともに、前記接続孔の側壁に第１のサイドウォールを形成し、前記配線溝の側壁に第２のサイドウォールを形成する工程と、を含み、
    前記接続孔の側壁の底部近傍の前記第１のサイドウォールの膜厚が、前記配線溝の側壁の底部近傍の前記第２のサイドウォールの膜厚より、厚い、半導体装置の製造方法。
  16. 前記工程は、前記層間絶縁膜に前記接続孔を形成する工程と、
    前記接続孔の内部に第１の絶縁膜を形成し、前記接続孔の側壁に前記第１の絶縁膜を残すようにエッチバックする工程と、
    前記層間絶縁膜に、前記接続孔と接続する前記配線溝を形成する工程と、
    前記接続孔の内部および前記配線溝の内部に、第２の絶縁膜を形成する工程と、
    前記接続孔の前記側壁の前記第１の絶縁膜上および前記配線溝の側壁に、前記第２の絶縁膜を残すようにエッチバックして、前記接続孔の前記側壁に、前記第１の絶縁膜および前記第２の絶縁膜を含む前記第１のサイドウォールを形成するとともに、前記配線溝の前記側壁に、前記第２の絶縁膜を含む前記第２のサイドウォールを形成する工程と、を含む、請求項１５に記載の半導体装置の製造方法。
  17. 前記接続孔と前記配線溝とが、シームレスに形成される、請求項１５または１６に記載の半導体装置の製造方法。
  18. 前記層間絶縁膜は、第１の層間絶縁膜と、前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、を含み、
    前記第１の層間絶縁膜に前記接続孔が形成され、前記第２の層間絶縁膜に前記配線溝が形成された、請求項１５から１７のいずれかに記載の半導体装置の製造方法。
  19. 前記第２の層間絶縁膜は、多孔質絶縁膜から構成される、請求項１８に記載の半導体装置の製造方法。
  20. 前記多孔質絶縁膜は、ＳｉおよびＯを構成元素として含む多孔質膜またはＳｉ、Ｃ、ＯおよびＨを構成元素として含む多孔質膜である、請求項１９に記載の半導体装置の製造方法。
  21. 前記第１の層間絶縁膜は、Ｓｉ、Ｃ、ＯおよびＨを構成元素として含む膜である、請求項１８から２０のいずれかに記載の半導体装置の製造方法。
  22. 前記第１のサイドウォールは、ＳｉＣ、ＳｉＯＣ、ＳｉＯ２またはＳｉＣＮを含む材料により構成されている、請求項１５から２１のいずれかに記載の半導体装置の製造方法。
  23. 前記第２のサイドウォールは、ＳｉＣ、ＳｉＯＣ、ＳｉＯ２またはＳｉＣＮを含む材料により構成されている、請求項１５から２２のいずれかに記載の半導体装置の製造方法。
JP2009142215A 2009-06-15 2009-06-15 半導体装置およびその製造方法 Pending JP2010287831A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2009142215A JP2010287831A (ja) 2009-06-15 2009-06-15 半導体装置およびその製造方法
US12/662,772 US20100314777A1 (en) 2009-06-15 2010-05-03 Semiconductor device and method for manufacturing same
CN2010101949788A CN101937902A (zh) 2009-06-15 2010-05-31 半导体器件和用于制造半导体器件的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009142215A JP2010287831A (ja) 2009-06-15 2009-06-15 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2010287831A true JP2010287831A (ja) 2010-12-24
JP2010287831A5 JP2010287831A5 (ja) 2012-06-14

Family

ID=43305740

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009142215A Pending JP2010287831A (ja) 2009-06-15 2009-06-15 半導体装置およびその製造方法

Country Status (3)

Country Link
US (1) US20100314777A1 (ja)
JP (1) JP2010287831A (ja)
CN (1) CN101937902A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190095702A (ko) * 2018-02-07 2019-08-16 삼성전자주식회사 비아 플러그를 갖는 반도체 소자 및 그 형성 방법

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7615480B2 (en) * 2007-06-20 2009-11-10 Lam Research Corporation Methods of post-contact back end of the line through-hole via integration
US8329573B2 (en) 2008-05-06 2012-12-11 Gautham Viswanadam Wafer level integration module having controlled resistivity interconnects
SG156550A1 (en) * 2008-05-06 2009-11-26 Gautham Viswanadam Wafer level integration module with interconnects
US9054110B2 (en) 2011-08-05 2015-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Low-K dielectric layer and porogen
US9960110B2 (en) * 2011-12-30 2018-05-01 Intel Corporation Self-enclosed asymmetric interconnect structures
US8881209B2 (en) 2012-10-26 2014-11-04 Mobitv, Inc. Feedback loop content recommendation
US8772938B2 (en) 2012-12-04 2014-07-08 Intel Corporation Semiconductor interconnect structures
US9659857B2 (en) 2013-12-13 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method making the same
US10128113B2 (en) * 2016-01-12 2018-11-13 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US10535558B2 (en) 2016-02-09 2020-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming trenches
US10276436B2 (en) * 2016-08-05 2019-04-30 International Business Machines Corporation Selective recessing to form a fully aligned via
US11348828B2 (en) * 2017-11-23 2022-05-31 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure and method of forming the same
KR102580659B1 (ko) * 2018-10-01 2023-09-20 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11502001B2 (en) * 2018-10-31 2022-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with self-aligned vias
US11227792B2 (en) * 2019-09-19 2022-01-18 International Business Machines Corporation Interconnect structures including self aligned vias
CN112786525B (zh) * 2019-11-07 2023-07-07 长鑫存储技术有限公司 半导体器件及其形成方法
US11488926B2 (en) * 2020-06-11 2022-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned interconnect structure

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000164707A (ja) * 1998-11-27 2000-06-16 Sony Corp 半導体装置およびその製造方法
JP2000294634A (ja) * 1999-04-07 2000-10-20 Nec Corp 半導体装置及びその製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6372636B1 (en) * 2000-06-05 2002-04-16 Chartered Semiconductor Manufacturing Ltd. Composite silicon-metal nitride barrier to prevent formation of metal fluorides in copper damascene
US6683002B1 (en) * 2000-08-10 2004-01-27 Chartered Semiconductor Manufacturing Ltd. Method to create a copper diffusion deterrent interface
JP2002176099A (ja) * 2000-12-08 2002-06-21 Nec Corp 半導体装置及びその製造方法
US6624066B2 (en) * 2001-02-14 2003-09-23 Texas Instruments Incorporated Reliable interconnects with low via/contact resistance
US6638849B2 (en) * 2001-05-30 2003-10-28 Winbond Electronics Corp. Method for manufacturing semiconductor devices having copper interconnect and low-K dielectric layer
US6509267B1 (en) * 2001-06-20 2003-01-21 Advanced Micro Devices, Inc. Method of forming low resistance barrier on low k interconnect with electrolessly plated copper seed layer
US6660630B1 (en) * 2002-10-10 2003-12-09 Taiwan Semiconductor Manufacturing Co. Ltd. Method for forming a tapered dual damascene via portion with improved performance
US7169698B2 (en) * 2004-01-14 2007-01-30 International Business Machines Corporation Sacrificial inorganic polymer intermetal dielectric damascene wire and via liner
US7282802B2 (en) * 2004-10-14 2007-10-16 International Business Machines Corporation Modified via bottom structure for reliability enhancement
US7309653B2 (en) * 2005-02-24 2007-12-18 International Business Machines Corporation Method of forming damascene filament wires and the structure so formed
KR100640662B1 (ko) * 2005-08-06 2006-11-01 삼성전자주식회사 장벽금속 스페이서를 구비하는 반도체 소자 및 그 제조방법
US7338893B2 (en) * 2005-11-23 2008-03-04 Texas Instruments Incorporated Integration of pore sealing liner into dual-damascene methods and devices

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000164707A (ja) * 1998-11-27 2000-06-16 Sony Corp 半導体装置およびその製造方法
JP2000294634A (ja) * 1999-04-07 2000-10-20 Nec Corp 半導体装置及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190095702A (ko) * 2018-02-07 2019-08-16 삼성전자주식회사 비아 플러그를 갖는 반도체 소자 및 그 형성 방법
KR102606765B1 (ko) * 2018-02-07 2023-11-27 삼성전자주식회사 비아 플러그를 갖는 반도체 소자 및 그 형성 방법

Also Published As

Publication number Publication date
CN101937902A (zh) 2011-01-05
US20100314777A1 (en) 2010-12-16

Similar Documents

Publication Publication Date Title
JP2010287831A (ja) 半導体装置およびその製造方法
JP5412506B2 (ja) 半導体装置
JP4417202B2 (ja) 半導体装置
US20100051578A1 (en) Method for fabricating an integrated circuit
US9082769B2 (en) Semiconductor device and fabrication method thereof
JP5263482B2 (ja) 多層配線構造および多層配線の製造方法
JP2007123328A (ja) 半導体装置およびその製造方法
US9972528B2 (en) Semiconductor devices
JP6872553B2 (ja) 半導体装置、撮像装置、および半導体装置の製造方法
JP2004080044A (ja) トレンチ側壁のバッファー層を使用して半導体装置用金属配線を形成する方法及びそれにより製造された装置
JP4280204B2 (ja) 半導体装置
JP2011114049A (ja) 半導体装置
JP2007035955A (ja) 半導体装置およびその製造方法
JP2013062464A (ja) 半導体装置および半導体装置の製造方法
JP2011210840A (ja) 半導体装置の製造方法
JP5147751B2 (ja) 半導体装置の製造方法
EP1610376B1 (en) Semiconductor device
JP5047504B2 (ja) ビアキャッピング保護膜を使用する半導体素子のデュアルダマシン配線の製造方法
JP2006019401A (ja) 半導体装置及びその製造方法
JP2012134422A (ja) 半導体装置及びその製造方法
JP2010080773A (ja) 半導体装置
JP5272221B2 (ja) 半導体装置
JP5582879B2 (ja) 半導体装置及びその製造方法
JP2008041804A (ja) 半導体装置及びその製造方法
JP5424551B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120425

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120425

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20140311