JP2013062464A - 半導体装置および半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 238
- 238000004519 manufacturing process Methods 0.000 title claims description 80
- 229910052751 metal Inorganic materials 0.000 claims abstract description 263
- 239000002184 metal Substances 0.000 claims abstract description 263
- 239000013078 crystal Substances 0.000 claims abstract description 50
- 239000000758 substrate Substances 0.000 claims abstract description 45
- 238000005530 etching Methods 0.000 claims description 88
- 238000000034 method Methods 0.000 claims description 62
- 230000001681 protective effect Effects 0.000 claims description 55
- 239000000463 material Substances 0.000 claims description 43
- 238000004544 sputter deposition Methods 0.000 claims description 21
- 238000005229 chemical vapour deposition Methods 0.000 claims description 18
- 238000000576 coating method Methods 0.000 claims description 11
- 238000000059 patterning Methods 0.000 claims description 9
- 230000007261 regionalization Effects 0.000 claims description 9
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims description 8
- 229910052731 fluorine Inorganic materials 0.000 claims description 8
- 239000011737 fluorine Substances 0.000 claims description 8
- 239000004020 conductor Substances 0.000 claims description 4
- 239000011810 insulating material Substances 0.000 claims description 4
- 229910052721 tungsten Inorganic materials 0.000 claims description 4
- 229910052750 molybdenum Inorganic materials 0.000 claims description 3
- 238000010030 laminating Methods 0.000 claims 1
- 229910052707 ruthenium Inorganic materials 0.000 claims 1
- 239000010410 layer Substances 0.000 description 730
- 229920002120 photoresistant polymer Polymers 0.000 description 56
- 230000004888 barrier function Effects 0.000 description 23
- 230000004048 modification Effects 0.000 description 17
- 238000012986 modification Methods 0.000 description 17
- 238000001020 plasma etching Methods 0.000 description 17
- 230000008569 process Effects 0.000 description 16
- 230000000694 effects Effects 0.000 description 14
- 230000015572 biosynthetic process Effects 0.000 description 13
- 230000000052 comparative effect Effects 0.000 description 12
- 238000004380 ashing Methods 0.000 description 10
- 238000011161 development Methods 0.000 description 10
- 230000018109 developmental process Effects 0.000 description 10
- 229910004298 SiO 2 Inorganic materials 0.000 description 7
- 238000002955 isolation Methods 0.000 description 7
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 6
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 6
- 238000007747 plating Methods 0.000 description 5
- 229910020177 SiOF Inorganic materials 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000002994 raw material Substances 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 239000004571 lime Substances 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 230000036962 time dependent Effects 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910004541 SiN Inorganic materials 0.000 description 1
- 229910004166 TaN Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 125000002496 methyl group Chemical group [H]C([H])([H])* 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 229920000620 organic polymer Polymers 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
- H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
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Abstract
【解決手段】第1配線420は、半導体基板100上に設けられている。第1ビア440は、第1配線420上に設けられている。また、第1ビア440の底面は、第1配線420に接している。第1絶縁層330は、半導体基板100上に設けられ、少なくとも第1配線420の上面および第1ビア440の側面と接している。第1配線420および第1ビア440のうち各々の側面の少なくとも一部は、各々の金属の結晶粒を分断している。
【選択図】図3
Description
半導体基板と、
前記半導体基板上に設けられた第1配線と、
前記第1配線上に設けられ、底面が前記第1配線と接する第1ビアと、
前記半導体基板上に設けられ、少なくとも前記第1配線の上面および前記第1ビアの側面と接する第1絶縁層と、
を備え、
前記第1配線および前記第1ビアのうち各々の側面の少なくとも一部は、各々の金属の結晶粒を分断している半導体装置が提供される。
半導体基板と、
前記半導体基板上に設けられた第1配線と、
前記第1配線上に設けられ、底面が前記第1配線と接する第1ビアと、
前記半導体基板上に設けられ、少なくとも前記第1配線の上面および前記第1ビアの側面と接する第1絶縁層と、
を備え、
前記第1配線および前記第1ビア中のフッ素の含有量は、1×1019atoms/cc未満である半導体装置が提供される。
半導体基板上に、第1配線に沿ったパターンを有する金属パターンを形成する金属パターン形成工程と、
前記金属パターンを部分的にエッチングすることにより、前記第1配線と、底面が前記第1配線と接する第1ビアと、を形成する第1ビアパターン形成工程と、
前記半導体基板上に、少なくとも前記第1配線の上面および前記第1ビアの側面と接する第1絶縁層を形成する第1絶縁層形成工程と、
を備える半導体装置の製造方法が提供される。
図1〜図3を用い、第1の実施形態に係る半導体装置10について説明する。この半導体装置10は、以下の構成を備えている。第1配線420は、半導体基板100上に設けられている。第1ビア440は、第1配線420上に設けられている。また、第1ビア440の底面は、第1配線420に接している。第1絶縁層330は、半導体基板100上に設けられ、少なくとも第1配線420の上面および第1ビア440の側面と接している。第1配線420および第1ビア440のうち各々の側面の少なくとも一部は、各々の金属の結晶粒を分断している。以下、詳細を説明する。
図10〜図19は、第2の実施形態に係る半導体装置10の製造方法を説明するための断面図である。第2の実施形態は、以下の点を除いて、第1の実施形態と同様である。第1ビア440の一部は、平面視で、第1配線420のうち、第1ビア440と重ならない部分から外側にはみ出している。第1配線420のうち、平面視で第1ビア440と重なっている部分の側面は、第1ビア440の側面と同一面を形成している。以下、詳細を説明する。
図20〜図29は、第3の実施形態に係る半導体装置10の製造方法を説明するための断面図である。第3の実施形態は、以下の点を除いて、第1の実施形態または第2の実施形態と同様である。図29のように、第1ビア440の側面の一部は、平面視で、第1配線420のうち、第1ビア440と重ならない部分の直線に沿って切られている。また、第1配線420のうち、平面視で第1ビア440と重なっている部分の側面は、直線に沿って切られた第1ビア440の側面と同一面を形成している。以下、詳細を説明する。
図32〜図40は、第4の実施形態に係る半導体装置10の製造方法を説明するための断面図である。図32〜図40は、第4の実施形態に係る半導体装置10の一部を示している。第4の実施形態は、第1配線420または第1ビア440が保護メタル層460またはエッチングストッパ層480(第1エッチングストッパ層)を含む点を除いて、第1の実施形態と同様である。以下、詳細を説明する。
図44は、第5の実施形態に係る半導体装置10の構成を示す断面図である。第5の実施形態は、以下の点を除いて、第1の実施形態と同様である。半導体基板100上には、コンタクトプラグ410が接している。下層ビア形成層32は、コンタクトプラグ410上で、かつ、第1配線420が設けられた第1絶縁層330よりも下に位置している。また、この下層ビア形成層32は、コンタクトプラグ410上に接続する下層ビア430と、下層ビア430の側面と接する第1絶縁層330と、を備えている。また、下層ビア430の側面の少なくとも一部は、金属の結晶粒を分断している。以下、詳細を説明する。
図45は、第6の実施形態に係る半導体装置10の構成を示す断面図である。第6の実施形態は、以下の点を除いて、第1の実施形態と同様である。第1配線420は、同一の層に複数設けられている。第1絶縁層330は、複数の第1配線420の間にエアギャップ900を有している。以下、詳細を説明する。
図46は、第7の実施形態に係る半導体装置10の構成を示す断面図である。第7の実施形態は、第1配線層30上にダマシン法により配線層(第2配線層40および第3配線層50)が形成されている点を除いて、第1の実施形態と同様である。
20 半導体素子
30 第1配線層
32 下層ビア形成層
40 第2配線層
50 第3配線層
100 半導体基板
120 素子分離領域
210 ソース領域
220 ドレイン領域
230 ゲート絶縁層
240 ゲート電極
250 側壁絶縁膜
260 シリサイド層
310 ライナー絶縁層
320 下層絶縁層
330 第1絶縁層
340 エッチングストッパ層
350 上層絶縁層
360 第2絶縁層
370 第3絶縁層
400 金属層
401 第1側面
402 結晶粒
410 コンタクトプラグ
411 金属
420 第1配線
422 上層配線
430 下層ビア
440 第1ビア
442 バリアメタル層
460 保護メタル層
461 バリアメタル層
480 エッチングストッパ層
520 第1マスク層
540 第2マスク層
560 ハードマスク層
620 第2配線
640 第3ビア
660 第3配線
710 第1フォトレジスト層
720 第2フォトレジスト層
730 フォトレジスト層
810 反射防止層
820 反射防止層
900 エアギャップ
Claims (39)
- 半導体基板と、
前記半導体基板上に設けられた第1配線と、
前記第1配線上に設けられ、底面が前記第1配線と接する第1ビアと、
前記半導体基板上に設けられ、少なくとも前記第1配線の上面および前記第1ビアの側面と接する第1絶縁層と、
を備え、
前記第1配線および前記第1ビアのうち各々の側面の少なくとも一部は、各々の金属の結晶粒を分断している半導体装置。 - 半導体基板と、
前記半導体基板上に設けられた第1配線と、
前記第1配線上に設けられ、底面が前記第1配線と接する第1ビアと、
前記半導体基板上に設けられ、少なくとも前記第1配線の上面および前記第1ビアの側面と接する第1絶縁層と、
を備え、
前記第1配線および前記第1ビア中のフッ素の含有量は、1×1019atoms/cc未満である半導体装置。 - 請求項1または2に記載の半導体装置において、
前記第1配線の少なくとも一つの側面は、前記第1ビアの側面と同一面を形成している半導体装置。 - 請求項1〜3のいずれか一項に記載の半導体装置において、
前記第1絶縁層のうち、前記第1配線および前記第1ビアの側面に接する部分は、当該第1絶縁層の材質が変化した変質層が形成されていない半導体装置。 - 請求項1〜4のいずれか一項に記載の半導体装置において、
前記第1配線または前記第1ビアの幅は、Cu中の電子の平均自由行程よりも小さい半導体装置。 - 請求項1〜5のいずれか一項に記載の半導体装置において、
前記金属中の電子の平均自由行程は、Cuより小さい半導体装置。 - 請求項1〜6のいずれか一項に記載の半導体装置において、
前記金属は、W、MoまたはRuのいずれかを含む半導体装置。 - 請求項1〜7のいずれか一項に記載の半導体装置において、
前記第1ビアの一部は、平面視で、前記第1配線のうち、前記第1ビアと重ならない部分から外側にはみ出しており、
前記第1配線のうち、平面視で前記第1ビアと重なっている部分の前記側面は、前記第1ビアの側面と同一面を形成している半導体装置。 - 請求項1〜8のいずれか一項に記載の半導体装置において、
当該第1ビアの側面の一部は、平面視で、前記第1配線のうち、前記第1ビアと重ならない部分の直線に沿って切られており、
前記第1配線のうち、平面視で前記第1ビアと重なっている部分の前記側面は、前記直線に沿って切られた前記第1ビアの側面と同一面を形成している半導体装置。 - 請求項1〜9のいずれか一項に記載の半導体装置において、
前記第1配線の底部に、前記第1配線を保護する保護メタル層をさらに備える半導体装置。 - 請求項1〜10のいずれか一項に記載の半導体装置において、
前記第1配線の上部のうち、少なくとも平面視で前記第1ビアと重なる部分に、導電材料からなる第1エッチングストッパ層をさらに備える半導体装置。 - 請求項1〜11のいずれか一項に記載の半導体装置において、
前記第1ビアの上部に、前記第1ビアを保護する保護メタル層をさらに備える半導体装置。 - 請求項1〜9のいずれか一項に記載の半導体装置において、
前記第1配線および前記第1ビアは、同一の前記金属により、一体として形成されている半導体装置。 - 請求項13に記載の半導体装置において、
前記第1配線と前記第1ビアとが接している部分の結晶粒は繋がっている半導体装置。 - 請求項1〜14のいずれか一項に記載の半導体装置において、
前記第1配線は、同一の層に複数設けられ、
前記第1絶縁層は、複数の前記第1配線の間にエアギャップを有する半導体装置。 - 請求項1〜15のいずれか一項に記載の半導体装置において、
前記半導体基板上に接するコンタクトプラグと、
前記コンタクトプラグ上で、かつ、前記第1配線が設けられた前記第1絶縁層よりも下に位置する下層ビア形成層と、
をさらに備え、
前記下層ビア形成層は、
前記コンタクトプラグ上に接続する下層ビアと、
前記下層ビアの側面と接する前記第1絶縁層と、
を備え、
前記下層ビアの側面の少なくとも一部は、前記下層ビアの金属の結晶粒を分断している半導体装置。 - 請求項1〜16のいずれか一項に記載の半導体装置において、
前記第1配線、前記第1ビアおよび前記第1絶縁層は、一つの第1配線層を形成し、
少なくとも二つ以上の前記第1配線層が積層されており、
下側に位置する前記第1配線層の前記第1ビアは、上側に位置する前記第1配線層の前記第1配線に接続している半導体装置。 - 請求項17に記載の半導体装置において、
二つの前記第1配線層の間に、前記第1絶縁層よりも高密度の絶縁材料からなる第2エッチングストッパ層をさらに備える半導体装置。 - 請求項17または18に記載の半導体装置において、
少なくとも一つ以上のロジック回路を有しており、
前記複数の第1配線層は、前記ロジック回路を形成するローカル配線層であり、
最上層に位置する前記第1配線層上に設けられ、底面が前記最上層の前記第1ビアと接続する第2配線と、
前記最上層の前記第1配線層上に設けられ、前記第2配線の側面と接する第2絶縁層と、
を備える半導体装置。 - 請求項19に記載の半導体装置において、
前記第2配線および前記第2絶縁層上に、少なくとも一つ以上の第3配線層を備え、
当該第3配線層は、
前記第2配線に接続する第3ビアと、
前記第3ビア上に接する第3配線と、
前記第2配線および前記第2絶縁層上に設けられ、前記第3ビアおよび前記第3配線と接する第3絶縁層と、
を備える半導体装置。 - 請求項20に記載の半導体装置において、
最上層の前記第3配線層は、グローバル配線層である半導体装置。 - 請求項1〜21のいずれか一項に記載の半導体装置において、
前記第1絶縁層の比誘電率は3.2以下である半導体装置。 - 半導体基板上に、第1配線に沿ったパターンを有する金属パターンを形成する金属パターン形成工程と、
前記金属パターンを部分的にエッチングすることにより、前記第1配線と、底面が前記第1配線と接する第1ビアと、を形成する第1ビアパターン形成工程と、
前記半導体基板上に、少なくとも前記第1配線の上面および前記第1ビアの側面と接する第1絶縁層を形成する第1絶縁層形成工程と、
を備える半導体装置の製造方法。 - 請求項23に記載の半導体装置の製造方法において、
前記金属パターン形成工程は、
前記半導体基板上に、金属層をスパッタにより形成する工程と、
当該金属層をエッチングすることにより、前記金属パターンを形成する工程と、
を備える半導体装置の製造方法。 - 請求項23または24に記載の半導体装置の製造方法において、
前記金属パターン形成工程は、
前記半導体基板上に金属層を形成する工程と、
当該金属層上に、第1マスク層と、前記第1マスク層と異なる材料からなる第2マスク層と、を順次形成する工程と、
前記第2マスク層をパターニングして、平面視で前記第1ビアの形状を有する第1ビアマスクを形成する第1ビアマスク形成工程と、
前記第1ビアマスク形成工程の後に、前記第1マスク層をパターニングして、平面視で前記第1配線の形状を有する第1配線マスクを形成する第1配線マスク形成工程と、
前記第1配線マスクをマスクとして、前記金属層をエッチングすることにより、前記金属パターンを形成する工程と、
を備え、
前記第1ビアパターン形成工程は、
平面視で前記第1ビアマスクをマスクとして前記第1配線マスクをエッチングする工程と、
当該第1ビアマスク、および平面視で前記第1ビアマスクと同一形状にパターニングされた前記第1マスク層をマスクとして、前記金属パターンを部分的にエッチングすることにより、前記第1ビアを形成する工程と、
を備える半導体装置の製造方法。 - 請求項23または24に記載の半導体装置の製造方法において、
前記金属パターン形成工程は、
前記半導体基板上に金属層を形成する工程と、
当該金属層上に、第1マスク層と、前記第1マスク層と異なる材料からなる第2マスク層と、を順次形成する工程と、
前記第1マスク層および第2マスク層をパターニングして、平面視で前記第1配線の形状を有する第1配線マスクを形成する第1配線マスク形成工程と、
前記第1配線マスク形成工程の後に、前記第2マスク層をパターニングして、平面視で少なくとも一部の前記第1ビアの形状を有する第1ビアマスクを形成する第1ビアマスク形成工程と、
前記第1配線マスクをマスクとして、前記金属層をエッチングすることにより、前記金属パターンを形成する工程と、
を備え、
前記第1ビアパターン形成工程は、
平面視で前記第1ビアマスクをマスクとして前記第1配線マスクをエッチングする工程と、
当該第1ビアマスク、および平面視で前記第1ビアマスクと同一形状にパターニングされた前記第1マスク層をマスクとして、前記金属パターンを部分的にエッチングすることにより、前記第1ビアを形成する工程と、
を備える半導体装置の製造方法。 - 請求項26に記載の半導体装置の製造方法において、
前記第1ビアマスク形成工程で用いるフォトマスクは、
前記第1配線を得るための第1パターンと、
前記第1ビアを得るための第2パターンと、
を有し、
前記第2パターンのうち、前記第1配線の延伸方向と直交する方向の幅は、前記第1パターンよりも広い半導体装置の製造方法。 - 請求項25〜27のいずれか一項に記載の半導体装置の製造方法において、
前記金属パターン形成工程のうち、前記金属パターンを形成する工程において、
前記金属層を部分的にエッチングし、当該金属層の上部に前記金属パターンを形成するとともに、当該金属層の底部を残存させ、
前記第1ビアパターン形成工程において、
前記第1ビアを形成するとともに、前記金属層の底部をエッチングして、前記第1配線を形成する半導体装置の製造方法。 - 請求項25〜28のいずれか一項に記載の半導体装置の製造方法において、
前記第1絶縁層形成工程の後において、
前記第1絶縁層の上面を平坦化して、前記第1ビアの上面を露出させる平坦化工程をさらに備え、
当該平坦化工程において、
前記第1配線マスクおよび前記第1ビアマスクを除去するとともに、前記第1絶縁層を平坦化する半導体装置の製造方法。 - 請求項23〜29のいずれか一項に記載の半導体装置の製造方法において、
前記金属パターン形成工程において、
前記第1配線の底部となる位置に、前記第1配線を保護する保護メタル層を形成する半導体装置の製造方法。 - 請求項23〜30のいずれか一項に記載の半導体装置の製造方法において、
前記金属パターン形成工程において、
前記第1配線の上部のうち、少なくとも平面視で前記第1ビアと重なる部分に、導電材料からなる第1エッチングストッパ層を形成する半導体装置の製造方法。 - 請求項23〜31のいずれか一項に記載の半導体装置の製造方法において、
前記金属パターン形成工程において、
前記第1ビアの上部となる位置に、前記第1ビアを保護する保護メタル層を形成する半導体装置の製造方法。 - 請求項23〜32のいずれか一項に記載の半導体装置の製造方法において、
前記金属パターン形成工程において、同一の層に複数の前記金属パターンを形成し、
前記第1絶縁層形成工程において、
複数形成された前記第1配線の間に、エアギャップを形成する半導体装置の製造方法。 - 請求項23〜33のいずれか一項に記載の半導体装置の製造方法において、
前記金属パターン形成工程、前記第1ビアパターン形成工程および前記第1絶縁層形成工程を順次行うことにより、前記第1配線、前記第1ビアおよび前記第1絶縁層を含む、一つの第1配線層を形成しており、
少なくとも二つ以上の前記第1配線層を積層し、
下側に位置する前記第1配線層の前記第1ビアを、上側に位置する前記第1配線層の前記第1配線に接続するように形成する半導体装置の製造方法。 - 請求項34に記載の半導体装置において、
下側に位置する前記第1配線層上に、前記第1絶縁層よりも高密度の絶縁材料からなる第2エッチングストッパ層を介して、上層の前記第1配線層を形成する半導体装置の製造方法。 - 請求項34または35に記載の半導体装置において、
前記複数の第1配線層により、少なくとも一つ以上のロジック回路を形成するローカル配線層を形成し、
最上層に位置する前記第1配線層上に、第2絶縁層を形成する工程と、
前記第2絶縁層に、前記最上層の前記第1ビアと接続する第2配線溝を形成する工程と、
前記第2配線溝に金属を埋め込むことにより第2配線を形成する工程と、
をさらに備える半導体装置の製造方法。 - 請求項36に記載の半導体装置において、
前記第2配線および前記第2絶縁層上に、第3絶縁層を形成する工程と、
前記第3絶縁層に、前記第2配線に接続する第3ビアホールと、前記第3ビアホール上に接する第3配線溝と、を形成する工程と、
前記第3ビアホールおよび前記第3配線溝に、金属を埋め込むことにより、第3ビアおよび第3配線を形成する工程と、
をさらに備える半導体装置の製造方法。 - 請求項1〜37のいずれか一項に記載の半導体装置において、
前記第1絶縁層形成工程において、
前記第1絶縁層をCVD(Chemical Vapor Deposition)法により形成する半導体装置の製造方法。 - 請求項1〜37のいずれか一項に記載の半導体装置において、
前記第1絶縁層形成工程において、
前記第1絶縁層を塗布法により形成する半導体装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011201525A JP6009152B2 (ja) | 2011-09-15 | 2011-09-15 | 半導体装置の製造方法 |
US13/567,546 US8722532B2 (en) | 2011-09-15 | 2012-08-06 | Semiconductor device and a method for manufacturing a semiconductor device |
TW101129119A TWI531039B (zh) | 2011-09-15 | 2012-08-10 | 半導體裝置及半導體裝置之製造方法 |
CN201210342117.9A CN103000612B (zh) | 2011-09-15 | 2012-09-14 | 半导体器件以及制造半导体器件的方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011201525A JP6009152B2 (ja) | 2011-09-15 | 2011-09-15 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013062464A true JP2013062464A (ja) | 2013-04-04 |
JP6009152B2 JP6009152B2 (ja) | 2016-10-19 |
Family
ID=47879914
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011201525A Expired - Fee Related JP6009152B2 (ja) | 2011-09-15 | 2011-09-15 | 半導体装置の製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US8722532B2 (ja) |
JP (1) | JP6009152B2 (ja) |
CN (1) | CN103000612B (ja) |
TW (1) | TWI531039B (ja) |
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KR102112283B1 (ko) | 2013-08-20 | 2020-05-19 | 삼성디스플레이 주식회사 | 박막 트랜지스터를 포함하는 표시 기판 및 이의 제조 방법 |
KR102151235B1 (ko) | 2013-10-14 | 2020-09-03 | 삼성디스플레이 주식회사 | 표시 기판, 표시 기판의 제조 방법 및 표시 기판을 포함하는 표시 장치 |
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JP4953132B2 (ja) * | 2007-09-13 | 2012-06-13 | 日本電気株式会社 | 半導体装置 |
-
2011
- 2011-09-15 JP JP2011201525A patent/JP6009152B2/ja not_active Expired - Fee Related
-
2012
- 2012-08-06 US US13/567,546 patent/US8722532B2/en active Active
- 2012-08-10 TW TW101129119A patent/TWI531039B/zh not_active IP Right Cessation
- 2012-09-14 CN CN201210342117.9A patent/CN103000612B/zh not_active Expired - Fee Related
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US11869866B2 (en) | 2020-03-12 | 2024-01-09 | Kioxia Corporation | Wiring formation method, method for manufacturing semiconductor device, and semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
US8722532B2 (en) | 2014-05-13 |
CN103000612B (zh) | 2017-09-22 |
US20130069238A1 (en) | 2013-03-21 |
JP6009152B2 (ja) | 2016-10-19 |
TWI531039B (zh) | 2016-04-21 |
CN103000612A (zh) | 2013-03-27 |
TW201312719A (zh) | 2013-03-16 |
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|
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|
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