TWI531039B - 半導體裝置及半導體裝置之製造方法 - Google Patents

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Description

半導體裝置及半導體裝置之製造方法
本發明係關於一種半導體裝置及半導體裝置之製造方法。
近年來，隨著半導體裝置中之配線之微細化，提出有多種半導體裝置之結構。
於專利文獻1(日本專利特開平11-121612號公報)中，記載有如下所述之半導體裝置之製造方法。首先，於半導體基板上之層間絕緣膜上形成槽。繼而，於上述槽之內部填滿金屬。繼而，對上述金屬之一部分以特定量進行蝕刻。由此，藉由相同之金屬，作為一體結構而同時形成下層配線及柱狀連接部。藉此，能獲得可靠性較高之配線結構。
[先前技術文獻] [專利文獻] [專利文獻1]
日本專利特開平11-121612號公報
[非專利文獻] [非專利文獻1]
C. Cabral. Jr. et. al., Proceedings of AMC2010「Metallization Opportunities and Challenges for Future Back-End-of-the-Lime Technology」
於上述專利文獻1記載之技術中，當在層間絕緣層形成槽後，將金屬埋入至該槽中。因此，有所形成之配線及柱狀連接部(通孔)之電阻會隨著槽之寬度變小而上升之傾向。因此，本發明者等人認為為了使其等低電阻化，必需使配線及通孔之結構為新穎之結構。
根據本發明，提供一種半導體裝置，其包含：半導體基板；第1配線，其設置於上述半導體基板上；第1通孔，其設置於上述第1配線上，且底面與上述第1配線接觸；及第1絕緣層，其設置於上述半導體基板上，且至少與上述第1配線之上表面及上述第1通孔之側面接觸；且，上述第1配線及上述第1通孔中各自之側面之至少一部分將各自之金屬之晶粒切斷。
根據本發明，提供一種半導體裝置，其包含：半導體基板；第1配線，其設置於上述半導體基板上；第1通孔，其設置於上述第1配線上，且底面與上述第1配線接觸；及第1絕緣層，其設置於上述半導體基板上，且至少與上述第1配線之上表面及上述第1通孔之側面接觸；且，上述第1配線及上述第1通孔中之氟之含量未達1×1019 atoms/cc。
根據本發明，提供一種半導體裝置之製造方法，其包含如下步驟：金屬圖案形成步驟，其係於半導體基板上，形成具有沿著第1配線之圖案之金屬圖案；第1通孔圖案形成步驟，其係藉由對上述金屬圖案局部地進行蝕刻，而形成上述第1配線及底面與上述第1配線接觸之第1通孔；及第1 絕緣層形成步驟，其係於上述半導體基板上，形成至少與上述第1配線之上表面及上述第1通孔之側面接觸的第1絕緣層。
根據本發明，不論第1配線及第1通孔之寬度為多少，第1配線及第1通孔均由晶粒較大之金屬所形成。藉此，即便第1配線及第1通孔微細化，亦可獲得電阻較低之第1配線及第1通孔。因此，可提供一種具有低電阻之微細配線結構之半導體裝置。
根據本發明，可提供一種具有低電阻之微細配線結構之半導體裝置。
以下，使用圖式對本發明之實施形態進行說明。再者，於所有圖式中，對相同之構成要素標註相同之符號，並適當省略說明。
(第1實施形態)使用圖1~圖3，對第1實施形態之半導體裝置10進行說明。該半導體裝置10具有以下之構成。第1配線420設置於半導體基板100上。第1通孔440設置於第1配線420上。又，第1通孔440之底面接觸於第1配線420。第1絕緣層330設置於半導體基板100上，且至少與第1配線420之上表面及第1通孔440之側面接觸。第1配線420及第1通孔440中各自之側面之至少一部分將各自之金屬之晶粒切斷。以下，對詳細情況進行說明。
首先，使用圖1，對半導體裝置10之整體結構進行說 明。圖1係表示第1實施形態之半導體裝置10之構成之剖面圖。
於半導體基板100上設置有複數之具有開口之元件分離區域120。於元件分離區域120之開口設置有半導體元件20。對該半導體元件20敍述詳細情況。
於設置有半導體元件20之半導體基板100上設置有下層絕緣層320。於下層絕緣層320設置有接觸插塞410，其連接於半導體元件20之閘極電極240等。
於下層絕緣層320上設置有複數之第1配線420。第1配線420經由接觸插塞410而連接於閘極電極240等。又，於第1配線420上設置有第1通孔440。第1通孔440之底面與第1配線420之上表面接觸。
於下層絕緣層320上設置有第1絕緣層330。第1絕緣層330至少與第1配線420之上表面及第1通孔440之側面接觸。此處，第1絕緣層330係由比介電係數較低之Low-k膜所形成。第1絕緣層330之比介電係數例如為3.2以下。藉此，可降低半導體裝置10之電容。具體而言，第1絕緣層330例如為SiO2、SiN、SiON、SiOC、SiOCH、SiCOH或SiOF等之膜。進而，第1絕緣層330亦可為例如HSQ(Hydrogen Silsequioxane，三氧化矽烷)膜、MSQ(Methyl Silsequioxane，甲基矽倍半氧烷)膜、及其他有機聚合物。又，第1絕緣層330亦可為其等之多孔膜。
上述第1配線420、第1通孔440及第1絕緣層330形成一個第1配線層30。又，積層有至少兩個以上之第1配線層30。 位於下側之第1配線層30之第1通孔440連接於位於上側之第1配線層30之第1配線420。如此般，形成多層配線結構。
又，該半導體裝置10包含至少一個以上之邏輯電路。該邏輯電路係由複數之半導體元件20等所形成。複數之第1配線層30係形成邏輯電路之區域配線層。
亦可於兩個第1配線層30之間，設置有包含密度高於第1絕緣層330之絕緣材料的蝕刻終止層340(第2蝕刻終止層)。蝕刻終止層340係由在對第1絕緣層330進行蝕刻之條件下蝕刻速度較慢之材料所形成。藉此，於下述之金屬圖案形成步驟或第1通孔圖案形成步驟中，可抑制位於下層之第1絕緣層330因蝕刻而劣化。此處，在位於上層之第1配線層30之間設置有蝕刻終止層340。藉此，可抑制因來自半導體裝置10之外部之滲透而使半導體裝置10之內部劣化。具體而言，蝕刻終止層340例如為SiCN、SiC、SiON、SiCO、SiCON或SiN等。
於多層配線結構之最上層設置有連接複數之區域配線層之全局配線層。於全局配線層設置有厚於區域配線層之第1配線420之上層配線422。又，於全局配線層，經由蝕刻終止層340而設置有包含與第1絕緣層330不同之材質的上層絕緣層350。具體而言，上層絕緣層350例如為SiOF、SiO2等。再者，亦可於最上層之全局配線層上設置有凸塊電極(未圖示)。
繼而，使用圖2，對半導體元件20之構成進行說明。圖2 係表示第1實施形態之半導體元件20之構成之剖面圖。該半導體元件20例如為構成邏輯電路之FET(Field Effect Transistor，場效電晶體)。
於半導體基板100設置有元件分離區域120。於元件分離區域120之間，形成有植入有雜質之源極區域210及汲極區域220。於由源極區域210及汲極區域220夾著之通道區域(未圖示符號)上，設置有閘極絕緣層230。於閘極絕緣層230上設置有閘極電極240。於閘極絕緣層230及閘極電極240之側壁設置有側壁絕緣膜250。於該等源極區域210、汲極區域220、閘極電極240及側壁絕緣膜250上設置有內襯絕緣層310。接觸插塞410係於設置於內襯絕緣層310之開口，連接於源極區域210或汲極區域220。亦可於接觸插塞410與源極區域210或汲極區域220接觸之部分設置有矽化物層260。又，亦可於接觸插塞410之底部及側面設置有障壁金屬層(未圖示)。
於內襯絕緣層310上設置有下層絕緣層320。如上所述，於下層絕緣層320上設置有複數之第1配線420。第1配線420係經由接觸插塞410而連接於半導體元件20之源極區域210或汲極區域220。
繼而，使用圖3，對半導體裝置10內之第1配線層30進行說明。圖3係將相當於圖1之A部之部分放大之圖。於圖3中，與圖1中記載之構成不同，而將上層之第1配線420連接於兩個第1通孔440。
如圖3(a)所示，於第1配線層30設置有第1配線420及第1 通孔440。第1通孔440設置於第1配線420上。第1通孔440之底面與第1配線420之上表面接觸。位於下側之第1通孔440連接於位於上側之第1配線420。
此處言及之「第1通孔440之底面」係指第1通孔440與第1配線420接觸之一端。換言之，「第1通孔440之底面」係指沿包含第1配線420中未與第1通孔440接觸之上表面之平面切開時，第1通孔440中第1配線420側之被切割之端面。於本實施形態中，無需對該「第1通孔440之底面」指出明確之邊界。
於第1實施形態中，在相同之第1配線層30中，第1配線420與設置於第1配線420上之第1通孔440係藉由相同之金屬而形成為一體。換言之，第1配線420與第1通孔440係藉由蝕刻等而未於兩者之間形成界面。因此，該第1配線420與第1通孔440接觸之部分之晶粒402係相連。又，於該部分形成有較大之晶粒。藉此，於第1配線420與第1通孔440之間，可使接觸電阻變低。
再者，第1通孔440與第1配線420接觸之部分之剖面亦可朝向第1配線420側擴徑。然而，於第1配線420之側面與第1通孔440之側面形成同一面(設為第1側面401)之部分未擴徑。
又，第1配線420中之未與第1通孔440接觸之上表面與第1通孔440之側面所成之角度為80度以上100度以下。更佳為該角度為90度以上95度以下。藉此，可使第1通孔440與第1配線420接觸之部分之電阻變低。
又，於相同之第1配線層30中，至少與第1配線420之上表面及第1通孔440之側面接觸之第1絕緣層330係藉由相同之材料而形成為一體。即，於第1絕緣層330中剖面觀察時第1配線420與第1通孔440之邊界部分未形成界面。再者，亦可於上下鄰接之第1配線層30之間形成有界面。
此處，圖3(b)係自上側觀察圖3(a)之B-B'線剖面所得之圖。再者，省略第1配線420上之第1絕緣層330。圖3(b)中央之由圓包圍之部分表示第1通孔440之剖面。又，第1通孔440之剖面之內部之實線表示晶粒402之晶界。其中，粗實線表示一個晶粒402。
如圖3(b)所示，第1配線420之至少一個側面係與第1通孔440之側面形成同一面(設為第1側面401)。以下對該製造方法敍述詳細情況。
又，第1配線420及第1通孔440中各自之側面之至少一部分係將各自之金屬之晶粒402切斷。此處言及之「各自之金屬」係指第1配線420及第1通孔440中各自所包含(或構成)之金屬。較佳為第1配線420及第1通孔440之側面之整個周圍將該金屬之晶粒402切斷。此處言及之「將金屬之晶粒402切斷」係指首先藉由濺鍍等而形成較大之晶粒402之後，藉由蝕刻等進行加工，藉此將晶粒402切斷。上述「至少一部分係將金屬之晶粒402切斷」，亦包括蝕刻剖面與晶界重疊，而未切斷之晶粒402與側面接觸之情形。換言之，於第1配線420及第1通孔440之側面中，形成有至少一個以上之將金屬之晶粒402切斷之面。較佳為於第1配線 420及第1通孔440之所有側面中形成有至少一個以上之將金屬之晶粒402切斷之面。藉由設為如此之結構，不論第1配線420及第1通孔440之寬度為多少，均可藉由晶粒402較大之金屬而形成第1配線420及第1通孔440。即，即便第1配線420及第1通孔440微細化，亦可獲得電阻較低之第1配線420及第1通孔440。
此處，於非專利文獻(C. Cabral. Jr. et. al., Proceedings of AMC2010「Metallization Opportunities and Challenges for Future Back-End-of-the-Lime Technology」)中，記載有如下內容：隨著利用金屬鑲嵌法所得之Cu配線之寬度變小，而存在因體電阻以外之電子之表面散射及晶界散射之影響導致微細配線之電阻急遽上升之傾向。
於上述非專利文獻之圖1中，記載有如下內容：於Cu配線之寬度小於Cu中之電子之平均自由行程時，配線之電阻率變高。又，具有小於Cu中之電子之平均自由行程之寬度的Cu配線中之電阻率高於W、Mo或Ru等主體(bulk)之電阻率。
因此，藉由具有如圖3(b)所示之結構，可提供一種晶粒402較大、且具有接近主體之電阻率之半導體裝置10。
又，第1配線420及第1通孔440之寬度係例如小於Cu中之電子之平均自由行程。具體而言，第1配線420及第1通孔440之寬度例如為39 nm以下。於如此般之微細之配線或通孔中，應用第1實施形態之結構，藉此可獲得電阻低於利用金屬鑲嵌法所得之Cu配線之微細配線結構。
又，第1配線420及第1通孔440中所使用之金屬中的電子之平均自由行程小於Cu。藉此，作為微細配線結構，可使電阻低於Cu。換言之，作為第1配線420及第1通孔440而由較大之晶粒所形成之金屬之電阻暫時低於藉由鍍敷法將Cu埋入第1配線420及第1通孔440之情形時之電阻。
具體而言，該金屬包含例如W、Mo或Ru之任一種。該等材料係金屬中之電子之平均自由行程小於Cu。又，該金屬之體電阻略微高於主體之Cu，但於微細寬度之情形時，低於藉由鍍敷法而形成之Cu。因此，該金屬係藉由滿足上述特性，而作為微細之配線結構，可使配線電阻低於Cu。
進而，如下所述，第1配線420及第1通孔440係藉由例如濺鍍而形成。換言之，第1配線420及第1通孔440並非藉由CVD(Chemical Vapor Deposition，化學氣相沈積)且使用含有氟之原料而形成。因此，第1配線420及第1通孔440中之氟之含量可設為未達1×1019 atoms/cc。藉此，可藉由晶粒較大之金屬而形成第1配線420及第1通孔440。又，由於在第1配線420及第1通孔440中，可使雜質之含量變少，故可進一步設為低電阻。
又，於第1配線420及第1通孔440之側面未形成障壁金屬層。此處，於第1配線420及第1通孔440由Cu所形成之情形時，有發生Cu向第1絕緣層330擴散之電子遷移(migration)之可能性。另一方面，於第1實施形態之結構中，作為第1配線420及第1通孔440之材料，可使用Cu以外之材料。藉此，無需於側面設置電阻較高之障壁金屬層。進而，於利 用CVD將W等材料埋入通孔之情形時，有因該材料中所包含之氟而使第1絕緣層330受損之可能性。另一方面，於第1實施形態之結構中，預先藉由濺鍍而形成第1配線420及第1通孔440。藉此，與上述同樣地，無需於第1配線420及第1通孔440之側面形成障壁金屬層。因此，可於第1配線420及第1通孔440之受限之寬度中，使俯視時電阻較低之金屬之區域形成為較廣。
繼而，使用圖4~圖8，對第1實施形態之半導體裝置10之製造方法進行說明。圖4~圖8係用以說明第1實施形態之半導體裝置10之製造方法之剖面圖。再者，圖4~圖8僅表示相當於圖1中之A部之部分。圖1所示之第1實施形態之半導體裝置10之製造方法包含以下之步驟。首先，於半導體基板100上，形成具有沿著第1配線420之圖案之金屬圖案(金屬圖案形成步驟)。繼而，藉由對金屬圖案局部地進行蝕刻，而形成第1配線420及第1通孔440(第1通孔圖案形成步驟)。繼而，於半導體基板100上，形成至少與第1配線420之上表面及第1通孔440之側面接觸之第1絕緣層330。以下，對詳細情況進行說明。
首先，如圖2所示，於半導體基板100形成具有開口之元件分離區域120。繼而，對未形成元件分離區域120之部分，藉由離子植入而導入雜質，形成源極區域210及汲極區域220。繼而，依序積層閘極絕緣層230及閘極電極240。繼而，於由源極區域210及汲極區域220夾著之通道區域上，將閘極絕緣層230及閘極電極240圖案化。繼而， 於閘極絕緣層230及閘極電極240之側壁形成側壁絕緣膜250。繼而，於源極區域210及汲極區域220上，藉由濺鍍而形成Co等金屬。繼而，藉由於高溫下進行退火，而於源極區域210及汲極區域220上形成矽化物層260。繼而，於源極區域210、汲極區域220、閘極電極240及側壁絕緣膜250上形成內襯絕緣層310。繼而，於內襯絕緣層310上，藉由CVD而形成下層絕緣層320。繼而，對下層絕緣層320及內襯絕緣層310中之閘極電極240、源極區域210及汲極區域220上進行蝕刻，而形成接觸孔(未圖示)。繼而，於該接觸孔及下層絕緣層320上形成障壁金屬層(未圖示)。繼而，藉由CVD，將W埋入至接觸孔內。繼而，藉由CMP(Chemical Mechanical Polishing，化學機械拋光)，使下層絕緣層320之上表面平坦化。藉此，於下層絕緣層320形成接觸插塞410。藉由以上之步驟，形成半導體元件20。
如圖4(a)所示，於經平坦化之下層絕緣層320上，藉由濺鍍而形成金屬層400。藉此，可形成晶粒較大之金屬層400。又，可低成本地形成金屬層400。此處，例如藉由濺鍍而使包含W(鎢)之金屬層400成膜。
繼而，如圖4(b)所示，於金屬層400上，依序使第1光阻層710、抗反射層810及第2光阻層720成膜。藉由插入抗反射層810，可提高圖案化之解像度。具體而言，抗反射層810例如為非晶Si、富含Si之SiON或SiOC、含有Si之塗佈系抗反射層、或有機系之塗佈系抗反射層等。
繼而，藉由曝光及顯影，將第2光阻層720圖案化為俯視 時第1配線420之形狀。如此般，形成多層遮罩。
繼而，如圖5(a)所示，藉由RIE(Reactive Ion Etching，反應式離子蝕刻)，將第2光阻層720作為遮罩，將抗反射層810及第1光阻層710與金屬層400一併圖案化。藉此，形成具有沿著第1配線420之圖案之金屬圖案(以上為金屬圖案形成步驟)。
繼而，如圖5(b)所示，藉由電漿灰化等，將第1光阻層710、抗反射層810及第2光阻層720去除。
繼而，如圖6(a)所示，於具有俯視時第1配線420之形狀之金屬層400(金屬圖案)上，形成第1光阻層710、抗反射層810及第2光阻層720。繼而，藉由曝光及顯影，將第2光阻層720圖案化為俯視時第1通孔440之形狀。
繼而，圖6(b)所示，藉由RIE，將第2光阻層720作為遮罩，對於抗反射層810及第1光阻層710與金屬圖案一併局部地進行蝕刻。藉此，形成第1配線420及一端與第1配線420接觸之第1通孔440(以上為第1通孔圖案形成步驟)。
繼而，如圖7(a)所示，藉由電漿灰化等，將第1光阻層710、抗反射層810及第2光阻層720去除。
如此般，於半導體基板100上之整個表面形成金屬層400之後，圖案化為第1配線420及第1通孔440之形狀。藉此，可維持金屬層400之晶粒較大之狀態，而使形狀微細化。
繼而，如圖7(b)所示，以覆蓋經圖案化之第1配線420及第1通孔440之方式形成第1絕緣層330(第1絕緣層形成步驟)。此處，例如，藉由塗佈法而形成第1絕緣層330。具 體而言，例如，塗佈多孔二氧化矽(k=2.3)作為第1絕緣層330，進而進行煅燒而形成。如此般，藉由利用塗佈法而形成第1絕緣層330，可對應於多種第1配線420等之形狀而進行被覆。又，於上述方法中，不包含在第1絕緣層330形成通孔等之蝕刻步驟。藉此，可抑制塗佈法中使用之第1絕緣層330之劣化。又，可不論耐蝕刻性如何，而選擇多種塗佈材料。再者，亦可藉由CVD而形成第1絕緣層330。
又，以至少與第1配線420之上表面及第1通孔440之側面接觸之方式形成第1絕緣層330。此處言及之「以至少與第1配線420之上表面...接觸之方式」係指亦可於鄰接之兩個第1配線420之間形成有氣隙(孔隙)。該實施形態係於第6實施形態中進行說明。
繼而，如圖8(a)所示，藉由CMP，使第1絕緣層330之上表面平坦化。藉此，使第1通孔440之上表面自第1絕緣層330露出。又，亦可為將CMP實施至中途，且利用乾式蝕刻進行回蝕之方法。
如上所述，依次進行金屬圖案形成步驟、第1通孔圖案形成步驟及第1絕緣層形成步驟。藉此，形成包含第1配線420、第1通孔440及第1絕緣層330之一個第1配線層30。
繼而，如圖8(b)所示，以相同之方式於經平坦化之第1絕緣層330上形成第1配線層30。如此般，積層至少兩個以上之第1配線層30。此時，以將位於下側之第1配線層30之第1通孔440連接於位於上側之第1配線層30之第1配線420的方式形成。藉此，可形成多層配線結構。
再者，如圖1所示，亦可在位於下側之第1配線層30上，經由包含密度高於第1絕緣層330之絕緣材料的蝕刻終止層340(第2蝕刻終止層)而形成上層之第1配線層30。藉此，於用以形成位於上層之第1配線層30之金屬圖案形成步驟或第1通孔圖案形成步驟中，可抑制位於下層之第1絕緣層330因蝕刻而劣化。
繼而，於未圖示之區域中，在多層配線結構之最上層形成連接複數之區域配線層之全局配線層。又，亦可於最上層之全局配線層上形成凸塊電極(未圖示)。以如上之方式，形成第1實施形態之半導體裝置10。
繼而，使用圖9，一面與比較例進行對比一面對第1實施形態之效果進行說明。圖9係用以說明第1實施形態之效果之圖。圖9(a)及圖9(b)分別表示相當於圖3(a)之B-B'線剖面之部分。再者，未省略第1絕緣層330，且表示有第1通孔440之上表面。
圖9(a)中，作為比較例，表示例如以如下之方式藉由單層金屬鑲嵌法而形成第1通孔440之情形。首先，於僅形成有第1配線420之第1配線層30上形成第1絕緣層330。繼而，藉由RIE，於第1絕緣層330形成用以形成第1通孔440之通孔(未圖示)。繼而，於通孔內及第1絕緣層330上，藉由濺鍍而使TiN等障壁金屬層442成膜。繼而，例如藉由CVD，以WF6為原料而使W成膜。藉此，將W埋入至通孔內。繼而，藉由CMP，使第1絕緣層330上平坦化。藉此，使第1通孔440之上表面自第1絕緣層330露出。根據以上說 明，形成比較例之第1通孔440。
於該比較例中，第1通孔440係藉由利用CVD，將金屬埋入至通孔中而形成。於CVD中，作為初始階段，自通孔之側壁側起，形成較小之晶粒402。繼而，隨著於通孔之中央成膜，而使晶粒緩慢地形成為較大。因此，比較例中之第1通孔440之晶粒402之大小依存於通孔之寬度。於第1通孔440之寬度較小之情形時，通孔內形成非常小之晶粒。因此，於此情形時，有第1通孔440之電阻變高之可能性。
又，於比較例中，第1通孔440係藉由經由障壁金屬層將金屬埋入至通孔內而形成。又，TiN等障壁金屬層之材料之電阻高於W。於第1通孔440之寬度較小之情形時，障壁金屬層於通孔內所占之比例變大，另一方面，W於通孔內所占之比例變小。因如此般之原因，亦有第1通孔440之電阻變高之可能性。再者，於不形成障壁金屬層，而藉由CVD將W埋入至通孔中之情形時，有因作為W原料之WF6之氟而使第1絕緣層330之側壁受損之可能性。
又，於比較例中，於第1絕緣層330形成有用以形成第1通孔440之通孔。於形成該通孔之蝕刻步驟中，有使第1絕緣層330之通孔周邊(圖9(a)之C部)受損之可能性。因此，於第1絕緣層330之通孔周邊(圖9(a)之C部)形成有由第1絕緣層330之材質發生變化所得之變質層。變質層係例如相較第1絕緣層330，組成進一步化學性地發生變化。又，變質層係例如物理性地形成有凹凸。因此，形成有如此般之變質層之區域之介電係數上升。又，形成有該變質層之區 域係與金屬之密接性較差。
再者，上述比較例中之問題不僅僅是W，對於利用鍍敷法藉由Cu而形成第1通孔440之情形，亦有顯著產生上述問題之可能性。
另一方面，圖9(b)表示第1實施形態之情形。根據第1實施形態，於半導體基板100上之整個表面形成金屬層400之後，圖案化為第1配線420及第1通孔440之形狀。藉此，可維持金屬層400之晶粒較大之狀態，而使第1配線420及第1通孔440之形狀微細化。又，藉由應用如此般之方法，第1配線420之至少一個側面係與第1通孔440之側面形成同一面。
又，於第1實施形態中，不包含在第1絕緣層330形成用以形成第1通孔440之通孔之步驟。藉此，於第1絕緣層330中與第1配線420及第1通孔440之側面接觸之部分，未形成第1絕緣層330之材質發生變化所得之變質層。因此，可遍及第1絕緣層330之整體，使比介電係數變低。又，由於未形成變質層，故可使第1絕緣層330與第1配線420及第1通孔440之密接性良好。
又，如圖9(b)所示，第1通孔440之側面之至少一部分將金屬之晶粒402切斷。再者，於未圖示之區域中，第1配線420之側面之至少一部分亦將金屬之晶粒402切斷。換言之，於第1配線420及第1通孔440之側面中形成有至少一個以上之將金屬之晶粒402切斷之面。
又，第1配線420及第1通孔440係藉由例如濺鍍而形成。 換言之，第1配線420及第1通孔440並非使用含有氟之原料而形成。因此，第1配線420及第1通孔440中之氟之含量未達1×1019 atoms/cc。藉此，可藉由晶粒402較大之金屬而形成第1配線420及第1通孔440。又，由於在第1配線420及第1通孔440中，可使雜質之含量變少，故可進一步設為低電阻。
藉由設為如此般之結構，不論第1配線420及第1通孔440之寬度為多少，均可藉由晶粒402較大之金屬而形成第1配線420及第1通孔440。即，即便第1配線420及第1通孔440微細化，亦可獲得電阻較低之第1配線420及第1通孔440。
如上所述，根據第1實施形態，可提供一種具有低電阻之微細配線結構之半導體裝置10。
(第2實施形態)圖10~圖19係用以說明第2實施形態之半導體裝置10之製造方法之剖面圖。第2實施形態除以下方面以外，均與第1實施形態相同。第1通孔440之一部分係自俯視時第1配線420中未與第1通孔440重疊之部分向外側突出。第1配線420中俯視時與第1通孔440重疊之部分之側面係與第1通孔440之側面形成同一面。以下，對詳細情況進行說明。
圖10~19表示第2實施形態之半導體裝置10之一部分。圖10(a)~圖19(a)係自第1配線層30之上表面觀察所得之俯視圖。又，圖10(b)~圖19(b)分別為圖10(a)~圖19(a)之D-D'線剖面圖。
首先，自第2實施形態之半導體裝置10之構成起進行說 明。
此處，如圖19(a)所示，第1通孔440俯視時為圓或橢圓。又，第1通孔440之一部分(圖中、第1通孔440之右側側面)係自俯視時第1配線420中未與第1通孔440重疊之部分向外側突出。
如圖19(b)所示，上述第1通孔440之突出之部分係直至第1配線420之底部為止形成為一體。即，第1配線420中俯視時與第1通孔440重疊之部分之側面係與第1通孔440之側面形成同一面。又，第1通孔440之底面之整個表面與第1配線420之上表面接觸。換言之，上述第1通孔440之突出之部分之底面未與第1絕緣層330接觸。
繼而，對第2實施形態之半導體裝置10之製造方法進行說明。第2實施形態中除預先配合第1配線420及第1通孔440各自之形狀而形成多層硬質遮罩層之方面以外，均與第1實施形態相同。再者，除先形成第1通孔遮罩之方面以外，均與下述之第3實施形態相同。
首先，以與第1實施形態相同之方式，於半導體基板100上形成半導體元件20。繼而，於下層絕緣層320形成接觸插塞410。
繼而，如圖10(a)及圖10(b)所示，於下層絕緣層320上之整個表面形成金屬層400。藉由例如濺鍍而形成金屬層400。
繼而，如圖11(a)及圖11(b)所示，於金屬層400上依次積層第1遮罩層520及第2遮罩層540作為硬質遮罩層。此時， 藉由與第1遮罩層520不同之材料而形成第2遮罩層540。又，以第1遮罩層520與第2遮罩層540之蝕刻選擇比變高之方式，選擇各自之材料。再者，第1遮罩層520及第2遮罩層540與金屬層400之蝕刻選擇比均較高。作為第1遮罩層520及第2遮罩層540之材料，可列舉例如如下之材料。作為含有Si之材料，可使用例如SiO2、SiN、SiC、SiCN或非晶Si。又，作為金屬系之材料，可使用TiN、Ti、TaN、Ta、Ru、RuN、W、WN、WSi或Co等。作為第1遮罩層520及第2遮罩層540之材料，使用上述材料中各不相同之兩個材料。此處，例如，藉由電漿CVD而形成SiO2作為下層之第1遮罩層520，然後，藉由電漿CVD而形成SiN作為上層之第2遮罩層540。
繼而，於第2遮罩層540上形成抗反射層820。抗反射層820可使用與第1實施形態相同之材料。藉由插入抗反射層820，可提高圖案化之解像度。再者，於第2遮罩層540由反射率較低之材料所形成之情形時，亦可不形成抗反射層820。
繼而，於抗反射層820上形成光阻層730。繼而，藉由曝光及顯影，使光阻層730圖案化為俯視時第1通孔440之形狀。
繼而，如圖12(a)及圖12(b)所示，將光阻層730作為遮罩，藉由RIE，對抗反射層820及第2遮罩層540進行蝕刻。此時之蝕刻條件係設為第2遮罩層相較第1遮罩層520更容易蝕刻之條件。藉此，僅第2遮罩層540被蝕刻。另一方 面，第1遮罩層520未被蝕刻而殘留。如此般，於第2遮罩層540形成具有俯視時第1通孔440之形狀之第1通孔遮罩(第1通孔遮罩形成步驟)。繼而，藉由電漿灰化將抗反射層820及光阻層730去除。
繼而，如圖13(a)及圖13(b)所示，於第1遮罩層520及第2遮罩層540上形成抗反射層820。進而，於抗反射層820上形成光阻層730。繼而，藉由曝光及顯影，將光阻層730圖案化為俯視時第1配線420之形狀。
此時，圖13(a)表示於光阻層730之圖案化時對準有偏移之情形。如圖13(a)所示，圖案化為俯視時第1通孔440之形狀之第2遮罩層540，相較圖案化為俯視時第1配線420之形狀之光阻層730更向外側突出。
繼而，如圖14(a)及圖14(b)所示，將光阻層730作為遮罩，藉由RIE，對抗反射層820及第1遮罩層520進行蝕刻。此時之蝕刻條件係設為第1遮罩層520相較第2遮罩層540更容易蝕刻之條件。藉此，第1遮罩層520中俯視時未與光阻層730或第2遮罩層540重疊之部分被蝕刻。另一方面，第2遮罩層540及第1遮罩層520中俯視時與光阻層730或第2遮罩層540重疊之部分未被蝕刻而殘留。如此般，於第1遮罩層520形成具有俯視時第1配線420之形狀之第1配線遮罩(第1配線遮罩形成步驟)。此處言及之「具有俯視時第1配線420之形狀」包含至少俯視時第1配線420之形狀，亦可包含俯視時第1通孔440自第1配線420突出之部分之形狀。繼而，藉由電漿灰化將抗反射層820及光阻層730去除。
如此般，於第2遮罩層540形成第1通孔遮罩，且於第1遮罩層520形成第1配線遮罩。此時，形成於第2遮罩層540之第1通孔遮罩之一部分亦可自俯視時第1配線遮罩中未與第1通孔遮罩重疊之部分突出而形成。又，此時，形成於第1遮罩層520之第1配線遮罩中、與第1通孔遮罩重疊之部分之側面係與第1通孔遮罩之側面形成同一面。
繼而，如圖15(a)及圖15(b)所示，將第1配線遮罩(第1遮罩層520)及第1通孔遮罩(第2遮罩層540)作為遮罩，藉由RIE，將金屬層400蝕刻為俯視時第1配線420之形狀。此時之蝕刻條件係設為金屬層400相較第1遮罩層520及第2遮罩層540更容易蝕刻之條件。藉此，使第1遮罩層520及第2遮罩層540殘留，而僅金屬層400被蝕刻。藉此，形成具有俯視時第1配線420之形狀之金屬圖案(金屬圖案形成步驟)。
繼而，如圖16(a)及圖16(b)所示，將第1通孔遮罩(第2遮罩層540)作為遮罩，藉由RIE，對第1遮罩層520進行蝕刻。此時之蝕刻條件係設為第1遮罩層520相較金屬層400及第2遮罩層540更容易蝕刻之條件。藉此，使金屬層400及第2遮罩層540殘留，而僅第1遮罩層520被蝕刻為俯視時與第1通孔遮罩同一形狀。
繼而，如圖17(a)及圖17(b)所示，將第1通孔遮罩(第2遮罩層540)及圖案化為俯視時與第1通孔遮罩同一形狀之第1遮罩層520作為遮罩，對金屬圖案局部地進行蝕刻。藉此，形成第1配線420及第1通孔440(以上為第1通孔圖案形成步驟)。
繼而，如圖18(a)及圖18(b)所示，在保留第1遮罩層520及第2遮罩層540之狀態下，以覆蓋經圖案化之第1配線420及第1通孔440之方式形成第1絕緣層330(第1絕緣層形成步驟)。此處，例如，藉由塗佈法而形成多孔MSQ膜作為第1絕緣層330。
繼而，如圖19(a)及圖19(b)所示，於第1絕緣層形成步驟後，藉由CMP，使第1絕緣層330之上表面平坦化(平坦化步驟)。此時，將第1配線遮罩(第1遮罩層520)及第1通孔遮罩(第2遮罩層540)去除，並且使第1絕緣層330之上表面平坦化。藉此，使第1通孔440之上表面自第1絕緣層330露出。如此般，藉由與平坦化步驟同時地將第1配線遮罩及第1通孔遮罩去除，可省略去除遮罩之步驟。又，可避免於去除遮罩之步驟之選擇蝕刻中，於金屬層400形成蝕刻不良。進而，可避免於去除遮罩之步驟為濕式蝕刻之情形時，金屬層400剝離。
之後之步驟與第1實施形態相同。
繼而，對第2實施形態之效果進行說明。
此處，作為比較例，考慮到如下之情形：於藉由金屬鑲嵌法而於第1配線420上形成第1通孔440時，俯視時第1通孔440之位置自第1配線420向外側偏移。於此情形時，第1通孔440之底面與第1配線420之上表面接觸之面積變小。因此，有藉由之後之CMP步驟等而使第1通孔440自第1配線420切斷之可能性。又，由於接觸面積較小，故有第1配線420與第1通孔440之接觸電阻變高之可能性。
另一方面，根據第2實施形態，作為硬質遮罩層，於形成上層之第1通孔遮罩後，形成下層之第1配線遮罩。然後，使用該等遮罩，形成第1配線420及第1通孔440。如此般形成之半導體裝置10具有以下之構成。第1通孔440之一部分係自俯視時第1配線420中未與第1通孔440重疊之部分向外側突出。又，第1配線420中與第1通孔440重疊之部分之側面係與第1通孔440之側面形成同一面。即，第1通孔440之底面之整個表面與第1配線420之上表面接觸。藉此，可抑制於CMP步驟等中，第1通孔440自第1配線420切斷。即，可穩定地將第1配線420與第1通孔440連接。又，可相較比較例，使第1配線420與第1通孔440之接觸電阻變低。
(第3實施形態)圖20~圖29係用以說明第3實施形態之半導體裝置10之製造方法之剖面圖。第3實施形態除以下方面以外，均與第1實施形態或第2實施形態相同。如圖29所示，第1通孔440之側面之一部分係沿著俯視時第1配線420中未與第1通孔440重疊之部分之直線切開。又，第1配線420中俯視時與第1通孔440重疊之部分之側面係與沿著直線而切開之第1通孔440之側面形成同一面。以下，對詳細情況進行說明。
圖20~29表示第3實施形態之半導體裝置10之一部分。圖20(a)~圖29(a)係自第1配線層30之上表面觀察所得之俯視圖。又，圖20(b)~圖28(b)分別為圖20(a)~圖29(a)之D-D'線剖面圖。
首先，自第3實施形態之半導體裝置10之構成起進行說明。
此處，如圖29(a)所示，第1通孔440例如俯視時為圓或橢圓之一部分。又，第1通孔440之側面之一部分係沿著俯視時第1配線420中未與第1通孔440重疊之部分之直線(圖中虛線)切開。
如圖29(b)所示，第1配線420中俯視時與第1通孔440重疊之部分之側面係與沿著直線而切開之第1通孔440之側面形成同一面。又，與第1實施形態同樣地，第1通孔440之底面之整個表面與第1配線420之上表面接觸。
繼而，對第3實施形態之半導體裝置10之製造方法進行說明。第3實施形態除先形成第1配線遮罩之方面以外，均與第2實施形態相同。
首先，如圖2所示，以與第1實施形態相同之方式於半導體基板100形成半導體元件20。繼而，於下層絕緣層320形成接觸插塞410。
繼而，如圖20(a)及圖20(b)所示，於下層絕緣層320上之整個表面形成金屬層400。藉由例如濺鍍而形成金屬層400。
繼而，如圖21(a)及圖21(b)所示，於金屬層400上依次積層第1遮罩層520及第2遮罩層540作為硬質遮罩層。與第2實施形態同樣地，藉由與第1遮罩層520不同之材料而形成第2遮罩層540。此處，例如，藉由電漿CVD而形成SiO2作為下層之第1遮罩層520，然後，藉由電漿CVD而形成非晶 Si作為上層之第2遮罩層540。
繼而，於第2遮罩層540上，藉由例如塗佈法而形成抗反射層820。繼而，於抗反射層820上形成光阻層730。繼而，藉由曝光及顯影，將光阻層730圖案化為俯視時第1配線420之形狀。
繼而，如圖22(a)及圖22(b)所示，將光阻層730作為遮罩，藉由RIE，依序對抗反射層820、第2遮罩層540及第1遮罩層520進行蝕刻。此時，蝕刻條件並無限制，只要將第1遮罩層520蝕刻為所期望之形狀，則可為任何蝕刻條件。例如，亦可於不同之蝕刻條件下對各個層進行蝕刻。另一方面，亦可一次蝕刻該等3層。如此般，將第1遮罩層520及第2遮罩層540圖案化，形成具有俯視時第1配線420之形狀之第1配線遮罩。
繼而，如圖23(a)及圖23(b)所示，藉由電漿灰化將抗反射層820及光阻層730去除。
繼而，如圖24(a)及圖24(b)所示，於第1遮罩層520及第2遮罩層540上形成抗反射層820。進而，於抗反射層820上形成光阻層730。繼而，藉由曝光及顯影，將光阻層730圖案化為俯視時第1通孔440之形狀。
此時，圖24(a)表示於光阻層730之圖案化時對準偏移之情形。如圖24(a)所示，圖案化為俯視時第1通孔440之形狀之光阻層730係相較圖案化為俯視時第1配線420之形狀之第1遮罩層520更向外側偏移。
繼而，如圖25(a)及圖25(b)所示，將光阻層730作為遮 罩，藉由RIE，對抗反射層820及第1遮罩層520進行蝕刻。此時之蝕刻條件係設為第2遮罩層540相較第1遮罩層520更容易蝕刻之條件。藉此，將第2遮罩層540中俯視時未與光阻層730重疊之部分蝕刻。另一方面，使之前被圖案化之第1遮罩層520殘留。繼而，藉由電漿灰化將抗反射層820及光阻層730去除。
如此般，於第2遮罩層540形成第1通孔遮罩，且於第1遮罩層520形成第1配線遮罩。此時，第1通孔遮罩之側面之一部分係沿著俯視時第1配線420中未與第1通孔440重疊之部分之直線而切開。又，第1配線遮罩中與第1通孔遮罩重疊之部分之側面係與沿著直線而切開之第1通孔440之側面形成同一面。
繼而，如圖26(a)及圖26(b)所示，將第1配線遮罩(第1遮罩層520)及第1通孔遮罩(第2遮罩層540)作為遮罩，藉由RIE，將金屬層蝕刻為俯視時第1配線420之形狀。此時之蝕刻條件係設為金屬層400相較第1遮罩層520及第2遮罩層540更容易蝕刻之條件。藉此，第1遮罩層520及第2遮罩層540殘留，而僅金屬層400被蝕刻。藉此，形成具有俯視時第1配線520之形狀之金屬圖案(金屬圖案形成步驟)。
繼而，如圖27(a)及圖27(b)所示，將第1通孔遮罩(第2遮罩層540)作為遮罩，藉由RIE，對第1遮罩層520進行蝕刻。
繼而，如圖28(a)及圖28(b)所示，將第1通孔遮罩(第2遮罩層540)及圖案化為俯視時與第1通孔遮罩同一形狀之第1 遮罩層520作為遮罩，對金屬圖案局部地進行蝕刻。繼而，藉由電漿蝕刻，將第1配線遮罩(第1遮罩層520)及第1通孔遮罩(第2遮罩層540)去除。如此般，形成第1配線420及第1通孔440(以上為第1通孔圖案形成步驟)。
繼而，如圖29(a)及圖29(b)所示，以覆蓋經圖案化之第1配線420及第1通孔440之方式形成第1絕緣層330(第1絕緣層形成步驟)。以與第2實施形態相同之方式，例如，藉由塗佈法而形成多孔MSQ膜作為第1絕緣層330。
於第1絕緣層形成步驟後，藉由CMP，使第1絕緣層330之上表面平坦化(平坦化步驟)。藉此，使第1通孔440之上表面自第1絕緣層330露出。於第2實施形態中，將第1配線遮罩及第1通孔遮罩去除，並且使第1絕緣層330之上表面平坦化，亦可如此情形般，預先將第1配線遮罩及第1通孔遮罩去除，然後進行第1絕緣層形成步驟及平坦化步驟。
之後之步驟與第1實施形態相同。
繼而，對第3實施形態之效果進行說明。
此處，作為比較例，再次考慮到如下之情形：於藉由金屬鑲嵌法而於第1配線420上形成第1通孔440時，俯視時第1通孔440之位置自第1配線420向外側偏移。於鄰接之兩個第1配線420之間之距離狹窄之情形時，有於如上述般偏移之第1通孔440與鄰接之第1配線420之間，發生第1絕緣層330之絕緣擊穿之可能性。又，有亦容易發生經時絕緣擊穿(TDDB：Time Dependent Dielectric Breakdown)之可能性。
另一方面，根據第3實施形態，作為硬質遮罩層，於形成下層之第1配線遮罩後，形成上層之第1通孔遮罩。此時，上層之第1通孔遮罩不會於俯視時相較下層之第1配線遮罩更向外側突出。然後，使用該等遮罩，形成第1配線420及第1通孔440。如此般形成之半導體裝置10具有以下之構成。第1通孔440之側面之一部分係沿著俯視時第1配線420中未與第1通孔440重疊之部分之直線而切開。又，第1配線420中與第1通孔440重疊之部分之側面係與沿著直線而切開之第1通孔440之側面形成同一面。即，第1通孔440不存在俯視時向鄰接之第1配線420側突出之部分。藉此，可獲得配線間耐受電壓較佳之微細配線結構。又，亦可抑制TDDB。
繼而，使用圖30及圖31，對第3實施形態之變形例進行說明。圖30及圖31係表示第3實施形態之半導體裝置10之變形例之圖。分別表示進行至第1通孔圖案形成步驟為止之狀態。於該變形例中，第1通孔遮罩形成步驟中使用之光罩包含用以獲得第1配線420之第1圖案與用以獲得第1通孔440之第2圖案。又，第2圖案中與第1配線420之延伸方向正交之方向之寬度寬於第1圖案。以下對詳細情況進行說明。
圖30(a)及圖30(b)中，作為第3實施形態之第1變形例，表示將第1通孔遮罩之直徑設計為大於第1配線420之寬度之情形。於上述圖24(a)及圖24(b)之步驟中，使用用以獲得第1通孔遮罩之第2圖案中與第1配線420之延伸方向正交 之方向之寬度寬於第1圖案的光罩。藉此，用以形成第1通孔遮罩之光阻層730之直徑形成為大於第1配線420之寬度。然而，此時，第2遮罩層540係與第1遮罩層520一併以第1配線420之寬度而形成。因此，第1通孔遮罩不會相較第1配線遮罩之寬度更向外側突出而形成。
如圖30(a)所示，第1通孔440之側面之一部分及與該一部分對向之側之側面係沿著俯視時第1配線420中未與第1通孔440重疊之部分之直線而切開。
又，如圖30(b)所示，第1配線中與第1通孔440重疊之部分之兩個相互對抗之側面分別與沿著直線而切開之第1通孔440之側面形成同一面。
又，圖31(a)及圖31(b)中，作為第3實施形態之第2變形例，表示第1通孔遮罩於與第1配線420正交之方向上具有條紋形狀之情形。於上述圖24(a)及圖24(b)之步驟中，使用用以獲得第1通孔遮罩之第2圖案於與第1配線420之延伸方向正交之方向上具有較長之條紋形狀的光罩。藉此，用以形成第1通孔遮罩之光阻層730確實地形成俯視時與第1配線420重疊之部分。又，可使第1通孔遮罩中與第1配線420之延伸方向正交之方向之寬度形成為與第1配線420相等。
第3實施形態中，第2變形例之其他特徵除第1通孔440之俯視時之形狀為矩形狀之方面以外，均與第1變形例相同。
如上所述，根據第3實施形態之兩個變形例，使用用以 獲得第1通孔遮罩之圖案中與第1配線420之延伸方向正交之方向之寬度寬於第1配線遮罩之寬度的光罩。藉此，即便於對準產生偏移之情形時，亦可防止第1配線420與第1通孔440之連接不良。另一方面，即便將第1通孔遮罩設計為較大，俯視時之第1通孔440之形狀亦以自行對準而成為第1配線420之寬度之方式形成。因此，與第3實施形態同樣地，配線間耐受電壓較佳。
於以上之第2實施形態及第3實施形態中，對於如下之方法進行了說明：例如如圖15(a)及圖15(b)所示，將第1配線遮罩(第1遮罩層520)及第1通孔遮罩(第2遮罩層540)作為遮罩，藉由RIE，對金屬層400進行蝕刻直至下層絕緣層320為止。另一方面，作為其他方法，亦考慮到如下方法。首先，於金屬圖案形成步驟中之形成金屬圖案之步驟中，對金屬層400局部地進行蝕刻，於金屬層400之上部形成金屬圖案，並且使該金屬層400之底部殘留。繼而，於第1通孔圖案形成步驟中，形成第1通孔440，並且對金屬層400之底部進行蝕刻，形成第1配線420。如此般，於第1通孔圖案形成步驟中，初次使下層絕緣層320露出。藉此，可削減藉由金屬層400之蝕刻而使下層絕緣層320或位於下側之第1絕緣層330露出的時間。即，可抑制下層絕緣層320或位於下側之第1絕緣層330被意外蝕刻或劣化。
(第4實施形態)圖32~圖40係用以說明第4實施形態之半導體裝置10之製造方法之剖面圖。圖32~圖40表示第4實施形態之半導體裝置10之一部分。第4實施形態除第1配線 420或第1通孔440包含保護金屬層460或蝕刻終止層480(第1蝕刻終止層)之方面以外，均與第1實施形態相同。以下，對詳細情況進行說明。
首先，自第4實施形態之半導體裝置10之構成起進行說明。
此處，如圖40所示，於第1配線420之底部設置有保護第1配線420之保護金屬層460。第1配線420係經由保護金屬層460而連接於形成在下層絕緣層320之接觸插塞410。又，於第1通孔440之上部設置有保護第1通孔440之保護金屬層460。然而，於第1配線420及第1通孔440之側面未形成保護金屬層460。因此，於第1配線420及第1通孔440中，平面方向之晶粒係與第1實施形態同樣大之狀態。
保護金屬層460係使用與第1絕緣層330之密接性相較第1配線420及第1通孔440中使用之金屬更佳的材料。藉此，可將第1配線420與下層側之通孔(未圖示)等穩定地連接。又，保護金屬層460較佳為相較第1配線420及第1通孔440中使用之金屬更具有耐處理性的材料。具體而言，保護金屬層460之材料為TiN、TaN、WN、RuN、Ti或Ru等。藉此，於使第1配線層30平坦化之步驟中，可抑制相較保護金屬層460位於更下方之第1通孔440等劣化。
又，如圖40所示，積層有複數之第1配線層30。位於下側之第1配線層30之第1通孔440係經由形成於該第1通孔440之上部之保護金屬層460、及位於上側之第1配線層30之第1配線420中形成於下部之保護金屬層460，而與位於 上側之第1配線420連接。
繼而，對第4實施形態之半導體裝置10之製造方法進行說明。第4實施形態除於第1配線420或第1通孔440中任一邊界之位置形成保護金屬層460或蝕刻終止層480之方面以外，均與第1實施形態相同。
首先，以與第1實施形態相同之方式於半導體基板100上形成半導體元件20。繼而，於下層絕緣層320形成接觸插塞410。
繼而，如圖32所示，於下層絕緣層320上之整個表面，藉由濺鍍而形成保護金屬層460。作為保護金屬層460，例如藉由濺鍍而使TiN成膜。繼而，於保護金屬460上，藉由濺鍍而形成金屬層400。作為金屬層400，例如藉由濺鍍而使W成膜。繼而，於金屬層400上形成保護金屬層460。作為該保護金屬層460，可使用與下層側之保護金屬層460相同之材料。
繼而，如圖33所示，於保護金屬460上形成第1光阻層710。繼而，藉由電漿CVD而形成硬質遮罩層560。作為硬質遮罩層560，例如藉由電漿CVD而使在低溫下所形成之SiO2成膜。繼而，於硬質遮罩層560上形成抗反射層820。繼而，於抗反射層820上形成第2光阻層720。繼而，藉由曝光及顯影，將第2光阻層720圖案化為俯視時第1配線420之形狀。
繼而，如圖34所示，將第2光阻層720作為遮罩，藉由RIE，對抗反射層820、硬質遮罩層560及第1光阻層710與 保護金屬層460及金屬層400一併進行蝕刻。藉此，形成具有第1配線420之形狀之金屬圖案。
繼而，如圖35所示，於具有俯視時第1配線420之形狀之金屬圖案上形成第1光阻層710、硬質遮罩層560、抗反射層820及第2光阻層720。繼而，藉由曝光及顯影，將第2光阻層720圖案化為俯視時第1通孔440之形狀。
繼而，如圖36所示，將第2光阻層720作為遮罩，藉由RIE，對抗反射層820、硬質遮罩層560及第1光阻層710與金屬圖案一併局部地進行蝕刻。此時，自上層側之保護金屬層460起進行蝕刻直至金屬層400之中間為止。藉此，形成第1配線420及第1通孔440。
繼而，如圖37所示，藉由電漿灰化，將第1光阻層710、硬質遮罩層560、抗反射層820及第2光阻層720去除。此時，金屬層400之上表面係由保護金屬層460保護。藉此，金屬層400之上表面不會因電漿灰化而氧化。
繼而，如圖38所示，以覆蓋經圖案化之下層之保護金屬層460、第1配線420、第1通孔440及上層之保護金屬層460之方式形成第1絕緣層330。作為第1絕緣層330，例如藉由塗佈法而使多孔MSQ成膜。
繼而，如圖39所示，藉由CMP，使第1絕緣層330之上表面平坦化。藉此，使第1通孔440之上表面即保護金屬層460之上表面自第1絕緣層330露出。又，亦可將CMP實施至中途為止，且利用乾式蝕刻進行回蝕。
繼而，如圖40所示，按照上述相同之順序，在位於下側 之第1配線層30上形成包含相同之保護金屬層460之第1配線層30。此時，以將位於下側之第1配線層30之第1通孔440連接於位於上側之第1配線層30之第1配線420的方式形成。又，使下側之第1通孔440，經由形成於該第1通孔440之上部之保護金屬層460及上側之第1配線420中形成於下部之保護金屬層460，而與位於上側之第1配線420連接。
之後之步驟與第1實施形態相同。
繼而，對第4實施形態之效果進行說明。根據第4實施形態，第1配線420或第1通孔440包含保護金屬層460或蝕刻終止層480。於圖40所示之半導體裝置10中，在第1配線420之下部及第1通孔440之上部設置有保護金屬層460。藉此，可提高與位於下側或上側之第1配線層30之密接性。又，藉由在第1通孔440之上部形成有保護金屬層460，從而，於藉由CMP而使第1絕緣層330之上表面平坦化之步驟中，可抑制相較保護金屬層460位於更下方之第1通孔440等劣化。又，藉由在第1通孔440之上部形成有保護金屬層460，可抑制於對第2光阻層720等進行電漿灰化之步驟中，相較保護金屬層460位於更下方之第1通孔440等被氧化。
繼而，使用圖41~圖43，對第4實施形態之變形例進行說明。圖41~圖43係表示第4實施形態之半導體裝置10之變形例之圖。各個變形例中，於第1配線420或第1通孔440中，保護金屬層460或蝕刻終止層480之形成位置有所不同。以下，對詳細情況進行說明。
於圖41(a)之情形時，僅於第1通孔440之上部形成有保護金屬層460。藉此，可獲得與上述第4實施形態相同之效果。如此般，藉由使位於下側之第1通孔440之上部或位於上側之第1配線420之下部之任一部位包含保護金屬層460，可提高相互之密接性。
於圖41(b)之情形時，於第1通孔440之下部設有含有導電材料之蝕刻終止層480(第1蝕刻終止層)。於此情形時，就廣義之意義而言，與於第1配線420之上部中至少俯視時與第1通孔440重疊之部分設置有蝕刻終止層480的情形相同。蝕刻終止層480係由與用以形成第1配線420或第1通孔440之材料不同之材料而形成。蝕刻終止層480係在對上述金屬層400進行蝕刻之步驟中，由蝕刻速度慢於該金屬層400之材料而形成。具體而言，可使用與上述保護金屬層460相同之材料。
為了獲得如圖41(b)般之形狀，以如下之方式形成。首先，於金屬層400中第1配線420之上部中至少俯視時與第1通孔440重疊之部分，形成蝕刻終止層480。繼而，形成具有沿著第1配線420之圖案之金屬圖案。繼而，於第1通孔圖案形成步驟中，對金屬圖案進行蝕刻直至蝕刻終止層480為止。繼而，對蝕刻終止層480進行蝕刻。藉此，於第1通孔440之下部(第1配線420之上部)形成包含蝕刻終止層480之第1通孔440。之後之步驟與第4實施形態相同。
根據圖41(b)之變形例，於第1通孔圖案形成步驟中，可根據蝕刻終止層480之位置來決定第1通孔440之底部之位 置。與根據蝕刻時間進行控制之情形相比，可穩定地形成第1通孔440。
於圖41(c)之情形時，在第1通孔440之下部設置有蝕刻終止層480，並且在第1通孔440之上部設置有保護金屬層460。於此情形時，亦可獲得與第4實施形態及圖41(b)相同之效果。
於圖41(d)之情形時，在第1配線420之底部設置有保護金屬層460，並且在第1通孔440之底部設置有蝕刻終止層480。於此情形時，亦可獲得與第4實施形態及圖41(b)相同之效果。
於圖42(a)之情形時，除於第1配線420之底部設置有保護金屬層460之方面以外，均與圖41(c)之構成相同。於此情形時，亦可獲得與第4實施形態及圖41(b)相同之效果。
於圖42(b)之情形時，在第1配線420之底部設置有保護金屬層460，並且在第1配線420之上部中俯視時與第1配線420重疊之區域中形成有蝕刻終止層480。圖42(b)之情形係在蝕刻終止層480形成於俯視時與第1配線420重疊之區域中這一方面與圖41(b)之情形不同。於此情形時，亦可獲得與第4實施形態及圖41(b)相同之效果。
於圖42(c)之情形時，在第1配線420之上部中俯視時與第1配線420重疊之區域中，設置有蝕刻終止層480。於此情形時，亦可獲得與第4實施形態及圖41(b)相同之效果。
於圖42(d)之情形時，在第1配線420之上部中俯視時與第1配線420重疊之區域中，設置有蝕刻終止層480，並且 在第1通孔440之上部設置有保護金屬層460。於此情形時，亦可獲得與第4實施形態及圖41(b)相同之效果。
於圖43之情形時，僅於第1配線420之底部設置有保護金屬層460。於此情形時，亦可獲得與第4實施形態相同之效果。可經由保護金屬層460而將第1配線420與位於下側之通孔(接觸插塞410等)穩定地連接。
以上，在第4實施形態中，對於第1配線420及第1通孔440包含相同之金屬之情形進行了說明，但於設置蝕刻終止層480之情形時，第1配線420與第1通孔440亦可由不同之金屬所形成。然而，較佳為至少第1通孔440與蝕刻終止層480由具有蝕刻選擇性之材料所形成。
以上，在第4實施形態中，對於保護金屬層460或蝕刻終止層480包含相同之金屬之情形進行了說明，但於形成有複數個保護金屬層460或蝕刻終止層480之情形時，各個層亦可由不同之金屬所形成。
(第5實施形態)圖44係表示第5實施形態之半導體裝置10之構成之剖面圖。第5實施形態除以下方面以外，均與第1實施形態相同。接觸插塞410接觸於半導體基板100上。下層通孔形成層32位於接觸插塞410上的、設置有第1配線420之第1絕緣層330之更下方。又，該下層通孔形成層32包含連接於接觸插塞410上之下層通孔430、及與下層通孔430之側面接觸之第1絕緣層330。又，下層通孔430之側面之至少一部分將金屬之晶粒切斷。以下，對詳細情況進行說明。
如圖44所示，於半導體基板100上設置有半導體元件20。於半導體基板100上設置有下層絕緣層320。在設置於下層絕緣層320及內襯絕緣層310之開口內設置有接觸插塞410。該接觸插塞410係於該開口連接於源極區域210或汲極區域220等。接觸插塞410包含設置於該接觸插塞410之底部及側面的障壁金屬層461及W等金屬411。再者，障壁金屬層461係由與保護金屬層460或蝕刻終止層480相同之材料所形成。又，W等金屬411係藉由CVD而形成。
於半導體基板100上設置有下層通孔形成層32。下層通孔形成層32包含下層通孔430及第1絕緣層330。該下層通孔形成層32除不包含第1配線420之方面以外，均以與第1配線層30相同之方式形成。又，下層通孔430係位於接觸插塞410上，且連接於該接觸插塞410。又，下層通孔形成層32之第1絕緣層330與下層通孔430之側面接觸。再者，下層通孔形成層32之第1絕緣層330亦可由與第1配線層30之第1絕緣層330不同之材料所形成。
下層通孔430之側面之至少一部分將金屬之晶粒切斷。較佳為，下層通孔430之側面之整個周圍將金屬之晶粒切斷。換言之，於下層通孔430之側面，形成有至少一個以上之將金屬之晶粒切斷之面。較佳為，於下層通孔430之側面之所有側面，形成有至少一個以上之將金屬之晶粒切斷之面。藉由設為如此般之結構，即便於下層通孔430微細化之情形時，亦可使下層通孔430之電阻變低。
此處，於接觸插塞410之寬度較小之情形時，電阻較高 之障壁金屬層461所占之比例變高。因此，接觸插塞410之寬度越小，則接觸插塞410之電阻越高。如上所述，藉由在接觸插塞410上設置電阻較低之下層通孔430，可使接觸插塞410及下層通孔430之整體之電阻降低。
又，為了實現低電阻化，較佳為接觸插塞410極短且下層通孔430長於接觸插塞410。接觸插塞410較佳為在為了連接於半導體元件20而所需之最低限度之長度以上儘可能地短。此處言及之「為了連接於半導體元件20而所需之最低限度之長度」係指為了將設置於閘極電極240上之接觸插塞410與上層之下層通孔430連接而所需之最低限度之長度。又，下層絕緣層320之厚度較佳為在具有為了將上述接觸插塞410連接於半導體元件20而所需之最低限度之長度之範圍內較薄。
又，下層通孔430形成有俯視時與接觸插塞410重疊之部分。下層通孔430之剖面亦可於俯視時寬於接觸插塞410之剖面。下層通孔430之剖面較佳為，於俯視時相較接觸插塞410之剖面，為曝光及顯影時之對準裕度以上。藉此，可確實地將下層通孔430連接於接觸插塞410。
下層通孔形成層32位於設置有第1配線420之第1絕緣層330之更下方。即，於下層通孔形成層32上，以與第1實施形態相同之方式形成有第1配線層30。於第1配線層30設置有第1配線420及第1通孔440。第1配線420之底面與下層通孔430之上表面接觸。第1配線420之上表面接觸於第1通孔440之底面。第1絕緣層330至少接觸於第1配線420之上表 面及第1通孔440之側面。又，第1配線420及第1通孔440之側面之至少一部分將金屬之晶粒切斷。
又，亦可於下層通孔430之上方及/或下方形成保護金屬層(未圖示)。該保護金屬層之材料例如為TiN、TaN、WN、RuN、Ti或Ru等。藉由包含該保護金屬層，可實現下層通孔430及接觸插塞410間或下層通孔430及第1配線420間之密接性提高或接觸電阻之穩定化。
繼而，對第5實施形態之半導體裝置10之製造方法進行說明。
首先，以與第1實施形態相同之方式，於半導體基板100上形成半導體元件20。繼而，於內襯絕緣層310上，藉由CVD而形成下層絕緣層320。繼而，對下層絕緣層320及內襯絕緣層310中的閘極電極240、源極區域210及汲極區域220上等進行蝕刻，形成接觸孔(未圖示)。繼而，於該接觸孔及下層絕緣層320上形成障壁金屬層461。繼而，藉由CVD，將W等金屬411埋入至接觸孔內。繼而，藉由CMP，使下層絕緣層320之上表面平坦化。藉此，於下層絕緣層320形成接觸插塞410。
繼而，於經平坦化之下層絕緣層320上，藉由濺鍍而形成金屬層400。藉此，可形成晶粒較大之金屬層400。繼而，於金屬層400上形成光阻層(未圖示)等多層遮罩。繼而，藉由曝光及顯影，將多層遮罩圖案化為俯視時下層通孔430之形狀。繼而，將該多層遮罩作為遮罩，將金屬層400圖案化。如此般，形成下層通孔430。藉此，可維持金 屬層400之晶粒較大之狀態，而使下層通孔430之形狀微細化。繼而，藉由電漿灰化而去除多層遮罩。
繼而，以覆蓋下層通孔430之方式形成第1絕緣層330。繼而，藉由CMP，使第1絕緣層330之上表面平坦化。藉此，使下層通孔430之上表面自第1絕緣層330露出。
繼而，以與第1實施形態相同之方式形成第1配線層30。以如上之方式，獲得第5實施形態之半導體裝置10。
根據第5實施形態，下層通孔430接觸於接觸插塞410上。又，下層通孔430之側面之至少一部分將金屬之晶粒切斷。換言之，於下層通孔430之側面，形成有至少一個以上之將金屬之晶粒切斷之面。此處，於接觸插塞410之寬度較小之情形時，電阻較高之障壁金屬層461所占之比例變高。因此，接觸插塞410之寬度越小，則接觸插塞410之電阻越高。又，此時，於藉由CVD而形成接觸插塞410之金屬411之情形時，金屬411之晶粒變小。因此，如上所述，藉由在高電阻之接觸插塞410上形成低電阻之下層通孔430，可使接觸插塞410及下層通孔430之整體之電阻降低。
以上，在第5實施形態中，對於下層通孔形成層32上設置有第1配線層30之情形進行了說明，但亦可藉由金屬鑲嵌法而於下層通孔形成層32上形成配線層。
(第6實施形態)圖45係表示第6實施形態之半導體裝置10之構成之剖面圖。第6實施形態除以下方面以外，均與第1實施形態相同。第1配線420係於同一層設置有複數 個。第1絕緣層330中，於複數之第1配線420之間具有氣隙(air gap)900。以下，對詳細情況進行說明。
如圖44所示，與第1實施形態同樣地，於半導體基板100上設置有半導體元件20。又，於半導體基板100上設置有下層絕緣層320。於下層絕緣層320上設置有複數之第1配線層30。
於各個第1配線層30之同一層內設置有複數之第1配線420。又，亦可於同一層內設置複數之第1通孔440。
第1絕緣層330中，於複數之第1配線420之間具有氣隙900。此處言及之「氣隙900」係指形成於第1絕緣層330之空隙。於第1絕緣層330為多孔之情形時，該氣隙900大於形成於第1絕緣層330之微細孔隙。藉此，可進一步降低第1絕緣層330之介電係數。又，該氣隙900形成於第1配線420之間隔狹窄之場所。
於第1實施形態中，對於第1絕緣層330之比介電係數為例如3.2以下之情形進行了敍述，於第6實施形態中，具有氣隙900之第1絕緣層330之比介電係數亦可超過上述範圍。具體而言，第1絕緣層330亦可為比介電係數為2.7以上之SiCOH膜或比介電係數為3.7以上之SiOF膜。藉此，可藉由氣隙900來降低比介電係數，並且可使第1絕緣層330之物理強度提高。即，可使耐安裝性提高。
繼而，對第6實施形態之半導體裝置10之製造方法進行說明。僅對製造方法中形成第1配線層30之步驟進行說明。
例如，於下層絕緣層330上，藉由濺鍍而形成金屬層400。以與第1實施形態相同之方式將金屬層400圖案化，形成第1配線420及第1通孔440。
繼而，於第1絕緣層形成步驟中，以覆蓋第1配線420及第1通孔440之方式形成第1絕緣層330。此處，例如，藉由CVD而形成第1絕緣層330。具體而言，例如，藉由CVD而形成多孔SiCOH膜。此時，於第1配線420之間隔狹窄之部分，第1絕緣層330未被充分填埋，而可形成氣隙900。
藉由將相同之步驟應用於複數之第1配線層30，亦可於各個第1配線層30中形成氣隙900。
根據第6實施形態，第1絕緣層330中，於複數之第1配線420之間具有氣隙900。藉此，可相較第1實施形態進一步降低第1絕緣層330之比介電係數。另一方面，於在第1絕緣層330中使用比介電係數較高之材料之情形時，亦可藉由具有氣隙900而降低第1絕緣層330之比介電係數。藉此，可藉由氣隙900來降低比介電係數，並且可使第1絕緣層330之物理強度提高。
又，作為比較例，於在第1絕緣層330形成氣隙900之後，形成通孔等之情形時，有時通孔會錯誤地到達氣隙900。於發生如此般之不良時，有發生第1配線420間之短路等之可能性。另一方面，根據第6實施形態，於形成第1配線420後，在第1絕緣層330形成氣隙900。藉此，理論上不會發生通孔錯誤地到達氣隙900等不良。因此，不會使第1配線420間發生短路，而可穩定地形成氣隙900。
(第7實施形態)圖46係表示第7實施形態之半導體裝置10之構成之剖面圖。第7實施形態除藉由金屬鑲嵌法而於第1配線層30上形成有配線層(第2配線層40及第3配線層50)之方面以外，均與第1實施形態相同。
如圖46所示，與第1實施形態同樣地，自半導體基板100側起設置有複數之第1配線層30。該半導體裝置10包含至少一個以上之邏輯電路。複數之第1配線層30係形成邏輯電路之區域配線層。
在位於最上層之第1配線層30上設置有第2配線層40。第2配線層40包含第2配線620及第2絕緣層360。第2配線620之底面與最上層之第1通孔440連接。又，亦可於第2配線620之底部及側面設置有障壁金屬層(未圖示)。又，埋入至第2配線620內之金屬亦可為與第1配線420及第1通孔440不同之金屬。具體而言，第2配線620內之金屬例如為Cu。
又，第2絕緣層360與第2配線620之側面接觸。第2絕緣層360係由例如與第1絕緣層330相同之材料所形成。又，亦可於第1配線層30與第2配線層40之間設置有蝕刻終止層340。如此般，藉由設置導電材料僅包含第2配線620之第2配線層40，可利用雙道金屬鑲嵌法而於第2配線層40之上層形成配線層。
進而，於第2配線層40上設置有至少一個以上之第3配線層50。第3配線層50包含第3通孔640、第3配線660及第3絕緣層370。第2配線40上之第3通孔640之底面連接於第2配線620。又，第3配線660接觸於第3通孔640之上表面。 又，亦可於第3通孔640之底面及側面以及第3配線660之底部及側面設置有障壁金屬層(未圖示)。又，埋入至第3通孔640及第3配線660內之金屬亦可為與第1配線420及第1通孔440不同之金屬。具體而言，第3通孔640及第3配線660內之金屬例如為Cu。
又，第3絕緣層370與第3通孔640及第3配線660接觸。第3絕緣層370係由例如與第1絕緣層330相同之材料所形成。又，亦可於第2配線層40與第3配線層50之間設置有蝕刻終止層340。進而，亦可以與第3絕緣層370之第3配線660接觸之方式設置有蝕刻終止層340。
第3配線層50亦可形成有複數層。此時，位於下側之第3配線層50之第3配線660之上表面接觸於位於上側之第3通孔640之底面。
又，位於最上層之第3配線層50係例如連接複數之區域配線層之全局配線層。位於最上層之第3配線層50之第3絕緣層370(上層絕緣層350)亦可由與位於下側之第3配線層50之第3絕緣層370不同的材料所形成。具體而言，上層絕緣層350例如為SiOF或SiO2等。再者，亦可於最上層之全局配線層上設置有凸塊電極(未圖示)。
繼而，對第7實施形態之半導體裝置10之製造方法進行說明。
首先，以與第1實施形態相同之方式形成複數之第1配線層30。由此，藉由複數之第1配線層30，形成包含至少一個以上之邏輯電路之區域配線層。
繼而，在位於最上層之第1配線層30上形成第2絕緣層360。繼而，於第2絕緣層360，藉由RIE而形成與最上層之第1通孔440連接之第2配線槽(未圖示)。繼而，於第2配線槽內及第2絕緣層360上，藉由濺鍍而形成障壁金屬層(未圖示)。繼而，於障壁金屬層上，藉由濺鍍而形成金屬籽晶(seed metal)層(未圖示)。繼而，將金屬籽晶層作為晶種，藉由鍍敷而將金屬埋入至第2配線槽內。繼而，藉由CMP，使第2絕緣層360上平坦化。藉此，形成第2配線620。如此般，藉由所謂之單層金屬鑲嵌法而形成第2配線層40。
繼而，於第2配線620及第2絕緣層360上形成第3絕緣層370。繼而，於第3絕緣層370形成接觸於第2配線620之上表面之第3通孔(未圖示)及接觸於第3通孔上之第3配線槽(未圖示)。繼而，於第3通孔內、第3配線槽內及第3絕緣層370上，藉由濺鍍而形成障壁金屬層(未圖示)。繼而，於障壁金屬層上，藉由濺鍍而形成金屬籽晶層(未圖示)。繼而，將金屬籽晶層作為晶種，藉由鍍敷而將金屬埋入至第3通孔及第3配線槽內。繼而，藉由CMP，使第3絕緣層370上平坦化。藉此，形成第3通孔640及第3配線660。如此般，藉由所謂之雙道金屬鑲嵌法而形成第3配線層50。
繼而，按照相同之順序，形成複數之第3配線層50。於最上層形成第3配線層50作為全局配線層。如此般，形成具有多層配線結構之半導體裝置10。再者，亦可於第1配線層30、第2配線層40及第3配線層50之間形成蝕刻終止層 340。
根據第7實施形態，藉由金屬鑲嵌法而於第1配線層30上形成有第2配線層40及第3配線層50。如此般，可利用金屬鑲嵌法而使配線層混合存在。又，於多層配線結構中，上層側之配線或通孔係以寬於下層側之配線或通孔之寬度而形成。因此，認為上層之配線或通孔由Cu所形成時成為低電阻。因此，如第7實施形態般，可根據配線或通孔之寬度，適當選擇成為低電阻之配線層之結構。
以上，在第7實施形態中，對於藉由單層金屬鑲嵌法而形成第2配線層40之情形進行了說明，但亦可以與第1實施形態相同之方式，預先將第2配線620圖案化而形成，然後，形成第2絕緣層360，藉此形成第2配線層40。
以上，參照圖式對本發明之實施形態進行了敍述，但其等為本發明之例示，亦可採用除上述以外之多種構成。
10‧‧‧半導體裝置
20‧‧‧半導體元件
30‧‧‧第1配線層
32‧‧‧下層通孔形成層
40‧‧‧第2配線層
50‧‧‧第3配線層
100‧‧‧半導體基板
120‧‧‧元件分離區域
210‧‧‧源極區域
220‧‧‧汲極區域
230‧‧‧閘極絕緣層
240‧‧‧閘極電極
250‧‧‧側壁絕緣膜
260‧‧‧矽化物層
310‧‧‧內襯絕緣層
320‧‧‧下層絕緣層
330‧‧‧第1絕緣層
340‧‧‧蝕刻終止層
350‧‧‧上層絕緣層
360‧‧‧第2絕緣層
370‧‧‧第3絕緣層
400‧‧‧金屬層
401‧‧‧第1側面
402‧‧‧晶粒
410‧‧‧接觸插塞
411‧‧‧金屬
420‧‧‧第1配線
422‧‧‧上層配線
430‧‧‧下層通孔
440‧‧‧第1通孔
442‧‧‧障壁金屬層
460‧‧‧保護金屬層
461‧‧‧障壁金屬層
480‧‧‧蝕刻終止層
520‧‧‧第1遮罩層
540‧‧‧第2遮罩層
560‧‧‧硬質遮罩層
620‧‧‧第2配線
640‧‧‧第3通孔
660‧‧‧第3配線
710‧‧‧第1光阻層
720‧‧‧第2光阻層
730‧‧‧光阻層
810‧‧‧抗反射層
820‧‧‧抗反射層
900‧‧‧氣隙
圖1係表示第1實施形態之半導體裝置之構成之剖面圖。
圖2係表示第1實施形態之半導體元件之構成之剖面圖。
圖3(a)、3(b)係將相當於圖1之A部之部分放大之圖。
圖4(a)、4(b)係用以說明第1實施形態之半導體裝置之製造方法之剖面圖。
圖5(a)、5(b)係用以說明第1實施形態之半導體裝置之製造方法之剖面圖。
圖6(a)、6(b)係用以說明第1實施形態之半導體裝置之製造方法之剖面圖。
圖7(a)、7(b)係用以說明第1實施形態之半導體裝置之製造方法之剖面圖。
圖8(a)、8(b)係用以說明第1實施形態之半導體裝置之製造方法之剖面圖。
圖9(a)、9(b)係用以說明第1實施形態之效果之圖。
圖10(a)、10(b)係用以說明第2實施形態之半導體裝置之製造方法之圖。
圖11(a)、11(b)係用以說明第2實施形態之半導體裝置之製造方法之圖。
圖12(a)、12(b)係用以說明第2實施形態之半導體裝置之製造方法之圖。
圖13(a)、13(b)係用以說明第2實施形態之半導體裝置之製造方法之圖。
圖14(a)、14(b)係用以說明第2實施形態之半導體裝置之製造方法之圖。
圖15(a)、15(b)係用以說明第2實施形態之半導體裝置之製造方法之圖。
圖16(a)、16(b)係用以說明第2實施形態之半導體裝置之製造方法之圖。
圖17(a)、17(b)係用以說明第2實施形態之半導體裝置之製造方法之圖。
圖18(a)、18(b)係用以說明第2實施形態之半導體裝置之製造方法之圖。
圖19(a)、19(b)係用以說明第2實施形態之半導體裝置之 製造方法之圖。
圖20(a)、20(b)係用以說明第3實施形態之半導體裝置之製造方法之圖。
圖21(a)、21(b)係用以說明第3實施形態之半導體裝置之製造方法之圖。
圖22(a)、22(b)係用以說明第3實施形態之半導體裝置之製造方法之圖。
圖23(a)、23(b)係用以說明第3實施形態之半導體裝置之製造方法之圖。
圖24(a)、24(b)係用以說明第3實施形態之半導體裝置之製造方法之圖。
圖25(a)、25(b)係用以說明第3實施形態之半導體裝置之製造方法之圖。
圖26(a)、26(b)係用以說明第3實施形態之半導體裝置之製造方法之圖。
圖27(a)、27(b)係用以說明第3實施形態之半導體裝置之製造方法之圖。
圖28(a)、28(b)係用以說明第3實施形態之半導體裝置之製造方法之圖。
圖29(a)、29(b)係用以說明第3實施形態之半導體裝置之製造方法之圖。
圖30(a)、30(b)係表示第3實施形態之半導體裝置之變形例之圖。
圖31(a)、31(b)係表示第3實施形態之半導體裝置之變形 例之圖。
圖32係用以說明第4實施形態之半導體裝置之製造方法之剖面圖。
圖33係用以說明第4實施形態之半導體裝置之製造方法之剖面圖。
圖34係用以說明第4實施形態之半導體裝置之製造方法之剖面圖。
圖35係用以說明第4實施形態之半導體裝置之製造方法之剖面圖。
圖36係用以說明第4實施形態之半導體裝置之製造方法之剖面圖。
圖37係用以說明第4實施形態之半導體裝置之製造方法之剖面圖。
圖38係用以說明第4實施形態之半導體裝置之製造方法之剖面圖。
圖39係用以說明第4實施形態之半導體裝置之製造方法之剖面圖。
圖40係用以說明第4實施形態之半導體裝置之製造方法之剖面圖。
圖41(a)-(d)係第4實施形態之半導體裝置之變形例之剖面圖。
圖42(a)-(d)係第4實施形態之半導體裝置之變形例之剖面圖。
圖43係第4實施形態之半導體裝置之變形例之剖面圖。
圖44係表示第5實施形態之半導體裝置之構成之剖面圖。
圖45係表示第6實施形態之半導體裝置之構成之剖面圖。
圖46係表示第7實施形態之半導體裝置之構成之剖面圖。
30‧‧‧第1配線層
320‧‧‧下層絕緣層
330‧‧‧第1絕緣層
401‧‧‧第1側面
402‧‧‧晶粒
410‧‧‧接觸插塞
420‧‧‧第1配線
440‧‧‧第1通孔

Claims (14)

  1. 一種半導體裝置之製造方法，其包含如下步驟：金屬圖案形成步驟，其係於半導體基板上，形成具有沿著第1配線之圖案的金屬圖案；第1通孔圖案形成步驟，其係藉由對上述金屬圖案部分地進行蝕刻，而形成上述第1配線、及底面與上述第1配線接觸之第1通孔；及第1絕緣層形成步驟，其係於上述半導體基板上，形成至少與上述第1配線之上表面及上述第1通孔之側面接觸的第1絕緣層；其中上述金屬圖案形成步驟包含如下步驟：於上述半導體基板上形成金屬層的步驟；於該金屬層上依次形成第1遮罩層及包含與上述第1遮罩層不同之材料之第2遮罩層的步驟；將上述第1遮罩層及第2遮罩層圖案化，形成具有俯視時上述第1配線之形狀之第1配線遮罩之第1配線遮罩形成步驟；於上述第1配線遮罩形成步驟之後，將上述第2遮罩層圖案化，形成具有俯視時至少一部分上述第1通孔之形狀之第1通孔遮罩之第1通孔遮罩形成步驟；及將上述第1配線遮罩作為遮罩，對上述金屬層進行蝕刻，藉此形成上述金屬圖案的步驟；且，上述第1通孔圖案形成步驟包含如下步驟：俯視時將上述第1通孔遮罩作為遮罩而對上述第1配線遮罩進行蝕刻的步驟；及將該第1通孔遮罩及圖案化為俯視時與上述第1通孔遮罩同一形狀之上述第1遮罩層作為遮罩，對上述金屬圖案局部地進行蝕刻，藉此形成上述第1通孔的步 驟。
  2. 如請求項1之半導體裝置之製造方法，其中上述第1通孔遮罩形成步驟中使用之光罩包含用以獲得上述第1配線之第1圖案與用以獲得上述第1通孔之第2圖案，上述第2圖案中與上述第1配線之延伸方向正交之方向之寬度寬於上述第1圖案。
  3. 一種半導體裝置之製造方法，其包含如下步驟：金屬圖案形成步驟，其係於半導體基板上，形成具有沿著第1配線之圖案的金屬圖案；第1通孔圖案形成步驟，其係藉由對上述金屬圖案部分地進行蝕刻，而形成上述第1配線、及底面與上述第1配線接觸之第1通孔；及第1絕緣層形成步驟，其係於上述半導體基板上，形成至少與上述第1配線之上表面及上述第1通孔之側面接觸的第1絕緣層；其中上述金屬圖案形成步驟包含如下步驟：於上述半導體基板上形成金屬層的步驟；於該金屬層上依次形成第1遮罩層及包含與上述第1遮罩層不同之材料之第2遮罩層的步驟；將上述第2遮罩層圖案化，形成具有俯視時上述第1通孔之形狀之第1通孔遮罩之第1通孔遮罩形成步驟；於上述第1通孔遮罩形成步驟之後，將上述第1遮罩層圖案化，形成具有俯視時上述第1配線之形狀之第1配線遮罩之第1配線遮罩形成步驟；及將上述第1配線遮罩作為遮罩，對上述金屬層進行蝕刻，藉此形成上述金屬圖案的步驟；且，上述第1通孔圖案形成步驟包含如 下步驟：俯視時將上述第1通孔遮罩作為遮罩而對上述第1配線遮罩進行蝕刻的步驟；及將該第1通孔遮罩及圖案化為俯視時與上述第1通孔遮罩同一形狀之上述第1遮罩層作為遮罩，對上述金屬圖案局部地進行蝕刻，藉此形成上述第1通孔的步驟。
  4. 如請求項3之半導體裝置之製造方法，其中於上述金屬圖案形成步驟中之形成上述金屬圖案之步驟中，對上述金屬層局部地進行蝕刻，於該金屬層之上部形成上述金屬圖案，並且使該金屬層之底部殘留，於上述第1通孔圖案形成步驟中，形成上述第1通孔，並且對上述金屬層之底部進行蝕刻而形成上述第1配線。
  5. 如請求項3之半導體裝置之製造方法，其進而包含於上述第1絕緣層形成步驟後，使上述第1絕緣層之上表面平坦化而使上述第1通孔之上表面露出的平坦化步驟，於該平坦化步驟中，將上述第1配線遮罩及上述第1通孔遮罩去除，並且使上述第1絕緣層平坦化。
  6. 如請求項3之半導體裝置之製造方法，其中於上述金屬圖案形成步驟中，在成為上述第1配線之底部之位置，形成保護上述第1配線之保護金屬層。
  7. 如請求項3之半導體裝置之製造方法，其中於上述金屬圖案形成步驟中，在上述第1配線之上部中的至少俯視時與上述第1通孔重疊之部分，形成包含導電材料之第1蝕刻終止層。
  8. 如請求項3之半導體裝置之製造方法，其中於上述金屬 圖案形成步驟中，在成為上述第1通孔之上部之位置，形成保護上述第1通孔之保護金屬層。
  9. 如請求項3之半導體裝置之製造方法，其中於上述金屬圖案形成步驟中，在同一層形成複數之上述金屬圖案，於上述第1絕緣層形成步驟中，在所形成之複數之上述第1配線之間形成氣隙。
  10. 一種半導體裝置之製造方法，其包含如下步驟：金屬圖案形成步驟，其係於半導體基板上，形成具有沿著第1配線之圖案的金屬圖案；第1通孔圖案形成步驟，其係藉由對上述金屬圖案部分地進行蝕刻，而形成上述第1配線、及底面與上述第1配線接觸之第1通孔；及第1絕緣層形成步驟，其係於上述半導體基板上，形成至少與上述第1配線之上表面及上述第1通孔之側面接觸的第1絕緣層；藉由上述複數之第1配線層，構成形成至少一個以上之邏輯電路之區域配線層，其進而包含如下步驟：於位於最上層之上述第1配線層上形成第2絕緣層的步驟；於上述第2絕緣層形成與上述最上層之上述第1通孔連接之第2配線槽的步驟；及藉由將金屬埋入至上述第2配線槽而形成第2配線的步驟；其中藉由依次進行上述金屬圖案形成步驟、上述第1通孔圖案形成步驟及上述第1絕緣層形成步驟，而形成包含上述第1配線、上述第1通孔及上述第1絕緣層之一個第1配線層，積層至少兩個以上之上述第1配線層，且以 連接於位於上側之上述第1配線層之上述第1配線的方式，形成位於下側之上述第1配線層之上述第1通孔。
  11. 如請求項10之半導體裝置之製造方法，其進而包含如下步驟：於上述第2配線及上述第2絕緣層上形成第3絕緣層的步驟；於上述第3絕緣層形成連接於上述第2配線之第3通孔及接觸於上述第3通孔上之第3配線槽的步驟；及藉由將金屬埋入至上述第3通孔及上述第3配線槽，而形成第3通孔及第3配線的步驟。
  12. 如請求項3之半導體裝置之製造方法，其中於上述第1絕緣層形成步驟中，藉由CVD(Chemical Vapor Deposition)法而形成上述第1絕緣層。
  13. 如請求項3之半導體裝置之製造方法，其中於上述第1絕緣層形成步驟中，藉由塗佈法而形成上述第1絕緣層。
  14. 如請求項10之半導體裝置之製造方法，其中該半導體裝置係包含：在位於下側之上述第1配線層上，經由包含密度高於上述第1絕緣層之絕緣材料之第2蝕刻終止層，而形成上層之上述第1配線層。
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