TWI515827B - 可靠度提升的內連線結構及其形成方法 - Google Patents

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Description

可靠度提升的內連線結構及其形成方法
本發明係關於一種內連線結構及其製造方法。尤其是，本發明係關於具有已強化電致遷移(electromigration，EM)以及時間相依介電崩潰(time dependent dielectric breakdown，TDDB)可靠度的內連線結構。本發明也提供一種形成該內連線結構之方法。
半導體裝置一般包括複數個電路，形成在半導體基板上製造的積體電路。為了改善電路的效能，所以使用具有介電常數低於二氧化矽的低k介電材料，例如多孔介電材料，當成中間層介電質(inter-layer dielectric，ILD)，以進一步降低靜電容量。由金屬線或穿孔製成的內連線結構通常形成於多孔介電材料ILD之內或四周，以連接電路元件。一內連線結構可由多階層或多層計畫構成，像是例如單或雙鑲嵌佈線結構。在傳統內連線結構內，金屬線與半導體基板平行，而金屬穿孔與半導體基板垂直。
電致遷移(EM)與時間相依介電崩潰(TDDB)為銅(Cu)內連線的兩項主要可靠度考量。EM為傳導電子與擴散金屬原子之間動能轉移，造成導體內離子逐漸運動所導致的材料移動。TDDB發生於相鄰內連線長時間承受不同偏壓，造成漏電增加，最終短路。EM和TDDB都會降低金屬內連線的可靠度。
為了降低金屬內連線的EM和TDDB，介電覆蓋層直接沈積於該金屬上。利用原子鍵接至底下金屬的最上層表面，該介電覆蓋層減緩該金屬內連線的EM。為了沈積原子黏貼至該金屬的介電覆蓋層，必須從該金屬表面去除非金屬材料，例如底下金屬的金屬氧化物。通常需要像是電漿處理這類「預先清潔」處理，去除該金屬上的金屬氧化物材料。這種預先清潔處理會對該金屬內連線結構內圍繞該金屬的介電材料造成傷害，這種傷害在該介電材料為低介電長度(low-k)材料時更甚。
其他種覆蓋層包含金屬覆蓋層。相較於該介電覆蓋層，該金屬覆蓋層通常對於底下金屬有更好的黏著強度。所增加的黏著強度造成該金屬內連線有更佳的EM抵抗力，例如：具有Co合金覆蓋層的Cu內連線展現出比具有標準介電覆蓋層的Cu內連線高出10倍的EM抵抗力。儘管EM抵抗力有所改善，不過使用金屬覆蓋層會在該金屬內連線內金屬部件之間介電材料表面上留下金屬殘留物。存在金屬殘留物會降低金屬內連線的可靠度。
在上述觀點中，需要提供一種具有強化EM和TDDB可靠度的金屬內連線結構，也需要提供製作這種金屬內連線結構之方法。
本發明提供一種內連線結構，具有直接位於一介電層內嵌導電部件上的一金屬覆蓋層，以及直接位於該介電層上的一介電覆蓋層。該介電覆蓋層比該金屬覆蓋層厚，並且具有一底部表面，大體上與該金屬覆蓋層的一底部表面共平面。相較於上述傳統內連線結構，本發明的該內連線結構提供改善的EM和TDDB可靠度。本發明也提供一種形成該內連線結構之方法。
第一具體實施例導入一內連線結構，該內連線結構包括：一介電層，其內嵌一導電部件，該導電部件具有一第一頂端表面，大體上與該介電層的一第二頂端表面共平面；一金屬覆蓋層，其直接位於該第一頂端表面上，其中該金屬覆蓋層大體上不會延伸至該第二頂端表面上方；一第一介電覆蓋層，其直接位於該第二頂端表面上，其中該第一介電覆蓋層大體上不會延伸至該第一頂端表面上方，並且該第一介電覆蓋層比該金屬覆蓋層厚；以及一第二介電覆蓋層，其位於該金屬覆蓋層和該第一介電覆蓋層上。
第二具體實施例導入形成一內連線結構之方法，該方法包括：提供一介電層，其內嵌一導電部件，該導電部件具有一第一頂端表面，大體上與該介電層的一第二頂端表面共平面；在該介電層上形成一第一介電覆蓋層；去除該第一介電覆蓋層一部分，露出該導電部件的該第一頂端表面；在該導電部件的該第一頂端表面上選擇性形成一金屬覆蓋層，其中該金屬覆蓋層比該第一介電覆蓋層薄，並且大體上不會延伸至該第二頂端表面上方；以及在該第一介電覆蓋層和該金屬覆蓋層上形成一第二介電覆蓋層。
此後將參考附圖來詳細說明本發明，其中將顯示本發明的較佳具體實施例。不過，本發明可以有許多不同形式的修改，並且不受限於此處公佈的例示具體實施例。而是提供這些具體實施例，如此所揭示範圍更完整，並且將本發明範疇完整傳輸給精通此技術的人士。其中相同的編號代表相同的部件。
吾人可了解到，當提到像是層的元件位於其他元件「之上」時，其可為直接位於其他元件上或存在有中間元件。相較之下，提到元件在其他元件「直接之上」或「直接上面」時，則並無中間元件存在。
如上述，儘管比起介電覆蓋層，對於EM抵抗力有所改善，不過使用金屬覆蓋層通常會導致在金屬內連線結構內金屬部件之間介電材料表面上殘留金屬。圖1內顯示具有金屬覆蓋層的先前技術內連線結構之問題。圖1內的內連線結構100包括嵌入介電層102內的兩個導電部件104。導電部件104上形成金屬覆蓋層106。介電覆蓋層108位於金屬覆蓋層106和介電層102上。在該金屬覆蓋形成處理期間，同時形成金屬殘留物110。某些金屬殘留物110落在兩導電部件104之間，因此造成兩導電部件104之間短路。
本發明提供一種內連線結構，可顯著降低或消除相鄰導電部件之間因為金屬覆蓋形成處理所殘留金屬造成之短路。該內連線結構具有直接位於一介電層內嵌導電部件上的一金屬覆蓋層，以及直接位於該介電層上的一第一介電覆蓋層。該導電部件具有一第一頂端表面，大體上與該介電層的一第二頂端表面共平面。該金屬覆蓋層大體上不會延伸至該第二頂端表面之上，而該第一介電覆蓋層大體上不會延伸至該第一頂端表面之上。本發明內使用的「大體上不會延伸至」這種用詞用來表示在該介電層的該頂端表面上，沒有或只有少數金屬覆蓋材料。類似地，在該內連線結構內該導電部件的頂端表面上，沒有或只有少數第一介電覆蓋材料。該第一介電覆蓋層也比該金屬覆蓋層厚。如此，即使在該金屬覆蓋沈積處理期間，任何殘留金屬覆蓋材料留在該第一介電覆蓋層上，該第一介電覆蓋層也會斷開相鄰導電部件之間的連接。「殘留」一詞用來表示，在該金屬覆蓋成形步驟期間可形成的任何金屬覆蓋材料碎片。這避免相鄰導電部件之間短路。結果相較於上述傳統內連線結構，本發明的該內連線結構提供改善的EM和TDDB可靠度。
請參閱圖2，此圖提供一種初始內連線結構200。初始內連線結構200包括一介電層202以及內嵌在介電層202內的至少一個導電部件204。初始內連線結構200可位於包括一或多個半導體裝置的半導體基板(未顯示)之上。視需要，初始內連線結構200可另包括擴散阻擋層(未顯示)，將導電部件204與介電層202分開。
初始結構200可由精通技術人士已知的傳統技術製成，例如；初始內連線結構200可先將介電層202供應至基板(未顯示)的表面來形成。該基板可為半導體材料、絕緣材料、導電材料或這兩種或前述多種材料的組合。當該基板包含半導體材料時，可使用像是Si、SiGe、SiGeC、SiC、Ge合金、GaAs、InAs、InP或其他III/V或II/VI族半導體材料。除了列出的這幾種半導體材料以外，本發明考慮其中基板為分層半導體之情況，像是例如Si/SiGe、Si/SiC、絕緣體上矽(silicon-on-insulator，SOI)或絕緣體上矽化鍺(silicon germanium-on-insulator，SGOI)。當該基板為半導體材料時，其上可製造一或多個像是例如互補金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)裝置這類半導體裝置。
當該基板為絕緣材料時，該絕緣材料可為有機絕緣體、無機絕緣體或有機絕緣體與無機絕緣體的組合。該基板可為單層或多層。
當該基板為導電材料時，該基板可包括例如多晶矽、元素金屬、元素金屬合金、金屬矽化物、金屬氮化物或二或多種前述材料的組合。該基板可為單層或多層。
介電層202可為任何中間層介電質，包括無機介電質或有機介電質。介電層202可為多孔或無孔。可用來當成介電層202的合適介電質之範例包括，但不受限於SiO2、倍半矽氧烷、包括Si、C、O和H原子的C摻雜氧化物(即有機矽酸鹽)、熱固性聚亞芳香醚或這些的多層結構。本申請當中使用的「聚亞芳香」一詞代表芳香基部分或經取代芳香基部分，其用鍵結、融合環或像是例如氧、硫、磺胺、亞碸、羰基等惰性鏈結群組鏈結在一起。
介電層202較佳具有大約4.0或更低的介電常數，介電層202更佳具有大約2.8或更低的介電常數。相較於介電常數高於4.0的介電材料，這些介電質一般具有較低寄生干擾。本說明書所提的該介電常數為真空測量值。
介電層202的厚度取決於所使用的介電材料，以及初始內連線結構200內的確切介電膜數量而變化。一般並且針對正常內連線結構來說，介電層202的厚度從大約200 nm至大約450 nm。
導電部件204可由光微影方式形成，例如：在介電層202的表面上施加光阻層，該光阻層暴露在所要的照射圖案之下。暴露的光阻層運用傳統光阻顯影劑顯影。已製作圖案的光阻層用來當成蝕刻光罩，將該圖案轉移至介電層202。然後將介電層202的已蝕刻區填入導電材料，形成導電部件204。
導電部件204包括但不受限於多晶矽、導電金屬、二或更多種導電金屬的合金、導電金屬矽化物或二或多種上述材料的組合。導電部件204較佳為導電金屬，例如Cu、Al、W或其合金。導電部件204更佳為Cu或Cu合金(例如AlCu)。使用傳統沈積製程將該導電材料填入介電層202的蝕刻區內，包括但不受限於化學汽相沈積(chemical vapor deposition，CVD)、電漿增強化學汽相沈積(plasma enhanced chemical vapor deposition，PECVD)、濺鍍、化學溶液沈積或電鍍，來形成導電部件204。沈積之後，可使用像是例如化學機械研磨(chemical mechanical polishing，CMP)這類傳統平坦化製程，提供一種其中導電部件204具有一頂端表面208，大體上與介電層202的頂端表面206共平面的結構。
導電部件204較佳利用擴散阻擋層(未顯示)與介電層202分隔。該擴散阻擋層可包括，但不受限於Ta、TaN、Ti、TiN、Ru、RuTaN、RuTa、W、WN或可當成阻擋物，避免導電材料擴散進入介電層料層的任何其他材料。擴散阻擋層可由沈積製程所形成，像是例如原子層沈積(atomic layer deposition，ALD)、CVD、PECVD、物理汽相沈積(physical vapor deposition，PVD)、濺鍍、化學溶液沈積或電鍍。該擴散阻擋層也可包括雙層結構，其包括下層的金屬氮化物，像是例如TaN，以及上層的金屬層，像是例如Ta。
該擴散阻擋層的厚度取決於沈積製程方式以及運用的材料而變化，通常該擴散阻擋層的厚度從大約4 nm至大約40 nm，更典型來說從大約7 nm至大約20 nm。
在介電層202內形成至少一個導電部件204之後，在初始內連線結構200(圖3)上形成第一介電覆蓋層210。第一介電覆蓋層210由傳統沈積製程所形成，像是例如CVD、PECVD、化學溶液沈積或蒸發。第一介電覆蓋層210可為任何合適的介電覆蓋材料，包括但不受限於SiC、Si4NH3、SiO2、碳摻雜氧化物、氮與氫摻雜碳化矽(SiC(N,H))或這些的多層結構。第一介電覆蓋層210的厚度取決於沈積製程方式以及運用的材料而變化，通常第一介電覆蓋層210的厚度從大約5 nm至大約80 nm，更典型來說從大約10 nm至大約50 nm。
在圖4中，去除第一介電覆蓋層210一部分，露出導電部件204的頂端表面208。第一介電覆蓋層210一部分可用光微影方式去除，例如：在第一介電覆蓋層210的表面上施加光阻層，該光阻層暴露在所要的照射圖案之下。暴露的光阻層運用傳統光阻顯影劑顯影。已製作圖案的光阻層用來當成蝕刻光罩，來去除第一介電覆蓋層210的一部分。如圖4內所示，去除該部分之後，剩餘的第一介電覆蓋層210A大體上不會延伸至導電部件204的頂端表面208，即是該內連線結構內導電部件204的頂端表面208上沒有或有最少的第一介電覆蓋材料210。
接下來，選擇性在導電部件204的頂端表面208上形成金屬覆蓋層212(圖5)。金屬覆蓋層212可由CVD、PECVD、ALD、電漿增強原子層沈積(plasma enhanced atomic layer deposition，PEALD)、電鍍製程或無電鍍製程所形成。金屬覆蓋層212可為適合本發明的任何金屬。金屬覆蓋層212較佳為Co、Ru、Ir、Rh、Pt、Ta、W、Mn、Mo、Ni、TaN、Ti、Al或包含二或多種上述金屬的合金。通常金屬覆蓋層212的厚度從大約1 nm至大約20 nm，更典型來說從大約2 nm至大約10 nm。如圖5內所示，金屬覆蓋層212大體上不會延伸至介電層202的頂端表面206，即是該內連線結構內介電層202的頂端表面206上沒有或有最少的金屬覆蓋材料212。
金屬覆蓋層212比第一介電覆蓋層210薄。金屬覆蓋層212的厚度較佳為第一介電覆蓋層210厚度的大約50%或更小，金屬覆蓋層212的厚度更佳為第一介電覆蓋層210厚度的大約20%或更小。金屬覆蓋層212具有底部表面216，大體上與剩餘的第一介電覆蓋層210A的底部表面214共平面。
在金屬覆蓋層212形成期間，在剩餘的第一介電覆蓋層210A上會形成金屬覆蓋材料的殘留物218。如圖6內所示，因為第一介電覆蓋層210A比金屬覆蓋層212厚，則第一介電覆蓋層210A當成兩相鄰金屬覆蓋212a與212b之間的介電阻擋物。如此，第一介電覆蓋層210打斷兩相鄰導電部件204a與204b之間的連續性。這避免兩相鄰導電部件204a與204b之間短路。結果相較於上述傳統內連線結構，本發明的該內連線結構提供改善的EM和TDDB可靠度。
視需要執行清潔步驟，去除殘留的金屬覆蓋材料218，進一步避免相鄰導電部件之間短路。該清潔步驟可為濕式清潔步驟、電漿清潔步驟或觸碰研磨步驟。該濕式清潔步驟可使用稀釋的HF或可去除金屬氧化物的其他酸液。該電漿清潔步驟可採用含貴重氣體或含H2的電漿。該觸碰研磨步驟可為短期化學機械研磨(chemical mechanical polishing，CMP)步驟。
在圖7內，於剩餘的第一介電覆蓋層210A與金屬覆蓋層212上形成第二介電覆蓋層220。第二介電覆蓋層220為與第一介電覆蓋層210相同或不同的材料，第二介電覆蓋層220較佳為與第一介電覆蓋層210相同的材料。可用來當成第二介電覆蓋層220的合適材料範例，包括但不受限於SiC、Si4NH3、SiO2、碳摻雜氧化物、氮與氫摻雜碳化矽(SiC(N,H))或這些的多層結構。第二介電覆蓋層220由傳統沈積製程所形成，像是例如CVD、PECVD、化學溶液沈積或蒸發。第二介電覆蓋層220的厚度取決於沈積製程方式以及運用的材料而變化，通常第二介電覆蓋層220的厚度從大約5 nm至大約80 nm，更典型來說從大約10 nm至大約50 nm。第二覆蓋層220較佳直接與剩餘的第一介電覆蓋層210A與金屬覆蓋層212接觸。
視需要，圖7內顯示的結構可經過觸碰(touch-up)研磨步驟，去除第二介電覆蓋層220一部分(元件符號220A係表示經研磨後的第二介電覆蓋層220)，並且提供圖8內顯示的平板內連線結構。本發明的此步驟內可使用CMP及/或研磨方式。
在此已經透過較佳具體實施例來特別顯示與說明本發明，精通此技藝的人士就可了解到，在不悖離本發明精神與領域的前提下可進行形式與細節方面的修改。因此，本發明並不受限於現有形式以及詳細說明與圖說，但是全都位於後附申請專利範圍的範疇之內。
100．．．內連線結構
102．．．介電層
104．．．導電部件
106．．．金屬覆蓋層
108．．．介電覆蓋層
110．．．金屬殘留物
200．．．初始內連線結構
202．．．介電層
204．．．導電部件
206．．．頂端表面
208．．．頂端表面
210．．．第一介電覆蓋層
210A．．．剩餘的第一介電覆蓋層
212．．．金屬覆蓋層
214．．．底部表面
216．．．底部表面
218．．．殘留物
212a．．．金屬覆蓋
212b．．．金屬覆蓋
204a．．．導電部件
204b．．．導電部件
220．．．第二介電覆蓋層
220A．．．第二介電覆蓋層
在此包括附圖來進一步瞭解本發明，並且併入以及構成此說明書的一部分。圖式例示本發明的具體實施例，並且在搭配內容說明之後可用來解釋本發明原理。
圖1為例示先前技術內連線結構的剖面圖，在該內連線結構內導電部件頂端上具有一金屬覆蓋層。
圖2至圖8為例示根據本發明具體實施例製作一內連線結構的示範方法步驟之剖面圖。
吾人將瞭解，為了例示的簡化性與清晰度，圖式內顯示的元件並不需要按照比例，例如，某些元件的尺寸會為了清晰而相對誇大於其他元件。
202．．．介電層
204．．．導電部件
210A．．．剩餘的第一介電覆蓋層
212．．．金屬覆蓋層
220A．．．第二介電覆蓋層

Claims (15)

  1. 一種內連線結構，包含：一介電層，其內嵌一導電部件，該導電部件具有一第一頂端表面，大體上與該介電層的一第二頂端表面共平面；一金屬覆蓋層，其直接位於該第一頂端表面上，其中該金屬覆蓋層大體上不會延伸至該第二頂端表面上方；一第一介電覆蓋層，其直接位於該第二頂端表面上，其中該第一介電覆蓋層大體上不會延伸至該第一頂端表面上方，並且該第一介電覆蓋層的頂端表面高出該金屬覆蓋層的頂端表面；以及一第二介電覆蓋層，其直接位於該金屬覆蓋層和該第一介電覆蓋層上；其中該金屬覆蓋層係由：i)一金屬；或ii)多種金屬的組合所構成；及其中該金屬覆蓋層具有一實質均勻的組成分布。
  2. 如申請專利範圍第1項之內連線結構，其中該第一介電覆蓋層的厚度從大約5nm至大約80nm、其中該金屬覆蓋層的厚度從大約1nm至大約20nm，或其中該第二介電覆蓋層的厚度從大約5nm至大約80nm。
  3. 如申請專利範圍第1項之內連線結構，其中該第二介電覆蓋層與該金屬覆蓋層和該第一介電覆蓋層接觸，或其中該金屬覆蓋層具有一底部表面，大體上與該第一介電覆蓋層的一底部表面共平面。
  4. 如申請專利範圍第1項之內連線結構，其中該金屬覆蓋層為Co、Ru、Ir、Rh、Pt、Ta、W、Mn、Mo、Ni、TaN、Ti、Al或包 含二或多種該等上述金屬的合金，或其中該第一介電覆蓋層為SiN、SiC、Si4NH3、SiO2、碳摻雜氧化物、氮與氫摻雜碳化矽(SiC(N,H))或包括二或多種該等上述材料的組合，或其中該第二介電覆蓋層為SiN、SiC、Si4NH3、SiO2、碳摻雜氧化物、氮與氫摻雜碳化矽(SiC(N,H))或包含二或多種該等上述材料的組合。
  5. 如申請專利範圍第1項之內連線結構，其中該介電層具有大約4.0或以下的介電常數，或其中該導電部件為Cu、Al、W、Ag、Ti、Ta或包含該等前述金屬或其他元素的合金。
  6. 一種形成一內連線結構之方法，包含：提供一介電層，其內嵌一導電部件，該導電部件具有一第一頂端表面，大體上與該介電層的一第二頂端表面共平面；在該介電層上形成一第一介電覆蓋層；去除該第一介電覆蓋層一部分，露出該導電部件的該第一頂端表面；在該導電部件的該第一頂端表面上選擇性形成一金屬覆蓋層，其中該第一介電覆蓋層的頂端表面高出該金屬覆蓋層的頂端表面，並且大體上不會延伸至該第二頂端表面上方；以及直接在該第一介電覆蓋層和該金屬覆蓋層上形成一第二介電覆蓋層，其中該金屬覆蓋層係由：i)一金屬；或ii)多種金屬的組合所構成；及其中該金屬覆蓋層具有一實質均勻的組成分布。
  7. 如申請專利範圍第6項之方法，其中該第一介電覆蓋層的厚度從大約5nm至大約80nm、其中該金屬覆蓋層的厚度從大約1 nm至大約20nm，或其中該第二介電覆蓋層的厚度從大約5nm至大約80nm。
  8. 如申請專利範圍第6項之方法，其中該第二介電覆蓋層與該金屬覆蓋層和該第一介電覆蓋層接觸，或其中該金屬覆蓋層具有一底部表面，大體上與該第一介電覆蓋層的一底部表面共平面。
  9. 如申請專利範圍第6項之方法，其中該第一介電覆蓋層由化學汽相沈積(CVD)、電漿增強化學汽相沈積(PECVD)、化學溶液沈積或蒸發所形成，並且其中該第一介電覆蓋層為SiN、SiC、Si4NH3、SiO2、碳摻雜氧化物、氮與氫摻雜碳化矽(SiC(N,H))或包括二或多種該等上述材料的組合。
  10. 如申請專利範圍第6項之方法，其中利用光微影蝕刻與RIE或濕式蝕刻，去除該第一介電覆蓋層的該部分。
  11. 如申請專利範圍第6項之方法，其中該金屬覆蓋層由化學汽相沈積(CVD)、電漿增強化學汽相沈積(PECVD)、原子層沈積(ALD)、電漿增強原子層沈積(PEALD)、電鍍製程或無電電鍍製程所形成，並且其中該金屬覆蓋層為Co、Ru、Ir、Rh、Pt、Ta、W、Mn、Mo、Ni、TaN、Ti、Al或包含二或多種該等上述金屬的合金。
  12. 如申請專利範圍第6項之方法，其中該第二介電覆蓋層由化學汽相沈積(CVD)、電漿增強化學汽相沈積(PECVD)、化學溶液沈積或蒸發所形成，並且其中該第二介電覆蓋層為SiN、SiC、Si4NH3、SiO2、碳摻雜氧化物、氮與氫摻雜碳化矽(SiC(N,H))或包 含二或多種該等上述材料的組合。
  13. 如申請專利範圍第6項之方法，其中該介電層具有大約4.0或以下的介電常數，或其中該導電部件為Cu、Al、W、Ag、Ti、Ta或包含該等前述金屬或其他元素的合金。
  14. 如申請專利範圍第6項之方法，另包含在該形成該第二介電覆蓋層之前與該形成該金屬覆蓋層之後，利用一濕式清潔步驟、一電漿清潔步驟或一觸碰研磨步驟，去除殘留的金屬覆蓋材料。
  15. 如申請專利範圍第6項之方法，另包含在該形成該第二介電覆蓋層之後，利用一觸碰研磨步驟去除該第二介電覆蓋層的一部分。
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